JPH05191221A - リング発振器型電圧制御発振器 - Google Patents
リング発振器型電圧制御発振器Info
- Publication number
- JPH05191221A JPH05191221A JP4003020A JP302092A JPH05191221A JP H05191221 A JPH05191221 A JP H05191221A JP 4003020 A JP4003020 A JP 4003020A JP 302092 A JP302092 A JP 302092A JP H05191221 A JPH05191221 A JP H05191221A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- circuit
- inverting circuit
- control voltage
- gate terminal
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 電圧制御発振器の制御電圧が低下した場合に
おいても、特別な回路や外付け部品等を付加すること無
く、所望の低域周波数で発振させる事が可能なリング発
振器型電圧制御発振器を提供する。 【構成】 電圧制御により伝達遅延時間を制御した反転
回路を奇数段接続したリング発振器型電圧制御発振器に
おいて、反転回路中の制御電圧Ｖc によって制御される
Ｎチャネルトランジスタのドレイン・ソース間と並列に
ＮチャネルトランジスタＮ３を接続し、そのゲート端子
をソース電位に対して高電位にバイアスする。
おいても、特別な回路や外付け部品等を付加すること無
く、所望の低域周波数で発振させる事が可能なリング発
振器型電圧制御発振器を提供する。 【構成】 電圧制御により伝達遅延時間を制御した反転
回路を奇数段接続したリング発振器型電圧制御発振器に
おいて、反転回路中の制御電圧Ｖc によって制御される
Ｎチャネルトランジスタのドレイン・ソース間と並列に
ＮチャネルトランジスタＮ３を接続し、そのゲート端子
をソース電位に対して高電位にバイアスする。
Description
【０００１】
【産業上の利用分野】本発明は、リング発振器型電圧制
御発振器（ＶＣＯ；Voltage Controlled Oscilator）に
関するもので、特に周波数シンセサイザやデジタルオー
ディオインターフェース等のＰＬＬ（Phase Locked Loo
p ）回路の一部として使用されるものである。
御発振器（ＶＣＯ；Voltage Controlled Oscilator）に
関するもので、特に周波数シンセサイザやデジタルオー
ディオインターフェース等のＰＬＬ（Phase Locked Loo
p ）回路の一部として使用されるものである。
【０００２】
【従来の技術】従来、電圧制御により伝達遅延時間を制
御した反転回路を奇数段接続して成るリング発振器型電
圧制御発振器（以下、ＶＣＯ；Voltage Controlled Osc
ilatorと略す）として、図１０に示す回路（日本楽器製
造株式会社製「ＹＭ３６２３」に内蔵；カタログＮｏ．
ＬＳＩ−１１３６２３０のＰ５に記載）がある。
御した反転回路を奇数段接続して成るリング発振器型電
圧制御発振器（以下、ＶＣＯ；Voltage Controlled Osc
ilatorと略す）として、図１０に示す回路（日本楽器製
造株式会社製「ＹＭ３６２３」に内蔵；カタログＮｏ．
ＬＳＩ−１１３６２３０のＰ５に記載）がある。
【０００３】図１０中の一点鎖線内が、一段分の反転回
路である。この反転回路は、ソース端子を電源ＶDDに、
ゲート端子を接地ＶSSに、それぞれ接続したＰチャネル
トランジスタＰ１に対し、直列接続されゲート端子を前
段反転回路の出力に接続したＰチャネルトランジスタＰ
２のドレイン端子と、ソース端子を接地ＶSSに、ゲート
端子を制御電源Ｖc にそれぞれ接続したＮチャネルトラ
ンジスタＮ１に対し、直列接続されゲート端子を前段反
転回路の出力に接続したＮチャネルトランジスタＮ２の
ドレインとを接続して構成されている。
路である。この反転回路は、ソース端子を電源ＶDDに、
ゲート端子を接地ＶSSに、それぞれ接続したＰチャネル
トランジスタＰ１に対し、直列接続されゲート端子を前
段反転回路の出力に接続したＰチャネルトランジスタＰ
２のドレイン端子と、ソース端子を接地ＶSSに、ゲート
端子を制御電源Ｖc にそれぞれ接続したＮチャネルトラ
ンジスタＮ１に対し、直列接続されゲート端子を前段反
転回路の出力に接続したＮチャネルトランジスタＮ２の
ドレインとを接続して構成されている。
【０００４】この反転回路の入出力伝達遅延時間ｔｐｄ
は、Ｎ１のゲート・ソース間電圧ＶGS対ドレイン・ソー
ス間電流ＩDS特性に依存しており、Ｎ１のゲート電圧Ｖ
c が低い場合は、ＶGSが少でＩDSも少となり、出力端子
の寄生容量および次段ゲート容量の放電時間が長くな
り、ｔｐｄが遅くなる。
は、Ｎ１のゲート・ソース間電圧ＶGS対ドレイン・ソー
ス間電流ＩDS特性に依存しており、Ｎ１のゲート電圧Ｖ
c が低い場合は、ＶGSが少でＩDSも少となり、出力端子
の寄生容量および次段ゲート容量の放電時間が長くな
り、ｔｐｄが遅くなる。
【０００５】一方、Ｖc が高い場合は、ＶGSが大でＩDS
も大となり、前記放電時間が短かくなり、ｔｐｄが速く
なる。このように一段分の反転回路のｔｐｄがＶc によ
って制御可能であり、この反転回路を図１０のようにリ
ング型に奇数段接続する事で、制御電圧Ｖc によって制
御された一段分の反転回路のｔｐｄ×段数の逆数で求め
られる周波数で発振するリング発振器型ＶＣＯとなる。
も大となり、前記放電時間が短かくなり、ｔｐｄが速く
なる。このように一段分の反転回路のｔｐｄがＶc によ
って制御可能であり、この反転回路を図１０のようにリ
ング型に奇数段接続する事で、制御電圧Ｖc によって制
御された一段分の反転回路のｔｐｄ×段数の逆数で求め
られる周波数で発振するリング発振器型ＶＣＯとなる。
【０００６】
【発明が解決しようとする課題】図１０に示した従来技
術のリング発振器型ＶＣＯの制御電圧Ｖc 対発振周波数
ｆの特性を図１１に示す。一般にＶＣＯの可変周波数帯
域は、使用される用途やシステムによって決定され、シ
ステムの安定性を考慮して必要以上広くしないようにす
る事が好ましい。
術のリング発振器型ＶＣＯの制御電圧Ｖc 対発振周波数
ｆの特性を図１１に示す。一般にＶＣＯの可変周波数帯
域は、使用される用途やシステムによって決定され、シ
ステムの安定性を考慮して必要以上広くしないようにす
る事が好ましい。
【０００７】従来技術によれば、制御電圧Ｖc が低くな
ると図１０中のＮチャネルトランジスタＮ１が完全にオ
フしてしまう為に、図１１に示した特性曲線のようにＶ
ＣＯが発振を停止してしまう。
ると図１０中のＮチャネルトランジスタＮ１が完全にオ
フしてしまう為に、図１１に示した特性曲線のようにＶ
ＣＯが発振を停止してしまう。
【０００８】このような発振特性を持ったＶＣＯを用い
てＰＬＬ回路を構成した場合、ＶＣＯからの発振出力を
システムのクロック等として使用するので、制御電圧Ｖ
c が低くなるとクロックが停止してしまう為にシステム
が不安定になったり、誤動作をしてしまう事になる。こ
れを防止する為に、制御電圧を発生させる位相比較器の
出力に、外付け部品としてダイオードを付加して制御電
圧が一定値以下に下がらないようにクランプしたり、シ
ステム内で速度（周波数）検出回路等を設けてＶＣＯの
発振周波数が一定の周波数以下になると制御電圧を固定
にしてしまう等の対策が必要になるという問題点が有
る。
てＰＬＬ回路を構成した場合、ＶＣＯからの発振出力を
システムのクロック等として使用するので、制御電圧Ｖ
c が低くなるとクロックが停止してしまう為にシステム
が不安定になったり、誤動作をしてしまう事になる。こ
れを防止する為に、制御電圧を発生させる位相比較器の
出力に、外付け部品としてダイオードを付加して制御電
圧が一定値以下に下がらないようにクランプしたり、シ
ステム内で速度（周波数）検出回路等を設けてＶＣＯの
発振周波数が一定の周波数以下になると制御電圧を固定
にしてしまう等の対策が必要になるという問題点が有
る。
【０００９】本発明のリング発振器型電圧ＶＣＯはこの
ような課題に着目してなされたもので、その目的とする
ところは、ＶＣＯの制御電圧が低下した場合において
も、特別な回路や外付け部品等を付加すること無く、所
望の低域周波数で発振させる事が可能なリング発振器型
ＶＣＯを提供することにある。
ような課題に着目してなされたもので、その目的とする
ところは、ＶＣＯの制御電圧が低下した場合において
も、特別な回路や外付け部品等を付加すること無く、所
望の低域周波数で発振させる事が可能なリング発振器型
ＶＣＯを提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、接地電位ＶSSとＶSSに対して
高い電位ＶDDの２つの電源を持ち、一端をＶDDに接続し
ゲート端子をＶSSに接続したＰチャネルトランジスタＰ
１と、ＰチャネルトランジスタＰ１の他端に一端を接続
しゲート端子を前段の反転回路出力に接続したＰチャネ
ルトランジスタＰ２と、一端をＶSSに接続しゲート端子
を伝達遅延時間制御用電位ＶC 接続したＮチャネルトラ
ンジスタＮ１と、ＮチャネルトランジスタＮ１の他端に
一端を接続しゲート端子を前段の反転回路出力に接続し
たＮチャネルトランジスタＮ２とを具備し、Ｐチャネル
トランジスタＰ２の他端とＮチャネルトランジスタＮ２
の他端を接続して出力とした反転回路を奇数段接続して
成るリング発振器型電圧制御発振器において、前記Ｎチ
ャネルトランジスタＮ１のドレイン・ソース間に並列に
接続されかつ、ゲート端子をＶSSに対して高電位にバイ
アスしたＮチャネルトランジスタＮ３をさらに付加す
る。
めに、本発明においては、接地電位ＶSSとＶSSに対して
高い電位ＶDDの２つの電源を持ち、一端をＶDDに接続し
ゲート端子をＶSSに接続したＰチャネルトランジスタＰ
１と、ＰチャネルトランジスタＰ１の他端に一端を接続
しゲート端子を前段の反転回路出力に接続したＰチャネ
ルトランジスタＰ２と、一端をＶSSに接続しゲート端子
を伝達遅延時間制御用電位ＶC 接続したＮチャネルトラ
ンジスタＮ１と、ＮチャネルトランジスタＮ１の他端に
一端を接続しゲート端子を前段の反転回路出力に接続し
たＮチャネルトランジスタＮ２とを具備し、Ｐチャネル
トランジスタＰ２の他端とＮチャネルトランジスタＮ２
の他端を接続して出力とした反転回路を奇数段接続して
成るリング発振器型電圧制御発振器において、前記Ｎチ
ャネルトランジスタＮ１のドレイン・ソース間に並列に
接続されかつ、ゲート端子をＶSSに対して高電位にバイ
アスしたＮチャネルトランジスタＮ３をさらに付加す
る。
【００１１】
【作用】すなわち、本発明においては、電圧制御により
伝達遅延時間を制御した反転回路を奇数段接続したリン
グ発振器型電圧制御発振器において、反転回路中の制御
電圧Ｖc によって制御されるＮチャネルトランジスタの
ドレイン・ソース間と並列にＮチャネルトランジスタを
接続し、そのゲート端子をソース電位に対して高電位に
バイアスする。
伝達遅延時間を制御した反転回路を奇数段接続したリン
グ発振器型電圧制御発振器において、反転回路中の制御
電圧Ｖc によって制御されるＮチャネルトランジスタの
ドレイン・ソース間と並列にＮチャネルトランジスタを
接続し、そのゲート端子をソース電位に対して高電位に
バイアスする。
【００１２】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は、本発明の実施例に係るリング発振器型ＶＣ
Ｏに用いられる反転回路を示す回路図であり、図２は図
１に示す反転回路を用いてリング発振器型ＶＣＯを構成
した場合の回路図の一例であり、図３は図１に示した実
施例による回路の制御電圧Ｖc 対発振周波数ｆの特性図
である。
る。図１は、本発明の実施例に係るリング発振器型ＶＣ
Ｏに用いられる反転回路を示す回路図であり、図２は図
１に示す反転回路を用いてリング発振器型ＶＣＯを構成
した場合の回路図の一例であり、図３は図１に示した実
施例による回路の制御電圧Ｖc 対発振周波数ｆの特性図
である。
【００１３】図１において、図１０で説明した従来技術
の反転回路に付記したものと同一のものについては同一
の名称を付記したので説明は省略する。図１において、
Ｐ１、Ｐ２、Ｎ１、Ｎ２は従来技術の反転回路と同一で
あるが、制御電圧Ｖc によって制御されるＮチャネルト
ランジスタＮ１のソース・ドレイン間と並列にＮチャネ
ルトランジスタＮ３を接続し、ゲート端子ＶB をソース
ＶSSに対して高電位（例えばＶDD）に接続するようにし
たものである。この反転回路においてはＮ３が常にオン
状態となる為、Ｎ１の制御電圧の大小とは無関係にＰ
１、Ｐ２、Ｎ２、Ｎ３により、ある伝達遅延時間を持っ
た回路として動作する。
の反転回路に付記したものと同一のものについては同一
の名称を付記したので説明は省略する。図１において、
Ｐ１、Ｐ２、Ｎ１、Ｎ２は従来技術の反転回路と同一で
あるが、制御電圧Ｖc によって制御されるＮチャネルト
ランジスタＮ１のソース・ドレイン間と並列にＮチャネ
ルトランジスタＮ３を接続し、ゲート端子ＶB をソース
ＶSSに対して高電位（例えばＶDD）に接続するようにし
たものである。この反転回路においてはＮ３が常にオン
状態となる為、Ｎ１の制御電圧の大小とは無関係にＰ
１、Ｐ２、Ｎ２、Ｎ３により、ある伝達遅延時間を持っ
た回路として動作する。
【００１４】よって、この反転回路を用いて図２に示す
ようなリング発振器型ＶCOを構成した場合、制御電圧Ｖ
c が低い時でもＮ１はオフ状態となっているが、多段の
反転回路が入力（前段の出力）電圧に応じてそれぞれＰ
１、Ｐ２によって充電動作をＮ２、Ｎ３によって放電動
作を行ない、図３に示した特性曲線のように低域周波数
で発振する。
ようなリング発振器型ＶCOを構成した場合、制御電圧Ｖ
c が低い時でもＮ１はオフ状態となっているが、多段の
反転回路が入力（前段の出力）電圧に応じてそれぞれＰ
１、Ｐ２によって充電動作をＮ２、Ｎ３によって放電動
作を行ない、図３に示した特性曲線のように低域周波数
で発振する。
【００１５】一方、制御電圧Ｖc が高い時は、Ｎ１もオ
ン状態となり放電時間がＮ２、Ｎ３に加えてＮ１により
加速され、一段当りのｔｐｄが短かくなり、発振周波数
が高くなるような周波数特性が得られる。
ン状態となり放電時間がＮ２、Ｎ３に加えてＮ１により
加速され、一段当りのｔｐｄが短かくなり、発振周波数
が高くなるような周波数特性が得られる。
【００１６】以下に他の実施例について説明する。図４
に示す実施例は図１に示した回路に対して、Ｐ１のドレ
イン・ソース間に並列にＰチャネルトランジスタＰ３を
接続した回路である。Ｐ３のゲート端子は制御電圧Ｖc
のアナログ反転電圧（例えば、Ｖc が０〜５Ｖで変化さ
せた場合、Ｖc バーは５〜０Ｖに変化する）Ｖc バーが
印加される。図１０の従来例及び図１の実施例では、共
にＮチャネルトランジスタＮ１のみで発振周波数の制御
を行なっているために、発振出力波形はＬｏｗ区間のパ
ルスデューティが主に変化するもので、図４の実施例に
よれば、Ｎ１，Ｐ３のＰ／Ｎチャネルトランジスタによ
って相補的に制御を行なうので、発振出力波形は発振周
波数によらず、Ｈｉｇｈ／Ｌｏｗ区間のパルスデューテ
ィを合わせることが可能、かつ、Ｈｉｇｈ区間のパルス
デューティをも制御できるので、可変周波数帯域がより
フレキシブルにできる。
に示す実施例は図１に示した回路に対して、Ｐ１のドレ
イン・ソース間に並列にＰチャネルトランジスタＰ３を
接続した回路である。Ｐ３のゲート端子は制御電圧Ｖc
のアナログ反転電圧（例えば、Ｖc が０〜５Ｖで変化さ
せた場合、Ｖc バーは５〜０Ｖに変化する）Ｖc バーが
印加される。図１０の従来例及び図１の実施例では、共
にＮチャネルトランジスタＮ１のみで発振周波数の制御
を行なっているために、発振出力波形はＬｏｗ区間のパ
ルスデューティが主に変化するもので、図４の実施例に
よれば、Ｎ１，Ｐ３のＰ／Ｎチャネルトランジスタによ
って相補的に制御を行なうので、発振出力波形は発振周
波数によらず、Ｈｉｇｈ／Ｌｏｗ区間のパルスデューテ
ィを合わせることが可能、かつ、Ｈｉｇｈ区間のパルス
デューティをも制御できるので、可変周波数帯域がより
フレキシブルにできる。
【００１７】図５に示した実施例は図１に示した回路に
おいて、低域発振周波数設定用に接続したＮチャネルト
ランジスタＮ３のゲート端子を入力（前段の出力）に接
続した回路である。この実施例においては、制御電圧Ｖ
c が低い電圧でＮ１がオフしていてもＰ１，Ｐ２，Ｎ
２，Ｎ３にて決まる伝搬遅延時間を持った反転回路とし
て動作し、図１に示した実施例と同様な特性、効果が得
られる。
おいて、低域発振周波数設定用に接続したＮチャネルト
ランジスタＮ３のゲート端子を入力（前段の出力）に接
続した回路である。この実施例においては、制御電圧Ｖ
c が低い電圧でＮ１がオフしていてもＰ１，Ｐ２，Ｎ
２，Ｎ３にて決まる伝搬遅延時間を持った反転回路とし
て動作し、図１に示した実施例と同様な特性、効果が得
られる。
【００１８】図６に示した実施例は図５に示した回路に
対して図４に示した実施例と同様に、反転電圧Ｖc バー
で制御されるＰチャネルトランジスタＰ３を追加したも
のである。
対して図４に示した実施例と同様に、反転電圧Ｖc バー
で制御されるＰチャネルトランジスタＰ３を追加したも
のである。
【００１９】図７に示した実施例は前記した実施例とは
構成が異なり、低域周波数設定用の反転回路をゲート端
子が全て共通の入力（前段の出力）に接続されたＰ１，
Ｐ２，Ｎ２，Ｎ３によって構成したものであり、図１に
示した実施例と同様な特性、効果が得られる。
構成が異なり、低域周波数設定用の反転回路をゲート端
子が全て共通の入力（前段の出力）に接続されたＰ１，
Ｐ２，Ｎ２，Ｎ３によって構成したものであり、図１に
示した実施例と同様な特性、効果が得られる。
【００２０】さらに、図８に示した実施例は図７に示し
た回路に対して図４に示した実施例と同様に、反転電圧
Ｖc バーで制御されるＰチャネルトランジスタＰ３を追
加したものである。なお、図９（ａ）、（ｂ）はそれぞ
れ、制御電圧Ｖc に対するアナログ反転電圧Ｖc バーを
発生するための回路例を示す。
た回路に対して図４に示した実施例と同様に、反転電圧
Ｖc バーで制御されるＰチャネルトランジスタＰ３を追
加したものである。なお、図９（ａ）、（ｂ）はそれぞ
れ、制御電圧Ｖc に対するアナログ反転電圧Ｖc バーを
発生するための回路例を示す。
【００２１】なお、反転回路をＰチャネルとＮチャネル
のそれぞれのトランジスタを対象に入れ換えた場合にお
いても、本発明による実施例と同一の効果が得られる事
は言うまでも無い。
のそれぞれのトランジスタを対象に入れ換えた場合にお
いても、本発明による実施例と同一の効果が得られる事
は言うまでも無い。
【００２２】
【発明の効果】前述のごとく本発明によれば、従来技術
の反転回路中の制御電圧Ｖc によって制御されるＮチャ
ネルトランジスタのドレイン・ソース間に対して並列に
Ｎチャネルトランジスタを接続し、そのゲート端子をソ
ース電位に対して高電位にバイアスする事により、制御
電圧Ｖc が低下した場合においても、並列に接続したＮ
チャネルトランジスタが常にオン状態となっている為、
反転回路として動作するので電圧制御発振器の発振が停
止することは無い。
の反転回路中の制御電圧Ｖc によって制御されるＮチャ
ネルトランジスタのドレイン・ソース間に対して並列に
Ｎチャネルトランジスタを接続し、そのゲート端子をソ
ース電位に対して高電位にバイアスする事により、制御
電圧Ｖc が低下した場合においても、並列に接続したＮ
チャネルトランジスタが常にオン状態となっている為、
反転回路として動作するので電圧制御発振器の発振が停
止することは無い。
【００２３】よって、従来技術のように特別な回路や外
付け部品を付加すること無く、電圧制御発振器の発振停
止を防止でき、システムが不安定になったり、誤動作を
おこすようなことが無くなると共に、並列に接続したＮ
チャネルトランジスタの素子寸法であるＷ（チャネル
幅）／Ｌ（チャネル長）を調整することにより容易に低
域発振周波数を設定可能なリング発振器型電圧制御発振
器が実現できる。
付け部品を付加すること無く、電圧制御発振器の発振停
止を防止でき、システムが不安定になったり、誤動作を
おこすようなことが無くなると共に、並列に接続したＮ
チャネルトランジスタの素子寸法であるＷ（チャネル
幅）／Ｌ（チャネル長）を調整することにより容易に低
域発振周波数を設定可能なリング発振器型電圧制御発振
器が実現できる。
【図１】本発明によるリング発振器型電圧制御発振器に
用いられる一段分の反転回路を示した一実施例の回路図
である。
用いられる一段分の反転回路を示した一実施例の回路図
である。
【図２】図１の反転回路を奇数段接続してなるリング発
振器型電圧制御発振器の構成を示す回路図である。
振器型電圧制御発振器の構成を示す回路図である。
【図３】図１に示した本発明の一実施例によるリング発
振器型電圧制御発振器の制御電圧Ｖc 対発振周波数ｆの
特性図である。
振器型電圧制御発振器の制御電圧Ｖc 対発振周波数ｆの
特性図である。
【図４】本発明の他の実施例を示す回路図である。
【図５】本発明の他の実施例を示す回路図である。
【図６】本発明の他の実施例を示す回路図である。
【図７】本発明の他の実施例を示す回路図である。
【図８】本発明の他の実施例を示す回路図である。
【図９】アナログ反転電圧の発生回路の例を示す構成図
である。
である。
【図１０】従来技術によるリング発振器型電圧制御発振
器を示す図である。
器を示す図である。
【図１１】図１０に示した従来技術によるリング発振器
型電圧制御発振器の制御電圧Ｖc対発振周波数ｆの特性
図である。
型電圧制御発振器の制御電圧Ｖc対発振周波数ｆの特性
図である。
Ｐ１，Ｐ２…Ｐチャネルトランジスタ、Ｎ１，Ｎ２，Ｎ
３…Ｎチャネルトランジスタ。
３…Ｎチャネルトランジスタ。
Claims (1)
- 【請求項１】 接地電位ＶSSとＶSSに対して高い電位Ｖ
DDの２つの電源を持ち、一端をＶDDに接続しゲート端子
をＶSSに接続したＰチャネルトランジスタＰ１と、 ＰチャネルトランジスタＰ１の他端に一端を接続しゲー
ト端子を前段の反転回路出力に接続したＰチャネルトラ
ンジスタＰ２と、 一端をＶSSに接続しゲート端子を伝達遅延時間制御用電
位ＶC 接続したＮチャネルトランジスタＮ１と、 ＮチャネルトランジスタＮ１の他端に一端を接続しゲー
ト端子を前段の反転回路出力に接続したＮチャネルトラ
ンジスタＮ２とを具備し、ＰチャネルトランジスタＰ２
の他端とＮチャネルトランジスタＮ２の他端を接続して
出力とした反転回路を奇数段接続して成るリング発振器
型電圧制御発振器において、 前記ＮチャネルトランジスタＮ１のドレイン・ソース間
に並列に接続されかつ、ゲート端子をＶSSに対して高電
位にバイアスしたＮチャネルトランジスタＮ３をさらに
付加したことを特徴とするリング発振器型電圧制御発振
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003020A JPH05191221A (ja) | 1992-01-10 | 1992-01-10 | リング発振器型電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003020A JPH05191221A (ja) | 1992-01-10 | 1992-01-10 | リング発振器型電圧制御発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191221A true JPH05191221A (ja) | 1993-07-30 |
Family
ID=11545652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4003020A Pending JPH05191221A (ja) | 1992-01-10 | 1992-01-10 | リング発振器型電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05191221A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0856158A (ja) * | 1994-08-12 | 1996-02-27 | Nec Corp | 電圧制御発振器 |
| US6724268B2 (en) | 2001-12-21 | 2004-04-20 | Denso Corporation | Variable delay circuit, and differential voltage-controlled ring oscillator using the same, and PLL using the oscillator |
| US8604885B2 (en) | 2011-07-12 | 2013-12-10 | Kunihiko Kouyama | Differential ring oscillator-type voltage control oscillator |
-
1992
- 1992-01-10 JP JP4003020A patent/JPH05191221A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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