JPH05191221A - リング発振器型電圧制御発振器 - Google Patents
リング発振器型電圧制御発振器Info
- Publication number
- JPH05191221A JPH05191221A JP4003020A JP302092A JPH05191221A JP H05191221 A JPH05191221 A JP H05191221A JP 4003020 A JP4003020 A JP 4003020A JP 302092 A JP302092 A JP 302092A JP H05191221 A JPH05191221 A JP H05191221A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- circuit
- inverting circuit
- control voltage
- gate terminal
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 電圧制御発振器の制御電圧が低下した場合に
おいても、特別な回路や外付け部品等を付加すること無
く、所望の低域周波数で発振させる事が可能なリング発
振器型電圧制御発振器を提供する。 【構成】 電圧制御により伝達遅延時間を制御した反転
回路を奇数段接続したリング発振器型電圧制御発振器に
おいて、反転回路中の制御電圧Vc によって制御される
Nチャネルトランジスタのドレイン・ソース間と並列に
NチャネルトランジスタN3を接続し、そのゲート端子
をソース電位に対して高電位にバイアスする。
おいても、特別な回路や外付け部品等を付加すること無
く、所望の低域周波数で発振させる事が可能なリング発
振器型電圧制御発振器を提供する。 【構成】 電圧制御により伝達遅延時間を制御した反転
回路を奇数段接続したリング発振器型電圧制御発振器に
おいて、反転回路中の制御電圧Vc によって制御される
Nチャネルトランジスタのドレイン・ソース間と並列に
NチャネルトランジスタN3を接続し、そのゲート端子
をソース電位に対して高電位にバイアスする。
Description
【0001】
【産業上の利用分野】本発明は、リング発振器型電圧制
御発振器(VCO;Voltage Controlled Oscilator)に
関するもので、特に周波数シンセサイザやデジタルオー
ディオインターフェース等のPLL(Phase Locked Loo
p )回路の一部として使用されるものである。
御発振器(VCO;Voltage Controlled Oscilator)に
関するもので、特に周波数シンセサイザやデジタルオー
ディオインターフェース等のPLL(Phase Locked Loo
p )回路の一部として使用されるものである。
【0002】
【従来の技術】従来、電圧制御により伝達遅延時間を制
御した反転回路を奇数段接続して成るリング発振器型電
圧制御発振器(以下、VCO;Voltage Controlled Osc
ilatorと略す)として、図10に示す回路(日本楽器製
造株式会社製「YM3623」に内蔵;カタログNo.
LSI−1136230のP5に記載)がある。
御した反転回路を奇数段接続して成るリング発振器型電
圧制御発振器(以下、VCO;Voltage Controlled Osc
ilatorと略す)として、図10に示す回路(日本楽器製
造株式会社製「YM3623」に内蔵;カタログNo.
LSI−1136230のP5に記載)がある。
【0003】図10中の一点鎖線内が、一段分の反転回
路である。この反転回路は、ソース端子を電源VDDに、
ゲート端子を接地VSSに、それぞれ接続したPチャネル
トランジスタP1に対し、直列接続されゲート端子を前
段反転回路の出力に接続したPチャネルトランジスタP
2のドレイン端子と、ソース端子を接地VSSに、ゲート
端子を制御電源Vc にそれぞれ接続したNチャネルトラ
ンジスタN1に対し、直列接続されゲート端子を前段反
転回路の出力に接続したNチャネルトランジスタN2の
ドレインとを接続して構成されている。
路である。この反転回路は、ソース端子を電源VDDに、
ゲート端子を接地VSSに、それぞれ接続したPチャネル
トランジスタP1に対し、直列接続されゲート端子を前
段反転回路の出力に接続したPチャネルトランジスタP
2のドレイン端子と、ソース端子を接地VSSに、ゲート
端子を制御電源Vc にそれぞれ接続したNチャネルトラ
ンジスタN1に対し、直列接続されゲート端子を前段反
転回路の出力に接続したNチャネルトランジスタN2の
ドレインとを接続して構成されている。
【0004】この反転回路の入出力伝達遅延時間tpd
は、N1のゲート・ソース間電圧VGS対ドレイン・ソー
ス間電流IDS特性に依存しており、N1のゲート電圧V
c が低い場合は、VGSが少でIDSも少となり、出力端子
の寄生容量および次段ゲート容量の放電時間が長くな
り、tpdが遅くなる。
は、N1のゲート・ソース間電圧VGS対ドレイン・ソー
ス間電流IDS特性に依存しており、N1のゲート電圧V
c が低い場合は、VGSが少でIDSも少となり、出力端子
の寄生容量および次段ゲート容量の放電時間が長くな
り、tpdが遅くなる。
【0005】一方、Vc が高い場合は、VGSが大でIDS
も大となり、前記放電時間が短かくなり、tpdが速く
なる。このように一段分の反転回路のtpdがVc によ
って制御可能であり、この反転回路を図10のようにリ
ング型に奇数段接続する事で、制御電圧Vc によって制
御された一段分の反転回路のtpd×段数の逆数で求め
られる周波数で発振するリング発振器型VCOとなる。
も大となり、前記放電時間が短かくなり、tpdが速く
なる。このように一段分の反転回路のtpdがVc によ
って制御可能であり、この反転回路を図10のようにリ
ング型に奇数段接続する事で、制御電圧Vc によって制
御された一段分の反転回路のtpd×段数の逆数で求め
られる周波数で発振するリング発振器型VCOとなる。
【0006】
【発明が解決しようとする課題】図10に示した従来技
術のリング発振器型VCOの制御電圧Vc 対発振周波数
fの特性を図11に示す。一般にVCOの可変周波数帯
域は、使用される用途やシステムによって決定され、シ
ステムの安定性を考慮して必要以上広くしないようにす
る事が好ましい。
術のリング発振器型VCOの制御電圧Vc 対発振周波数
fの特性を図11に示す。一般にVCOの可変周波数帯
域は、使用される用途やシステムによって決定され、シ
ステムの安定性を考慮して必要以上広くしないようにす
る事が好ましい。
【0007】従来技術によれば、制御電圧Vc が低くな
ると図10中のNチャネルトランジスタN1が完全にオ
フしてしまう為に、図11に示した特性曲線のようにV
COが発振を停止してしまう。
ると図10中のNチャネルトランジスタN1が完全にオ
フしてしまう為に、図11に示した特性曲線のようにV
COが発振を停止してしまう。
【0008】このような発振特性を持ったVCOを用い
てPLL回路を構成した場合、VCOからの発振出力を
システムのクロック等として使用するので、制御電圧V
c が低くなるとクロックが停止してしまう為にシステム
が不安定になったり、誤動作をしてしまう事になる。こ
れを防止する為に、制御電圧を発生させる位相比較器の
出力に、外付け部品としてダイオードを付加して制御電
圧が一定値以下に下がらないようにクランプしたり、シ
ステム内で速度(周波数)検出回路等を設けてVCOの
発振周波数が一定の周波数以下になると制御電圧を固定
にしてしまう等の対策が必要になるという問題点が有
る。
てPLL回路を構成した場合、VCOからの発振出力を
システムのクロック等として使用するので、制御電圧V
c が低くなるとクロックが停止してしまう為にシステム
が不安定になったり、誤動作をしてしまう事になる。こ
れを防止する為に、制御電圧を発生させる位相比較器の
出力に、外付け部品としてダイオードを付加して制御電
圧が一定値以下に下がらないようにクランプしたり、シ
ステム内で速度(周波数)検出回路等を設けてVCOの
発振周波数が一定の周波数以下になると制御電圧を固定
にしてしまう等の対策が必要になるという問題点が有
る。
【0009】本発明のリング発振器型電圧VCOはこの
ような課題に着目してなされたもので、その目的とする
ところは、VCOの制御電圧が低下した場合において
も、特別な回路や外付け部品等を付加すること無く、所
望の低域周波数で発振させる事が可能なリング発振器型
VCOを提供することにある。
ような課題に着目してなされたもので、その目的とする
ところは、VCOの制御電圧が低下した場合において
も、特別な回路や外付け部品等を付加すること無く、所
望の低域周波数で発振させる事が可能なリング発振器型
VCOを提供することにある。
【0010】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、接地電位VSSとVSSに対して
高い電位VDDの2つの電源を持ち、一端をVDDに接続し
ゲート端子をVSSに接続したPチャネルトランジスタP
1と、PチャネルトランジスタP1の他端に一端を接続
しゲート端子を前段の反転回路出力に接続したPチャネ
ルトランジスタP2と、一端をVSSに接続しゲート端子
を伝達遅延時間制御用電位VC 接続したNチャネルトラ
ンジスタN1と、NチャネルトランジスタN1の他端に
一端を接続しゲート端子を前段の反転回路出力に接続し
たNチャネルトランジスタN2とを具備し、Pチャネル
トランジスタP2の他端とNチャネルトランジスタN2
の他端を接続して出力とした反転回路を奇数段接続して
成るリング発振器型電圧制御発振器において、前記Nチ
ャネルトランジスタN1のドレイン・ソース間に並列に
接続されかつ、ゲート端子をVSSに対して高電位にバイ
アスしたNチャネルトランジスタN3をさらに付加す
る。
めに、本発明においては、接地電位VSSとVSSに対して
高い電位VDDの2つの電源を持ち、一端をVDDに接続し
ゲート端子をVSSに接続したPチャネルトランジスタP
1と、PチャネルトランジスタP1の他端に一端を接続
しゲート端子を前段の反転回路出力に接続したPチャネ
ルトランジスタP2と、一端をVSSに接続しゲート端子
を伝達遅延時間制御用電位VC 接続したNチャネルトラ
ンジスタN1と、NチャネルトランジスタN1の他端に
一端を接続しゲート端子を前段の反転回路出力に接続し
たNチャネルトランジスタN2とを具備し、Pチャネル
トランジスタP2の他端とNチャネルトランジスタN2
の他端を接続して出力とした反転回路を奇数段接続して
成るリング発振器型電圧制御発振器において、前記Nチ
ャネルトランジスタN1のドレイン・ソース間に並列に
接続されかつ、ゲート端子をVSSに対して高電位にバイ
アスしたNチャネルトランジスタN3をさらに付加す
る。
【0011】
【作用】すなわち、本発明においては、電圧制御により
伝達遅延時間を制御した反転回路を奇数段接続したリン
グ発振器型電圧制御発振器において、反転回路中の制御
電圧Vc によって制御されるNチャネルトランジスタの
ドレイン・ソース間と並列にNチャネルトランジスタを
接続し、そのゲート端子をソース電位に対して高電位に
バイアスする。
伝達遅延時間を制御した反転回路を奇数段接続したリン
グ発振器型電圧制御発振器において、反転回路中の制御
電圧Vc によって制御されるNチャネルトランジスタの
ドレイン・ソース間と並列にNチャネルトランジスタを
接続し、そのゲート端子をソース電位に対して高電位に
バイアスする。
【0012】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。図1は、本発明の実施例に係るリング発振器型VC
Oに用いられる反転回路を示す回路図であり、図2は図
1に示す反転回路を用いてリング発振器型VCOを構成
した場合の回路図の一例であり、図3は図1に示した実
施例による回路の制御電圧Vc 対発振周波数fの特性図
である。
る。図1は、本発明の実施例に係るリング発振器型VC
Oに用いられる反転回路を示す回路図であり、図2は図
1に示す反転回路を用いてリング発振器型VCOを構成
した場合の回路図の一例であり、図3は図1に示した実
施例による回路の制御電圧Vc 対発振周波数fの特性図
である。
【0013】図1において、図10で説明した従来技術
の反転回路に付記したものと同一のものについては同一
の名称を付記したので説明は省略する。図1において、
P1、P2、N1、N2は従来技術の反転回路と同一で
あるが、制御電圧Vc によって制御されるNチャネルト
ランジスタN1のソース・ドレイン間と並列にNチャネ
ルトランジスタN3を接続し、ゲート端子VB をソース
VSSに対して高電位(例えばVDD)に接続するようにし
たものである。この反転回路においてはN3が常にオン
状態となる為、N1の制御電圧の大小とは無関係にP
1、P2、N2、N3により、ある伝達遅延時間を持っ
た回路として動作する。
の反転回路に付記したものと同一のものについては同一
の名称を付記したので説明は省略する。図1において、
P1、P2、N1、N2は従来技術の反転回路と同一で
あるが、制御電圧Vc によって制御されるNチャネルト
ランジスタN1のソース・ドレイン間と並列にNチャネ
ルトランジスタN3を接続し、ゲート端子VB をソース
VSSに対して高電位(例えばVDD)に接続するようにし
たものである。この反転回路においてはN3が常にオン
状態となる為、N1の制御電圧の大小とは無関係にP
1、P2、N2、N3により、ある伝達遅延時間を持っ
た回路として動作する。
【0014】よって、この反転回路を用いて図2に示す
ようなリング発振器型VCOを構成した場合、制御電圧V
c が低い時でもN1はオフ状態となっているが、多段の
反転回路が入力(前段の出力)電圧に応じてそれぞれP
1、P2によって充電動作をN2、N3によって放電動
作を行ない、図3に示した特性曲線のように低域周波数
で発振する。
ようなリング発振器型VCOを構成した場合、制御電圧V
c が低い時でもN1はオフ状態となっているが、多段の
反転回路が入力(前段の出力)電圧に応じてそれぞれP
1、P2によって充電動作をN2、N3によって放電動
作を行ない、図3に示した特性曲線のように低域周波数
で発振する。
【0015】一方、制御電圧Vc が高い時は、N1もオ
ン状態となり放電時間がN2、N3に加えてN1により
加速され、一段当りのtpdが短かくなり、発振周波数
が高くなるような周波数特性が得られる。
ン状態となり放電時間がN2、N3に加えてN1により
加速され、一段当りのtpdが短かくなり、発振周波数
が高くなるような周波数特性が得られる。
【0016】以下に他の実施例について説明する。図4
に示す実施例は図1に示した回路に対して、P1のドレ
イン・ソース間に並列にPチャネルトランジスタP3を
接続した回路である。P3のゲート端子は制御電圧Vc
のアナログ反転電圧(例えば、Vc が0〜5Vで変化さ
せた場合、Vc バーは5〜0Vに変化する)Vc バーが
印加される。図10の従来例及び図1の実施例では、共
にNチャネルトランジスタN1のみで発振周波数の制御
を行なっているために、発振出力波形はLow区間のパ
ルスデューティが主に変化するもので、図4の実施例に
よれば、N1,P3のP/Nチャネルトランジスタによ
って相補的に制御を行なうので、発振出力波形は発振周
波数によらず、High/Low区間のパルスデューテ
ィを合わせることが可能、かつ、High区間のパルス
デューティをも制御できるので、可変周波数帯域がより
フレキシブルにできる。
に示す実施例は図1に示した回路に対して、P1のドレ
イン・ソース間に並列にPチャネルトランジスタP3を
接続した回路である。P3のゲート端子は制御電圧Vc
のアナログ反転電圧(例えば、Vc が0〜5Vで変化さ
せた場合、Vc バーは5〜0Vに変化する)Vc バーが
印加される。図10の従来例及び図1の実施例では、共
にNチャネルトランジスタN1のみで発振周波数の制御
を行なっているために、発振出力波形はLow区間のパ
ルスデューティが主に変化するもので、図4の実施例に
よれば、N1,P3のP/Nチャネルトランジスタによ
って相補的に制御を行なうので、発振出力波形は発振周
波数によらず、High/Low区間のパルスデューテ
ィを合わせることが可能、かつ、High区間のパルス
デューティをも制御できるので、可変周波数帯域がより
フレキシブルにできる。
【0017】図5に示した実施例は図1に示した回路に
おいて、低域発振周波数設定用に接続したNチャネルト
ランジスタN3のゲート端子を入力(前段の出力)に接
続した回路である。この実施例においては、制御電圧V
c が低い電圧でN1がオフしていてもP1,P2,N
2,N3にて決まる伝搬遅延時間を持った反転回路とし
て動作し、図1に示した実施例と同様な特性、効果が得
られる。
おいて、低域発振周波数設定用に接続したNチャネルト
ランジスタN3のゲート端子を入力(前段の出力)に接
続した回路である。この実施例においては、制御電圧V
c が低い電圧でN1がオフしていてもP1,P2,N
2,N3にて決まる伝搬遅延時間を持った反転回路とし
て動作し、図1に示した実施例と同様な特性、効果が得
られる。
【0018】図6に示した実施例は図5に示した回路に
対して図4に示した実施例と同様に、反転電圧Vc バー
で制御されるPチャネルトランジスタP3を追加したも
のである。
対して図4に示した実施例と同様に、反転電圧Vc バー
で制御されるPチャネルトランジスタP3を追加したも
のである。
【0019】図7に示した実施例は前記した実施例とは
構成が異なり、低域周波数設定用の反転回路をゲート端
子が全て共通の入力(前段の出力)に接続されたP1,
P2,N2,N3によって構成したものであり、図1に
示した実施例と同様な特性、効果が得られる。
構成が異なり、低域周波数設定用の反転回路をゲート端
子が全て共通の入力(前段の出力)に接続されたP1,
P2,N2,N3によって構成したものであり、図1に
示した実施例と同様な特性、効果が得られる。
【0020】さらに、図8に示した実施例は図7に示し
た回路に対して図4に示した実施例と同様に、反転電圧
Vc バーで制御されるPチャネルトランジスタP3を追
加したものである。なお、図9(a)、(b)はそれぞ
れ、制御電圧Vc に対するアナログ反転電圧Vc バーを
発生するための回路例を示す。
た回路に対して図4に示した実施例と同様に、反転電圧
Vc バーで制御されるPチャネルトランジスタP3を追
加したものである。なお、図9(a)、(b)はそれぞ
れ、制御電圧Vc に対するアナログ反転電圧Vc バーを
発生するための回路例を示す。
【0021】なお、反転回路をPチャネルとNチャネル
のそれぞれのトランジスタを対象に入れ換えた場合にお
いても、本発明による実施例と同一の効果が得られる事
は言うまでも無い。
のそれぞれのトランジスタを対象に入れ換えた場合にお
いても、本発明による実施例と同一の効果が得られる事
は言うまでも無い。
【0022】
【発明の効果】前述のごとく本発明によれば、従来技術
の反転回路中の制御電圧Vc によって制御されるNチャ
ネルトランジスタのドレイン・ソース間に対して並列に
Nチャネルトランジスタを接続し、そのゲート端子をソ
ース電位に対して高電位にバイアスする事により、制御
電圧Vc が低下した場合においても、並列に接続したN
チャネルトランジスタが常にオン状態となっている為、
反転回路として動作するので電圧制御発振器の発振が停
止することは無い。
の反転回路中の制御電圧Vc によって制御されるNチャ
ネルトランジスタのドレイン・ソース間に対して並列に
Nチャネルトランジスタを接続し、そのゲート端子をソ
ース電位に対して高電位にバイアスする事により、制御
電圧Vc が低下した場合においても、並列に接続したN
チャネルトランジスタが常にオン状態となっている為、
反転回路として動作するので電圧制御発振器の発振が停
止することは無い。
【0023】よって、従来技術のように特別な回路や外
付け部品を付加すること無く、電圧制御発振器の発振停
止を防止でき、システムが不安定になったり、誤動作を
おこすようなことが無くなると共に、並列に接続したN
チャネルトランジスタの素子寸法であるW(チャネル
幅)/L(チャネル長)を調整することにより容易に低
域発振周波数を設定可能なリング発振器型電圧制御発振
器が実現できる。
付け部品を付加すること無く、電圧制御発振器の発振停
止を防止でき、システムが不安定になったり、誤動作を
おこすようなことが無くなると共に、並列に接続したN
チャネルトランジスタの素子寸法であるW(チャネル
幅)/L(チャネル長)を調整することにより容易に低
域発振周波数を設定可能なリング発振器型電圧制御発振
器が実現できる。
【図1】本発明によるリング発振器型電圧制御発振器に
用いられる一段分の反転回路を示した一実施例の回路図
である。
用いられる一段分の反転回路を示した一実施例の回路図
である。
【図2】図1の反転回路を奇数段接続してなるリング発
振器型電圧制御発振器の構成を示す回路図である。
振器型電圧制御発振器の構成を示す回路図である。
【図3】図1に示した本発明の一実施例によるリング発
振器型電圧制御発振器の制御電圧Vc 対発振周波数fの
特性図である。
振器型電圧制御発振器の制御電圧Vc 対発振周波数fの
特性図である。
【図4】本発明の他の実施例を示す回路図である。
【図5】本発明の他の実施例を示す回路図である。
【図6】本発明の他の実施例を示す回路図である。
【図7】本発明の他の実施例を示す回路図である。
【図8】本発明の他の実施例を示す回路図である。
【図9】アナログ反転電圧の発生回路の例を示す構成図
である。
である。
【図10】従来技術によるリング発振器型電圧制御発振
器を示す図である。
器を示す図である。
【図11】図10に示した従来技術によるリング発振器
型電圧制御発振器の制御電圧Vc対発振周波数fの特性
図である。
型電圧制御発振器の制御電圧Vc対発振周波数fの特性
図である。
P1,P2…Pチャネルトランジスタ、N1,N2,N
3…Nチャネルトランジスタ。
3…Nチャネルトランジスタ。
Claims (1)
- 【請求項1】 接地電位VSSとVSSに対して高い電位V
DDの2つの電源を持ち、一端をVDDに接続しゲート端子
をVSSに接続したPチャネルトランジスタP1と、 PチャネルトランジスタP1の他端に一端を接続しゲー
ト端子を前段の反転回路出力に接続したPチャネルトラ
ンジスタP2と、 一端をVSSに接続しゲート端子を伝達遅延時間制御用電
位VC 接続したNチャネルトランジスタN1と、 NチャネルトランジスタN1の他端に一端を接続しゲー
ト端子を前段の反転回路出力に接続したNチャネルトラ
ンジスタN2とを具備し、PチャネルトランジスタP2
の他端とNチャネルトランジスタN2の他端を接続して
出力とした反転回路を奇数段接続して成るリング発振器
型電圧制御発振器において、 前記NチャネルトランジスタN1のドレイン・ソース間
に並列に接続されかつ、ゲート端子をVSSに対して高電
位にバイアスしたNチャネルトランジスタN3をさらに
付加したことを特徴とするリング発振器型電圧制御発振
器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4003020A JPH05191221A (ja) | 1992-01-10 | 1992-01-10 | リング発振器型電圧制御発振器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4003020A JPH05191221A (ja) | 1992-01-10 | 1992-01-10 | リング発振器型電圧制御発振器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05191221A true JPH05191221A (ja) | 1993-07-30 |
Family
ID=11545652
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4003020A Pending JPH05191221A (ja) | 1992-01-10 | 1992-01-10 | リング発振器型電圧制御発振器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05191221A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0856158A (ja) * | 1994-08-12 | 1996-02-27 | Nec Corp | 電圧制御発振器 |
US6724268B2 (en) | 2001-12-21 | 2004-04-20 | Denso Corporation | Variable delay circuit, and differential voltage-controlled ring oscillator using the same, and PLL using the oscillator |
US8604885B2 (en) | 2011-07-12 | 2013-12-10 | Kunihiko Kouyama | Differential ring oscillator-type voltage control oscillator |
-
1992
- 1992-01-10 JP JP4003020A patent/JPH05191221A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0856158A (ja) * | 1994-08-12 | 1996-02-27 | Nec Corp | 電圧制御発振器 |
US6724268B2 (en) | 2001-12-21 | 2004-04-20 | Denso Corporation | Variable delay circuit, and differential voltage-controlled ring oscillator using the same, and PLL using the oscillator |
US8604885B2 (en) | 2011-07-12 | 2013-12-10 | Kunihiko Kouyama | Differential ring oscillator-type voltage control oscillator |
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