JP2001339283A - 遅延回路およびそのための半導体回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧および動作温度などの動作環境にか
かわらず一定の遅延時間を有する遅延回路を実現する。 【解決手段】 遅延回路において、出力ノードの電圧ま
たは奇数段下流のインバータ回路の出力信号が論理反転
するまで、この対応のインバータ回路の出力ノードの変
化を抑制する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、遅延回路に関
し、特に電源電圧および動作温度などの動作環境に対す
る依存性の小さな遅延回路に関する。

【０００２】

【従来の技術】半導体装置においては、さまざまな部分
において、信号を所定時間遅延するために遅延回路が用
いられる。遅延回路は、信号のタイミングの調整などを
目的として用いられる。たとえば、クロック信号に同期
して信号／データの転送を行なうクロック同期型半導体
記憶装置を用いる処理システムにおいては、以下のよう
な部分に遅延回路が用いられる。通常、処理システムに
おいては、プロセッサ（またはメモリコントローラ）と
クロック同期型半導体記憶装置との間の距離が、半導体
記憶装置ごとに異なる。クロック信号が、共通のたとえ
ばシステムクロックである場合、半導体記憶装置からプ
ロセッサへの信号／データのクロック信号に対する到達
タイミングが半導体記憶装置とプロセッサ（またはメモ
リコントローラ）との間の距離に応じて異なる。この到
達時間差を補償してクロック信号に対する信号／データ
の到達タイミングを全半導体記憶装置において一致させ
るために、半導体記憶装置内に、たとえばバーニアなど
と呼ばれる遅延回路が用いられる。このバーニアを用い
て信号／データの出力タイミングを調整し、半導体記憶
装置間での、プロセッサ（／またはメモリコントロー
ラ）に対する信号到達タイミングを一致させる。

【０００３】図５５は、従来の遅延回路の構成の一例を
示す図である。図５５において、遅延回路は、入力信号
ＩＮを反転して内部ノード９０１上に伝達するインバー
タ回路９００と、ノード９０１上の信号を反転して出力
信号ＯＵＴを生成するインバータ回路９０３と、ノード
９０１と接地ノードの間に接続される容量素子９０２を
含む。

【０００４】インバータ回路９００および９０３は、同
一のＣＭＯＳ構成を有し、図５５においては、インバー
タ回路９００の構成を代表的に示す。インバータ回路９
００は、電源ノードとノード９０１の間に接続されかつ
そのゲートに入力信号ＩＮを受けるＰチャネルＭＯＳト
ランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ
と、ノード９０１と接地ノードの間に接続されかつその
ゲートに入力信号ＩＮを受けるＮチャネルＭＯＳトラン
ジスタＮＱを含む。これらのＭＯＳトランジスタＰＱお
よびＮＱは、導通時抵抗Ｒを有する。

【０００５】今、図５６に示すように、入力信号ＩＮが
Ｌレベルのときには、ノード９０１は、Ｈレベルであ
り、容量素子９０２のノード９０１に接続される電極ノ
ードは、電源電圧レベルに充電されている。出力信号Ｏ
ＵＴは、このときＬレベルである。

【０００６】入力信号ＩＮがＨレベルへ立上がると、Ｐ
チャネルＭＯＳトランジスタＰＱがオフ状態へ移行し、
一方、ＮチャネルＭＯＳトランジスタＮＱがオン状態と
なり、ノード９０１の充電電荷が、ＭＯＳトランジスタ
ＮＱを介して放電される。このノード９０１の放電速度
は、容量素子９０２の容量値Ｃと、ＭＯＳトランジスタ
ＮＱのオン抵抗（導通状態時のチャネル抵抗）Ｒとによ
り決定される。ノード９０１の電圧レベルがインバータ
９０３の入力論理しきい値を超えると、出力信号ＯＵＴ
がＬレベルからＨレベルへ立上がる。

【０００７】一方、入力信号ＩＮがＨレベルからＬレベ
ルに立下がるときには、容量素子９０２は、Ｐチャネル
ＭＯＳトランジスタＰＱを介して充電される。このノー
ド９０１の電圧レベルの立上がり速度は、したがってＭ
ＯＳトランジスタＰＱのオン抵抗Ｒと、容量素子９０２
の容量値Ｃとにより決定される。このノード９０１の電
圧レベルがインバータ９０３の入力論理しきい値を超え
ると、出力信号ＯＵＴがＨレベルからＬレベルに立下が
る。

【０００８】したがって、この容量素子９０２の容量値
Ｃと、ＭＯＳトランジスタＰＱおよびＮＱのオン抵抗Ｒ
により決定される時定数Ｒ・Ｃにより、ノード９０１の
充放電速度が決定され、このノード９０１の充放電速度
に応じて、出力信号ＯＵＴの入力信号ＩＮに対する遅延
時間τが決定される。

【０００９】

【発明が解決しようとする課題】この図５５に示す遅延
回路の構成では、ＭＯＳトランジスタＰＱおよびＮＱの
オン抵抗Ｒと容量素子９０２の容量値Ｃにより、遅延時
間が決定される。しかしながら、ＭＯＳトランジスタＮ
ＱおよびＰＱのオン抵抗Ｒは、電源電圧Ｖｃｃに依存す
る。すなわち、ＮチャネルＭＯＳトランジスタＮＱにつ
いては、動作時そのゲート電圧が電源電圧Ｖｃｃのとき
にオン抵抗Ｒが最も小さくなるものの、そのオン抵抗Ｒ
は、ゲート−ソース間電圧に依存する（チャネル反転層
は、ゲート−ソース間電圧が大きくなるほど、より深い
オン状態となる）。一方、ＰチャネルＭＯＳトランジス
タＰＱにおいては、動作時入力信号ＩＮがＬレベル（接
地電圧レベル）のときにオン抵抗Ｒが最も小さくなる。
このＰチャネルＭＯＳトランジスタＰＱのオン抵抗もゲ
ート−ソース間電圧に依存し、したがって、電源電圧Ｖ
ｃｃに依存する。

【００１０】電源電圧Ｖｃｃには、たとえば±５％の許
容範囲が存在する。遅延時間τに、それほど厳密な精度
が要求されない場合には、この電源電圧の許容範囲はそ
れほど大きな問題は生じさせない。しかしながら、高速
動作する半導体装置におけるタイミング調整などにおい
ては、ｎｓ（ナノ秒）のオーダの精度が遅延時間τに要
求される。この場合、電源電圧Ｖｃｃに対する遅延時間
τの依存性は無視することができず、電源電圧Ｖｃｃが
許容範囲にあっても、正確な内部動作を保証することが
できなくなるという問題が生じる。

【００１１】また、ＭＯＳトランジスタＰＱおよびＮＱ
のオン抵抗Ｒは、動作温度にも依存しており、一般に動
作温度が上昇すると、オン抵抗Ｒが低くなる。

【００１２】特に、クロック同期型半導体記憶装置など
のように、クロック信号に同期して動作する半導体装置
の場合、正確に、内部タイミングを合わせる必要があ
り、電源電圧および動作温度などの動作環境の変動に応
じて遅延回路の有する遅延時間が変動した場合、正確な
内部動作を保証することができなくなる。

【００１３】それゆえ、この発明の目的は、動作環境の
変動に対する依存性の小さな遅延時間を有する遅延回路
を提供することである。

【００１４】この発明の他の目的は、動作環境の変動に
対する遅延時間の変動が抑制された遅延回路を提供する
ことである。

【００１５】この発明のさらに他の目的は、クロック同
期型半導体記憶装置において内部クロック信号および内
部制御信号などの内部信号のタイミング調整に用いられ
る高精度の遅延回路を提供することである。

【００１６】

【課題を解決するための手段】この発明の第１の観点に
係る遅延回路は、第１の入力信号に従って出力ノードを
駆動するためのドライブ回路を備える。このドライブ回
路の出力信号は第１の電圧レベルと第２の電圧レベルの
間で変化する。

【００１７】第１の観点に係る遅延回路は、さらに、容
量素子と、出力ノードと容量素子との間に結合され、出
力ノードの信号が第１の電圧レベルと第１および第２の
電圧レベルの間の所定電圧レベルの間のときに容量素子
を出力ノードから切り離しかつ出力ノードの信号が所定
電圧レベルと第２の電圧レベルの間のときに容量素子を
出力ノードに結合するための遅延制御回路と、活性化時
第１の入力信号と同相でかつ位相の進んだ第２の入力信
号に従って出力ノードをドライブ回路の駆動方向と逆方
向に駆動するための補助ドライブ回路を備える。この補
助ドライブ回路は、出力ノードの信号に応答して活性化
され、かつ出力ノードの信号が第１の電圧レベルと所定
電圧レベルの間のとき非活性化される。

【００１８】補助ドライブ回路は、好ましくは、出力ノ
ードと第１の電源ノードの間に直列に接続される第１お
よび第２の第１導電型の絶縁ゲート型電界効果トランジ
スタと、この出力ノードと第２の電源ノードの間に直列
に接続される第２導電型の第３および第４の絶縁ゲート
型電界効果トランジスタと、第１の入力論理しきい値を
有し出力ノードの信号を反転して第１の絶縁ゲート型電
界効果トランジスタのゲートへ与える第１のインバータ
と、第１の入力論理しきい値と異なる第２の入力論理し
きい値を有しかつ出力ノードの信号を反転して第３の絶
縁ゲート型電界効果トランジスタのゲートへ与える第２
のインバータとを含む。第２および第４の絶縁ゲート型
電界効果トランジスタそれぞれのゲートに、第２の入力
信号が与えられる。

【００１９】この発明の第２の観点に係る半導体回路装
置は、出力ノードに基準電圧を発生する基準電圧発生回
路と、この基準電圧に従って動作電流を供給する電源ト
ランジスタを含みかつ入力信号に従って出力信号を生成
するゲート回路を備える。基準電圧発生回路は、第１の
電源ノードと基準電圧出力ノードとの間に接続される第
１の抵抗素子と、出力ノードと内部ノードの間に接続さ
れる第２の抵抗素子と、第１の内部ノードと第２の電源
ノードとの間に接続されかつ基準電圧出力ノードの電圧
に従ってコンダクタンスが変化する第１の可変コンダク
タンス素子と、基準電圧出力ノードと第２の電源ノード
との間に結合されかつ内部ノードの電圧に従ってコンダ
クタンスが変化する第２の可変コンダクタンス素子を含
む。

【００２０】好ましくは、このゲート回路は、入力信号
を遅延して出力する遅延回路である。

【００２１】好ましくは、第１および第２の可変コンダ
クタンス素子は、互いに導電型の異なる絶縁ゲート型電
界効果トランジスタである。

【００２２】この発明の第３の観点に係る遅延回路は、
縦続接続される複数のインバータ回路と、これら複数の
インバータ回路の出力ノード各々に対応して設けられ、
各々が対応のインバータ回路よりも奇数段下流のインバ
ータ回路の出力信号に従って対応のインバータ回路の出
力ノードを駆動するための複数の補助回路を備える。

【００２３】好ましくは、これら複数の補助回路の各々
は、インバータ回路で構成される。この発明の第４の観
点に係る遅延回路は、第１のインバータと、この第１の
インバータの出力信号の反転信号に応答して、第１のイ
ンバータの出力ノードに第１のインバータの出力信号の
変化を妨げる方向に電流を供給する可変電流源とを備え
る。この可変電流源は、複数の互いに並列に接続される
電流供給素子を含む。これら複数の電流供給素子は、疑
似グレイコード表示の制御信号により選択的に導通す
る。疑似グレイコード表示は、任意の連続する数値間
で、少なくとも１ビットの同じビットの値が“１”に保
持される。

【００２４】遅延回路において後段のインバータ遅延回
路の出力信号の論理が反転するまで、前段の遅延インバ
ータ回路の出力信号の変化を抑制することにより、正確
な遅延時間を設定することができる。

【００２５】また、遅延回路の動作電流を、基準電圧に
より決定し、第１および第２の可変コンダクタンス素子
で、出力ノードの電流をバイパスすることにより、電源
電圧変動時における基準電圧の変動を抑制でき、応じ
て、遅延回路の動作電流を電源電圧の変動にかかわらず
一定とすることができ、電源電圧変動による遅延時間の
変動を抑制することができる。

【００２６】また、疑似グレイコード表示の制御信号を
用いて、可変電流源トランジスタを制御することによ
り、大幅な電流変化が生じるのを防止でき、応じて、遅
延時間調整動作時における調整時間を短縮できる。ま
た、疑似グレイコード表示により、前の状態を一部維持
しており、可変電流源トランジスタがすべてオフ状態と
なるのを防止でき、急激な電流変化が生じるのを防止で
き、応じて安定に遅延時間調整を行なうことができる。

【００２７】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体装置の全体の構成を概略
的に示す図である。図１において、半導体装置１は、矩
形形状を有し、１つの短辺および１つの長辺それぞれに
沿って配列されるパッドＰＤを含む。短辺方向に整列し
て配置されるパッドＰＤを有する周辺パッド群２には、
外部からのクロック信号ＣＬＫ、動作モードを指定する
コマンドＣＭＤおよびメモリセル位置を指定するアドレ
ス信号Ａｄｄなどが与えられる。

【００２８】長辺に沿って配置されるパッドのうち、長
辺の図の下側半分に配置されるパッドＰＤを含むＤＱ関
連パッド群３は、データＤＱの入出力を行なう。

【００２９】この半導体装置１は、複数のバンク♯０−
♯３を含み、バンク♯０に近接して、外部からのクロッ
ク信号および制御信号を周辺パッド群２を介して受ける
中央回路５が配置され、ＤＱ関連パッド群３に対向し
て、入出力制御回路６が配置される。

【００３０】この中央回路５は、外部からのクロック信
号ＣＬＫに対する内部信号（内部動作モード指示信号お
よびアドレス信号）のスキューを低減し、かつ、外部ク
ロック信号ＣＬＫに同期して内部クロック信号および内
部制御信号を生成するための遅延回路５ａを含む。この
遅延回路５ａには、バンク♯０−♯３に共通に配設され
る、内部クロック信号を伝達するクロックバス１０、内
部動作モードを指示するコマンドを伝達するコマンドバ
ス１１、バンクアドレスおよびアドレス等のアドレス信
号を伝達するアドレスバス１２が結合される。また、バ
ンク♯０−♯３に共通に、内部データを転送するための
データバス１３が配置され、このデータバス１３は、入
出力制御回路６に結合される。

【００３１】バス１０−１３各々のほぼ中央領域（バン
ク♯１および♯２の間の領域）に、リピータ７が設けら
れる。このリピータ７は、内部信号の各バンクに対する
スキューを低減するための遅延回路を含むリピート回路
７ａをバスそれぞれに対して含む。このリピータ７を設
けることにより、小振幅信号を高速で内部転送するとと
もに、このリピータ７のリピート回路７ａの遅延回路に
より、内部信号の各バンクに対する内部クロック信号に
対する内部信号のスキューを低減する。

【００３２】バンク♯０−♯３それぞれに対応して、バ
ンク制御回路ＢＣ０−ＢＣ３が設けられる。これらのバ
ンク制御回路ＢＣ０−ＢＣ３の各々は、アドレスバス１
２を介して与えられるバンクアドレスにより指定された
ときに活性化され、対応のバンクに対するロウアクセス
およびコラムアクセス動作を実行する。ここで、ロウア
クセス動作は、行選択に関連する動作を行なう動作モー
ドであり、コラムアクセスは、列選択に関連する動作を
行なう動作モードであり、データの書込または読出動作
を含む。

【００３３】バンク♯０は中央回路５に最も近い最近バ
ンクであり、バンク♯３は、中央回路５から最も遠い位
置にある最遠バンクである。中央回路５からは、遅延回
路５ａおよびバス１０−１２を介して最近バンク♯０か
ら最遠バンク♯３に向かって信号が伝達される。最近バ
ンク♯０およびバンク♯１から読出されたデータはデー
タバス１３およびリピータ７を介して遅延調整機能を有
する入出力制御回路６へ伝達される。バンク♯２および
最遠バンク♯３からの読出データは、データバス１３を
介して入出力制御回路６へ与えられる。

【００３４】遅延回路５ａおよびリピータ７および入出
力制御回路６により遅延時間を調整することにより、製
造工程におけるプロセスパラメータのばらつきなどに起
因する配線容量のばらつきなどによるタイミングのずれ
を調整し、内部信号／データのスキューを低減する。次
に、この図１に示す半導体装置１のデータ読出時の動作
を、図２に示すタイミングチャート図を参照して説明す
る。図２においては、各信号のアクティブ期間または確
定期間を、その矩形により示す。また、図２において
は、最近バンク♯０および最遠バンク♯３に対する信号
に、参照符号“ＬＣ−１”および“ＬＣ−２”をそれぞ
れ付す。

【００３５】図２において、外部クロック信号ＣＬＫに
同期して、ロウアクセスを示すアクティブコマンドＡＣ
Ｔおよびアドレス信号（バンクアドレスを含む）Ａｄｄ
が周辺パッド群２を介して中央回路５へ与えられる。中
央回路５において、遅延回路５ａにより、これらのクロ
ック信号ＣＬＫ、コマンドＣＭＤおよびアドレス信号Ａ
ｄｄをバッファ処理し（遅延回路により遅延しかつ外部
クロック信号ＣＬＫに同期して内部クロック信号を生成
してクロックバス１０、コマンドバス１１およびアドレ
スバス１２上に生成した信号を伝達する。バス１１およ
び１２上に与えられる信号は、遅延回路５ａにより、外
部クロック信号ＣＬＫに同期して生成される内部クロッ
ク信号に同期して内部で取込まれてバッファ処理され
る。このクロックバス１０上の最近バンク♯０に対する
クロック信号ＣＬＫ（ＬＣ−１）は、外部クロック信号
ＣＬＫに対し、遅延時間Ｔｄ１を有している。

【００３６】したがって、最近バンク♯０に対するコマ
ンドＣＭＤ（ＬＣ−１）およびアドレス信号Ａｄｄ（Ｌ
Ｃ−１）も、外部からのコマンドＣＭＤおよびアドレス
信号Ａｄｄに対し遅延時間Ｔｄ１を有している。最近バ
ンク♯０が指定されている場合には、このアクティブコ
マンドＡＣＴに従ってワード線選択動作が行なわれ、対
応のワード線ＷＬ（ＬＣ−１）が選択状態へ駆動され
る。図２においては、このワード線ＷＬ（ＬＣ−１）が
選択され、選択状態で安定化するまでの期間を示す。ワ
ード線が選択されると、次いで、センスアンプ活性化信
号ＳＥ（ＬＣ−１）が活性化され、ワード線ＷＬ（ＬＣ
−１）に接続されるメモリセルデータの検知、増幅およ
びラッチが行なわれる。

【００３７】この最近バンク♯０においては、内部クロ
ック信号ＣＬＫ（ＬＣ−１）に従ってコマンドＣＭＤ
（ＬＣ−１）の取込、およびデコードが行なわれてい
る。

【００３８】次いで、外部クロック信号ＣＬＫに同期し
てデータ読出を示すリードコマンドＲＥＡＤがアドレス
信号Ａｄｄとともに与えられる。最近バンク♯０が指定
されているときには、このリードコマンドＲＥＡＤに従
って列選択信号ＹＳ（ＬＣ−１）が選択状態へ駆動さ
れ、この列選択信号ＹＳ（ＬＣ−１）により選択された
列上のメモリセルデータＤａｔａ（ＬＣ−１）がデータ
バス１３およびリピータ７を介して入出力制御回路６へ
与えられる。次いで、入出力制御回路６により、このデ
ータバス１３を介して伝達されたデータが内部クロック
信号に同期して出力される。

【００３９】最遠バンク♯３が指定された場合、この最
遠バンク♯３に対しては、クロックバス１０全長にわた
って内部クロック信号が伝達されるため、最遠バンク♯
３に対する内部クロック信号ＣＬＫ（ＣＬ−２）は、外
部クロック信号（中央回路５により生成される内部クロ
ック信号）に対し、時間Ｔｄ１＋Ｔｄ２の遅延時間を有
している。この内部クロック信号ＣＬＫ（ＬＣ−２）に
従って、最遠バンク♯３においてバンク制御回路ＢＣ３
が、与えられたコマンドＣＭＤ（ＬＣ−２）およびアド
レス信号Ａｄｄ（ＬＣ−２）を取込み、デコード動作を
行なう。したがって、最近バンク♯０よりも、バス１０
−１２の有する伝搬遅延時間Ｔｄ１＋Ｔｄ２後、最遠バ
ンク♯３において、ワード線ＷＬ（ＬＣ−２）が選択状
態へ駆動され、次いで、センスアンプ活性化信号ＳＥ
（ＬＣ−２）が選択状態へ駆動される。次いでリードコ
マンドＲＥＡＤが与えられると、そのときのアドレス信
号Ａｄｄ（ＬＣ−２）に従って列選択動作が行なわれ、
列選択信号ＹＳ（ＬＣ−２）が選択状態へ駆動され、選
択列のメモリセルデータがバンク制御回路ＢＣ３を介し
てデータバス１３上へ伝達されて次いで入出力制御回路
６へ与えられる。

【００４０】したがって、バンク制御回路ＢＣ３からデ
ータが読出された場合、最近バンク♯０の読出データＤ
ａｔａ（ＬＣ−１）の出力タイミングよりも、データＤ
ａｔａ（ＬＣ−２）の出力タイミングは、時間Ｔｄ２だ
け遅延している。この最遠バンク♯３に対向して入出力
制御回路６が配置されており、最遠バンク♯３から読出
されたデータは、データバス１３上に全体にわたって伝
達される必要はない。すなわち、入出力制御回路６へ
は、最近バンク♯０および最遠バンク♯３からの読出デ
ータは、ほぼ同一タイミングで到達し、外部クロック信
号（または内部クロック信号）に同期して読出データＱ
として出力することができる。すなわち、単に遅延回路
５ａおよびリピータ７において配線などに起因する遅延
のばらつきにより生じる信号間スキューを防止するだけ
で、ほぼ同一タイミングでバンクの位置にかかわらず、
データＱを外部へ出力することができる。バンク♯１お
よびバンク♯２についても同じである。

【００４１】次に、図３を参照して、この図１に示す半
導体装置のデータ書込時の動作について説明する。この
データ書込時においても、行選択を行なうロウアクセス
時の動作は、データ読出時と同じであり、アクティブコ
マンドＡＣＴをアドレス信号Ａｄｄとともに与える。最
近バンク♯０と最遠バンク♯３においては、ロウアクセ
スの開始タイミングには、時間Ｔｄ２の時間差が存在す
る。

【００４２】データ書込時においては、ライトコマンド
ＷＲＩＴＥをアドレス信号Ａｄｄとともに与え、また書
込データＤａｔａを外部から与える。ここで、図３にお
いて、書込データＤが外部から与えられるタイミング
を、コマンドＣＭＤおよびアドレス信号Ａｄｄと異なら
せている。これは、ダブルデータレート動作時における
動作またはパケット転送動作を想定しており、外部クロ
ック信号ＣＬＫの立上がりエッジおよび立下がりエッジ
で検出されたデータＤを内部で転送する。この場合、内
部では、立上がりエッジおよび立下がりエッジの両エッ
ジで外部から転送されたデータは、並列に生成されるた
め、外部クロック信号ＣＬＫに同期して与えられるコマ
ンドＷＲＩＴＥおよびアドレス信号Ａｄｄより、そのタ
イミングが少し遅れる。データＤはコマンドＣＭＤと同
時に与えられてもよい。

【００４３】最近バンク♯０および最遠バンク♯３に対
する内部クロック信号ＣＬＫ（ＣＬ−１）、ＣＬＫ（Ｌ
Ｃ−２）、コマンドＣＭＤ（ＬＣ−１）、ＣＭＤ（ＬＣ
−２）、およびアドレスＡｄｄ（ＬＣ−１）およびＡｄ
ｄ（ＬＣ−２）のタイミング関係は、ロウアクセス時と
同じである。しかしながら、データ書込時においては、
実際に選択メモリセルへ書込むまでに、時間差、すなわ
ち内部レイテンシが存在する。すなわち、外部から与え
られたデータは、ある時間経過後に所定のシーケンス
で、選択メモリセルに書込まれる。これは、データ読出
時においては、選択メモリセルデータが外部に読出され
るまでに、ある時間（コラムレイテンシ）が存在するの
に対応する。

【００４４】ＤＱ関連パッド群３から与えられる書込デ
ータＤは、最近バンク♯０へは、データバス１３および
リピータ７を介して伝達され、一方、最遠バンク♯３に
は、単にデータバス１３を介して伝達される。したがっ
て、この場合、最遠バンク♯３へは書込データＤが、最
近バンク♯０の書込データよりも時間Ｔｄ２だけ早く到
達する（データバス１３が双方向のデータバスであり、
双方向における伝搬遅延時間が同じであると想定してい
る）。最近バンク♯０および最遠バンク♯３において、
それぞれコマンドＣＭＤ（ＬＣ−１）およびＣＭＤ（Ｌ
Ｃ−２）に従って、与えられた書込データをラッチす
る。

【００４５】内部レイテンシが経過した後、内部クロッ
ク信号ＣＬＫ（ＬＣ−１）およびＣＬＫ（ＬＣ−２）に
従って列選択動作を行なって、データを書込む。最近バ
ンク♯０における列選択タイミングは、最遠バンク♯３
の列選択タイミングよりも時間Ｔｄ２だけ早い。しかし
ながら、すでに書込データＤは、バンク♯０および♯３
において、すでにデータ書込前にラッチされており、デ
ータ書込時において、バンクの位置にかかわらず書込デ
ータの伝搬遅延の影響を受けることなく正確なタイミン
グで、データの書込を行なうことができる。

【００４６】また、列選択線ＹＳ（ＬＣ−１）およびＹ
Ｓ（ＬＣ−２）の活性化タイミングを内部レイテンシに
合わせて行なうことにより、内部書込データＤと列選択
線のそれぞれの活性化タイミング（各バンクにおける）
を同じとすることができ、バンク♯０−♯３それぞれに
おいて、中央回路５およびデータ入出力パッド群３の距
離の相違にかかわらず、同じタイミングで内部書込デー
タを活性化して選択メモリセルへデータを書込むことが
できる。すなわち、各バンクにおける動作タイミングマ
ージンをすべて同じとすることができ、各バンクの安定
動作を保証することができる。

【００４７】図４は、図１に示すバンク制御回路ＢＣ０
−ＢＣ３のデータ書込に関連する部分の構成を概略的に
示す図である。バンク制御回路ＢＣ０−ＢＣ３のデータ
書込に関連する部分の構成は同じであるため、図４にお
いては、バンク制御回路ＢＣｉを代表的に示す。ここ
で、ｉ＝０−３のいずれかである。

【００４８】図４において、バンク制御回路ＢＣｉは、
内部コマンドＣＭＤ（ＬＣ−ｉ）とバンクアドレス信号
ＢＡとを受け、内部クロック信号ＣＬＫ（ＬＣ−ｉ）に
同期してデコード動作を行なって、読出動作指示信号φ
ＲＤおよび書込動作指示信号φＷＤを活性化するコマン
ドデコーダ２０ａと、書込動作指示信号φＷＤを、内部
クロック信号ＣＬＫ（ＬＣ−ｉ）に同期して内部レイテ
ンシ期間シフトするレイテンシシフタ２０ｂと、読出動
作指示信号φＲＤおよび書込動作指示信号φＷＤを受け
るＯＲ回路２０ｃと、読出動作指示信号φＲＤとレイテ
ンシシフタ２０ｂの出力信号とを受けるＯＲ回路２０ｄ
と、ＯＲ回路２０ｃの出力信号に従って内部アドレス信
号Ａｄｄ（ＬＣ−ｉ）をラッチするアドレスラッチ２０
ｅと、ＯＲ回路２０ｄの出力信号に従ってアドレスラッ
チ２０ｅの出力する内部列アドレス信号をデコードして
列選択信号ＹＳ（ＬＣ−ｉ）を生成するＹデコーダ２０
ｆと、コマンドデコーダ２０ａからの書込動作指示信号
φＷＤに応答して、内部書込データＤａｔａ（ＬＣ−
ｉ）をラッチするデータラッチ２０ｇと、レイテンシシ
フタ２０ｂの出力信号に従って活性化されてデータラッ
チ２０ｇの出力信号に従って内部データバス（図示せ
ず）を駆動するライトドライバ２０ｈを含む。

【００４９】コマンドデコーダ２０ａには内部クロック
信号ＣＬＫ（ＬＣ−ｉ）に同期してバンクアドレス信号
ＢＡをラッチするラッチ回路が設けられており、アドレ
スラッチ２０ｅのラッチタイミングよりもバンクアドレ
ス信号のラッチタイミングは早く設定される。これは、
バンク制御回路ＢＣ０−ＢＣ３それぞれにおいて、コマ
ンドデコーダが設けられており、内部コマンドを、それ
ぞれデコードするためである。中央回路５において、バ
ンクアドレス信号をデコードし、対応のバンクに対する
コマンドのみを活性化する構成の場合、コマンドデコー
ダ２０ａに対しバンクアドレス信号ＢＡに代えて、バン
ク指定信号が与えられる。

【００５０】コマンドデコーダ２０ａからの書込動作指
示信号φＷＤまたは読出動作指示信号φＲＤが活性化さ
れると、対応の内部アドレス信号Ａｄｄ（ＬＣ−ｉ）が
ラッチされる。すなわち、コラムアクセスが指示された
ときには、アドレスラッチ２０ｅが内部アドレス信号Ａ
ｄｄ（ＬＣ−ｉ）をラッチする。レイテンシシフタ２０
ｂは、内部レイテンシ期間、シフト動作を内部クロック
信号ＣＬＫ（ＬＣ−ｉ）に同期して行なっており、した
がって、このレイテンシシフタ２０ｂの出力信号の確定
タイミングはバンクごとに異なる（内部クロック信号Ｃ
ＬＫ（ＬＣ−ｉ）の位相のずれによるため）。

【００５１】データ読出時においては、Ｙデコーダ２０
ｆは、読出動作指示信号φＲＤに従って活性化されて列
選択信号ＹＳ（ＬＣ−ｉ）を選択状態へ駆動する。一
方、書込動作時においては、Ｙデコーダ２０ｆは、レイ
テンシシフタ２０ｂからの遅延書込動作指示信号φＷＤ
に従って列選択信号ＹＳ（ＬＣ−ｉ）を選択状態へ駆動
する。すなわちデータ書込時には、データ読出時に比べ
て、内部レイテンシの期間Ｙデコーダ２０ｆの動作開始
タイミングが遅延される。

【００５２】データラッチ２０ｇは、コマンドデコーダ
２０ａからの書込動作指示信号φＷＤに従って、与えら
れたデータＤａｔａ（ＬＣ−ｉ）をラッチしており、ラ
イトドライバ２０ｈが、レイテンシシフタ２０ｂの出力
信号に従って活性化されるときにはすでにデータラッチ
２０ｇには、書込データがラッチされている。このライ
トドライバ２０ｈおよびＹデコーダ２０ｆの活性化タイ
ミングは同じであり、従って列選択線および内部データ
線の駆動タイミングの位相を一致させることができる。
これにより、半導体装置内における各バンクの位置にか
かわらず、列選択タイミングとデータ書込タイミングと
を一致させることができ、各バンクごとにおけるタイミ
ングマージンを考慮する必要がなく、安定な動作が保証
される。

【００５３】なお、Ｙデコーダ２０ｆは、コマンドデコ
ーダ２０ａからの書込動作指示信号φＷＤに従って、内
部レイテンシ経過前に、活性化されて列選択線ＹＳ（Ｌ
Ｃ−ｉ）を選択状態へ駆動してもよい。この場合には、
ライトドライバ２０ｈが活性化されて内部書込データＤ
が選択メモリセル列へ伝達される期間の間Ｙデコーダ２
０ｆが活性状態にあり、ライトドライバ２０ｈの非活性
化後、選択メモリセル列を、非選択状態へ駆動する。し
たがってこの場合、十分余裕を持って、選択メモリセル
列へデータを書込むことができる（タイミングマージン
は、考慮する必要がない）。ただし、この場合、内部レ
イテンシは、次のサイクルの列選択動作に悪影響を及ぼ
さないサイクルに設定するか、またはデータラッチ２０
ｇにおいて、連続して、ＦＩＦＯ形式でデータをラッチ
する機能を持たせる必要がある（内部レイテンシが長い
場合）。書込動作指示信号φＷＤおよび読出動作指示信
号φＲＤは「バースト長期間」活性状態に維持されても
よい（Ｙデコーダ、ライトドライバは対応の内部クロッ
ク信号に同期して活性化される）。

【００５４】［変更例１］図５は、この発明の実施の形
態１の変更例１の構成を概略的に示す図である。この図
５に示す半導体装置１は、先の図１に示す構成と同様、
バンク♯０−♯３と、バンク制御回路ＢＣ０−ＢＣ３
と、中央回路５と、クロックバス１０、コマンド１１、
アドレスバス１２およびデータバス１３を含む。クロッ
クバス１０は、バンク♯０−♯３それぞれにおいて用い
られたローカルクロック信号を転送して入出力制御回路
２６へ与える折り返しバス構造を有する。

【００５５】バンク♯０に近接して中央回路５が配設さ
れ、この中央回路５に近接して配設されるパッドＰＤに
は、クロック信号ＣＬＫ、コマンドＣＭＤおよびアドレ
ス信号Ａｄｄが与えられる。この周辺パッド群２および
中央回路５の配置は、図１に示す構成と同じである。中
央回路５内は、周辺パッド群２を介して与えられる信号
を、遅延回路５ａによりスキューを調整しかつバッファ
処理して、クロックバス１０、コマンドバス１１および
アドレスバス１２へ転送する。

【００５６】一方、半導体装置１の長辺に沿って配置さ
れるパッドＰＤのうち図５の上側に配置されるパッドＰ
ＤをデータＤＱを転送するＤＱ関連パッド群２３として
用いる。ＤＱ関連パッド群２３に対向して入出力制御回
路２６が配置され、この入出力制御回路２６がデータバ
ス１３に結合される。長辺の下側に配置されるパッドＰ
Ｄは、評価用（テスト用）のパッド、電源パッドなどを
含む。

【００５７】バンク♯０が中央回路５に最も近く、バン
ク♯３がこの中央回路５から最も遠く配置される。この
バンク♯０に対向して入出力制御回路２６が配置されて
おり、バンク♯３が、入出力制御回路２６から最も遠い
位置に配置される。したがってバンク♯０および♯３へ
の内部アクセス時、バス１０−１３を介して必要な内部
信号（コマンドおよびアドレス信号）およびデータが転
送されるが、遅延回路５およびリピータ７および入出力
制御回路２６により、各信号間のスキューを低減する。
したがって、図５に示す構成においては、バンク♯０へ
は最も早く信号（コマンドおよびアドレス信号）が到達
し、またデータも、その伝搬距離が最も短くなる。一
方、バンク♯３は、信号およびデータともに、その伝搬
距離が最も長くされる。この場合、データ読出時におい
ては、各信号間のスキューのみを遅延回路５ａおよびリ
ピータ７により低減し、信号の遅れを保存して、データ
の出力を行なう。

【００５８】書込時においては、各バンク♯０−♯３に
おいては、内部信号およびデータの伝達方向が同じとな
り、各バンクにおける信号／データの位相が揃うため、
書込時においては、動作マージンを大きくすることがで
きる。以下、この図５に示す半導体装置のデータ読出時
および書込時の動作について簡単に説明する。

【００５９】まず、図６を参照して、この図５に示す半
導体装置１のデータ読出時の動作について説明する。ま
ず、外部からロウアクセスを示すアドレスコマンドＡＣ
ＴをコマンドＣＭＤとして与える。アクティブコマンド
ＡＣＴが、外部クロック信号ＣＬＫおよびアドレス信号
Ａｄｄとともに、中央回路５における遅延回路５ａによ
り位相調整された後、バンク♯０またはバンク♯３へ伝
達される。最近バンク♯０が指定されている場合には、
遅延時間Ｔｄ１の後、内部クロック信号ＣＬＫ（ＬＣ−
１）およびコマンドＣＭＤ（ＬＣ−１）に従って、バン
ク制御回路ＢＣ０により行選択動作が行なわれる。この
場合、アドレス信号Ａｄｄ（ＬＣ−１）に従って、対応
のワード線ＷＬ（ＬＣ−１）が選択され、次いで、セン
スアンプ活性化信号ＳＥ（ＬＣ−１）が活性化される。
ここで、図６においても、ワード線ＷＬおよびセンスア
ンプ活性化信号ＳＥは、それぞれ活性状態へ駆動される
期間を示す。プリチャージコマンドが与えられるまで、
選択バンクは活性状態を維持する。図６においては、タ
イミング関係を示すために、各信号の、必要最小限の活
性化期間を示す。

【００６０】最遠バンク♯３が指定された場合には、さ
らに、バス１０−１２における伝搬遅延Ｔｄ２の経過後
に、内部クロック信号ＣＬＫ（ＬＣ−２）に従ってコマ
ンドＣＭＤ（ＬＣ−２）およびアドレス信号Ａｄｄ（Ｌ
Ｃ−２）の取込およびデコード動作が行なわれ、ワード
線選択信号ＷＬ（ＬＣ−２）およびセンスアンプ活性化
信号ＳＥ（ＬＣ−２）が順次活性化される。

【００６１】したがって、バンク♯０および♯３におけ
る行選択動作におけるタイミングのずれは、先の図１に
示す半導体装置と同様、中央回路５からの各バンク♯０
および♯３に対する距離に応じて生じる。

【００６２】次いで、データ読出を指示するリードコマ
ンドＲＥＡＤを外部からアドレス信号Ａｄｄとともに与
える。バンク♯０については、時間Ｔｄ１経過後クロッ
ク信号ＣＬＫ（ＬＣ−１）およびコマンドＣＭＤ（ＬＣ
−１）およびアドレス信号Ａｄｄ（ＬＣ−１）に従って
列選択動作およびデータ読出動作が行なわれ、データＱ
が内部データＤａｔａ（ＬＣ−１）として読出される。
このバンク♯０からのデータＱは、データバス１３を介
して、入出力制御回路２６へ与えられ、ＤＱ関連パッド
群２３を介して外部へ出力される。このデータ出力は、
バンク♯０の内部クロック信号ＣＬＫ（ＬＣ−１）に従
って行なわれる。

【００６３】バンク♯３へのデータアクセス時において
は、このバンク♯０における読出動作よりもさらに時間
Ｔｄ２遅れて読出動作が行なわれる。内部データＤａｔ
ａ（ＬＣ−２）がデータＱとして列選択信号ＹＳ（ＬＣ
−２）に従って読出されると、再び、このバンク♯３か
ら読出されたデータはデータバス１３およびリピータ７
を介して入出力制御回路２６へ伝達される。したがっ
て、バンク♯３からのデータＱの外部読出タイミング
は、バンク♯０からのデータ外部読出タイミングに比べ
てさらに時間Ｔｄ３だけ遅くなる。データバスの信号伝
搬遅延が、時間Ｔｄ２であれば、遅延時間Ｔｄ３は、２
・Ｔｄ２にほぼ等しくなる。この場合、データ出力を、
バンク♯０およびバンク♯３については、それぞれ対応
の内部クロック信号ＣＬＫ（ＬＣ−１）およびＣＬＫ
（ＬＣ−２）に従って実行し、外部へデータを出力す
る。したがって、外部には、選択バンクの中央回路５か
らの位置に応じた遅延時間後データＱが出力される。デ
ータ出力を、対応の内部クロック信号に従って行ない、
かつ同時に、データサンプリング用の対応の内部クロッ
ク信号を並行して出力する。

【００６４】図７は、データ書込時の内部信号の活性化
タイミングを概略的に示す図である。以下、この図７を
参照して図５に示す半導体装置のデータ書込時の動作に
ついて説明する。

【００６５】まず、データ読出時と同様、アクティブコ
マンドＡＣＴが与えられ、バンク♯０またはバンク♯３
において行選択動作が行なわれる。この場合、中央回路
５から、バンク♯０およびバンク♯３へ、内部バス１０
−１２を介して信号が伝達される。バンク♯０において
は、外部クロック信号ＣＬＫに対し、時間Ｔｄ１遅れて
各信号が与えられて、行選択動作が行なわれる。一方、
バンク♯３においては、このバンク♯０よりも、さら
に、時間Ｔｄ２遅れて信号が伝達され、行選択動作が行
なわれる。

【００６６】書込動作時においては、データ書込を指示
するライトコマンドＷＲＩＴＥが与えられ、この書込コ
マンドＷＲＩＴＥと同時に、アドレス信号Ａｄｄおよび
書込データＤａｔａ（Ｄ）が与えられる。バンク♯０の
選択時においては、コマンドＣＭＤ（ＬＣ−１）および
アドレス信号Ａｄｄ（ＬＣ−１）と内部書込データＤａ
ｔａ（ＬＣ−１）が与えられる。データＤａｔａ（ＬＣ
−１）を、バンク♯０においてラッチし、列選択を行な
い、列選択信号ＹＳ（ＬＣ−１）を活性化する。このと
き、またライトドライバを活性化し、データＤａｔａ
（ＬＣ−１）に従って選択メモリセルへデータを書込
む。バンク♯０に対しては、クロックバス１０、コマン
ドバス１１およびアドレスバス１２を介して同一方向に
信号が伝達され、また入出力制御回路２３からデータバ
ス１３を介して与えられるデータも、ほぼ同一距離を介
してバンク♯０に伝達される。したがって、このバンク
♯０に対しほぼ同一タイミングで、内部コマンドＣＭＤ
（ＬＣ−１）、アドレスＡｄｄ（ＬＣ−１）およびデー
タＤａｔａ（ＬＣ−１）が伝達される。したがって、こ
のバンク♯０において各信号およびデータの位相が揃っ
ているため、十分余裕を持って列選択動作を行なって、
選択メモリセルへデータを書込むことができる。

【００６７】一方、バンク♯３についても、入出力制御
回路２６からデータバス１３を介して、これらのバス１
０−１２上の信号と同一方向に沿って書込データＤが伝
達される。したがって、バンク♯３においても、ほぼ同
一タイミングで内部コマンドＣＭＤ（ＬＣ−２）、アド
レス信号Ａｄｄ（ＬＣ−２）および書込データＤａｔａ
（ＬＣ−２）が伝達される。バンク♯３において、書込
データＤａｔａ（ＬＣ−２）をラッチし、この内部コマ
ンドＣＭＤ（ＬＣ−２）およびアドレス信号Ａｄｄ（Ｌ
Ｃ−２）に従って列選択動作を行なう。すでに、データ
は到達しており、列選択線ＹＳ（ＬＣ−２）の活性化タ
イミングとライトドライバの活性化タイミングを同じと
して、選択メモリセルへデータを書込むことができる。

【００６８】したがって、バンク♯０−♯３いずれにお
いても、データ書込時においては、アドレス信号および
コマンドとデータの位相がほぼ揃っているため、遅延回
路５ａおよびリピータ７のリピート回路７ａにより、ス
キューを低減するための遅延調整を行なって各信号間の
位相を揃えているだけで、正確に書込動作を行なうこと
ができる。

【００６９】なお、内部レイテンシが存在する場合に
は、この図７に示す選択およびデータ書込タイミングよ
りもさらに内部レイテンシ期間遅れて列選択およびデー
タ書込が行なわれる。書込データＤは、図３に示すよう
にコマンドより半サイクル遅れて与えられてもよい。

【００７０】書込データおよびコマンドおよびアドレス
信号の位相が揃っているため、内部レイテンシを特に設
けることなく、コラムアクセスを行なってデータ書込を
行なうことができる。

【００７１】したがって、ＤＱ関連パッド群２３と周辺
パッド群２が近接して中央回路５近傍に配置される場
合、データ書込時においては、内部信号配線の寄生容量
のバラツキに起因する信号／データ間のスキューを調整
するだけで、各バンクにおいて正確なタイミングでデー
タの書込を行なうことができる。

【００７２】図８は、この図５に示す半導体装置１の入
出力制御回路２６の出力制御部の構成を概略的に示す図
である。データ書込のための構成は、バンク制御回路Ｂ
Ｃ０−ＢＣ３各々において設けられており、たとえば先
の図４に示す構成を利用することができる。内部レイテ
ンシが不要な場合には、図４に示す構成におけるレイテ
ンシシフタ２０ｂが削除される。

【００７３】図８において、クロックバス１０がバンク
♯０−♯３に結合される。このクロックバス１０は、中
央回路５からのクロック信号ＣＬＫを伝達するクロック
線１０ａと、バンク♯０−♯３それぞれの内部クロック
信号ＣＬＫ（ＬＣ−１）〜ＣＬＫ（ＬＣ−２）を入出力
制御部２６へ返送するための出力クロック線ＯＣＫ０−
ＯＣＫ３を含む。出力クロック線ＯＣＫ０−ＯＣＫ３を
用いて内部のローカルクロック信号ＣＬＫ（ＬＣ−１）
−ＣＬＫ（ＬＣ−２）を入出力制御部へ返送することに
より、各ローカルクロック信号に応じてデータの出力を
行なう。

【００７４】これらのバンク♯０−♯３は共通にデータ
バス１３に結合される。なお、これらのデータバス１３
およびクロックバス１０にはリピータ７が設けられる
が、図８において、図面を簡略化するために示していな
い。

【００７５】入出力制御回路２６は、バンクアドレスＢ
Ａに従って出力クロック線ＯＣＫ０−ＯＣＫ３の１つを
選択するセレクタ２６ａと、読出動作指示信号φＲＤの
活性化に応答して活性化され、セレクタ２６ａから与え
られるクロック信号をバッファ処理して外部クロック信
号ＣＬＫｅを生成するバッファ回路２６ｂと、データバ
ス１３に結合され、読出動作指示信号φＲＤの活性化時
活性化され、セレクタ２６ａからのクロック信号に同期
してデータバス１３上のデータをバッファ処理して外部
へ出力する出力回路２６ｃを含む。

【００７６】セレクタ２６ａは、たとえばＣＭＯＳトラ
ンスファゲートまたはトライステートバッファ回路で構
成され、バンクアドレスＢＡにより指定されたバンクに
対応する出力クロック線を選択する。セレクタ２６ａか
らのクロック信号が、バッファ回路２６ｂを介して外部
クロック信号ＣＬＫｅとして伝達される。

【００７７】出力回路２６ｃは、読出動作指示信号φＲ
Ｄの活性化時セレクタ２６ａからのクロック信号に同期
してデータを出力する。したがって、図９に示すよう
に、この出力回路２６ｃからの出力データＱとバッファ
回路２６ｂからの外部クロック信号ＣＬＫｅの位相が同
期している。ここで、図９において、ダブル・データ・
レート（ＤＤＲ）モードでデータＱが出力される場合の
信号波形を示す。シングル・データ・レート（ＳＤＲ）
モードで、データＱが出力されてもよい。いずれにして
も、ローカルクロック信号ＣＬＫ（ＬＣ−ｉ）に従って
データＱを出力している。バンク♯ｉが選択されている
ときには、このバンク♯ｉ対応のローカルクロック信号
ＣＬＫ（ＬＣ−ｉ）に従ってデータを読出しており、常
に、出力用外部クロック信号ＣＬＫｅと読出データＱの
位相を一致させることができる。バンクと中央回路およ
び入出力回路の位置に応じて出力データの出力タイミン
グに位相差が生じる場合においても、外部のたとえばプ
ロセッサは、外部クロック信号ＣＬＫｅを用いて正確に
データＱをサンプリングすることができる。

【００７８】したがって、この半導体装置内部において
遅延回路を用いて、各信号のスキューを低減するだけ
で、外部装置と正確にかつ余裕をもってデータの入出力
を行なうことができる。

【００７９】なお、読出動作指示信号φＲＤとしては、
バンク制御回路ＢＣ０−ＢＣ３それぞれにおいて生成さ
れる読出動作指示信号が、入出力制御回路２６へ伝達さ
れてもよい。またこれに代えて、中央回路５において、
コマンドデコーダを設け、この中央回路５から、読出動
作指示信号φＲＤが生成されて入出力制御回路２６へ与
えられてもよい。また、さらにこれに代えて、入出力制
御回路２６自身が、リードコマンドデコーダを有し、中
央回路５からのコマンドに従ってデコード動作を行なっ
て読出動作指示信号φＲＤを生成してもよい。以下、こ
の遅延回路の構成について簡単に説明する。

【００８０】［遅延回路の構成１］図１０は、この発明
の実施の形態１に従う半導体装置において用いられる遅
延回路の構成を概略的に示す図である。

【００８１】図１０において、中央回路５および入出力
制御回路６（２６）それぞれにおいて遅延回路が設けら
れる。中央回路５においては、複数段の遅延段ＤＬを有
するバーニア回路３３（遅延回路５ａに相当）が設けら
れ、入出力制御回路６または２６においては、読出デー
タを遅延するための読出バーニア回路３６と、書込デー
タに対する遅延時間を調整するためのバーニア回路４１
とが設けられる。これらのバーニア回路３６および４１
も、それぞれ複数の遅延段ＤＬを有する。

【００８２】バーニア回路３６および４１の遅延時間を
調整するために、外部からのアドレス信号を受けるアド
レスバッファ３０と、モードレジスタセットモード時ア
ドレスバッファ３０からの所定のアドレスビットを格納
するモードレジスタ３１と、モードレジスタ３１に格納
されたアドレスビットをデコードし、バーニア制御信号
を生成するデコード回路３２とが設けられる。このモー
ドレジスタ３１は、モードレジスタセットコマンドが与
えられたときに、外部からのアドレス信号Ａｄｄの所定
ビットをアドレスバッファ３０を介して受けて格納す
る。デコード回路３２がモードレジスタ３１に格納され
たアドレスビットをデコードし、バーニア回路３３、３
６および４１における遅延時間を調整する制御信号を生
成する。このデコード回路３２からの遅延時間調整信号
に従ってバーニア回路３３、３６および４１は、その遅
延段ＤＬの段数が調整されるかまたは各遅延段ＤＬの遅
延時間が調整される。

【００８３】バーニア回路３３へは、外部からの信号Ｉ
Ｎ（コマンドＣＭＤ、アドレス信号Ａｄｄ、外部クロッ
ク信号ＣＬＫ）のいずれかが与えられる。すなわち、周
辺パッド群２を介して与えられる外部信号に対し、バー
ニア回路３３がそれぞれ設けられる。バーニア回路３３
の出力信号は、ＣＭＯＳインバータバッファ３４および
３５を介して内部バス１０−１２へ伝達される。ＣＭＯ
Ｓインバータバッファ３４および３５は縦続接続されて
おり、バーニア回路３３の出力信号をバッファ処理して
対応の内部バス上に伝達する。

【００８４】バーニア回路３６へは、内部からの読出デ
ータがデータバス１３を介して与えられる。このバーニ
ア回路３６の出力信号は２段の縦続接続されるＣＭＯＳ
インバータ３７および３８を介してデータパッドへ与え
られる。

【００８５】バーニア回路４１は、外部からの書込デー
タを受けて所定時間遅延し、２段の縦続接続されるＣＭ
ＯＳインバータバッファ３９および４０を介して内部書
込データを生成して内部データバス１３上に伝達する。

【００８６】これらのデータの各ビットに対応してバー
ニア回路３６，４１を設け、また各外部制御信号に対し
てバーニア回路３３を設けることにより、内部における
各制御信号とクロック信号とのスキューを調整すること
ができる。また読出データに対してバーニア回路３６を
設け、外部での信号（外部クロック信号）と読出データ
との位相を最適値に設定することにより、プロセサと半
導体装置の距離にかかわらず一定の位相関係を持ったデ
ータを外部装置（プロセサまたはメモリコントローラ）
へ伝達することができる。

【００８７】また、書込データに対しバーニア回路４１
を設けておくことにより、内部での書込データと内部信
号とのスキューを最小値に設定し、図１または図５に示
す半導体装置の構成において、書込データと対応の内部
信号とのスキューが最少となるように設定し、バンクそ
れぞれにおいて、最適なタイミングでデータ書込を行な
う。

【００８８】なお図１０に示す構成においては、デコー
ド回路３２からの出力信号に従ってバーニア回路３３、
３６および４１が共通にその遅延時間が調整されてい
る。しかしながら、これらのバーニア回路３３、３６お
よび４１は、それぞれの遅延時間が個々独立に別々のデ
コード回路により調整されてもよい。

【００８９】また、データＤＱは共通のパッドではな
く、別々のパッドを介して書込データおよび読出データ
が伝達されてもよい（ＩＯ分離構成が採用されてもよ
い）。

【００９０】図１１は、図１０に示すバーニア回路３
３、３６および４１の構成を概略的に示す図である。遅
延段数を除けば、バーニア回路３３、３６および４１は
同一構成を有するため、図１１においては１つのバーニ
ア回路を代表的に示す。バーニア回路は複数の縦続接続
される遅延段ＤＬ０−ＤＬｋと、遅延段ＤＬ０−ＤＬｋ
の出力信号Ｓ０−ＳＳｋの１つを選択信号φＳＥＬに従
って選択するセレクタ４５を含む。セレクタ４５の出力
信号は次段バッファ（たとえばＣＭＯＳインバータバッ
ファ３４）へ与えられる。

【００９１】遅延段ＤＬ１−ＤＬｋはそれぞれ、デコー
ド信号φｄ１−φｄｋを受ける。遅延段ＤＬ１−ＤＬｋ
は、対応のデコード信号φｄ１−φｄｋが活性状態のと
きには、前段の遅延回路の出力信号を次段へ伝達する。
遅延段ＤＬ１−ＤＬｋは、対応のデコード信号φｄ１−
φｄｋが非活性状態のときには、次段への信号の伝達が
禁止される（その出力信号ＮＥＸＴの論理レベルを固定
する）。

【００９２】セレクタ４５は、次段への信号の伝達を禁
止された遅延段の出力信号を選択する。図１０に示すデ
コード回路３２からの遅延時間調整信号として、デコー
ド信号φｄ１−φｄｋを与えることにより、これらのバ
ーニア回路３３、３６および４１における遅延時間（遅
延段数）を調整することができる。

【００９３】図１２は図１１に示すセレクタ４５の構成
の一例を示す図である。図１２においてセレクタ４５
は、遅延段ＤＬ０−ＤＬｋそれぞれに対応して設けられ
るＣＭＯＳトランスミッションゲート４５ａを含む。こ
のＣＭＯＳトランスミッションゲート４５ａは、対応の
遅延段に与えられるデコード信号φｄが活性状態（Ｈレ
ベル）のときには非導通状態となり、一方、対応のデコ
ード信号φｄが非活性状態（Ｌレベル）のときに導通状
態となり、対応の遅延段の出力信号Ｓを選択して、次段
のバッファに接続される出力線４５ｂに伝達する。出力
線４５ｂに、遅延段ＤＬ０−ＤＬｋそれぞれに対応して
設けられるＣＭＯＳトランスミッションゲート４５ａが
並列に接続される。

【００９４】なお、このセレクタ４５において、ＣＭＯ
Ｓトランスミッションゲート４５ａに代えて、トライス
テートバッファ回路が用いられてもよい。

【００９５】図１３は、図１１に示す遅延段ＤＬの構成
を概略的に示す図である。図１３において、遅延段ＤＬ
ｎ（ｎ＝０−ｋ）は、基準電圧ＶＰおよびＶＮにより動
作電流が規定され、入力信号ＤＩＮを遅延する可変遅延
段４７ａと、可変遅延段４７ａの出力信号とデコード信
号φｄを受けて次段への信号ＮＥＸＴを生成するＡＮＤ
回路４７ｂと、可変遅延段４７ａの出力をバッファ処理
して遅延段ＤＬｎの出力信号Ｓｎを生成するバッファ回
路４７ｃを含む。ＡＮＤ回路４７ｂは、デコード信号φ
ｄと可変遅延段４７ａの出力信号を受けるＮＡＮＤゲー
トと、このＮＡＮＤゲートの出力信号を反転して次段へ
の信号ＮＥＸＴを生成するインバータを等価的に含む。
バッファ回路４７ｃは、たとえば２段の縦続接続される
インバータを含む。

【００９６】この図１３に示す遅延段ＤＬｎにおいて、
デコード信号φｄがＬレベルのときには、可変遅延段４
７ａの出力信号の論理レベルにかかわらず、次段への出
力信号ＮＥＸＴはＬレベルに固定される。すなわち、可
変遅延段ＤＬｎ以降の遅延段への信号の伝達が停止され
る。次段以降の遅延段において、デコード信号φｄがＨ
レベルであっても、対応の可変遅延段の出力信号はＬレ
ベル固定であり、遅延信号は変化しない。

【００９７】一方、このデコード信号φｄがＨレベルと
なると、ＡＮＤ回路４７ｂは、可変遅延段４７ａの出力
信号を通過させる。したがって、この遅延段ＤＬｎから
遅延段ＤＬ０までのデコード信号φｄ０−φｄｎがすべ
てＨレベルであれば、可変遅延段４７ａを介して入力信
号ＩＮが伝達され、次いでセレクタ４５により選択され
て次段のバッファへ伝達される。したがって、この遅延
段ＤＬｎの前段の遅延段に対するデコード信号φｄがＨ
レベルであり、遅延段ＤＬｎのデコード信号φｄがＬレ
ベルであれば、遅延段ＤＬｎのバッファ回路４７ｃから
の信号Ｓｎが、遅延信号として選択される。

【００９８】具体的に、たとえば図１１において、デコ
ード信号φｄ０−φｄｉがＨレベルであり、デコード信
号φｄｊがＬレベル、デコード信号φｄｋがＨレベルの
場合を考える。この場合、遅延段ＤＬ０−ＤＬｉは、す
べて前段からの信号を伝達する。したがって、入力信号
ＩＮが遅延段ＤＬ０−ＤＬｉを介して遅延段ＤＬｊにま
で伝達される。遅延段ＤＬｊの遅延段ＤＬｋに対する出
力信号はＬレベルに固定される。出力信号Ｓｊは、遅延
段ＤＬｊに含まれる可変遅延段４７ａにより変化する。
したがって、デコード信号φｄｊをＬレベルに設定する
と、回路４７ａおよび４７ｂの遅延時間を無視すると、
遅延段ＤＬ０−ＤＬｊの可変遅延段の有する遅延時間の
合計遅延を有する遅延信号を選択することができる。

【００９９】なお、この図１１に示す構成において、た
とえば入力信号の伝達が禁止される遅延段すべてに対し
デコード信号φｄが非活性状態のＬレベルに設定されて
もよい。ただし、この場合には、セレクタ４５において
は、デコード信号に従って１つのＣＭＯＳトランスミッ
ションゲート４５ａのみを選択するように新たに選択信
号を生成する必要がある（Ｈ／Ｌ境界検出ゲートを設け
る）。

【０１００】また、可変遅延段４７ａは、ＡＮＤ回路４
７ｂの出力信号を受けて、次段の遅延段へ遅延信号を伝
達するように構成されてもよい。

【０１０１】図１４は、図１３に示す可変遅延段４７ａ
の構成を示す図である。図１４において、可変遅延段４
７ａは、２段の縦続接続されるインバータ回路ＩＶ１お
よびＩＶ２を含む。インバータ回路ＩＶ１は、電源ノー
ドとノード５０ａの間に接続されかつそのゲートが接地
ノードに結合されるＰチャネルＭＯＳトランジスタ５０
ｂと、電源ノードとノード５０ａの間に接続されかつそ
のゲートに基準電圧ＶＰを受けるＰチャネルＭＯＳトラ
ンジスタ５０ｃと、ノード５０ａと出力ノード５１の間
に接続されかつそのゲートに入力信号ＤＩＮを受けるＰ
チャネルＭＯＳトランジスタ５０ｄと、出力ノード５１
とノード５０ｅの間に接続されかつそのゲートに入力信
号ＤＩＮを受けるＮチャネルＭＯＳトランジスタ５０ｆ
と、ノード５０ｅと接地ノードの間に接続されかつその
ゲートに電源電圧Ｖｃｃを受けるＮチャネルＭＯＳトラ
ンジスタ５０ｇと、ノード５０ｅと接地ノードの間に接
続されかつそのゲートに基準電圧ＶＮを受けるＮチャネ
ルＭＯＳトランジスタ５０ｈを含む。

【０１０２】ＭＯＳトランジスタ５０ｂおよび５０ｇ
は、それぞれ常時オン状態であり、一定の電流を供給
し、この遅延段４７ａを形成するインバータ回路ＩＶ１
の最少遅延時間を決定する。ＭＯＳトランジスタ５０ｃ
および５０ｈのそれぞれのゲートに与えられる基準電圧
ＶＰおよびＶＮにより決定されるインバータ回路ＩＶ１
の全体の動作電流に応じて、遅延時間が決定される。

【０１０３】インバータ回路ＩＶ２は、同様、ノード５
１ａと電源ノードの間に互いに並列に接続され、それぞ
れのゲートに接地電圧および基準電圧ＶＰが与えられる
ＰチャネルＭＯＳトランジスタ５１ｂおよび５１ｃと、
ノード５１ａとノード５１ｅの間に接続されかつそれぞ
れのゲートがノード５１に接続されるＰチャネルＭＯＳ
トランジスタ５１ｄおよびＮチャネルＭＯＳトランジス
タ５１ｆと、ノード５１ｅと接地ノードの間にそれぞれ
接続され、それぞれのゲートに電源電圧Ｖｃｃおよび基
準電圧ＶＮを受けるＮチャネルＭＯＳトランジスタ５１
ｇおよび５１ｈを含む。

【０１０４】このインバータ回路ＩＶ２においても、Ｍ
ＯＳトランジスタ５１ｂおよび５１ｇが、電流源トラン
ジスタとして動作し、インバータ回路ＩＶ２の最小動作
電流を決定し、ＭＯＳトランジスタ５１ｃおよび５１ｈ
が基準電圧ＶＰおよびＶＮに従って動作電流を供給す
る。これらの基準電圧ＶＰおよびＶＮにより、遅延段４
７ａの遅延時間が決定される。基準電圧ＶＰおよびＶＮ
が電源電圧に依存しない一定の電圧レベルであれば、Ｍ
ＯＳトランジスタ５０ｂおよび５０ｇの電流駆動能力が
電源電圧Ｖｃｃの変動に応じて変化する場合において
も、安定に全体として一定の動作電流を供給することが
でき、応じて、この遅延段４７ａの遅延時間を一定に設
定することができる。この可変遅延段４７ａは、等価的
に、ＣＭＯＳインバータバッファで構成される遅延回路
である。

【０１０５】図１５は、図１４に示す基準電圧ＶＮを発
生する回路の構成を示す図である。図１５において、基
準電圧発生回路は、電源ノードと出力ノード５５ａの間
に直列に接続される抵抗素子Ｚ１およびＰチャネルＭＯ
Ｓトランジスタ５５ｂと、出力ノード５５ａとノード５
５ｃの間に直列に接続される抵抗素子Ｚ２−Ｚ４と、抵
抗素子Ｚ３およびＺ４とそれぞれ並列に接続され、チュ
ーニング信号ＴＮ１，／ＴＮ１およびＴＮ２，／ＴＮ２
に応答して選択的に導通するＣＭＯＳトランスミッショ
ンゲート５０ｄおよび５０ｅと、ノード５５ｃと接地ノ
ードの間に直列に接続されるＮチャネルＭＯＳトランジ
スタ５５ｇおよび５５ｉと、出力ノード５５ａにソース
が結合されかつそのゲートがノード５５ｃに接続される
ＰチャネルＭＯＳトランジスタ５５ｆと、ＭＯＳトラン
ジスタ５５ｆと接地ノードの間に接続されるＮチャネル
ＭＯＳトランジスタ５５ｈと、電源ノードと出力ノード
５５ａの間に接続されかつそのゲートに制御信号／ＦＲ
Ｃを受けるＰチャネルＭＯＳトランジスタ５５ｊを含
む。

【０１０６】ＰチャネルＭＯＳトランジスタ５５ｂのゲ
ートは接地ノードに結合され、ＰチャネルＭＯＳトラン
ジスタ５５ｂは常時オン状態となり、電流調整素子とし
て機能する。ＮチャネルＭＯＳトランジスタ５５ｇはゲ
ートが出力ノード５５ａに結合され、またＭＯＳトラン
ジスタ５５ｉおよび５５ｈはゲートに制御信号／ＦＲＣ
を受ける。

【０１０７】制御信号／ＦＲＣがＬレベルのときには、
ＰチャネルＭＯＳトランジスタ５５ｊがオン状態、ＭＯ
Ｓトランジスタ５５ｉおよび５５ｈがオフ状態となり、
出力ノード５５ａからの基準電圧ＶＮは電源電圧Ｖｃｃ
レベルとなる。したがってこの場合には、遅延段の遅延
調整のための基準電圧は生成されない。

【０１０８】一方、制御信号／ＦＲＣがＨレベルのとき
には、ＰチャネルＭＯＳトランジスタ５５ｊがオフ状
態、一方、ＮチャネルＭＯＳトランジスタ５５ｉおよび
５５ｈがオン状態となり、この基準電圧発生回路におい
て、電源ノードから接地ノードに電流が流れる経路が形
成され、基準電圧が生成される。電源電圧Ｖｃｃが、Ｐ
チャネルＭＯＳトランジスタ５５ｂのしきい値電圧の絶
対値よりも高くなると、ＰチャネルＭＯＳトランジスタ
５５ｂがオン状態となり、そのゲート−ソース間電圧に
応じた電流を供給する。また、ＮチャネルＭＯＳトラン
ジスタ５５ｇは、出力ノード５５ａの基準電圧ＶＮが、
ＭＯＳトランジスタ５５ｇのしきい値電圧以上となると
オン状態となり、出力ノード５５ａから接地ノードへ電
流を放電する。この出力ノード５５ａから生成される基
準電圧ＶＮは、ＭＯＳトランジスタ５５ｂが供給する電
流と、ＭＯＳトランジスタ５５ｇおよび５５ｆの放電す
る電流が釣り合った時点で安定化する。

【０１０９】基準電圧ＶＮが、電源電圧Ｖｃｃの上昇に
従って上昇した場合、ＭＯＳトランジスタ５５ｇのゲー
ト−ソース間電圧が大きくなり、このＭＯＳトランジス
タ５５ｇを介して流れる電流が増加し、抵抗素子Ｚ２−
Ｚ４の電流が増加する。また、この基準電圧ＶＮの上昇
時、ＰチャネルＭＯＳトランジスタ５５ｂの供給する電
流も増加する。このとき、ＰチャネルＭＯＳトランジス
タ５５ｆのゲート−ソース間電圧も基準電圧ＶＮの上昇
に従って大きくなり、出力ノード５５ａから大きな電流
を引抜き、基準電圧ＶＮの電圧レベルを低下させる。し
たがって、ＰチャネルＭＯＳトランジスタ５５ｂは、ゲ
ート−ソース間電圧に従ってその供給電流が決定されて
供給電流が上昇しても抵抗素子Ｚ２−Ｚ４を流れる電流
は変化せず、基準電圧ＶＮは一定となる。

【０１１０】基準電圧ＶＮが低下すると、ＭＯＳトラン
ジスタ５５ｇのゲート−ソース間電圧が低下し、このＭ
ＯＳトランジスタ５５ｇが放電する電流量が低下し基準
電圧ＶＮを上昇させる。

【０１１１】したがって、電源電圧Ｖｃｃの上昇時、基
準電圧ＶＮが上昇しても、この基準電圧ＶＮの上昇が、
ＰチャネルＭＯＳトランジスタ５５ｆの電流バイパス動
作により抑制され、ＭＯＳトランジスタ５５ｇを介して
流れる電流量が電源電圧Ｖｃｃにかかわらず一定とな
り、この基準電圧ＶＮが、応じて、電源電圧Ｖｃｃにか
かわらず一定の電圧レベルとなる。これにより、電源電
圧Ｖｃｃの変動に依存しない安定な基準電圧ＶＮを生成
することができる。

【０１１２】なお、制御信号／ＦＲＣは、この遅延段の
電流制御を行なわない動作モード時にＨレベルに設定さ
れるが、固定的にＬレベルに設定されてもよく、また、
遅延回路を通常のバッファ回路として使用する動作モー
ド時であっても、たとえばスリープモードのように、内
部動作が停止される場合に、この制御信号／ＦＲＣがＨ
レベルに設定され、基準電圧発生動作が停止されてもよ
い。

【０１１３】なお、チューニング信号ＴＮ１，／ＴＮ１
およびＴＮ２，／ＴＮ２は、半導体装置の最終製造工程
のトリミング工程において、基準電圧ＶＮの調整するた
めに、図示しないスイッチ回路のプログラムにより生成
される。チューニング信号ＴＮ１，／ＴＮ１およびＴＮ
２，／ＴＮ２は、通常の基準電圧発生回路において一般
に広く用いられている。ＣＭＯＳトランスミッションゲ
ート５５ｄおよび５５ｅがオン状態となると、対応の抵
抗素子Ｚ３およびＺ４が短絡され、この出力ノード５５
ａとＭＯＳトランジスタ５０ｅの間の抵抗が小さくな
り、基準電圧ＶＮの電圧レベルを低下させることができ
る。

【０１１４】図１６は、図１４に示す基準電圧ＶＰを発
生する部分の構成を示す図である。図１６において、基
準電圧ＶＰを発生する回路は、接地ノードと出力ノード
５６ａの間に直列に接続される抵抗素子Ｚ５およびＮチ
ャネルＭＯＳトランジスタ５６ｂと、出力ノード５６ａ
とノード５６ｃの間に直列に接続される抵抗素子Ｚ６−
Ｚ８と、抵抗素子Ｚ７およびＺ８と並列に接続されるＣ
ＭＯＳトランスミッションゲート５６ｄおよび５６ｅを
含む。ＭＯＳトランジスタ５６ｂはそのゲートが電源ノ
ードに接続され、電流制限用の抵抗素子として作用す
る。ＣＭＯＳトランスミッションゲート５６ｄおよび５
６ｅへは、それぞれ、チューニング信号ＴＮ３，／ＴＮ
３およびＴＮ４，／ＴＮ４がそれぞれ与えられる。これ
らのチューニング信号ＴＮ３，／ＴＮ３およびＴＮ４，
／ＴＮ４は、図１５に示すチューニング信号ＴＮ１，／
ＴＮ１およびＴＮ２，／ＴＮ２とそれぞれ同じ信号であ
ってもよい。

【０１１５】基準電圧発生回路は、さらに、ノード５６
ｃと電源ノードの間に直列に接続されるＰチャネルＭＯ
Ｓトランジスタ５６ｇおよび５６ｉと、出力ノード５６
ａにソースが接続されかつゲートがノード５６ｃに接続
されるＮチャネルＭＯＳトランジスタ５６ｆと、電源ノ
ードとＭＯＳトランジスタ５６ｆの間に接続されるＰチ
ャネルＭＯＳトランジスタ５６ｈと、出力ノード５６ａ
と接地ノードの間に接続されるＮチャネルＭＯＳトラン
ジスタ５６ｊを含む。ＭＯＳトランジスタ５６ｉ、５６
ｈおよび５６ｊのゲートには制御信号ＦＲＣが与えられ
る。この制御信号ＦＲＣは図１５に示す制御信号／ＦＲ
Ｃの反転信号であり、同じ用途に用いられる。

【０１１６】この図１６に示す基準電圧発生回路は、図
１５に示す基準電圧発生回路と、電源ノードと接地ノー
ドを入替えるとともに、ＭＯＳトランジスタの導電型を
切換えたものと等価である。したがって同様の動作が実
現される。すなわち、制御信号ＦＲＣがＨレベルのとき
には、ＭＯＳトランジスタ５６ｉおよび５６ｈがオフ状
態となり、一方、ＭＯＳトランジスタ５６ｊがオン状態
となり、出力ノード５６ａからの基準電圧ＶＰが接地電
圧に固定される。この状態では、したがって、図１４に
示す遅延回路においてＭＯＳトランジスタ５０ｃおよび
５１ｃが常時オン状態となり、最も小さい遅延時間で遅
延段が動作する。

【０１１７】制御信号ＦＲＣがＬレベルのときには、Ｍ
ＯＳトランジスタ５６ｉおよび５６ｈがオン状態とな
り、この基準電圧発生回路において電源ノードから接地
ノードへ電流が流れる経路が形成される。電源電圧Ｖｃ
ｃが、ＭＯＳトランジスタ５６ｇのしきい値電圧の絶対
値より高くなると、ＭＯＳトランジスタ５６ｇがオン状
態となり、電流を供給し、ノード５６ｃの電圧レベルを
上昇させる。出力ノード５６ａの電圧レベルが、ＭＯＳ
トランジスタ５６ｂのしきい値電圧よりも高くなると、
ＭＯＳトランジスタ５６ｂがオン状態となり、抵抗素子
Ｚ５−Ｚ８に電流が流れる。したがって出力ノード５６
ａには、これらの抵抗素子Ｚ５−Ｚ８による抵抗分割に
より基準電圧ＶＰが生成される。

【０１１８】ＭＯＳトランジスタ５６ｇ、５６ｂおよび
５６ｆの機能により、この基準電圧ＶＰの電源電圧Ｖｃ
ｃに対する依存性が消去される。すなわち、電源電圧Ｖ
ｃｃの電圧レベルが上昇した場合、ＭＯＳトランジスタ
５６ｇを介して流れる電流が増加し、応じて、ノード５
６ｃの電圧レベルを上昇させ、ＭＯＳトランジスタ５６
ｆを介して流れる電流が増加し、基準電圧ＶＰの電圧レ
ベルを上昇させる。一方、この電圧上昇により、ＭＯＳ
トランジスタ５６ｇのゲート電圧が上昇し、ＭＯＳトラ
ンジスタ５６ｇのコンダクタンスが低下し、供給電流が
低減される。ＭＯＳトランジスタ５６ｂは、ＭＯＳトラ
ンジスタ５６ｇおよび５６ｆからの電流を放電する。基
準電圧ＶＰは、ＭＯＳトランジスタ５６ｂの放電する電
流および抵抗素子Ｚ５の抵抗値により決定される電圧レ
ベルで安定化する。したがって電源電圧Ｖｃｃが上昇し
ても、ＭＯＳトランジスタ５６ｇおよび５６ｆを流れる
電流の合計電流は一定であり、応じてＭＯＳトランジス
タ５６ｂを流れる電流が一定となり、基準電圧ＶＰは、
電源電圧Ｖｃｃに依存しない一定の電圧レベルとなる。

【０１１９】図１５および図１６に示す基準電圧を利用
することにより、電源電圧Ｖｃｃに依存しない安定な基
準電圧を生成し、遅延段の遅延量を一定に保持すること
ができる。

【０１２０】この基準電圧ＶＰおよびＶＮを利用して、
遅延段の動作電流を規定した場合、遅延段は、電源電圧
Ｖｃｃを動作電源電圧として利用しており、この遅延段
の動作速度は、電源電圧Ｖｃｃの変動の影響を受ける可
能性がある。そこで、以下に、この電源電圧Ｖｃｃの影
響を受けることなく安定に一定の遅延時間を実現する遅
延回路の構成について以下に説明する。

【０１２１】［遅延回路の構成２］図１７は、この発明
の実施の形態１に従う遅延回路の構成２を示す図であ
る。図１７において、遅延回路は、基準電圧ＶＰおよび
ＶＮにより動作電流が規定され、入力信号ＩＡに従って
出力ノード６１を駆動するインバータ回路６０と、出力
ノード６１に結合され、この出力ノード６１の電圧レベ
ルに応じてその容量値が変化する可変出力負荷回路ＬＤ
１と、制御信号／ＮＧおよび／ＭＳにより選択的に出力
ノード６１に対する負荷として機能する可変出力負荷回
路ＬＤ２を含む。

【０１２２】インバータ回路６０は、電源ノードと出力
ノード６１の間に直列に接続されるＰチャネルＭＯＳト
ランジスタ６０ａおよび６０ｂと、出力ノード６１と接
地ノードの間に直列に接続されるＮチャネルＭＯＳトラ
ンジスタ６０ｃおよび６０ｄを含む。ＰチャネルＭＯＳ
トランジスタ６０ａのゲートに基準電圧ＶＰが与えら
れ、ＮチャネルＭＯＳトランジスタ６０ｄのゲートに基
準電圧ＶＮが与えられる。ＭＯＳトランジスタ６０ｂお
よび６０ｃのゲートには、入力信号ＩＡが与えられる。

【０１２３】可変出力負荷回路ＬＤ１は、出力ノード６
１とノード６２ｅの間に接続されかつそのゲートが接地
ノードに結合されるＰチャネルＭＯＳトランジスタ６２
ａと、ノード６２ｅと接地ノードの間に接続されるＭＯ
Ｓキャパシタ６２ｂと、ノード６２ｅにその一方導通端
子が結合されかつそのゲートに制御信号／ＭＳを受ける
ＰチャネルＭＯＳトランジスタ６２ｃと、ＭＯＳトラン
ジスタ６２ｃの他方導通ノードと接地ノードの間に結合
されるＭＯＳキャパシタ６２ｄを含む。ＭＯＳキャパシ
タ６２ｂおよび６２ｄは、ＮチャネルＭＯＳトランジス
タで構成され、ドレイン／ソースが接地ノードに結合さ
れる。

【０１２４】可変出力負荷回路ＬＤ２は、出力ノード６
１とノード６３ｅの間に接続されかつそのゲートに制御
信号／ＮＧを受けるＰチャネルＭＯＳトランジスタ６３
ａと、ＭＯＳトランジスタ６３ａと接地ノードの間に接
続されるＭＯＳキャパシタ６３ｂと、ノード６３ｅに一
方導通ノードが結合されかつそのゲートに制御信号／Ｍ
Ｓを受けるＰチャネルＭＯＳトランジスタ６３ｃと、Ｍ
ＯＳトランジスタ６３ｃの他方導通ノードと接地ノード
の間に接続されるＭＯＳキャパシタ６３ｄを含む。ＭＯ
Ｓトランジスタ６３ｃのゲートや制御信号／ＭＳが与え
られる。ＭＯＳキャパシタ６３ｂおよび６３ｄは、それ
ぞれ、ＭＯＳキャパシタで構成され、ドレイン／ソース
が接地ノードに結合される。

【０１２５】制御信号／ＮＧおよび／ＭＳは、この遅延
回路が用いられる用途（メモリバンクの位置等）に応じ
て、ＨレベルまたはＬレベルに固定され、出力ノード６
１に対する負荷容量値を調整する。

【０１２６】図１８は、図１７に示す遅延回路の動作を
示す信号波形図である。以下、図１８を参照して図１７
に示す遅延回路の動作について説明する。今、制御信号
／ＮＧおよび／ＭＳがともにＨレベルであり、ＭＯＳト
ランジスタ６２ｃ、６３ａおよび６３ｃがすべてオフ状
態にある状態を考える。この場合には、ＭＯＳキャパシ
タ６２ｄ、６３ｂおよび６３ｄは、出力ノード６１から
常時切離される。

【０１２７】今、入力信号ＩＡがＬレベルの状態を考え
る。この状態においては、出力ノード６１の出力信号Ｏ
Ａは、電源電圧ＶｃｃレベルのＨレベルにある。入力信
号ＩＡがＬレベルからＨレベルに立上がると、ＭＯＳト
ランジスタ６０ｂはオフ状態へ移行し、一方、ＭＯＳト
ランジスタ６０ｃがオン状態へ移行し、出力ノード６１
の電圧レベルを低下させる。出力信号ＯＡの電圧レベル
が、ＭＯＳトランジスタ６２ａのしきい値電圧の絶対値
Ｖｔｈｐよりも高い間は、ＰチャネルＭＯＳトランジス
タ６２ａはオン状態であり、出力ノード６１にはＭＯＳ
キャパシタ６２ｂが結合されており、したがってこのＭ
ＯＳキャパシタ６２ｂの充電電荷が、ＭＯＳトランジス
タ６２ａおよび６０ｃを介して放電される。この出力ノ
ード６１の出力信号ＯＡの電圧レベルが、ＭＯＳトラン
ジスタのしきい値電圧の絶対値Ｖｔｈｐ以下となると、
ＭＯＳトランジスタ６２ａがオフ状態となり、ＭＯＳキ
ャパシタ６２ｂが出力ノード６１から切離される。これ
により、出力ノード６１は、ＭＯＳトランジスタ６０ｃ
を介して高速で放電される。

【０１２８】一方、入力信号ＩＡがＨレベルからＬレベ
ルに立下がるとき、出力信号ＯＡは、ＬレベルからＨレ
ベルに立上がる。このとき、出力ノード６１の電圧レベ
ルが、ＭＯＳトランジスタ６２ａのしきい値電圧の絶対
値Ｖｔｈｐを超えるまではＭＯＳトランジスタ６２ａは
オフ状態であり、出力ノード６１から、ＭＯＳキャパシ
タ６２ｂは切離されており、比較的高速で、この出力ノ
ード６１の電圧レベルが上昇する。この出力ノード６１
の電圧レベルが、ＭＯＳトランジスタ６２ａのしきい値
電圧の絶対値Ｖｔｈｐを超えると、ＭＯＳトランジスタ
６２ａがオン状態となり、出力ノード６１にＭＯＳキャ
パシタ６２ｂが結合され、この出力ノード６１の負荷が
大きくなり、出力ノード６１は、ＭＯＳキャパシタ６２
ｂの容量値と、ＭＯＳトランジスタ６２ａおよび６０ｂ
のオン抵抗より決定される時定数で、緩やかに充電され
る。

【０１２９】したがって、この電源電圧Ｖｃｃが、たと
えば１．０Ｖであり、ＭＯＳトランジスタ６２ａのしき
い値電圧の絶対値とほぼ等しい場合には、この出力ノー
ド６１の電圧レベルの遷移時、ＭＯＳトランジスタ６２
ａは、ほぼオフ状態であり、ＭＯＳキャパシタ６２ｂは
出力ノード６１から切離される。電源電圧Ｖｃｃが低い
場合には、このインバータ回路６０の出力ノード６１の
駆動能力は小さくなる（入力信号ＩＡの振幅が小さくな
るため）。このとき、出力負荷が小さく、したがって電
源電圧レベルの低下により、インバータ回路６０の出力
駆動能力低下時において出力ノード６１の負荷を低減し
て、出力ノード６１を、充放電する。したがって電源電
圧のレベルが高い場合および低い場合に応じて、この出
力ノード６１の負荷を調整し、電源電圧レベル変動によ
る出力ノード駆動速度の変動を抑制でき、応じて電源電
圧Ｖｃｃのレベルに依存しない遅延時間を有する遅延回
路を実現することができる。

【０１３０】制御信号／ＭＳをＬレベルに設定した場
合、可変出力負荷回路ＬＤ１において、ＭＯＳトランジ
スタ６２ｃが出力ノード６１の電圧レベルに応じて選択
的にオン状態となる。ＭＯＳトランジスタ６２ａおよび
６２ｃは、出力ノード６１の電圧レベルがしきい値電圧
の絶対値Ｖｔｈｐよりも高いときにはオン状態となり、
出力ノード６１の電圧レベルが、しきい値電圧の絶対値
Ｖｔｈｐよりも低くなると、ＭＯＳトランジスタ６２ａ
および６２ｃはともにオフ状態となる。したがって、こ
の制御信号／ＭＳをＬレベルに設定した場合、出力ノー
ド６１に、ＭＯＳキャパシタ６２ｂおよび６２ｄを選択
的に結合することができ、遅延時間を調整することがで
きる。これは、可変出力負荷回路ＬＤ２においても同様
である。

【０１３１】［遅延回路の構成３］図１９は、この発明
の実施の形態１に従う遅延回路の構成３を示す図であ
る。この図１９においては、入力信号ＩＢに従ってイン
バータ回路６０が出力ノード６１を駆動して出力信号Ｏ
Ｂを生成する。この出力ノード６１に対し、可変出力負
荷回路ＬＤ３およびＬＤ４が並列に結合される。インバ
ータ回路６０は、図１７に示すインバータ回路６０と同
一構成を有しており、基準電圧ＶＰおよびＶＮにより動
作電流が規定される。このインバータ回路６０は、図１
７に示すインバータ回路６０と同じ構成を有し、対応す
る部分には同一参照番号を付す。

【０１３２】可変出力負荷回路ＬＤ３は、出力ノード６
１とノード６４ｃの間に接続されかつそのゲートが電源
ノードに接続されるＮチャネルＭＯＳトランジスタ６４
ａと、ノード６４ｃと電源ノードの間に接続されるＭＯ
Ｓキャパシタ６４ｂと、ノード６４ｃに一方導通ノード
が結合されかつそのゲートに制御信号ＭＳを受けるＮチ
ャネルＭＯＳトランジスタ６４ｄと、ＭＯＳトランジス
タ６４ｄの他方導通ノードと電源ノードの間に接続され
るＭＯＳキャパシタ６４ｅを含む。ＭＯＳキャパシタ６
４ｂおよび６４ｅは、ソース／ドレインが電源ノードに
結合されるＰチャネルＭＯＳトランジスタを用いて構成
される。

【０１３３】可変出力負荷回路ＬＤ４は、出力ノード６
１とノード６５ｃの間に接続されかつそのゲートに制御
信号ＮＧを受けるＮチャネルＭＯＳトランジスタ６５ａ
と、ノード６５ｃと電源ノードの間に接続されるＭＯＳ
キャパシタ６５ｂと、ノード６５ｃに一方導通ノードが
接続されかつそのゲートに制御信号ＭＳを受けるＮチャ
ネルＭＯＳトランジスタ６５ｄと、ＭＯＳトランジスタ
６５ｄの他方導通ノードと電源ノードの間に接続される
ＭＯＳキャパシタ６５ｅを含む。ＭＯＳキャパシタ６５
ｂおよび６５ｅは、ともに、ソース／ドレインが電源ノ
ードに結合されるＰチャネルＭＯＳトランジスタを用い
て構成される。次に、この図１９に示す遅延回路の動作
を図２０に示す信号波形図を参照して説明する。

【０１３４】入力信号ＩＢがＬレベルのときには、出力
信号ＯＢは電源電圧ＶｃｃレベルのＨレベルである。ま
た、制御信号ＮＧおよびＭＳがともにＬレベルであり、
ＭＯＳトランジスタ６４ｂ、６５ａおよび６５ｂがすべ
てオフ状態にある状態を考える。この状態においては、
ＭＯＳトランジスタ６４ａも、オフ状態であり、出力ノ
ード６１とＭＯＳキャパシタ６４ｂは分離されている。

【０１３５】入力信号ＩＢがＬレベルからＨレベルに立
上がり、出力ノード６１が、ＭＯＳトランジスタ６０ｃ
により放電されるとき、この出力信号ＯＢの電圧レベル
が、Ｖｃｃ−Ｖｔｈｎに到達するまで、ＭＯＳトランジ
スタ６４ａはオフ状態を維持する。ここで、Ｖｔｈｎ
は、ＭＯＳトランジスタ６４ａのしきい値電圧を示す。
出力信号ＯＢの電圧レベルが、Ｖｃｃ−Ｖｔｈｎ以下に
なると、ＭＯＳトランジスタ６４ａがオン状態となり、
ＭＯＳキャパシタ６４ｂが出力ノード６１に結合され
る。ＭＯＳキャパシタ６４ｂは、先のサイクルにおい
て、そのゲート電極がＨレベルに充電されており、ＭＯ
Ｓキャパシタ６４ｂのゲート電極の蓄積電荷が、出力ノ
ード６１へ伝達され、出力ノード６１は緩やかに接地電
圧レベルに放電される。

【０１３６】入力信号ＩＢがＨレベルからＬレベルに立
下がるとき、出力ノード６１はＬレベルでありＭＯＳト
ランジスタ６４ａはオン状態であり、またＭＯＳキャパ
シタ６４ｂも、そのゲート電極ノードには、Ｌレベルの
信号電荷を格納している。したがって、この出力ノード
６１をインバータ回路６０が駆動するときには、ＭＯＳ
キャパシタ６４ｂを充電する必要があり、出力信号ＯＢ
は緩やかに上昇する。この出力ノード６１からの信号Ｏ
Ｂの電圧レベルが、Ｖｃｃ−Ｖｔｈｎに到達すると、Ｍ
ＯＳトランジスタ６４ａがオフ状態となり、ＭＯＳキャ
パシタ６４ｂが出力ノード６１から切離され、出力信号
ＯＢが高速で、Ｈレベルに到達する。

【０１３７】したがって、この図１９に示す構成の場
合、入力信号ＯＢがＨレベルからＬレベルに立下がると
きに、比較的大きな遅延時間を与えることができる。な
お、ＭＯＳトランジスタをキャパシタとして利用する場
合、そのゲート電極の電圧レベルに応じて容量値が異な
る。したがって、たとえばＰチャネルＭＯＳトランジス
タをＭＯＳキャパシタとして用いた場合、その容量値
は、ゲート電極がＬレベルのときに最も大きくなり、ゲ
ート電極電圧がＨレベルとなると容量値が最も小さくな
る。したがってこの平均値を、出力負荷と考える。

【０１３８】［遅延回路の構成４］図２１はこの発明の
実施の形態１に従う遅延回路の構成４を概略的に示す図
である。図２１においては、インバータ回路６０が、入
力信号ＩＣに従って出力ノード６１を駆動して、出力信
号ＯＣを生成する。このインバータ回路６０は、基準電
圧ＶＰおよびＶＮにより、その動作電流が規定される。
出力ノード６１に対し、可変出力負荷回路ＬＤ１、ＬＳ
２、ＬＤ３、およびＬＤ４が接続される。これらの可変
出力負荷回路ＬＤ１−ＬＤ４は、図１７および図１９に
示す構成と同じである。

【０１３９】この図２１に示す遅延回路の構成の場合、
図２２に示すように、入力信号ＩＣがＬレベルからＨレ
ベルに立上がるときには、可変出力負荷回路ＬＤ１およ
びＬＤ２により、この出力信号ＯＣが電圧レベルＶｔｈ
ｐに低下するまで、緩やかに低下する。出力信号ＯＣが
電圧Ｖｔｈｐ以下となると、出力負荷回路ＬＤ１および
ＬＤ２の負荷が出力ノードから切離され、高速で出力ノ
ード６１が放電される。入力信号ＩＣのＨレベルへの立
上がり時において、可変出力回路ＬＤ３およびＬＤ４に
おいては、そのＭＯＳキャパシタの充電電荷が実質的に
０（または、Ｖｔｈｐ・Ｃ）であり、極めて少なく、そ
の放電動作に対する影響は小さい。

【０１４０】一方、入力信号ＩＣがＨレベルからＬレベ
ルに立上がるときには、出力可変負荷回路ＬＤ３および
ＬＤ４により、出力信号ＯＣが電圧Ｖｃｃ−Ｖｔｈｎに
低下するまで緩やかに出力信号ＯＣを上昇させる。した
がって、入力信号ＩＣの立上がりおよび立下がりそれぞ
れにおいて、遅延時間を与えることができる。この構成
を利用することにより、ＭＯＳキャパシタの過度応答時
における容量値が変化する影響を抑制し、確実に立上が
りおよび立下がりにおける遅延時間を安定に生成するこ
とができる。

【０１４１】図２３は、出力負荷調整用の制御信号を発
生する部分の構成を概略的に示す図である。遅延回路６
６に対し、遅延プログラム回路６５から、出力負荷制御
信号ＭＳ、／ＭＳ、ＮＧ、／ＮＧが与えられる。この遅
延回路６６は、入力信号ＩＮを遅延して出力信号ＯＵＴ
を遅延して出力信号ＯＵＴを生成して使用回路６７へ与
える。遅延回路６６と使用回路６７の間には、ある配線
遅延が存在する。この配線遅延は、製造パラメータのば
らつきなどにより変動する。この遅延回路６６から使用
回路６７の間の配線遅延に応じて、たとえばヒューズ素
子のプログラムにより、遅延プログラム回路６５からの
制御信号ＭＳ、／ＭＳ、ＮＧ、および／ＮＧのＨレベル
／Ｌレベルを設定する。遅延プログラム回路６５におけ
る制御信号のプログラムにより、配線遅延を考慮した遅
延時間を遅延回路６６に与えることができ、応じて各信
号のスキューを低減することができ、位相の揃った信号
を各使用回路６７へ与えることができる。この遅延プロ
グラム回路６５は、遅延回路６６それぞれに対応して設
けられる。また、この使用回路６７が、図１に示すよう
にバンク構成の場合、遅延回路６６が各バンクごとに設
けられていてもよい。

【０１４２】図２４は、基準電圧発生回路（図１７およ
び図１９参照）に与えられる制御信号ＦＲＣおよび／Ｆ
ＲＣを発生する部分の構成を概略的に示す図である。図
２４において、これらの制御信号ＦＲＣおよび／ＦＲＣ
は動作モード指示信号ＯＰに応答する遅延制御回路６８
から生成される。この動作モード指示信号ＯＰは、たと
えばスリープモードを指示する信号であり、内部動作が
停止し、たとえばＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）の場合に内部でリフレッシュ動作が
定期的に行なわれる場合には、この制御信号ＦＲＣおよ
び／ＦＲＣをそれぞれＨレベルおよびＬレベルに設定
し、基準電圧ＶＮおよびＶＰを、電源電圧Ｖｃｃおよび
接地電圧ＧＮＤのレベルに設定する。これにより、基準
電圧発生回路における消費電流を低減する。遅延回路に
おいては、スリープモード時入力信号は変化しないた
め、この入出力信号は固定であり、遅延時間が短くなっ
ても何ら問題は生じない。また、スリープモード時リフ
レッシュ動作には高速動作は要求されず、クロック同期
動作する必要もなく、信号スキューが生じても問題はな
い。

【０１４３】また、これに代えて、遅延回路の遅延時間
を最小値に設定するためにＦＲＣおよび／ＦＲＣが用い
られてもよい。

【０１４４】［遅延回路の構成５］図２５は、この発明
の実施の形態１に従う遅延回路の構成５を概略的に示す
図である。図２５において、この遅延回路は、入力信号
ＩＤに従って出力ノード６１を駆動するインバータ回路
６０と、この出力ノード６１に結合され、制御信号／Ｍ
Ｓおよび／ＮＧに従ってその出力負荷が設定されかつこ
の出力ノード６１の電圧レベルに応じてその負荷が変化
する可変出力負荷回路ＬＤ１／２を含む。このインバー
タ回路６０および可変出力負荷回路ＬＤ１／２の構成
は、図１７に示す構成と同じである。すなわち、インバ
ータ回路６０は、基準電圧ＶＰおよびＶＮにより、その
動作電流が調整され、また可変出力負荷回路ＬＤ１／２
は、ＰチャネルＭＯＳトランジスタ（６２ａ，６３ａ）
により出力ノード６１の電圧レベルに応じて出力ノード
６１に選択的にＭＯＳキャパシタを結合する。

【０１４５】この図２５に示す遅延回路は、さらに、入
力論理しきい値ＶＴ１を有し、出力ノード６１の信号を
反転するインバータ７０ａと、入力論理しきい値ＶＴ２
を有し、出力ノード６１の信号を反転するインバータ７
０ｂと、電源ノードにそのソースが結合されかつインバ
ータ７０ａの出力信号に応答して導通するＰチャネルＭ
ＯＳトランジスタ７１ａと、ＭＯＳトランジスタ７１ａ
と出力ノード６１の間に結合されかつそのノードに入力
信号ＩＥを受けるＰチャネルＭＯＳトランジスタ７１ｂ
と、接地ノードにソースが結合されかつそのゲートにイ
ンバータ７０ｂの出力信号を受けるＮチャネルＭＯＳト
ランジスタ７１ｄと、ＭＯＳトランジスタ７１ｄと出力
ノード６１の間に接続されかつそのゲートに入力信号Ｉ
Ｅを受けるＮチャネルＭＯＳトランジスタ７１ｃを含
む。

【０１４６】入力信号ＩＥは、入力信号ＩＤと逆相であ
りかつ位相が進んだ信号である。すなわちインバータ回
路６０の前段にインバータが設けられており、この前段
のインバータの入力信号が、入力信号ＩＥとして用いら
れる。次に、この図２５に示す遅延回路の動作を図２６
に示す信号波形図を参照して説明する。

【０１４７】入力信号ＩＤがＬレベルのとき、入力信号
ＩＥはＨレベルであり、ＭＯＳトランジスタ７１ｂはオ
フ状態、ＭＯＳトランジスタ７１ｃはオン状態にある。
出力ノード６１からの出力信号ＯＤがＨレベルであり、
ＭＯＳトランジスタ７１ａがオン状態、ＭＯＳトランジ
スタ７１ｄがオフ状態にある。入力信号ＩＥがＨレベル
からＬレベルに立下がり、続いて、入力信号ＩＤがＬレ
ベルからＨレベルに立上がる。この入力信号ＩＥがＬレ
ベルに立下がり、ＭＯＳトランジスタ７１ｂがオン状
態、ＭＯＳトランジスタ７１ｃがオフ状態となる。この
状態でインバータ回路６０において、ＮチャネルＭＯＳ
トランジスタ（６０ｃ、図１７参照）がオン状態とな
り、出力ノード６１を放電する。

【０１４８】この出力ノード６１の出力信号ＯＤの電圧
レベルが電圧Ｖｔｈｐ以上の間、可変出力負荷回路ＬＤ
１／２のＭＯＳキャパシタは出力ノード６１に結合され
ており、出力信号ＯＤが緩やかに低下する。一方、出力
信号ＯＤが緩やかに低下するとき、インバータ回路７０
ｂの入力論理しきい値ＶＴ２は、比較的高く設定されて
おり、インバータ７０ｂの出力信号は、早いタイミング
でＨレベルへ変化し、このインバータ７０ｂの貫通電流
は抑制される。一方、インバータ７０ａはその入力論理
しきい値ＶＴ１は十分低く設定されており、この出力ノ
ード６１の緩やかな放電時においては、またインバータ
７０ａの出力信号はＬレベルを維持し、ＭＯＳトランジ
スタ７１ａはオン状態を維持する。したがって、ＭＯＳ
トランジスタ７１ａおよび７１ｂを介して電流が出力ノ
ード６１へ供給されるため、この出力信号ＯＤの立下が
りが緩やかとなる。

【０１４９】この出力信号ＯＤが、入力論理しきい値Ｖ
Ｔ１よりも低くなると、インバータ７０ａの出力信号が
Ｈレベルとなり、ＭＯＳトランジスタ７１ａがオフ状態
となり、出力ノード６１への電流供給が遮断され、出力
信号ＯＤはインバータ回路６０により、Ｌレベルに駆動
される。電圧ＶＴ１＝Ｖｔｈｐとすると、最も効果的に
遅延を大きくできる。

【０１５０】一方、この入力信号ＩＤがＨレベルからＬ
レベルに立下がるときには、既に、入力信号ＩＥはＬレ
ベルからＨレベルに立上がっており、したがって、ＭＯ
Ｓトランジスタ７１ｂはオフ状態、ＭＯＳトランジスタ
７１ｃがオン状態となっている。この状態で、インバー
タ回路６０が、出力ノード６１を駆動し、出力信号ＯＤ
の電圧レベルを上昇させる。可変出力負荷回路ＬＤ１／
２は、この出力信号ＯＤの立上がり時においては、この
出力信号ＯＤの電圧レベル上昇に従って徐々にＭＯＳキ
ャパシタが充電される（図１７参照）ため、この出力信
号ＯＤが緩やかに上昇する。

【０１５１】また、出力信号ＯＤの立上がり時、出力信
号ＯＤが入力論理しきい値ＶＴ１を超えた時点で、イン
バータ７０ａの出力信号はＬレベルとなり、このインバ
ータ７０ａにおける貫通電流は抑制される。一方インバ
ータ７０ｂは、その入力論理しきい値ＶＴ２を出力信号
ＯＤが超えるまで、Ｈレベルの信号を出力し、ＭＯＳト
ランジスタ７１ｄをオン状態に維持する。したがって、
出力信号ＯＤがＨレベルに立上がるとき、このＭＯＳト
ランジスタ７１ｃおよび７１ｄを介して出力ノード６１
が放電され、出力信号ＯＤが緩やかに上昇する。出力信
号ＯＤが、入力論理しきい値ＶＴ２よりも高くなると、
インバータ７０ｂの出力信号がＬレベルとなり、ＭＯＳ
トランジスタ７１ｄがオフ状態となる。

【０１５２】可変出力負荷回路ＬＤ１／２において出力
ノード６１の電圧レベルの上昇に応じて、ＭＯＳキャパ
シタの容量値が徐々に大きくなり、この出力信号ＯＤを
緩やかに上昇させる。このときには、出力信号ＯＤの放
電が停止されており、可変出力負荷回路ＬＤ１／２の負
荷に従って出力信号ＯＤが上昇する。

【０１５３】したがって、この図２５に示すように、出
力信号ＯＤの論理レベルが確定するまで、インバータ回
路６０の出力信号の変化を阻害する方向に出力ノード６
１に電流を供給することにより、出力信号ＯＤを緩やか
に上昇させることができ、大きな大きさの遅延時間を得
ることができる。

【０１５４】電源電圧Ｖｃｃの電圧レベルが上昇し、イ
ンバータ回路６０の駆動能力が大きくなったとき、ま
た、ＭＯＳトランジスタ７１ａ−７１ｄの経路を流れる
電流量も増加し、応じて、この出力ノード６１からの出
力信号ＯＤの変化速度を一定に保持し、応じて、遅延回
路の遅延時間を一定に保持することができる。逆に電源
電圧Ｖｃｃの電圧レベルが低下し、インバータ回路６０
の駆動能力が小さくなった場合には、また、ＭＯＳトラ
ンジスタ７１ａ−７１ｄの電流駆動能力も小さくなるた
め、出力信号ＯＤの変化速度は変化せず（インバータ回
路６０の出力信号の駆動能力が小さいとき、逆方向への
駆動能力も小さくなるため）、遅延時間を一定に保持す
ることができる。

【０１５５】［遅延回路の構成５の変更例１］図２７
は、この遅延回路の構成５の変更例１の構成を概略的に
示す図である。図２７に示す遅延回路は、図２５に示す
遅延回路の構成と以下の点において異なっている。すな
わち、可変出力負荷回路ＬＤ１／２に代えて、可変出力
負荷回路ＬＤ３／４が用いられる。この可変出力負荷回
路ＬＤ３／４は、図１９に示す可変出力負荷回路ＬＤ３
およびＬＤ４に相当する。他の構成は図２５に示す構成
と同じであり、対応する部分には同一参照番号を付す。

【０１５６】この図２７に示す遅延回路の構成において
は、図２８に示すように、出力信号ＯＤが、Ｌレベルか
らＨレベルに立上がるときに、可変出力負荷回路ＬＤ３
／４の出力負荷が変化する。一方、出力信号ＯＤの変化
時においては、この可変出力負荷回路ＬＤ３／４におい
ては、ＭＯＳキャパシタの容量値が出力信号ＯＤの低下
とともに増加し、比較的緩やかにこの出力ノード６１か
らの出力信号ＯＤを低下させる。このとき、先の図２５
に示す構成と同様、ＭＯＳトランジスタ７１ａ−７１ｄ
が出力信号ＯＤの変化を妨げる方向に電流を駆動するた
め、出力信号ＯＤが、出力負荷回路ＬＤ３／４が規定す
る遅延時間よりもさらに緩やかに変化する。

【０１５７】この図２７に示す構成においても、電源電
圧Ｖｃｃ変動時において、インバータ回路６０の駆動能
力が低下した場合、ＭＯＳトランジスタ７１ａ−７１ｄ
の駆動能力も応じて低下するため、変化を阻止する能力
が小さくなり、応じて、遅延時間が長くなるのを防止で
きる。したがって、電源電圧Ｖｃｃの変動にかかわらず
一定の遅延時間を有する遅延回路を実現することができ
る。

【０１５８】［遅延回路の構成５の変更例２］図２９
は、この発明の実施の形態１の遅延回路５の変更例２の
構成を概略的に示す図である。図２９においては、出力
ノード６１に対し、可変出力負荷回路ＬＤ１／２および
ＬＤ３／４がともに設けられる。他の構成は、図２５お
よび図２７に示す構成と同じである。

【０１５９】この図２９に示す構成の場合、出力信号Ｏ
Ｄの立上がりおよび立下がりの両動作時において、出力
ノード６１の負荷の変化を同じとすることができ、出力
信号ＯＤの立上がりおよび立下がりの信号波形を同じ形
に設定でき、出力信号ＯＤの立上がりおよび立下がり時
間ともに正確に、一定の遅延時間を与えることができ
る。

【０１６０】なお、図２９に示す構成において、入力信
号ＩＥおよびＩＤを同相の信号とした場合、インバータ
回路６０が出力ノード６１を駆動するとき同じ方向に、
ＭＯＳトランジスタ７１ａ−７１ｄが駆動するため、高
速で、出力信号ＯＤが変化し、応じて遅延時間を短くす
ることができる（ただし、インバータ７０ａ，７０ｂの
入力論理しきい値はＶＴ２，ＶＴ１にそれぞれ設定す
る）。

【０１６１】［遅延回路の全体構成２］図３０は、この
発明の実施の形態１における遅延回路の全体構成２を概
略的に示す図である。図３０において、この遅延回路
は、複数の縦続接続される遅延段ＤＬＹ０−ＤＬＹｋ
と、選択信号φＳＥＬに従って２つの遅延段の出力信号
を選択するセレクタ７５と、セレクタ７５により選択さ
れたクロック信号ＣＬＫｂを反転するインバータ７６
と、インバータ７６の出力信号とセレクタ７５が選択し
た別のクロック信号ＣＬＫａとを受けて内部クロック信
号ｉｎｔＣＬＫを生成するＡＮＤ回路７７を含む。

【０１６２】遅延段ＤＬＹ０−ＤＬＹｋは、それぞれ与
えられた信号を所定時間遅延して出力する。遅延段ＤＬ
Ｙ０−ＤＬＹｋとしては、先の図１４以降において示し
た遅延回路のいずれが用いられてもよい。

【０１６３】セレクタ７５は、選択信号φＳＥＬに従っ
て、これらの遅延段ＤＬＹ０−ＤＬＹｊの出力信号のう
ちの２つを選択する。次に、この図３０に示す遅延回路
の動作を図３１に示す信号波形図を参照して説明する。

【０１６４】遅延段ＤＬＹ０−ＤＬＹｋは、それぞれ与
えられたクロック信号ＣＬＫを所定時間遅延して出力す
る。セレクタ７５により、選択されたクロック信号ＣＬ
ＫａおよびＣＬＫｂを考える。インバータ７６およびＡ
ＮＤ回路７７により、クロック信号ＣＬＫａおよびＣＬ
Ｋｂの間の遅延時間τに等しいパルス幅を有するパルス
信号が、内部クロック信号ｉｎｔＣＬＫとして出力され
る。内部クロック信号ｉｎｔＣＬＫは、外部クロック信
号ＣＬＫに対して所定時間（クロック信号ＣＬＫａが有
する遅延時間）遅れかつ一定の時間幅τを有するパルス
信号となる。

【０１６５】したがって、外部クロック信号ＣＬＫのパ
ルス幅がスキューなどにより変動した場合においても、
その影響を受けることなく一定のパルス幅を有する内部
クロック信号ｉｎｔＣＬＫを生成することができる。こ
の外部クロック信号ＣＬＫは、また内部クロック信号Ｃ
ＬＫ１として、たとえばデータ入出力用のクロック信号
として用いられてもよい。また、最終段の遅延段ＤＬＹ
ｋの出力するクロック信号ＣＬＫ２は、他の周辺回路
（クロック信号ＣＬＫの立下がりで同期して動作する回
路）などに対するタイミングを与えるためのクロック信
号として用いられてもよい。ここで、クロック信号ＣＬ
Ｋａが、外部クロック信号ＣＬＫに対し一定の遅延時間
を有しているので、内部回路動作時バッファ回路などに
おいて、遅延時間が生じ、また、クロック信号線に遅延
のバラツキが配線容量のバラツキなどにより生じ、この
遅延時間を補償し、スキューを低減するために、外部ク
ロック信号ＣＬＫに対し一定の遅延時間を有する内部ク
ロック信号ＣＬＫａが用いられるためである。

【０１６６】選択信号φＳＥＬは、内部クロック信号ｉ
ｎｔＣＬＫのパルス幅が決定された場合、スキューをで
きるだけ小さくする遅延時間を有するクロック信号ＣＬ
Ｋａおよび所定段数の下流の遅延段の出力信号を選択す
るように生成される。たとえばＡＣテストなどにおい
て、最適タイミングで内部信号が取込まれるように、遅
延回路において選択される遅延クロック信号が決定され
る。パルス幅τも可変とされてもよい。選択する遅延段
を個々に選択することにより、これは実現される。

【０１６７】以上のように、この発明の実施の形態１に
従えば、半導体装置内において、配線容量等の変化を補
償するように遅延回路を設け、この遅延回路に各信号間
のスキューを低減して、各内部回路の伝達しており、安
定に、内部回路を動作させることができる。

【０１６８】また、遅延インバータ回路の出力信号を、
その後段の出力信号の論理レベルが反転するまで出力信
号の変化を阻害する方向に電流を供給しており、応じ
て、電源電圧変動時においても、一定の遅延時間を有す
ることができ、電源電圧および動作温度にかかわらず一
定の遅延時間を有する遅延回路を実現することができ
る。

【０１６９】また、遅延インバータ回路の動作電流を規
定する基準電圧発生回路において、抵抗分圧回路と並列
に、電流制限用のＭＯＳトランジスタおよび電流バイパ
ス用のＭＯＳトランジスタを設けており、したがって、
電源電圧変動時においても、一定の電流を抵抗分圧回路
に供給し、安定に、電源電圧Ｖｃｃに依存しない一定の
電圧レベルの基準電圧を生成することができる。

【０１７０】［実施の形態２］図３２は、この発明の実
施の形態２に従う遅延回路の構成を示す図である。図３
２において、遅延回路は、複数の縦続接続されるインバ
ータ回路ＶＧ０−ＶＧ４と、これらのインバータ回路Ｖ
Ｇ０−ＶＧ４それぞれの出力ノードに対応して設けられ
る電流制御回路ＤＧ０−ＤＧ４を含む。この遅延回路
は、複数のインバータのチェーンにより遅延回路を構成
しており、図３２においてはインバータチェーンの一部
を示す。

【０１７１】インバータ回路ＶＧ０−ＶＧ４は、先の図
１７または図１９に示すインバータ回路６０と同一構成
を有し、基準電圧ＶＰおよびＶＮをそれぞれのゲートに
受けるＭＯＳトランジスタ６０ａおよび６０ｄと、入力
信号ＩＮ（ＩＮＡ）を受けるＭＯＳトランジスタ６０ｂ
および６０ｃを含む。ＭＯＳトランジスタ６０ａおよび
６０ｂは、ＰチャネルＭＯＳトランジスタであり、ＭＯ
Ｓトランジスタ６０ｃおよび６０ｄが、ＮチャネルＭＯ
Ｓトランジスタである。

【０１７２】電流制御回路ＤＧ０−ＤＧ４は、奇数段
（図３２においては３段）下流のインバータ回路の出力
信号に従って、対応の出力ノードＯＤ０−ＯＤ４へ電流
を供給する。ここで、供給は充放電両者を含む。これら
の電流制御回路ＤＧ０−ＤＧ４は、同一構成を有するた
め、図３２においては、電流制御回路ＤＧ０に対しての
み各構成要素に対し参照番号を代表的に付す。電流制御
回路ＤＧ０は、電源ノードに結合される電流源８０ａ
と、出力ノードＯＤ０と電流源８０ａの間に結合され、
かつ出力ノードＯＤ３の信号をゲートに受けるＰチャネ
ルＭＯＳトランジスタ８０ｂと、出力ノードＯＤ０に結
合されかつ出力ノードＯＤ３の信号をゲートに受けるＮ
チャネルＭＯＳトランジスタ８０ｃと、ＭＯＳトランジ
スタ８０ｃと接地ノードの間に結合される定電流源８０
ｄを含む。定電流源８０ａおよび８０ｄの供給電流は、
調整可能であり、１ないしＮ倍の電流の範囲で供給電流
を調整することができる。

【０１７３】この図３２に示す遅延段の構成において
は、後段のインバータ回路の逆相の信号の論理レベルが
反転するまで、対応の出力ノードの電位変化を抑制す
る。これにより、遅延時間を大幅に増加することができ
る。

【０１７４】図３３は、この図３２に示す遅延回路の動
作を示す信号波形図である。以下、図３３を参照して図
３２に示す遅延回路の動作について簡単に説明する。

【０１７５】今、図３３においては説明を簡単にするた
めに、インバータ回路ＶＧ０に与えられる入力信号ＩＮ
Ａは、初段のバッファ回路から与えられており、この信
号波形は急峻であると想定する。

【０１７６】入力信号ＩＮＡがＬレベルからＨレベルに
立上がるとき、インバータ回路ＶＧ０の出力ノードＯＤ
０の信号がＨレベルからＬレベルに立下がる。このと
き、後段のインバータ回路ＶＧ３の出力信号は、Ｌレベ
ルにあるため、電流制御回路ＤＧ０も、ＰチャネルＭＯ
Ｓトランジスタ８０ｂがオン状態であり、電流源８０ａ
からの電流を出力ノードＯＤ０に供給し、出力ノードＯ
Ｄ０の信号は、緩やかに低下する。

【０１７７】出力ノードＯＤ０の信号が緩やかに低下し
た場合、次段のインバータ回路ＶＧ１において充電用Ｐ
チャネルＭＯＳトランジスタが緩やかにオン状態とな
り、この出力ノードＯＤ１を緩やかに充電し始め、出力
ノードＯＤ１の電圧レベルが上昇する。この電圧変化が
順次出力ノードＯＤ２およびＯＤ３へ伝達され、各出力
ノードＯＤ２およびＯＤ３の電圧レベルはそれぞれ緩や
かに変化する。

【０１７８】出力ノードＯＤ３の電圧レベルが、電流制
御回路ＤＧ０の入力論理しきい値を超えると、急速に、
電流制御回路ＤＧ０のＰチャネルＭＯＳトランジスタ８
０ｂがオフ状態、ＭＯＳトランジスタ８０ｃがオン状態
となり、出力ノードＯＤ０が高速で、接地電圧レベルに
放電される。この出力ノードＯＤ０の変化が次段のイン
バータ回路ＶＧ１に伝達され、インバータ回路ＶＧ１の
出力ノードＯＤ１のインバータＶＧ１の電流駆動能力が
大きくなるものの、電流制御回路ＤＧ１は、後段の出力
ノードＯＤ４の電圧レベルがこの電流制御回路ＤＧ１の
入力論理しきい値を超えるまで電流が逆方向に供給する
ため、出力ノードＯＤ１の電圧レベルは緩やかに変化す
る。

【０１７９】出力ノードＯＤ４の電圧レベルが、入力論
理しきい値を超えると、このインバータＶＧ１の出力ノ
ードＯＤ１への逆方向電流供給が停止し、出力ノードＯ
Ｄ１は高速で電源電圧Ｖｃｃレベルまで上昇する。この
動作が、インバータ回路ＶＧ２およびＶＧ３、およびＶ
Ｇ４において繰返され、それぞれ対応の後段のインバー
タ回路の出力ノードの論理が反転するまで、その電圧レ
ベルが緩やかに変化した後、高速で、それぞれＬレベル
またはＨレベルに駆動される。

【０１８０】したがって、後段のインバータ回路の出力
信号の論理反転が生じるまで、出力ノードＯＤｉ（ｉ＝
０−４）の変化が抑制されるため、１段のインバータ回
路ＶＧｉの有する遅延時間を大幅に大きくすることがで
きる。

【０１８１】入力信号ＩＮＡがＨレベルがＬレベルに立
下がるときには、逆に、出力ノードＯＤ０の電圧レベル
がＬレベルがＨレベルへ緩やかに上昇し、出力ノードＯ
Ｄ３の電圧レベルが、この電流制御回路ＤＧ０の入力論
理しきい値を超えたときに、出力ノードＯＤ０の電圧レ
ベルが高速でＨレベルに立上がる。

【０１８２】この図３２に示す遅延回路を用いた場合、
少ない段数で比較的大きな遅延時間を有する遅延回路を
実現することができる。また、電源電圧Ｖｃｃが変動
し、各インバータ回路の出力ノードの電流駆動能力が変
化した場合においても、対応の電流制御回路ＤＧｉの電
流駆動能力も小さくされるため、各インバータ回路ＶＧ
ｉおよび電流制御回路ＤＧｉによる信号の変化速度を電
源電圧Ｖｃｃにかかわらずほぼ一定とすることができ、
応じて、電源電圧Ｖｃｃの変動にかかわらず安定に一定
の遅延時間を有する遅延回路を実現することができる。

【０１８３】なお、この図３２に示す遅延回路の構成に
おいて、電流制御回路へ、偶数段後のインバータ回路の
出力信号を与えた場合、すなわち入力信号と同相でかつ
位相の遅れた信号を与えた場合、遅延時間を短くするこ
とができる。

【０１８４】図３４は、この図３２に示す電流制御回路
ＤＧ０に含まれる電流源８０ａおよび８０ｄの構成の一
例を示す図である。図３２において、電流源８０ａは、
電源ノードと内部ノード８１ａの間に直列に接続される
ＰチャネルＭＯＳトランジスタ８２ａおよび８２ｄと、
電源ノードとノード８１ａの間に直列に接続されるＰチ
ャネルＭＯＳトランジスタ８２ｂおよび８２ｅと、電源
ノードとノード８１ａの間に直列に接続されるＰチャネ
ルＭＯＳトランジスタ８２ｃおよび８２ｆを含む。ＭＯ
Ｓトランジスタ８２ａ、８２ｂおよび８２ｃのゲートへ
は、それぞれ切換制御信号／ＳＷ１、／ＳＷ２および／
ＳＷ３が与えられる。ＭＯＳトランジスタ８２ｄ、８２
ｅおよび８２ｆのゲートへは基準電圧ＶＰａが与えられ
る。これらのＭＯＳトランジスタ８２ｄ、８２ｅおよび
８２ｆのチャネル長とチャネル幅の比は１：２：４に設
定され、この順に、電流供給能力が大きくされる。

【０１８５】電流源８０ｄは、ノード８１ｂと接地ノー
ドの間に直列に接続されるＮチャネルＭＯＳトランジス
タ８３ｄおよび８３ａと、ノード８１ｂと接地ノードの
間に直列に接続されるＮチャネルＭＯＳトランジスタ８
３ｅおよび８３ｂと、ノード８１ｂと接地ノードの間に
直列に接続されるＮチャネルＭＯＳトランジスタ８３ｆ
および８３ｃを含む。ＭＯＳトランジスタ８３ａ、８３
ｂおよび８３ｃのゲートへは切換制御信号ＳＷ１、ＳＷ
２、およびＳＷ３がそれぞれ与えられる。ＭＯＳトラン
ジスタ８３ｄ、８３ｅおよび８３ｆのゲートへは共通に
基準電圧ＶＮａが与えられる。ＭＯＳトランジスタ８３
ｄ、８３ｅおよび８３ｆのサイズ（チャネル長とチャネ
ル幅の比）は、１：２：４に設定され、この順に、電流
供給能力が大きくされる。

【０１８６】切換制御信号ＳＷ１−ＳＷ３および／ＳＷ
１−／ＳＷ３を選択的に活性状態に設定することによ
り、電流源８ａおよび８ｄの電流供給能力が決定され
る。これらの切換制御信号ＳＷ１−ＳＷ３および／ＳＷ
１−／ＳＷ３は、ヒューズプログラミングなどにより、
適当な値に設定されてもよい（テスト工程後のトリミン
グ工程において）。

【０１８７】この図３４に示すような電流源８０ａおよ
び８０ｄを利用することにより、遅延回路の各遅延段の
遅延時間を所望の値に設定することができる。

【０１８８】以上のように、この発明の実施の形態２に
従えば、後段の遅延段の信号の論理が反転したときに、
前段のインバータ回路の出力ノードへの電流の供給を停
止しており、この各遅延段における遅延時間を電源電圧
の電圧レベルにかかわらず一定の遅延時間に設定するこ
とができ、動作環境にかかわらず安定に動作する遅延回
路を実現することができる。

【０１８９】［実施の形態３］図３５は、この発明の実
施の形態３に従う遅延回路を利用するデジタルＤＬＬ
（ディレイド・ロックト・ループ）の全体の構成を概略
的に示す図である。図３５において、デジタルＤＬＬ
は、内部クロック信号ｉｎｔＣＬＫと外部からのクロッ
ク信号ＣＬＫの位相を比較する位相比較器９０と、位相
比較器９０からのアップ指示信号ＵＰおよびダウン指示
信号ＤＷＮをカウントするカウンタ９１と、カウンタ９
１のカウント値に従って遅延制御信号を生成するデコー
ダ９２と、デコーダ９２からの遅延制御信号に従って外
部クロック信号ＣＬＫを遅延して内部クロック信号ｉｎ
ｔＣＬＫを生成する遅延回路９３とを含む。

【０１９０】このデジタルＤＬＬの構成では、電源電圧
Ｖｃｃが変動しても、内部クロック信号ｉｎｔＣＬＫは
常に外部クロック信号ＣＬＫと位相同期するように遅延
回路９３の遅延が調整される。したがって、電源電圧Ｖ
ｃｃの変動にかかわらず、常に外部クロック信号に同期
した内部クロック信号を生成することができ、この内部
クロック信号ｉｎｔＣＬＫに同期して、たとえば図１ま
たは図５に示す半導体記憶装置内の内部動作をタイミン
グを決定することにより、安定に動作する半導体記憶装
置を実現することができる。

【０１９１】図３６（Ａ）は、図３５に示す位相比較器
９０の構成の一例を示す図である。図３６（Ａ）におい
て、位相比較器９０は、外部クロック信号ＣＬＫと内部
クロック信号ｉｎｔＣＬＫを受けるＥＸＯＲ回路９０ａ
と、内部クロック信号ｉｎｔＣＬＫを受けるインバータ
回路９０ｂと、内部クロック信号ｉｎｔＣＬＫとＥＸＯ
Ｒ回路９０ａの出力信号を受けてダウン指示信号ＤＷＮ
を生成するＡＮＤ回路９０ｃと、ＥＸＯＲ回路９０ａの
出力信号とインバータ回路９０ｂの出力信号とを受けて
アップ指示信号ＵＰを生成するＡＮＤ回路９０ｄを含
む。ＥＸＯＲ回路９０ａは、クロック信号ＣＬＫおよび
ｉｎｔＣＬＫの位相が異なるときに、Ｈレベルの信号を
出力する。次に、この図３６（Ａ）に示す位相比較器９
０の動作を図３６（Ｂ）に示す信号波形図を参照して説
明する。

【０１９２】外部クロック信号ＣＬＫが内部クロック信
号ｉｎｔＣＬＫよりも位相が進んでいる場合には、ＥＸ
ＯＲ回路９０ａの出力信号がこの位相差に応じた期間Ｈ
レベルとなる。内部クロック信号ｉｎｔＣＬＫがＬレベ
ルであるため、インバータ回路９０ｂの出力信号がＨレ
ベルであり、応じて、ＡＮＤ回路９０ｄからのアップ指
示信号ＵＰが位相差に応じた期間Ｈレベルとなる。

【０１９３】一方、外部クロック信号ＣＬＫよりも、内
部クロック信号ｉｎｔＣＬＫの位相が進んでいる場合に
は、ＥＸＯＲ回路９０ａの出力信号がＨレベルのときに
は、インバータ回路９０ｂの出力信号はＬレベルであ
り、ＡＮＤ回路９０ｃの出力するダウン指示信号ＤＷＮ
が、ＥＸＯＲ回路９０ａの出力信号に応じてＨレベルと
なる。

【０１９４】すなわち、外部クロック信号ＣＬＫの位相
が内部クロック信号ｉｎｔＣＬＫの位相よりも進んでい
る場合には、アップ指示信号ＵＰがその位相差に応じた
期間Ｈレベルとなり、内部クロック信号ｉｎｔＣＬＫの
位相を速くすることを指示する（遅延時間を短くするこ
とを指示する）。一方、内部クロック信号ｉｎｔＣＬＫ
の位相が外部クロック信号ＣＬＫの位相よりも進んでい
る場合には、ダウン指示信号ＤＷＮがその位相差に応じ
た期間Ｈレベルとなり、内部クロック信号ｉｎｔＣＬＫ
の位相を遅らせることを指示する（遅延回路９３の遅延
時間を大きくすることを指示する）。

【０１９５】このアップ指示信号ＵＰおよびダウン指示
信号ＤＷＮの期間をカウンタ９１でカウントし、その期
間に応じて遅延制御信号をデコーダ９２で生成して遅延
回路９３の遅延時間を調整する。

【０１９６】図３７は、図３５に示す遅延回路９３の構
成を概略的に示す図である。図３７において、遅延回路
９３は、複数の縦続接続される遅延段ＤＬＡ０−ＤＬＡ
ｍと、遅延段ＤＬＡ０−ＤＬＡｍの出力ノードにそれぞ
れ対応して設けられ、対応の出力ノードの信号を反転し
かつバッファ処理するインバータバッファＢＦ１−ＢＦ
（ｍ＋１）と、入力クロック信号ＣＬＫをバッファ処理
しかつ反転するインバータバッファＢＦ０と、デコーダ
９２からの選択信号ＣＳＬに従ってインバータバッファ
ＢＦ０−ＢＦ（ｍ＋１）の出力信号の１つを選択するマ
ルチプレクサＭＵＸと、マルチプレクサＭＵＸにより選
択されたクロック信号をバッファ処理して内部クロック
信号ｉｎｔＣＬＫを生成するクロックドライバＤＶを含
む。クロックドライバＤＶはインバータ回路で構成さ
れ、インバータバッファＢＦ０−ＢＦ（ｍ＋１）により
反転された信号を、さらにクロックドライバＤＶで反転
することにより、外部クロック信号ＣＬＫと位相同期し
かつ同相の内部クロック信号ｉｎｔＣＬＫが生成され
る。

【０１９７】遅延段ＤＬＡ０−ＤＬＡｍの各々は、その
遅延時間が、デコーダ９２に含まれる電流制御回路９５
の出力信号に従って調整可能である。マルチプレクサＭ
ＵＸにより、遅延段ＤＬＡ０−ＤＬＡｍの出力信号また
は外部クロック信号ＣＬＫの１つを選択して、粗い精度
で位相同期した内部クロック信号を選択し、次いで、デ
コーダ９２からの電流制御信号に従って遅延段ＤＬＡ０
−ＤＬＡｍの電流制御により、遅延時間を微調整し、こ
の外部クロック信号ＣＬＫと内部クロック信号ｉｎｔＣ
ＬＫの位相同期を確立する。この位相同期確立動作時に
おいて粗調整および微調整の２段階とすることにより、
高速で、外部クロック信号ＣＬＫに位相同期（ロック）
した内部クロック信号ｉｎｔＣＬＫを生成することがで
きる。

【０１９８】図３８は、図３７に示す遅延段ＤＬＡｉ
（ｉ＝０−ｍ）の構成を概略的に示す図である。図３８
において、遅延段ＤＬＡｉは、入力段インバータ回路Ｉ
Ｖａと出力段インバータ回路ＩＶｂを含む。この出力段
インバータ回路ＩＶｂの出力信号が、対応のインバータ
バッファＢＦ（ｉ＋１）へ与えられ、かつ次段の遅延段
ＤＬＡ（ｉ＋１）へ与えられる。

【０１９９】インバータ回路ＩＶａおよびＩＶｂは同一
構成を有し、対応する部分には同一参照番号を付す。イ
ンバータ回路ＩＶａは、電源ノードとノード１０１の間
に直列に接続されるＰチャネルＭＯＳトランジスタ１０
０ａおよび１００ｂと、ノード１０１と接地ノードの間
に直列に接続されるＮチャネルＭＯＳトランジスタ１０
０ｃおよび１００ｄを含む。ＭＯＳ１００ａおよび１０
０ｄのゲートにはそれぞれ基準電圧ＶＰおよびＶＮが与
えられる。ＭＯＳトランジスタ１００ｂおよび１００ｃ
のゲートへは前段の遅延段の出力信号ＤＩＮが与えられ
る。インバータ回路ＩＶｂにおいては、ＭＯＳトランジ
スタ１００ｂおよび１００ｃのゲートがノード１０１に
結合される。

【０２００】遅延段ＤＬＡｉは、さらに、互いに並列に
接続される複数の電流源ＩＳａと、電流源ＩＳａそれぞ
れに対応して設けられ、切換制御信号／ＳＣ０、／ＳＣ
１、および／ＳＣ２に応答して選択的にオン状態となる
電流源切換スイッチＰＲ０−ＰＲ２と、出力ノード１０
３の出力信号がＬレベルのときに導通し、電流源ＩＳａ
をノード１０１に結合するＰチャネルＭＯＳトランジス
タ１０２ａを含む。この電流源ＩＳａは、同じ電流供給
能力を有し、電流源切換スイッチＰＲ０、ＰＲ１および
ＰＲ２は、それぞれ１個、２個、および４個の電流源Ｉ
Ｓａをそれぞれ対応の電源ノードに結合する。したがっ
て、電流源切換スイッチＰＲ０−ＰＲ２を選択的にオン
状態とすることにより、このＭＯＳトランジスタ１０２
ａの供給する電流量を２進表示の形で調整することがで
きる。

【０２０１】遅延段ＤＬＡｉは、さらに、互いに並列に
接続される電流源ＩＳｂと、電流源ＩＳｂそれぞれに対
応して設けられ、切換制御信号ＳＣ０−ＳＣ２に応答し
て選択的に導通する電流源切換スイッチＮＲ０、ＮＲ１
およびＮＲ２と、出力ノード１０３の出力信号がＨレベ
ルのとき導通し、電流源ＩＳｂをノード１０１に結合す
るＮチャネルＭＯＳトランジスタ１０２ｂを含む。この
電流源切換スイッチＮＲ０、ＮＲ１およびＮＲ２も、そ
れぞれ導通時対応の電流源ＩＳｂを１、２および４個接
地ノードに結合する。これらの切換制御信号ＳＣ０−Ｓ
Ｃ２および／ＳＣ０−／ＳＣ２は、それぞれ図３５に示
すデコーダ９２から与えられる。

【０２０２】この図３８に示す遅延段ＤＬＡｉは、先の
図３２に示す構成と等価である。すなわち、インバータ
回路ＩＶｂの出力信号の論理が反転するまで、電流源Ｉ
ＳａまたはＩＳｂにより、インバータ回路ＩＶａの出力
信号の変化を妨げる方向に電流を供給し、遅延時間を大
きくする。ＭＯＳトランジスタ１０２ａおよび１０２ｂ
を介して充放電される電流量が小さければ、遅延段ＤＬ
Ａｉの遅延時間が短くなり、一方、ＭＯＳトランジスタ
１０２ａおよび１０２ｂを介して流れる電流量が大きく
なれば、インバータ回路ＩＶａの出力信号の変化速度が
遅くなり、遅延時間が長くなる。遅延段ＤＬＡｉごと
に、遅延時間を設定することにより、図３５に示す遅延
回路９３の遅延時間の微調整を行なう。

【０２０３】図３９は、図３５に示すカウンタ９１およ
びデコーダ９２の構成を概略的に示す図である。この図
３９においては、デコーダ９２のうち、粗調整を行なう
ための部分の構成を示し、微調整を行なうための電流制
御回路９５の構成は示していない。

【０２０４】図３９において、カウンタ９１は、所定の
周期を有する発振信号ｆｃを生成する発振器９１ａと、
発振器９１ａからの発振信号ｆｃを分周して分周信号ｆ
ｃｎを生成する分周器９１ｂと、分周器９１ｂの出力す
る分周信号ｆｃｎとアップ指示信号ＵＰとを受けるＡＮ
Ｄ回路９１ｃと、分周信号ｆｃｎとダウン指示信号ＤＷ
Ｎを受けるＡＮＤ回路９１ｄを含む。分周器９１ｂから
の分周信号ｆｃｎにより、粗調整における遅延時間の精
度が決定される。

【０２０５】デコーダ９２は、ＡＮＤ回路９１ｃからの
出力信号ＵＣに従って一方方向にシフト動作を行ない、
かつＡＮＤ回路９１ｄからの出力信号ＤＣに従って他方
方向にシフト動作を行なう双方向シフトレジスタ９２ａ
と、クロック信号ＣＬＫおよびｉｎｔＣＬＫを受けるＯ
Ｒ回路９２ｂと、ＯＲ回路９２ｂの出力信号がＨレベル
のときに、シフトレジスタ９２ａの出力信号を取込みか
つＯＲ回路９２ｂの出力信号がＬレベルとなると、取込
んだ信号を選択信号ＣＳＬとして出力するラッチ回路９
２ｃを含む。このラッチ回路９２ｃからの選択信号ＣＳ
ＬがマルチプレクサＭＵＸに含まれる選択ゲートＴＸの
ゲートへ与えられる。

【０２０６】シフトレジスタ９２ａは、このマルチプレ
クサＭＵＸに含まれる選択ゲートＴＸそれぞれに対応す
る出力ノードを有し、ＡＮＤ回路９１ｃの出力信号ＵＣ
に従って遅延時間を短くする方向にシフト動作を行な
い、またＡＮＤ回路９１ｄの出力信号ＤＣに従って、遅
延段数を増加する方向にシフト動作を行なう。すなわ
ち、双方向シフトレジスタ９２ａは、出力信号ＵＣおよ
びＤＣをシフトクロック信号として双方向にシフト動作
を行なう。シフトレジスタ９２ａは、デフォルトとして
この遅延回路の遅延段ＤＬＡ０−ＤＬＡｍの中間段（Ｄ
ＬＡ（ｍ＋１／２））の出力信号を選択する状態に設定
される。残りの選択信号はすべてＬレベルである。シフ
ト動作により、１つの選択信号のみが、活性状態とな
り、位相の進み／遅れに応じて、この選択される遅延段
の位置がシフトする。

【０２０７】図４０は、図３９に示すカウンタ９１の動
作を示す信号波形図である。図４０に示すように、外部
クロック信号ＣＬＫが内部クロック信号ｉｎｔＣＬＫよ
りも位相が進んでいる場合にはアップ指示信号ＵＰがＨ
レベルとなる。したがって、このときには、ＡＮＤ回路
９１ｃからの出力信号ＵＣが、分周信号ｆｃｎに従って
変化し、双方向シフトレジスタ９２ａがこの出力信号Ｕ
Ｃに従ってシフト動作を実行し、選択信号ＣＳＬｉをア
ップ（ＵＰ）方向に移動させて、遅延時間を短くする。

【０２０８】一方、外部クロック信号ＣＬＫが内部クロ
ック信号ｉｎｔＣＬＫよりも位相が遅れている場合に
は、ダウン指示信号ＤＷＮがＨレベルとなり、ＡＮＤ回
路９１ｄからの出力信号が、分周信号ｆｃｎに従って変
化する。双方向シフトレジスタ９２ａが、このＡＮＤ回
路９１ｄの出力信号ＤＣに従ってシフト動作を行ない、
選択制御信号ＣＳＬｉをダウン（ＤＯＷＮ）方向にシフ
トさせる。

【０２０９】したがって、この分周信号ｆｃｎの周期の
精度で、内部クロック信号ｉｎｔＣＬＫと外部クロック
信号ＣＬＫの位相を一致させることができる。

【０２１０】双方向シフトレジスタ９２ａは、通常の双
方向シフトレジスタを用いて構成される。

【０２１１】図４１は、図３９に示すラッチ回路９２ｃ
の構成の一例を示す図である。図４１においてラッチ回
路９２ｃは、ＯＲ回路９２ｂの出力信号がＬレベルのと
きに導通し、双方向シフトレジスタ９２ａの出力信号Ｓ
Ｆｉを通過させるトランスミッションゲート９２ｃａ
と、トランスミッションゲート９２ｃａを介して与えら
れる信号を反転するインバータ回路９２ｃｂと、インバ
ータ回路９２ｃｂの出力信号を反転して遅延段選択信号
ＣＳＬｉを生成するインバータ回路９２ｃｃと、インバ
ータ回路９２ｃｂの出力信号を反転してインバータ回路
９２ｂの入力へ伝達するインバータ回路９２ｃｄを含
む。インバータ回路９２ｃｂおよび９２ｃｄが、インバ
ータラッチを構成する。次に、この図４１に示すラッチ
回路９２ｃの動作を図４２に示す信号波形図を参照して
説明する。

【０２１２】クロック信号ＣＬＫの位相が内部クロック
信号ｉｎｔＣＬＫよりも進んでいる場合には、シフトレ
ジスタ９２ａの出力信号ＳＦｉがアップ指示信号に従っ
て、外部クロック信号ＣＬＫの立上がりに同期して変化
する。シフトレジスタの出力信号は、クロック信号ＣＬ
ＫおよびｉｎｔＣＬＫがともにＬレベルとなるときには
確定状態となる。このとき、ＯＲ回路９２ｂの出力信号
がＬレベルとなり、トランスミッションゲート９２ｃａ
が導通し、遅延段選択信号ＣＳＬｉの状態が変化しかつ
確定状態となる。クロック信号ＣＬＫおよびｉｎｔＣＬ
Ｋの一方がＨレベルのときには、ＯＲ回路９２ｂの出力
信号はＨレベルであり、トランスミッションゲート９２
ｃａは非導通状態であり、遅延段選択信号ＣＳＬｉはラ
ッチされてその状態は変化しない。

【０２１３】外部クロック信号ＣＬＫの位相が、内部ク
ロック信号ｉｎｔＣＬＫの位相よりも遅れている場合に
は、内部クロック信号ｉｎｔＣＬＫの立上がりに従っ
て、ダウン指示信号が生成され、このダウン指示信号に
従ってシフトレジスタの出力信号ＳＦｉが変化する。次
いで、クロック信号ＣＬＫおよびｉｎｔＣＬＫがともに
Ｌレベルとなると、トランスミッションゲート９２ｃａ
が導通状態となり、双方向シフトレジスタ９２ａの出力
信号ＳＦｉに従って、遅延段選択信号ＣＳＬｉの状態が
変化し、かつラッチされる。

【０２１４】したがって、図４０に示す信号ＵＣおよび
ＤＣに従って、双方向シフトレジスタがシフト動作を行
ない、このシフト動作完了後、ラッチ回路９２ｃが与え
られた信号を取込みラッチする状態となり、正確に、遅
延段選択信号ＣＳＬｉを生成することができる。

【０２１５】図４３は、粗調整動作完了検出部の構成を
概略的に示す図である。この図４３に示す粗調整動作完
了検出部は、カウンタ９１に設けられてもよく、またデ
コーダ９２に設けられてもよい。図４３において、粗調
整完了検出部は、内部クロック信号ｉｎｔＣＬＫがＬレ
ベルのときアップ指示信号ＵＰを取込みラッチするラッ
チ回路１０５ａと、外部クロック信号ＣＬＫがＬレベル
のときにダウン指示信号ＤＷＮを取込みかつラッチする
ラッチ回路１０５ｂと、ラッチ回路１０５ａおよび１０
５ｂの出力信号を受けるＮＯＲ回路１０５ｃと、ＮＯＲ
回路１０５ｃの出力信号と外部クロック信号ＣＬＫを受
けるＡＮＤ回路１０５ｄと、ＡＮＤ回路１０５ｄの出力
信号のＨレベルのときにセットされて完了検出信号ＣＭ
Ｐを出力するセット／リセットフリップフロップ１０５
ｅを含む。

【０２１６】ラッチ回路１０５ａは、内部クロック信号
ｉｎｔＣＬＫがＨレベルのときにはラッチ状態となり、
ラッチ回路１０５ｂは、外部クロック信号ＣＬＫがＨレ
ベルのときにラッチ状態となる。次に、この図４３に示
す粗調整動作完了検出部の動作を図４４に示す信号波形
図を参照して説明する。

【０２１７】外部クロック信号ＣＬＫの位相が内部クロ
ック信号ｉｎｔＣＬＫよりも進んでいる場合には、アッ
プ指示信号ＵＰがＨレベルとなる。このアップ指示信号
ＵＰがＨレベルのときには、内部クロック信号ｉｎｔＣ
ＬＫがＬレベルであり、ラッチ回路１０５ａが、アップ
指示信号ＵＰを取込み、内部クロック信号ｉｎｔＣＬＫ
がＨレベルとなると、ラッチ回路１０５ａはラッチ状態
となる。ダウン指示信号ＤＷＮはＬレベルであり、ラッ
チ回路１０５ｂの出力信号はＬレベルを維持する。外部
クロック信号ＣＬＫがＨレベルのときには、ＮＯＲ回路
１０５ｃの出力信号はＬレベルであり、応じてＡＮＤ回
路１０５ｄの出力信号もＬレベルであり、セット／リセ
ットフリップフロップ１０５ｅはリセット状態を維持す
る。

【０２１８】外部クロック信号ＣＬＫの位相が内部クロ
ック信号ｉｎｔＣＬＫよりも遅れている場合にはダウン
指示信号ＤＷＮがＨレベルとなる。外部クロック信号Ｃ
ＬＫがこのダウン指示信号ＤＷＮがＨレベルの間Ｌレベ
ルであり、ラッチ回路１０５ｂがダウン指示信号を取込
みラッチし、外部クロック信号ＣＬＫがＨレベルとなる
とラッチ回路１０５ｂはラッチ状態となる。この外部ク
ロック信号ＣＬＫがＨレベルのときには、ＮＯＲ回路１
０５ｃの出力信号はＬレベルであり、したがって、ＡＮ
Ｄ回路１０５ｄの出力信号もＬレベルであり、セット／
リセットフリップフロップ１０５ｅはリセット状態を維
持する。

【０２１９】アップ指示信号ＵＰおよびダウン指示信号
ＤＷＮがともにＬレベルであり、外部クロック信号ＣＬ
Ｋおよび内部クロック信号ｉｎｔＣＬＫの位相が一致し
ている場合には、ラッチ回路１０５ａおよび１０５ｂの
出力信号はＬレベルである。したがって、ＮＯＲ回路１
０５ｃの出力信号がＨレベルとなり、応じて、外部クロ
ック信号ＣＬＫがＨレベルとなると、ＡＮＤ回路１０５
ｄの出力信号がＨレベルとなり、セット／リセットフリ
ップフロップ１０５ｅがセットされて粗調整動作完了検
出信号ＣＭＰがＨレベルとなる。

【０２２０】このセット／リセットフリップフロップ１
０５ｅは、システムリセット信号によりリセットされて
もよく、また所定数のクロックサイクル経過後にリセッ
トされてもよい。これにより、粗調整動作完了後に、微
調整できる。

【０２２１】なお、セット／リセットフリップフロップ
１０５ｅに代えて、ＡＮＤ回路１０５ｄの出力信号が所
定数のクロックサイクル期間連続してＨレベルとなるの
を検出するように構成されてもよい。これは、クロック
信号ＣＬＫがＨレベルのときに、ＡＮＤ回路１０５ｄの
Ｈレベル出力の数をカウントし、かつクロック信号ＣＬ
ＫがＨレベルのときに、ＡＮＤ回路１０５ｄの出力信号
がＬレベルであればそのカウント値をリセットする構成
を利用することにより、容易に連続して所定クロックサ
イクルにわたって、外部クロック信号ＣＬＫおよび内部
クロック信号ｉｎｔＣＬＫが粗調整動作時において位相
が一致しているのを検出することができる。

【０２２２】また、粗調整検出動作は、半導体装置の電
源投入時所定の時間間隔で間欠的に所定数のクロックサ
イクル期間実行し、この所定数のクロックサイクル期間
完了後、続いて、微調整動作が行なわれるようにしても
よい。

【０２２３】図４５は、図３７に示す電流制御回路９５
の構成を概略的に示す図である。図４５において、電流
制御回路９５は、粗調整動作完了検出信号ＣＭＰとアッ
プ指示信号ＵＰと図３９に示す発振器９１ａの発振信号
ｆｃとを受けるＡＮＤ回路９５ａと、粗調整動作完了検
出信号ＣＭＰと発振信号ｆｃとダウン指示信号ＤＷＮを
受けるＡＮＤ回路９５ｂと、ＡＮＤ回路９５ａの出力信
号をカウントするカウンタ９５ｃと、ＡＮＤ回路９５ｂ
の出力信号をカウントするカウンタ９５ｄと、カウンタ
９５ｃおよび９５ｄの出力信号に従って電流制御信号Ｓ
Ｃ０−ＳＣ２を生成するデコーダ９５ｅを含む。カウン
タ９５ｃおよび９５ｄは、外部クロック信号／ＣＬＫの
立上がり（外部クロック信号ＣＬＫの立下がり）に応答
してそのカウント値がリセットされる。デコーダ９５ｅ
は、外部クロック信号ＣＬＫの立下がり（補の外部クロ
ック信号／ＣＬＫの立上がり）に応答してラッチ状態と
なる。

【０２２４】発振信号ｆｃは、粗調整遅延選択信号を生
成するために用いられる分周信号ｆｃｎよりもその周波
数は高く、より細かい精度で、外部クロック信号ＣＬＫ
と内部クロック信号ｉｎｔＣＬＫの位相差を検出する。
カウンタ９５ｃおよび９５ｄは、これらのアップ指示信
号ＵＰおよびダウン指示信号ＤＷＮのＨレベル期間に含
まれる発振信号ｆｃの数をカウントする。デコーダ９５
ｅは、このカウンタ９５ｃおよび９５ｄのカウント値に
従って、デコード動作を行なって対応の電流量を調整す
る。

【０２２５】図４６は、図４５に示すデコーダ９５ｅの
構成を概略的に示す図である。図４６において、デコー
ダ９５ｅは、補の外部クロック信号／ＣＬＫの立上がり
に応答してラッチするラッチ回路９５ｅａと、ラッチ回
路９５ｅａのラッチデータとカウンタ９５ｄおよび９５
ｃからのカウント値との加算を行なう加算カウント値を
デコードする擬似グレイコードデコーダ９５ｅｃを含
む。この擬似グレイコードデコーダ９５ｅｃから、電流
制御信号ＳＣ０−ＳＣ２が出力される。加算回路９５ｅ
ｂは、ラッチ回路９５ｅａの出力信号とカウンタ９５ｄ
の出力カウント値とを加算し、かつカウンタ９５ｃから
のカウント値を減算する。したがって、アップ指示信号
ＵＰの活性化時においては、この加算回路９５ｅｂの出
力値が小さくなり、応じて、擬似グレイコードデコーダ
９５ｅｃからの電流制御信号は、電流を低減する方向に
電流制御信号を生成し、遅延時間を短くする。一方、ダ
ウン指示信号ＤＷＮが活性状態となったときには、加算
回路９５ｅｂはラッチ回路９５ｅａの出力カウント値と
カウンタ９５ｄのカウンタと値とを加算し、応じて擬似
グレイコードデコーダ９５ｅｃからのデコード信号（電
流制御信号）ＳＣ０−ＳＣ２が、電流値を大きくする方
向に変化する（遅延時間を長くする方向に変化する）。

【０２２６】図４７は、擬似グレイデコードコーダ９５
ｅｃのデコード動作を一覧にして示す図である。図４７
に示すように、この擬似グレイコードデコーダ９５ｅｃ
は、隣接値において少なくとも１ビットの同じ電流制御
信号が“１”となるように、加算回路９５ｅｂの加算値
をデコードする。たとえば、２進値１および２において
は、電流制御信号ＳＣ０が、ともに“１”である。２進
値４および５においては、電流制御信号ＳＣ１およびＳ
Ｃ２がともに“１”である。この少なくとも１ビットの
電流制御信号を隣接２進値において“１”の状態に保持
することにより、電流源における電流切換スイッチがす
べてその状態が反転する状態を防止することができ、電
流が急激に変化し、応じて、時間が大きく変動するのを
抑制する。

【０２２７】なお、２進値“０”は、電流制御信号ＳＣ
０−ＳＣ３がすべて０となり電流源において電流が流れ
ない状態となるため、この値は用いられない。デフォル
ト値として、中心値において、遅延回路の遅延時間がた
とえば“４”（２進値）に設定され、このデフォルト値
を中心として、電流制御信号による遅延時間の増減が実
施される。すなわち、図４６に示す構成においてラッチ
回路９５ｅａは、前のサイクルにおける擬似グレイコー
ド値を保持しており、前のサイクルのグレイコード値を
基準として、遅延時間の増減が行なわれて新たな擬似グ
レイコードが生成される。したがって、最初デフォルト
値を出発値として、擬似グレイコードデコーダ９５ｅｃ
が、この擬似グレイコード値を順次変化させる。このデ
フォルト値のラッチ回路９５ｅａの設定は、電源投入時
に図示しないレジスタ回路からのデータをラッチ回路９
５ｅａにラッチすることにより実現される。

【０２２８】この擬似グレイコードを利用することによ
り、図３８に示す遅延段における電流源トランジスタＰ
Ｒ０−ＰＲ２、ＮＲ０−ＮＲ２の状態の変化をできるだ
け少なくすることができ、大きな電流変化が生じるのを
防止でき、この微調整時におけるステップ当りの変化電
流量を小さくすることができる。

【０２２９】なお、この擬似グレイコードデコーダ９５
ｅｃへ与えられるカウント値が１０以上の場合には、電
流制御信号ＳＣ４の値を“１”と設定することにより、
容易に実現される。

【０２３０】［変更例１］図４８は、この発明の実施の
形態３に従う遅延回路の変更例１の構成を概略的に示す
図である。図４８において、マルチプレクサＭＵＸは、
遅延段ＤＬＡ０−ＤＬＡ（ｍ＋１）それぞれに対応して
トランスファーゲートＴＸ０−ＴＸ（ｍ＋１）を含む。
これらのトランスファーゲートＴＸ０−ＴＸ（ｍ＋１）
は、粗調整動作時に生成される遅延段選択信号ＣＳＬ０
−ＣＳＬ（ｍ＋１）に従って選択的に導通状態に設定さ
れる。遅延段ＤＬＡ０−ＤＬＡ（ｍ＋１）それぞれに対
応してＯＲ回路ＯＧ０−ＯＧ（ｍ＋１）を設ける。これ
らのＯＲ回路ＯＧ０−ＯＧ（ｍ＋１）は、それぞれ対応
の遅延段選択信号ＣＳＬ０−ＣＳＬ（ｍ＋１）と前段の
ＯＲ回路の出力信号とを受ける。初段のＯＲ回路ＯＧ０
へは、前段のＯＲ回路が存在せず、接地電圧が与えられ
る。これらのＯＲ回路ＯＧ０−ＯＧｍそれぞれに対応し
て、対応のＯＲ回路の出力信号を受けるインバータ回路
ＩＧ１−ＩＧ（ｍ＋１）が設けられる。遅延回路ＤＬＡ
０に対応して、接地電圧を受けるインバータ回路ＩＧ０
が設けられる。

【０２３１】またさらに、インバータ回路ＩＧ０−ＩＧ
（ｍ＋１）それぞれに対応して、擬似グレイコードデコ
ーダ９５ｅｃからの電流制御信号ＳＣ０−ＳＣ２を第１
の入力に受け、かつ対応のインバータ回路ＩＧ０−ＩＧ
（ｍ＋１）の出力信号をそれぞれの第２の入力に受ける
ＡＮＤ回路ＡＧ０−ＡＧ（ｍ＋１）が設けられる。これ
らのＡＮＤ回路ＡＧ０−ＡＧ（ｍ＋１）からの出力信号
（複数ビット）が、対応の遅延段ＤＬＡ０−ＤＬＡ（ｍ
＋１）に対する電流制御信号として与えられる。

【０２３２】この図４８に示す構成の場合、マルチプレ
クサＭＵＸにおいて１つのトランスファーゲートＴＸｉ
が導通状態となる。遅延段選択信号ＣＳＬｉがＨレベル
のとき、ＯＲ回路ＯＧｉの出力信号がＨレベルとなり、
後段のＯＲ回路ＯＧ（ｉ＋１）−ＯＧｍの出力信号はす
べてＨレベルとなる。このときには、対応のインバータ
回路ＩＧ（ｉ＋１）−ＩＧ（ｍ＋１）の出力信号はすべ
てＬレベルとなり、ＡＮＤ回路ＡＧ（ｉ＋１）−ＡＧ
（ｍ＋１）の出力信号はＬレベルに固定され、電流制御
信号ＳＣ０−ＳＣ２の伝達は禁止される。一方、クロッ
ク信号が伝搬する遅延段に対応して設けられるＡＮＤ回
路ＡＧ０−ＡＧｉは、対応のインバータ回路ＩＧ０−Ｉ
Ｇｉの出力信号がＨレベルであり、擬似グレイコードデ
コーダ９５ｅｃからの電流制御信号ＳＣ０−ＳＣ２を、
対応の遅延段ＤＬＡ０−ＤＬＡｉへ伝達し、このクロッ
ク信号を伝達する遅延段において、電流調整が行なわれ
る。

【０２３３】したがって、必要な部分においてのみ電流
調整を行なうことができ、消費電流を低減することがで
きる。

【０２３４】なお、この図４８に示す構成において、イ
ンバータ回路ＩＧ０−ＩＧ（ｍ＋１）の出力信号を用い
て、クロック伝搬経路以外の遅延段の入力信号を、Ｈレ
ベルまたはＬレベルに固定してもよい。これは、各遅延
段の入力部に対応のインバータ回路の出力信号と前段の
遅延段の出力信号を受けるＮＯＲ回路を設けることによ
り容易に実現される。たとえば、図３８に示す遅延段に
おいてインバータ回路ＩＶｂをＮＯＲ回路で置換えるこ
とが考えられる。ただし、十分、このＮＯＲ回路のゲー
ト遅延時間を、遅延段の有する遅延時間に比べて短くす
る。

【０２３５】なお、この実施の形態３に示す遅延回路に
おいて、クロック伝搬経路に含まれる遅延段単位で遅延
時間の微調整が行なわれてもよい。すなわち、ダウン指
示信号が連続して与えられたときには、１段遅延段を上
流側にシフトさせてその量遅延時間を小さくする。一
方、連続してダウン指示信号が与えられた場合には、シ
フト遅延段のクロック伝搬経路における下流側のシフト
レジスタが１段シフトし、対応の遅延段の遅延時間を、
１ステップ大きくする。この動作を、クロック伝搬経路
内において繰返し実行する。クロック伝搬経路において
最上流側または最下流側に到達した場合には、粗調整を
駆動して、クロック伝搬経路を１段増減する。この場
合、各遅延段の有する１ステップの遅延時間単位で位相
の微調整を行なうことができ、より精度の高い位相調整
を行なうことができる。

【０２３６】なお、電流制御信号ＳＣ０−ＳＣ２のビッ
ト数は３である必要はなく、用いられる遅延段の実現す
る遅延時間量に応じて適当なビット数に定められればよ
い。

【０２３７】［変更例２］図４９は、この発明の実施の
形態３に従う遅延回路の電流制御回路９５の構成を概略
的に示す図である。図４９において、電流制御回路９５
は、位相比較器からのアップ指示信号ＵＰおよびダウン
指示信号ＤＷＮの数をカウントするアップ／ダウンカウ
ンタ１５０と、アップ／ダウンカウンタ１５０の出力カ
ウント値ＣＮＴをデコードしマルチビット電流源制御信
号ＳＲＣＴおよびＤＲＣＴを生成するデコーダ１５１を
含む。このアップ／ダウンカウンタ１５０は、位相比較
器からのアップ指示信号ＵＰおよびダウン指示信号ＤＷ
Ｎをカウントするが、この構成は、先の発振回路からの
発振信号の数を、カウントするように構成されてもよ
い。すなわち、アップ／ダウンカウンタ１５０は、先の
図３９のカウント信号ＵＣおよびＤＣをカウントするよ
うに構成されてもよい。

【０２３８】デコーダ１５１は、このアップ／ダウンカ
ウンタ１５０からのマルチビットカウント値ＣＮＴを、
擬似グレイコード表示の制御信号にデコードする。

【０２３９】図５０は、遅延段ＤＬＡｉの構成を概略的
に示す図である。この遅延段ＤＬＡｉは、２段の縦続接
続されるインバータＩＶａおよびＩＶｂと、電流源制御
信号ＳＲＣＴにより供給電流が調整される電流源１５２
と、電流源制御信号ＤＲＣＴに従って放電電流量が調整
される電流源１５３と、インバータＩＶｂの出力信号に
従って電流源１５２および１５３を、インバータ回路Ｉ
Ｖａの出力ノードに結合するＭＯＳトランジスタ１０２
ａおよび１０２ｂを含む。

【０２４０】この電流源１５２および１５３の電流値を
それぞれ別々に調整し、インバータＩＶａの出力ノード
の駆動する電流源の供給電流Ｉｃを、Ｉａ−Ｉｂの値に
設定し、インバータ回路ＩＶａの出力ノードの充電電流
を決定する。

【０２４１】図５１は、図４９に示すデコーダ１５１の
デコード動作の真理値を一覧にして示す図である。この
アップ／ダウンカウンタ１５０からのカウント値ＣＮＴ
は、２進表示である。電流源制御信号ＳＲＣＴは、この
グレイコード表示に従って、値を増分させる。一方、電
流源制御信号ＤＲＣＴは、ＣＮＴ＝ＳＲＣＴ−ＤＲＣＴ
となるようにそのビット値が設定される。この電流源制
御信号ＤＲＣＴも、非グレイコード表示である。たとえ
ば、カウント値ＣＮＴが“００１０”のとき、電流制御
信号ＳＲＣＴおよびＤＲＣＴは、それぞれ、“０１１
０”および“０１０１”となる。電流源制御信号ＳＲＣ
Ｔにおいては、常に、隣接２進値において、少なくとも
１ビットの値が“１”に保存されており、先の擬似グレ
イコード表示の場合と同様、電流源１５２の供給電流Ｉ
ａが急激に変動するのを防止する。また、この電流源制
御信号ＳＲＣＴにグレイコード表示を利用することによ
り、電流源１５２に含まれるスイッチングトランジスタ
がすべてオフ状態になるのを防止することができ、安定
に、この出力ノードへの供給電流Ｉｃを調整することが
できる。

【０２４２】なお、この電流源制御信号ＤＲＣＴが、
“００００”に設定される場合が存在する。この場合、
電流源１５３の駆動電流Ｉｂは、等価的に“０”とな
る。しかしながら、インバータ回路ＩＶａの出力ノード
は、このインバータ回路ＩＶａの放電用ＮチャネルＭＯ
Ｓトランジスタに放電され、出力ノードへの供給電流Ｉ
ｃは、電流源１５２の供給する電流Ｉａにより決定され
る。

【０２４３】図５２は、図５０に示す電流源１５２およ
び１５３の構成をより具体的に示す図である。図５２に
おいて、電流源１５２は、互いに並列に接続され、それ
ぞれのゲートに、電流源制御信号ＳＲＣＴ＜０＞−ＳＲ
ＣＴ＜３＞を受けるＰチャネルＭＯＳトランジスタ１５
２ａ−１５２ｄを含む。これらのＭＯＳトランジスタ１
５２ａ−１５２ｄのサイズ（チャネル幅とチャネル長の
比）は、１：２：４：８に設定される。一方電流源１５
３は、ＭＯＳトランジスタ１０２ｂと接地ノードの間に
互いに並列に接続されかつそれぞれのゲートに電流源制
御信号ＤＲＣＴ＜０＞−ＤＲＣＴ＜３＞を受けるＮチャ
ネルＭＯＳトランジスタ１５３ａ−１５３ｄを含む。こ
れらのＭＯＳトランジスタ１５３ａ−１５３ｄのサイズ
は、１：２：４：８に設定される。これらのＭＯＳトラ
ンジスタ１５２ａ−１５２ｄおよび１５３ａ−１５３ｄ
のサイズを順次倍増することにより、これらの電流源１
５２および１５３の駆動電流を、２進表示した電流に設
定することができる。

【０２４４】図５３は、カウント値ＣＮＴと電流源制御
信号の対応の一例を示す図である。図５３において、電
流源制御信号ＳＲＣＴ＜３＞−ＳＲＣＴ＜０＞およびＤ
ＲＣＴ＜３＞−ＤＲＣＴ＜０＞の論理レベルを示す。電
流源制御信号ＳＲＣＴ＜３＞−ＳＲＣＴ＜０＞は、Ｐチ
ャネルＭＯＳトランジスタ１５２ａ−１５２ｄのオン／
オフを調整するため、図５１における真理値表におい
て、“１”がＬレベルに対応する。一方、電流源制御信
号ＤＲＣＴはＮチャネルＭＯＳトランジスタ１５３ａ−
１５３ｄを駆動するため、この図５１に示す真理値表に
従って“１”がＨレベルに対応する。この図５１に示す
真理値表に従って、これらの電流源制御信号ＳＲＣＴ＜
３＞−ＳＲＣＴ＜０＞およびＤＲＣＴ＜３＞−ＤＲＣＴ
＜０＞を設定することにより、これらの電流源１５２お
よび１５３の駆動する電流量をカウント値ＣＮＴが設定
する値に調整することができる。電流源制御信号ＳＲＣ
Ｔ＜３＞−＜０＞は、グレイコード表示であり、したが
って、ＭＯＳトランジスタ１５２ａ−１５２ｄのいずれ
かが、オン状態のとき次の状態に移る場合にもオン状態
となり、電流源１５２における急激な電流変化は生じな
い。

【０２４５】なお、この電流源１５２および１５３にお
いて、常時オン状態となり、一定の電流を供給する定電
流源トランジスタが設けられていてもよい。この場合カ
ウント値ＣＮＴが０であっても、電流源１５２および１
５３が、デフォルト値の電流を供給する。

【０２４６】図５４は、図４９に示すデコーダ１５１の
構成を概略的に示す図である。図５４において、デコー
ダ１５１は、カウント値ＣＮＴの２進値にそれぞれ対応
して設けられるデコード回路１５１ａ、１５１ｂ、１５
１ｃ、…と、デコード回路１５１ａ、１５１ｂ、１５１
ｃ、…の出力信号を反転するインバータ回路１６０ａ、
１６０ｂおよび１６０ｃと、これらのデコード回路１５
１ａ、１５１ｂ、１５１ｃおよびインバータ１６０ａ、
１６０ｂおよび１６０ｃにそれぞれ対応して設けられ
て、電流源制御信号ＳＲＣＴ＜３＞−ＳＲＣＴ＜０＞お
よびＤＲＣＴ＜３＞−ＤＲＣＴ＜０＞を生成するＭＯＳ
トランジスタＰＱ１−ＰＱ１２およびＮＱ１−ＮＱ１２
を含む。

【０２４７】デコード回路１５１ａ、１５１ｂ、および
１５１ｃは、アップ／ダウンカウンタからのカウント値
ＣＮＴが２進値“０”、“１”、および“２”のときに
Ｈレベルの信号を出力する。したがって、これらのデコ
ード回路１５１ａ−１５１ｃ、…は、たとえばＡＮＤ型
デコード回路で構成される。このトランジスタアレイに
おいて、ＰチャネルＭＯＳトランジスタＰＱ１−ＰＱ１
２はソースが電源ノードに接続され、ＮチャネルＭＯＳ
トランジスタＮＱ１−ＮＱ１２は、ソースが接地ノード
に接続される。ＭＯＳトランジスタＰＱ１−ＰＱ１２お
よびＮＱ１−ＮＱ１２のゲートが、それぞれ電流源制御
信号の状態が、図５１の真理値を満たすように接続され
る。デコード回路１５１の出力信号は、ＭＯＳトランジ
スタＮＱ１−ＮＱ４のゲートに与えられ、インバータ回
路１６０ａの出力信号がＭＯＳトランジスタＰＱ１−Ｐ
Ｑ４のそれぞれのゲートへ与えられる。デコード回路１
５１ｂの出力信号がＭＯＳトランジスタＮＱ５−ＮＱ８
へ与えられ、インバータ１６０ｂの出力信号がＭＯＳト
ランジスタＰＱ５−ＰＱ８へ与えられる。デコード回路
１５１ｃの出力信号は、ＭＯＳトランジスタＮＱ９−Ｎ
Ｑ１２のゲートへ与えられ、インバータ１６０ｃの出力
信号がＭＯＳトランジスタＰＱ９−ＰＱ１２へ与えられ
る。

【０２４８】この制御信号ＳＲＣＴ＜３＞を駆動する信
号線は、ＭＯＳトランジスタＰＱ１、ＰＱ５およびＰＱ
９により駆動され、制御信号ＳＲＣＴ＜２＞は、ＭＯＳ
トランジスタＰＱ２、ＰＱ６およびＮＱ９により駆動さ
れる。電流源制御信号ＳＲＣＴ＜１＞は、ＭＯＳトラン
ジスタＰＱ３、ＮＱ５およびＮＱ１０により駆動され
る。制御信号ＳＲＣＴ＜０＞は、ＭＯＳトランジスタＰ
Ｑ４、ＰＱ７およびＰＱ１０により駆動される。制御信
号ＤＲＣＴ＜３＞は、ＭＯＳトランジスタＮＱ１、ＮＱ
６およびＮＱ１１により駆動される。電流源制御信号Ｄ
ＲＣＴ＜２＞は、ＭＯＳトランジスタＮＱ２、ＮＱ７お
よびＰＱ１１により駆動される。制御信号ＤＲＣＴ＜１
＞は、ＭＯＳトランジスタＮＱ３、ＮＱ８およびＮＱ１
２により駆動される。制御信号ＤＲＣＴ＜０＞は、ＭＯ
ＳトランジスタＮＱ４、ＰＱ８、およびＰＱ１２により
駆動される。

【０２４９】たとえばデコード回路１５１ｂがＨレベル
の信号を出力する場合、ＭＯＳトランジスタＮＱ５−Ｎ
Ｑ８がオン状態となり、一方ＭＯＳトランジスタＰＱ５
−ＰＱ８が同様オン状態となる。残りのＭＯＳトランジ
スタＰＱ１−ＰＱ４およびＰＱ９−ＰＱ１２およびＮＱ
１−ＮＱ４およびＮＱ９−ＮＱ１２は、デコード回路１
５１ａおよび１５１ｃの出力信号がＬレベルであり、す
べてオフ状態を維持する。したがって、電流源制御信号
ＳＲＣＴ＜３：０＞およびＤＲＣＴ＜３：０＞は、それ
ぞれ“１１０１”および“０００１”となる。これによ
り、先の図５１に示す真理値表を実現することができ
る。この図５４に示すトランジスタアレイにおいて、デ
コード回路１５１ａの出力信号がＨレベルのときと、デ
コード回路１５１ｂの出力信号がＨレベルのときでオン
／オフ状態が変更されるのは、１つのＰチャネルＭＯＳ
トランジスタおよび１つのＮチャネルＭＯＳトランジス
タである。したがって、このトランジスタアレイにおい
ても、ＭＯＳトランジスタが状態がすべて変化すること
はなく、電流源制御信号ＳＲＣＴ＜３：０＞およびＤＲ
ＣＴ＜３：０＞も、急激な変化を抑制し、安定に電流源
制御信号を生成することができ、応じて電流源制御を安
定に行なうことができる。

【０２５０】このトランジスタアレイの拡張は、デコー
ド回路をさらに拡張し、４個のＰチャネルＭＯＳトラン
ジスタおよび４個のＮチャネルＭＯＳトランジスタを用
いて図４９に示す真理値を実現するようにＭＯＳトラン
ジスタを配置すれば容易に実現される。

【０２５１】

【発明の効果】以上のように、この発明に従えば、遅延
段の遅延時間を、後段のインバータ回路の出力信号が論
理反転するまで前段のインバータ遅延回路の出力信号の
変化を抑制するように構成しており、電源電圧などの動
作環境の変動にかかわらず、一定の遅延時間を有する遅
延回路を実現することができる。応じて、配線遅延など
により生じた場合においても、この遅延回路を用いて内
部の信号間のスキューを低減することができ、動作環境
にかかわらず安定に動作する半導体装置を実現すること
ができる。

【０２５２】すなわち、出力ノードに、容量素子をその
出力ノードの電圧レベルにおいて選択的に結合するとと
もに、この出力ノードを、入力信号よりも位相の進んだ
信号と出力ノードの信号とに従ってこの出力ノードの電
圧レベルを調整しており、この出力ノードの信号が論理
レベルが変化するまで、入力インバータ回路の出力信号
の変化を抑制することができ、電源電圧変動にかかわら
ず、一定の遅延時間を有する遅延回路を実現することが
できる。

【０２５３】また、この出力ノードの信号を、それぞれ
入力論理しきい値の異なるインバータ回路を用いて補助
回路を駆動して、出力ノードの電流変化を抑制すること
により、このフィードバック経路における貫通電流を抑
制しつつ正確に、遅延時間を電源電圧に依存することな
く安定に設定することができる。

【０２５４】また、基準電圧を、抵抗分圧回路と並列に
可変コンダクタンス素子および電流バイパス用の可変コ
ンダクタンス素子を用いることにより、電源電圧変動時
において抵抗分圧回路に流れる電流が変化する場合にお
いても、この抵抗分圧回路に流れる電流を一定とするこ
とができ、応じて基準電圧を電源電圧に依存しない一定
の電圧レベルに設定することができる。

【０２５５】また、この基準電圧を、遅延回路の動作電
流を規定することに利用することにより、遅延回路の遅
延時間を安定化させることができる（少なくとも接地ノ
ードに結合されるＮチャネルＭＯＳトランジスタを用い
た場合この基準電圧が一定であれば、この変動にかかわ
らず、一定の動作電流となる。少なくとも放電経路に関
しては）。また、この可変コンダクタンス素子および電
流バイパス素子として、ＭＯＳトランジスタを利用する
ことにより、簡易な回路構成で製造工程を複雑化するこ
となく、容易に基準電圧を実現することができる。

【０２５６】また、複数の縦続接続されるインバータ回
路の出力ノード各々に対応して、奇数段下流のインバー
タ回路の出力信号に従って対応の出力ノードを駆動する
ように構成しており、各インバータ段の出力変化を、後
段のインバータ段の出力信号の論理反転時まで抑制する
ことができ、応じて、電源電圧レベルにかかわらず、安
定に一定の遅延時間を有する遅延回路を実現することが
できる。

【０２５７】また、この電流駆動用の補助回路の電流源
を制御するために擬似グレイコード表示の制御信号を利
用することにより、この電流源は前の状態を少なくとも
維持して次の状態へ変化することができ、電流源の供給
する電流が大幅に変化することがなく、また電流源スイ
ッチングトランジスタがすべて状態が変化するのを防止
することができ、安定にかつ高速で、所望の電流を供給
することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体装置の
全体の構成を概略的に示す図である。

【図２】 図１に示す半導体装置のデータ読出時の信号
変化を示すシーケンス図である。

【図３】 図１に示す半導体装置のデータ書込時の動作
を示す信号変化を示すシーケンス図である。

【図４】 図１に示すバンク制御回路の構成を概略的に
示す図である。

【図５】 この発明の実施の形態１に従う半導体記憶装
置の他の構成を概略的に示す図である。

【図６】 図１に示す半導体装置のデータ読出時の動作
の信号変化シーケンスを示す図である。

【図７】 図５に示す半導体装置のデータ書込時の変化
シーケンスを示す図である。

【図８】 図５に示す半導体装置における入出力制御部
の構成および内部クロックパスの構成を概略的に示す図
である。

【図９】 図８に示す入出力制御回路の動作を示す信号
波形図である。

【図１０】 この発明の実施の形態１に従う遅延回路の
構成を概略的に示す図である。

【図１１】 図１０に示すバーニア回路の構成を概略的
に示す図である。

【図１２】 図１１に示すセレクタの１段の選択回路の
構成を概略的に示す図である。

【図１３】 図１１に示す遅延段の構成を概略的に示す
図である。

【図１４】 図１３に示す可変遅延段の構成を示す図で
ある。

【図１５】 図１４に示す基準電圧ＶＮを発生する回路
の構成を示す図である。

【図１６】 図１４に示す基準電圧ＶＰを発生する回路
の構成を示す図である。

【図１７】 この発明の実施の形態１に従う遅延回路の
第１の変更例を示す図である。

【図１８】 図１７に示す遅延回路の動作を示す信号波
形図である。

【図１９】 この発明の実施の形態１に従う遅延回路の
変更例２の構成を示す図である。

【図２０】 図１９に示す遅延回路の動作を示す信号波
形図である。

【図２１】 この発明の実施の形態１に従う遅延回路の
変更例３の構成を概略的に示す図である。

【図２２】 図２１に示す遅延回路の動作を示す信号波
形図である。

【図２３】 この発明の実施の形態１に従う遅延回路の
遅延プログラム態様を概略的に示す図である。

【図２４】 図１５および図１６に示す切換制御信号Ｆ
ＲＣ，／ＦＲＣを発生する部分の構成を概略的に示す図
である。

【図２５】 この発明の実施の形態１に従う遅延回路の
変更例４の構成を示す図である。

【図２６】 図２５に示す遅延回路の構成動作を示す信
号波形図である。

【図２７】 この発明の実施の形態１に従う遅延回路の
変更例５の構成を概略的に示す図である。

【図２８】 図２７に示す遅延回路の動作を示す信号波
形図である。

【図２９】 この発明の実施の形態１に従う遅延回路の
変更例６の構成を概略的に示す図である。

【図３０】 この発明の実施の形態１に従う遅延回路の
全体構成を概略的に示す図である。

【図３１】 図３０に示す遅延回路の動作を示す信号波
形図である。

【図３２】 この発明の実施の形態２に従う遅延回路の
構成を示す図である。

【図３３】 図３２に示す遅延回路の動作を示す信号波
形図である。

【図３４】 図３２に示す補助ドライブ回路の構成を示
す図である。

【図３５】 この発明の実施の形態３に従うＤＬＬの構
成を示す図である。

【図３６】 （Ａ）は、図３５に示す位相比較器の構成
の一例を示す図である。（Ｂ）は、図３５に示す位相比
較器の動作を示す信号波形図である。

【図３７】 図３５に示す遅延回路の構成を概略的に示
す図である。

【図３８】 図３７に示す遅延段の構成を示す図であ
る。

【図３９】 図３５に示すカウンタおよびデコーダの構
成を概略的に示す図である。

【図４０】 図３９に示す回路の動作を示す信号波形図
である。

【図４１】 図３９に示すラッチの１段の構成を示す図
である。

【図４２】 図４１に示すラッチ段の動作を示す信号波
形図である。

【図４３】 この発明の実施の形態３に従うＤＬＬにお
ける粗調整動作完了検出部の構成を概略的に示す図であ
る。

【図４４】 図４３に示す回路の動作を示す信号波形図
である。

【図４５】 図３７に示す電流制御回路の構成を概略的
に示す図である。

【図４６】 図４５に示すデコーダの構成の一例を示す
図である。

【図４７】 図４６に示す擬似グレイコードデコーダの
真理値表を一覧にして示す図である。

【図４８】 この発明の実施の形態３に従うＤＬＬ回路
の遅延回路の変更例を示す図である。

【図４９】 この発明の実施の形態３の変更例２の構成
を概略的に示す図である。

【図５０】 図４９に示すデコーダの出力信号により電
流が制御される遅延段の構成を概略的に示す図である。

【図５１】 図４９に示すデコーダのデコード動作の真
理値を一覧にして示す図である。

【図５２】 図５０に示す電流源の構成をより具体的に
示す図である。

【図５３】 図５１に示す真理値と図５２に示す電流源
制御信号との対応関係を一覧にして示す図である。

【図５４】 図４９に示すデコーダの構成をより具体的
に示す図である。

【図５５】 従来の遅延回路の構成を示す図である。

【図５６】 図４９に示す遅延回路の動作を示す信号波
形図である。

【符号の説明】

１ 半導体装置、２ 周辺パッド群、ＰＤ パッド、３
ＤＱ関連パッド群、５ 中央回路、５ａ 遅延回路、
６ 入出力制御回路、７ リピータ、７ａ リピート回
路、♯０−♯３ バンク、ＢＣ０−ＢＣ３ バンク制御
回路、２３ ＤＱ関連パッド群、２６ 入出力制御回
路、３３，３６，４１ バーニア回路、ＤＬ０−ＤＬｋ
遅延段、４５ セレクタ、４７ａ 可変遅延段、４７
ｂ ＡＮＤ回路、４７ｃ バッファ回路、ＩＶ１，ＩＶ
２ インバータ、５０ｂ−５０ｄ，５１ｂ−５１ｄ Ｐ
チャネルＭＯＳトランジスタ、５０ｆ−５０ｈ，５１ｆ
−５１ｈ ＮチャネルＭＯＳトランジスタ、Ｚ１−Ｚ４
抵抗素子、５５ｂ，５５ｊ，５５ｆ ＰチャネルＭＯ
Ｓトランジスタ、５５ｇ，５５ｉ，５５ｈ Ｎチャネル
ＭＯＳトランジスタ、Ｚ５−Ｚ８ 抵抗素子、５６ｂ，
５６ｆ，５６ｊ ＮチャネルＭＯＳトランジスタ、５６
ｇ，５６ｈ，５６ｉ ＰチャネルＭＯＳトランジスタ、
６０ インバータ回路、６２ｂ，６２ｄ，６３ｂ，６３
ｄ ＭＯＳキャパシタ、６２ａ，６２ｃ，６３ａ，６３
ｃ ＰチャネルＭＯＳトランジスタ、６４ｂ，６４ｅ，
６５ｂ，６５ｅ ＭＯＳキャパシタ、６４ａ，６４ｄ，
６５ａ，６５ｄ ＮチャネルＭＯＳトランジスタ、ＮＤ
１−ＮＤ４ 可変出力負荷回路、６６ 遅延回路、７０
ａ，７０ｂ インバータ回路、７１ａ，７１ｂ Ｐチャ
ネルＭＯＳトランジスタ、７１ｃ，７１ｄ Ｎチャネル
ＭＯＳトランジスタ、ＤＬＹ０−ＤＬＹｋ 遅延段、７
５ セレクタ、７６ インバータ、７７ ＡＮＤ回路、
ＶＧ０−ＶＧ４ 遅延インバータ回路、ＤＧ０−ＤＧ４
出力補助ドライブ回路、８０ａ，８０ｄ 電流源、８
２ａ−８２ｃ，８３ａ−８３ｃ 電流源切換トランジス
タ、８２ｄ−８２ｆ，８３ｄ−８３ｆ 電流源トランジ
スタ、９０位相比較器、９１ カウンタ、９２ デコー
ダ、９３ 遅延回路、ＤＬＡ０−ＤＬＡｍ 遅延段、Ｍ
ＵＸ マルチプレクサ、９５ 電流制御回路、ＰＲ０−
ＰＲ２，ＮＲ０−ＮＲ２ 電流源切換トランジスタ、Ｉ
Ｓａ，ＩＳｂ 電流源、ＩＶａ，ＩＶｂ 遅延インバー
タ回路、１０２ａ，１０２ｂ 電流源トランジスタ、１
００ａ，１００ｂ ＰチャネルＭＯＳトランジスタ、１
００ｃ，１００ｄ ＮチャネルＭＯＳトランジスタ、９
５ａ，９５ｂ ＡＮＤ回路、９５ｃ，９５ｄカウンタ、
９５ｅ デコーダ、９５ｅａ ラッチ回路、９５ｅｂ
加算回路、９５ｅｇ 擬似グレイコードデコーダ、１５
０ アップ／ダウンカウンタ、１５１デコーダ、１５
２，１５３ 電流源。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｇ１１Ｃ 11/34 ３５４Ｃ ５Ｊ０５６ Ｈ０３Ｈ 11/26 ３６２Ｓ ５Ｊ０９８ Ｈ０１Ｌ 27/04 Ｂ Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１Ｆ // Ｇ０６Ｆ 1/10 Ｇ０６Ｆ 1/04 ３３０Ａ Ｆターム(参考） 5B015 HH01 HH03 JJ11 JJ15 JJ16 JJ41 KB84 NN03 5B024 AA03 AA15 BA21 BA23 BA29 CA07 CA16 CA21 5B079 BC03 CC02 CC12 DD08 DD13 5F038 BH03 BH07 BH16 BH19 CD09 DF07 EZ20 5J001 AA05 AA11 BB12 DD09 5J056 AA04 AA39 BB27 BB38 CC05 DD13 DD29 EE07 FF07 FF08 HH04 KK01 5J098 AA03 AC04 AC10 AC20 AC27 AD06 AD07 AD24 FA03 FA09

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１の入力信号に従って出力ノードを駆
   動するためのドライブ回路を備え、前記ドライブ回路の
   前記出力ノードの出力信号は第１の電圧レベルと第２の
   電圧レベルの間で変化し、 容量素子、 前記出力ノードと前記容量素子との間に結合され、前記
   出力ノードの信号が前記第１の電圧レベルと前記第１お
   よび第２の電圧レベルの間の所定電圧レベルの間のとき
   前記容量素子を前記出力ノードから切り離しかつ前記出
   力ノードの信号が前記所定電圧レベルと前記第２の電圧
   レベルの間のとき前記容量素子と前記出力ノードとを結
   合するための遅延制御回路、および活性化時前記第１の
   入力信号と同相でかつ位相の進んだ第２の入力信号に従
   って、前記出力ノードを駆動するための補助ドライブ回
   路を備え、前記補助ドライブ回路は、前記出力ノードの
   信号に応答して活性化されて前記ドライブ回路と反対方
   向に前記出力ノードを駆動しかつ前記補助ドライブ回路
   は前記出力ノードの信号が前記第１の電圧レベルと前記
   所定電圧レベルの間のとき非活性化される、遅延回路。
2. 【請求項２】 第１の入力信号に従って、第１の電圧レ
   ベルと第２の電圧レベルの間で変化する出力信号を出力
   ノードに生成するためのドライブ回路、 容量素子、 前記出力ノードと前記容量素子との間に結合され、前記
   出力ノードの信号が前記第１の電圧レベルと前記第１お
   よび第２の出力レベルの間の所定電圧レベルの間のとき
   前記容量素子を前記出力ノードから切り離しかつ前記出
   力ノードの信号が前記所定電圧レベルと前記第２の電圧
   レベルの間のとき前記容量素子と前記出力ノードとを結
   合するための遅延制御回路、および前記第１の入力信号
   と同相でかつ位相の進んだ第２の入力信号に従って、前
   記出力ノードを駆動するための補助ドライバを備え、前
   記補助ドライバは、前記出力ノードと第１の電源ノード
   の間に直列に接続される第１および第２の第１導電型の
   第１の絶縁ゲート型電界効果トランジスタと、前記出力
   ノードと第２の電源ノードの間に直列に接続される第２
   導電型の第３および第４の絶縁ゲート型電界効果トラン
   ジスタと、第１の入力論理しきい値を有し前記出力ノー
   ドの信号を反転して前記第１の絶縁ゲート型電界効果ト
   ランジスタのゲートへ与える第１のインバータと、前記
   第１の入力論理しきい値と異なる第２の入力論理しきい
   値を有しかつ前記出力ノードの信号を反転して前記第３
   の絶縁ゲート型電界効果トランジスタのゲートへ与える
   第２のインバータとを有し、第２および第４の絶縁ゲー
   ト型電界効果トランジスタそれぞれのゲートに前記第２
   の入力信号が与えられる、遅延回路。
3. 【請求項３】 出力ノードに基準電圧を発生するための
   基準電圧発生回路を備え、前記基準電圧発生回路は、第
   １の電源ノードと前記出力ノードの間に接続される第１
   の抵抗素子と、前記出力ノードと内部ノードとの間に接
   続される第２の抵抗素子と、前記第１の内部ノードと第
   ２の電源ノードとの間に接続されかつ前記出力ノードの
   電圧に従ってコンダクタンスが変化する可変コンダクタ
   ンス素子と、前記出力ノードと前記第２の電源ノードと
   の間に結合されかつ前記内部ノードの電圧に従ってコン
   ダクタンスが変化する第２のコンダクタンス素子を含
   み、さらに前記基準電圧に従って動作電流を供給する電
   源トランジスタを含み、入力信号に従って出力信号を生
   成するゲート回路を備える、半導体回路装置。
4. 【請求項４】 前記ゲート回路は、前記入力信号を遅延
   して出力する遅延回路である、請求項３記載の半導体回
   路装置。
5. 【請求項５】 前記第１および第２の可変コンダクタン
   ス素子は、互いに導電型の異なる絶縁ゲート型電界効果
   トランジスタである、請求項３記載の半導体回路装置。
6. 【請求項６】 縦続接続される複数のインバータ回路、
   および前記複数のインバータ回路の出力ノード各々に対
   応して設けられ、各々が対応のインバータ回路よりも奇
   数段下流のインバータ回路の出力信号に従って対応のイ
   ンバータ回路の出力ノードを駆動するための複数の補助
   回路を備える、遅延回路。
7. 【請求項７】 前記複数の補助回路の各々は、インバー
   タ回路を備える、請求項６記載の遅延回路。
8. 【請求項８】 第１のインバータ、 前記第１のインバータの出力信号を反転するための第２
   のインバータ、および 前記第２のインバータの出力信号に応答して前記第１の
   インバータの出力ノードに前記第１のインバータの出力
   信号の変化を妨げる方向に電流を供給するための可変電
   流源を備え、前記可変電流源は、複数の互いに並列に接
   続される電流供給素子を含み、前記複数の電流供給素子
   は、疑似グレイコード表示の制御信号により選択的に導
   通し、前記疑似グレイコード表示は、連続する数値間
   で、少なくとも１ビットの同じビットの値が“１”に保
   持される、遅延回路。