JPWO1999000903A6 - 位相同期回路、情報処理装置及び情報処理システム - Google Patents
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Abstract
広帯域で動作可能なPLL回路を実現するために、PLL回路を発振器からの出力を比例制御部を介して発振器へフィードバックするループと、発振器からの出力を積分制御部を介して発振器へフィードバックするループとの2つのループにより形成する。比例制御部は発振器の出力周波数を制御するためのものであり、入力信号と出力信号との差から制御信号を生成する。また、積分制御部は、発振器の出力信号の位相を制御するものであり、入力信号と出力信号との位相差から制御信号を生成する。更に、PLL回路に電流制御型発振器を適用し位相を同期させるための積分制御部を位相比較器とチャージポンプ回路、V/I変換回路、T/I変換器により構成する。そして、制御電極を順バイアスした電流スイッチと、電流スイッチの低電圧側電極に出力が接続された、相補対性出力の電流スイッチ駆動用電圧スイッチから構成した電流スイッチ回路をチャージポンプ回路、T/I変換回路の電流スイッチに適用する。
Description
位相同期回路、情報処理装置及び情報処理システム
技術分野
本発明は制御発振器(VCO/CCO)の線形化制御を行った位相同期ループ(PLL)回路及びそれを用いた情報処理システムに関するもので、マイクロプロセッサに内蔵集積化されたクロック発生回路応用に好適な技術である。また本発明は、電流スイッチ回路に関し、特に、位相同期ループ(PLL)回路、アナログ・ディジタル(A/D)変換回路、あるいはディジタル・アナログ(D/A)変換回路など、高速なアナログスイッチを必要とする回路に好適な電流スイッチ回路に関する。
背景技術
位相同期ループ回路(以下PLL回路と称す。)は近年マイクロプロセッサの内蔵クロック発生手段として多用されており、その動作周波数もマイクロプロセッサの応用に従って広範囲、かつ高周波化している。
このようにPLL回路を広範囲に動作させるためには動作周波数に比例した何らかのバイアス発生,制御手段が必要である。その実現手段として、従来より幾つかの技術の開示がなされている。
例えば、特開平4−37219号公報には、動作周波数が所定値よりも移動した点ではPLL回路におけるループフィルタ出力電圧も移動するため、ループフィルタ電圧を検出して常にVcc/2に制御するバイアス制御を加えることによって安定した動作を実現する技術が記載されている。さらに、特開平2−230821号公報,特開平8−139597号公報では、PLL回路中の電流制御発振器(以下、CCOと称す。)の動作点設定をCCOと同じ遅延特性を有するレプリカ回路を用いて設定する方法で、入力動作周波数に比例したCCOの動作設定を行い、安定した動作を実現することが記載されている。
しかしながら上記の従来技術では、PLL回路を広範囲に動作させるために必要な条件としてのCCOの入出力特性を直線的であると見なして回路を構成し、制御している。しかしながら、一般に高周波領域におけるCCOの入出力特性は非線形特性であり、この場合中心周波数の設定点やCCOの制御利得も非線形になるため広範囲に亘って動作させるとPLLの制御系の主要パラメータが最適設計値から外れ、安定動作させることができない。従って、安定な動作をさせるためにCCOの直線性の良い低周波側に制限して動作させなければならないといった問題があった。
また、一般にPLL回路は入力信号と発振器の発振信号との位相差に応じて発振器を制御するものであるが、この制御を行うためには入力信号と発振信号との周波数差がある一定の範囲から外れるとPLL回路としての機能を果たさない。つまり、入力信号と発振信号との周波数差が制限された範囲でしかPLL回路を適用できないといった問題があった。
一方、この分野におけるLSI技術は、年々、微細化,低電圧化,高周波化が進展しているためCCO特性の飽和、その他の非線形性も年々増大しており、PLL回路における広範囲動作設計の要求実現を著しく困難なものにしている。
また、従来よりPLL回路、A/D変換回路、あるいはD/A変換回路などの高速なアナログスイッチを必要とする回路に、カスコードスイッチ回路や低インピーダンスのレベルシフト駆動段を有する電流スイッチ回路が用いられている。レベルシフト駆動段を有する電流スイッチ回路については、シェー・グレイムの「改良されたD/A変換器は変換時間を改善する」イーディエヌマガジン、1971年3月15日号、39−41頁(J.Grame “Monolithic D/A Improves Conversion Time”EDN Magazine,March 15,pp.39-41)に具体例が記載されている。
ところで、上記のカスコードスイッチ回路は、スイッチ・オフ時の寄生容量に起因する時定数のため、スイッチ・オフ時間を十分に短縮することができない。このため、スイッチの高速化を十分に図ることができない。
また、上記のレベルシフト駆動段を有する電流スイッチ回路では、レベルシフト駆動段が複雑(直列素子数が多い)で素子のばらつきの影響を受けやすい。このため、レベルシフト駆動段をエミッタホロワで構成し、該駆動段を高電圧動作させるようにしている。したがって、レベルシフト駆動段を有する電流スイッチ回路では、LSIの低電圧化を図るのに適していない。低電圧動作させようとすると、スイッチング信号に対して、エミッタ電流の減少方向の駆動インピーダンスが該電流の増加方向の駆動インピーダンスよりも高くなり、スイッチング時間が非対称に長くなってしまう。このため、スイッチの高速化を十分に図ることができない。
発明の開示
本発明は、このような問題に鑑みてなされたものであり、その第1の目的は、CCOの非線形性に基づく中心周波数設定のずれやループの制御利得の不安定要因を除去し、最適な制御ループパラメータを保持したまま広範囲動作可能なPLL回路を実現することにある。これは、入力される第1のクロック信号と位相が同期する第2のクロック信号を生成するための第1の帰還回路と、入力される前記第1のクロック信号とほぼ等しい周波数の第2のクロック信号を生成する第2の帰還回路とを有することにより達成することができる。
また、入力信号に基づいて出力信号を積分制御するための第1の制御信号を生成する第1の制御信号生成部と、入力信号に基づいて出力信号を比例制御するための第2の制御信号を生成する第2の制御信号生成部と、第1の制御信号と第2の制御信号に基づいてクロック信号を出力する発振器とを有することにより達成することができる。
つまり、位相差によって入力周波数と出力周波数の位相の同期がとれない場合であっても、まず入力周波数と出力周波数の周波数の差を比例制御によってなくすことにより、位相の同期がとれるようになり、広帯域で安定した動作を実現することができる。
また、本発明の第2の目的は、より高精度のループ制御を行うための変換器を提供することにある。これは、人力される信号に基づいて充放電を行うCMOSインバータと容量によって構成した充放電回路と、カレントミラーフィルタによって構成した変換回路は、入出力特性の直線性を非常に高くすることができるので、この変換回路を使って比例制御部を構成することで、高精度な制御を行うことができる。
また、本発明の第3の目的は、広範囲動作可能なPLL回路を用いて動作環境に応じて最適なクロック周波数で動作するマイコンを提供することにある。これは、クロック周波数に基づいてデータの処理を行う情報処理装置と、情報処理装置と接続され、内部状態を出力する回路と有する情報処理システムであって、情報処理装置は、周辺回路から出力される内部状態に基づいてクロック周波数を可変にすることで環境に応じた最適な動作を実行するシステムを実現することができる。
本発明の第4の目的は、スイッチのオン/オフ双方向ともにスイッチ時間を短縮可能な電流スイッチ回路を提供することにある。また、本発明の他の目的は、低電圧動作が可能な電流スイッチ回路を提供することにある。これは制御電極を順バイアスした電流スイッチと、前記電流スイッチの低電圧側電極に出力が接続された、相補対性出力の前記電流スイッチ駆動用電圧スイッチとを電流スイッチが備えることにより達成することができる。
ここで、電流スイッチとしては、たとえばMOSトランジスタやバイポーラ形トランジスタ、あるいはIGBTなどの半導体スイッチが適用可能である。この電流スイッチは、定電流回路を構成するようにしてもよい。
また、相補対性出力の電圧スイッチとしては、たとえばCMOSインバータや、バイポーラ相補エミッタホロワなどが適用可能である。
本発明は、前記の構成により、電圧スイッチの入力に「開」方向の制御信号が印加されると、該電圧スイッチの出力は、順バイアスされている電流スイッチの低電圧側電極電圧を、該電流スイッチを遮断する方向に変化させる。これにより、電流スイッチは、急速に遮断する。
一方、電圧スイッチの入力に「閉」方向の制御信号が印加されると、該電圧スイッチの出力は、電流スイッチの低電圧側電極電圧を導通させる方向に変化させる。これにより、電流スイッチは、急速に導通する。
ここで、本発明では、電流スイッチの駆動段として、相補対性出力特性の電圧スイッチを用いている。この相補対性出力特性の電圧スイッチは、高低両出力レベルとも低出力インピーダンスとなるので、スイッチのオン/オフ双方向ともにスイッチ時間を十分に短縮することができる。
また、電流スイッチの駆動段を、相補対性出力特性を有する電圧スイッチで構成しているので、駆動段の直列素子数を少なくすることができる。このため、低電圧で動作させることができる。
図面の簡単な説明
図1は本発明の広帯域PLL回路の基本構成を示した図である。
図2は本発明の広帯域PLL回路の構成を示した図である。
図3は本発明の広帯域PLL回路の比例制御部と発振器の入出力特性を示した図である。
図4は本発明の広帯域PLL回路の比例制御部の基本構成を示した図である。
図5は本発明の電流変換回路と発振回路の回路構成を示した図である。
図6は本発明のF/I変換器の回路構成を示した図である。
図7A,7Bはそれぞれ図6で示したF/I変換器の入出力特性を示した図である。
図8は本発明の他のF/I変換器の構成を示した図である。
図9は本発明の広帯域PLL回路の詳細な構成をブロックで示した図である。
図10は本発明の広帯域PLL回路の回路構成を示した図である。
図11は本発明の広帯域PLL回路の入出力特性を示した図である。
図12は本発明の広帯域PLL回路の他の構成を示した図である。
図13は本発明の広帯域PLL回路を適用したマイクロプロセッサの回路構成を示した図である。
図14は図13のバッテリ状態検出回路の回路構成を示した図である。
図15は2電源で動作するマイクロプロセッサにおけるPLL回路の第一の配置電源領域を示した図である。
図16は図15の具体的なマイクロプロセッサの回路構成を示した図。
図17は2電源動作マイクロプロセッサにおけるPLL回路の第二の配置電源領域を示した図である。
図18は図17の具体的なマイクロプロセッサの回路構成を示した図である。
図19は本発明の広帯域PLL回路をプロセッサシステムに適用した構成を示した図である。
図20は本発明で適用可能な他の発振器の一例を示した図である。
図21は本発明で適用可能な他の発振器の一例を示した図である。
図22は本発明で適用可能な他の発振器の一例を示した図である。
図23は本発明の電流スイッチ回路の概略構成図である。
図24は図23に示す電流スイッチ回路の入出力動作波形を示す図である。
図25は本発明の広帯域PLL回路へ電流スイッチを適用した場合の概略構成図である。
図26は本発明の電流スイッチ回路が適用された電流加形のD/A変換回路の概略構成図である。
図27は本発明の他の電流スイッチ回路の概略構成図である。
図28は図28に示す本発明の第二実施形態の変形例を示す図である。
図29は本発明の他の電流スイッチ回路の概略構成図である。
図30は本発明の他の電流スイッチ回路の概略構成図である。
発明を実施するための最良の形態
図1に本発明の広帯域PLL回路を実現するための基本構成を示す。これは、比例制御部3000、積分制御部2000、発振器100から構成され、発振器100からの出力を比例制御部3000を介して発振器100へフィードバックするループと、発振器100からの出力を積分制御部2000を介して発振器100へフィードバックするループとの2つのループを形成している。具体的には、発振器100は比例制御部3000によって入力信号Sinと発振器の出力信号Svから生成される制御信号S1と、積分制御部2000によって入力周波数Sinと発振器100の出力周波数Svから生成される制御信号S2との信号によって出力信号Svが制御される。
本発明の広帯域PLL回路において比例制御部3000は発振器100の出力周波数を制御するためのものであり、入力信号Sinと出力信号Svとの差から制御信号S1を生成する。また、積分制御部2000は、発振器100の出力信号の位相を制御するものであり、入力信号Sinと出力信号Svとの位相差から制御信号S2を生成する。
このように構成した広帯域PLL回路は、まず比例制御部3000により発振器100の出力信号Svが入力信号Sinの周波数が同期し、次に、積分制御部2000により出力信号Svが入力信号Sinの位相に同期する。
従って、入力信号と出力信号との周波数の差が大きい場合でも、安定した動作を行うことができる。
以下、本発明の広帯域PLL回路について具体的に説明する。
図2はより具体的な広帯域PLL回路の構成を示したものである。この広帯域PLL回路は、発振器100として電流制御型発振器(以下、CCOと称す。)を適用したものであり、図1に示した比例制御部3000を2つのF/I変換器300、400と電流加算回路200によって構成し、積分制御部2000を位相比較器700、チャージポンプ回路800により構成したものである。また、CCO100の出力周波数fvはディユーティー比を調整するためのフリップフロップ回路(F/F)150及び分周器600を介して比例制御部3000、積分制御部2000へ帰還されるように構成されている。
この広帯域PLL回路において、積分制御部2000によるループ動作について説明する。位相比較回路700で入力周波数fin及び帰還周波数fFBの位相を比較し、チャージポンプ回路800で位相差に応じた電流を発生し、電流加算器900を介した電流信号でCCO100を制御する。CCO100から出力される信号はF/F150及び分周器600により1/Nに分周されて再び位相比較回路700へ入力され、最終的に出力端子25の位相と入力信号の位相とが同期する。
また、比例制御部3000によるループ動作について説明する。入力端子10から入力された入力周波数finの入力信号は直線性の優れたF/I変換器400により設定電流Icに変換され、電流加算回路200で増幅されて制御電流IvとなってCCO100に入力される。CCO100は、制御電流Ivに応じて出力周波数fvの出力信号を出力する。この出力信号はF/F150と分周回路600により1/Nに分周されてF/I変換器300に入力され出力電流Ioを出力する。これにより、この制御系はIc≒Ioなる点で平衡し、その時に分周回路600の出力端子25の周波数は入力周波数finに等しくなる。
ここで入力側のF/I変換器400および帰還側のF/I変換器300の利得をそれぞれK1(MHz/μA),K2(MHz/μA)とすると各F/I変換器300,400の入出力間には次の関係式が成立する。
Ic=K1・fin
式(1)
Io=K2・(fv/N)
また電流加算回路200の制御利得が十分大きいとするとIc=Ioとなるから式(2)のようになる。
K1・fin=K2・(fv/N)
式(2)
fv=(K1/K2)・fin
式(2)より2つのF/I変換器300,400を同一定数の同一回路で作るとK1/K2=1が成立し、この場合fv=N・finとなる。つまり式(2)に示されているように入、出力周波数の関係はK1/K2の比によって決まるからK1、K2が同一特性であれば周波数/電流特性に非線形性があっても全体の特性は線形化されることになる。
式(2)で示されるように、この制御系は通常のPLLによる位相制御と異なり、周波数の比例制御であるから応答,周波数精度ともF/I変換器300,400によってのみ決まることになるので高速、高精度に制御することができる。
ここで、分周回路600、F/I変換器300、400の入出力特性は線形動作が保証されているから、CCO100単体の特性が非線形であっても、広帯域PLL回路への入力周波数finとCCO100の出力周波数fvとは周波数が高くなっても比例した関係になる。更に、入力周波数finと帰還周波数fFBとの周波数差が大きくても、比例制御部3000を含むループにより、高速に帰還周波数fFBを入力周波数finに設定できるのでPLLの機能を発揮することができる。
この他に図2に示した広帯域PLL回路は、
(1)入力周波数finに比例して正確にCCO100の出力周波数(中心周波数)fvを設定することができる。
(2)分周回路600を用いてより高い限界的な発振領域で発振させることができる。
(3)2つのF/I変換器300,400をペアで用いているため誤差やドリフト等があった場合でも特性は両者の比となり単体の場合よりも誤差は低減される。
(4)常にF/I変換器300,400の精度に近い範囲でCCO30の中心周波数がほぼ正確に設定されるため、PLL回路としての引込み時間が短縮される。といった利点を有する。
図3はCCO100単体の入力電流Iv−出力周波数fv特性と線形化制御入力電流Ic−出力周波数fv特性とを示したものである。
図3のAはCCO100単体での入出力特性を示したものであり、CCO100の利得fv/Ivは電流が大きくなるにつれて飽和により次第に直線性が低下し、1000MHz附近では低周波の1/10以下に直線性が低下している。
図3のBは、図4に示す回路の入出力特性を示したものである。
図4の回路は、図2に示した広帯域PLL回路のうち、CCO100に対する線形化制御部の構成を示したものである。この制御系はCCO100の出力周波数fvを入出力特性の直線性の良いF/I変換器300を介して帰還する構成としている。入力端子15を介して入力電流源500からの入力された設定電流Icは、電流加算回路200によって帰還されたF/I変換器の出力電流Ioと加算される。電流加算回路200により加算された電流は制御電流IvとしてCCO100に入力され、CCO100はこの制御電流Ivに応じた周波数fvの出力信号を出力する。ここで、電流加算回路200はIcを正極性、Ioを負極性として入力し、その差(Ic−Io)を制御信号Ivとしているので、この制御系はIc−Io=0となるような状態に制御される。
この制御系の入出力特性は図3のBのような特性となり、CCO100の直線出力範囲は見掛上拡大される。つまり、図4に示した回路の制御系によれば制御利得fv/Icは、ほぼ一定の値をとり、減少が数%以内といったように直線性が非常に優れたものとなる。このように入出力特性の直線性が高いF/I変換器300により信号を帰還する構成とすることにより、入力である設定電流Icと出力周波数fvとの関係はCCO100の特性には影響されず、線形化することができる。
このように広帯域PLL回路は、入出力特性が広範囲に亘って直線性が保たれるF/I変換器300を用いて、出力信号を帰還する構成としているために回路全体としての入出力特性は広範囲に亘って直線性が保たれる。
図5は図4に示した電流加算回路200とCCO100の詳細構成を示したものである。図5において、点線内に示した回路が電流加算回路200である。電流加算回路200はNMOSトランジスタ対Q8,Q9及びPMSOトランジスタQ10、及び小容量のキャパシタC4で構成される。電流加算回路200は2つの入力端子15,30と1つの出力端子35を有し次のように動作する。
入力端子15に設定電流Icを入力し、入力端子30にはF/I変換器300の出力電流Ioを入力するとIc,Ioの大小関係に応じてトランジスタQ9のドレン電位が変化する。具体的にはIc<IoならトランジスタQ9のドレイン電位が上昇し、Ic>IoならトランジスタQ9のドレイン電位が下降する。従って、Ic>Ioなら出力端子35の制御電流Ivは増加し、Ic<Ioなら出力端子35の制御電流Ivは減少する。この電流加算回路200の電流利得はトランジスタQ9,Q10のコンダクタンスをgm9,gm10とし、トランジスタQ9のインピーダンスをγ9とすると、利得∝gm9・gm10・γ9となり、極めて高い利得を実現することができる。
図5において、CCO100はトランジスタ対Q21,Q31,Q22〜Q2n,Q32〜Q3nの奇数段のCMOSインバータのリングカウンタで構成している。また、リングカウンタの各段のVcc側及びGND側にはトランジスタQ11〜Q1n,Q41−Q4nからなる定電流回路が挿入されており、これらの定電流回路はカレントミラー回路を構成するトランジスタQ7,Q5を介して電流加算回路200の出力端子35と接続する。
このように電流加算回路200の電流利得が非常に高いのでCCO100は制御電流Ivの変化に対して極めて高い感度でCCO100の出力周波数fvを変化させることができる。
次にF/I変換器300の詳細な構成について説明する。
図6にF/I変換器300の詳細な回路構成を示す。図6に示すF/I変換器300は、CMOSのプッシュプルインバータInv1とその出力側のキャパシタCoで充放電回路を構成しており、その充電電流はトランジスタQ27〜Q34に至る多段のカレントミラー回路のフィルタを介して出力端子30より出力される構成としている。
インバータInv1の電源側電圧は、常に一定となるように、トランジスタ差動対Q21,Q22及びトランジスタQ23,Q24,Q25,Q26等で構成される差動増幅器Ampで負帰還制御している。なおキャパシタC1はV点の急峻な電圧変化を抑制するための平滑キャパシタである。このようにインバータInv1の電源側電圧はカレントミラー回路を構成するトランジスタQ27,Q28のゲートを介して負帰還制御されるので、Vccを抵抗R1,R2で分圧した電圧の変動をなくし一定電圧とすることができる。
このように構成されたF/I変換器300の動作について説明する。
入力端子25からfなる周波数のパルス電圧が入力されると、インバータInv1は入力がhighレベルの時にインバータ出力はlowとなりキャパシタCoは0(V)となる。入力がlowレベルの時にインバータInv1の出力はhighとなりキャパシタCoはV(V)に充電される。以下、周波数fでインバータがlow/highをくり返すと、キャパシタCoは0−V間の充放電を繰り返す。従って、V点よりインバータに供給される電流IはI=Co・V・fとなって周波数fに比例したパルス電流となる。このようにして得られるパルス電流は波高値が極めて高く、帰還信号として適さない。そこで、このパルス電流を平滑化し、ほぼ完全な直流電流とするためにトランジスタQ27〜Q34からなる多段のカレントミラー回路の一次側(Q27,Q29,Q33)と二次側(Q28,Q30,Q34)の間の直線性が広い動作電流密度に亘って保たれるように、一次側と二次側の対称性を良くし、かつ折り返しノードから見たインピーダンスを高くし、それぞれの高インピーダンスのノード(B点,C点)に容量C2,C3の如く平滑キャパシタを挿入する。このように構成されたカレントミラー回路のトランジスタQ27に流れたパルス電流はQ28,Q29を流れてC2で平滑化され、Q30,Q33を流れてC3でさらに平滑化され、最終的にQ34の出力端子30からほぼ完全な直流となって出力される。
この構成によれば、広範囲に亘って入力に比例した出力を得ることができる。
図7A,図7Bに上述したF/I変換器300の入出力特性を示す。図7A,図7Bは電源電圧Vcc=2.5V,V点の電圧=1.5Vの場合における入出力特性で、入力周波数f及びキャパシタCoに比例した出力電流Ioが得られることがわかる。入力周波数fに対する直線性も極めて優れ、10〜100MHzの範囲で0.5%以内の直線性が得られる。また、図6のF/I変換器300のフィルタはリップル,応答の点でも優れ、10MHz入力時でもリップルが0.05%,95.5%の整定が5μs以内となる。
また、より制御精度を向上させるためには、2つのF/I変換器300,400の特性を同一にすればよく、例えば図6のF/I変換器で示したように、基準分圧抵抗R1,R2を共通にしたり、基準キャパシタCoを多数個に分割して配列し、配列した基準キャパシタを交互に2つのF/I変換器300,400のキャパシタに割り当てるようにすることで、キャパシタの配置による依存性を少なくすることができる。
また、二つのF/I変換器300,400の構成をより簡単にすることは、低電圧化や動作のバラツキの点でも有効であるため、より簡単化したF/I変換器を図8に示す。
図8のF/I変換器は、図6で用いた差動増幅器Ampを用いないF/I変換器である。このF/I変換器においては,充放電インバータInv1の負荷側のキャパシタCoの他端は、充放電インバータInv1の電源端子側と一緒に接続した後、トランジスタQ27,Q28の対からなる第1のカレントミラー回路の入力側へ接続される。更にキャパシタC1は第1のカレントミラー回路の入力側トランジスタに並列接続される。更に第1のカレントミラー出力は、トランジスタQ29,Q30に対する第2のカレントミラー回路へ接続され、第2のカレントミラー回路はトランジスタQ33,Q34の対からなる第3のカレントミラー回路へ接続されて出力端子30へ導かれる。各カレントミラーの1次側と2次側との間には電流のリップル分を低減するための各CRフィルタ、R8とC2,R9とC3,R10とC4が用いられる。この接続回路においては、第1のカレントミラー回路の入力トランジスタに流れる信号電流の変化が比較的少なくでき、従ってインバータInv1の電源側端子電圧を増幅器で定電圧化しない場合でも比較的良好な直線性(10〜100MHzで2%弱)が得られる。
このように構成されたF/I変換器は、入力端子25にオン/オフの交番電圧が入力されると、インバータInv1を介して、キャパシタCoはVcc−Vd(Vd:Q27のダイオード順電圧)に充電されトランジスタQ27にはパルス状の電流が流れる。そしてトランジスタQ28にはリップルが低減された二次電流が流れる。更に第2,第3のカレントミラー回路によって平滑され、出力端子30から入力周波数に比例した直流出力が得られる。図8に示した回路では差動増幅器を用いないためより低い電源電圧で動作させることができる。
以上のF/I変換器は、キャパシタCoの充放電インバータInv1が電源側にあるので第1のカレントミラー回路をPMOS回路にて折り返しているが、充放電インバータInv1を接地側にした場合には、第1のカレントミラー回路をPMOS回路に変更して順次折り返しても成り立つ。
また、図8のカレントミラーを用いたフィルタは、先の図5と同様三段構成で示したが、CRの時定数を大きくして一段当りのリップル減衰量を大きくすれば、一段でもよい。
以上説明した各部の構成に基づいて、図2に示した広帯域PLL回路をより具体的に示した回路を図9に示す。
入力端子10に入力された入力周波数finの入力信号は、位相比較器700に入力され、VCOブロックから帰還される周波数fFBの信号との位相を比較し、アップパルス(TU),ダウンパルス(TD)を出力する。このアップパルス(TU),ダウンパルス(TD)は、チャージポンプ回路800に入力され、これにより位相差に応じた信号を出力し、フィルタキャパシタCFにより電圧VFに変換された後、VCOブロックに入力される。
チャージポンプ回路800から出力された電圧VFはV/I変換器900で電流に変換され入力制御電流ΔI1として電流加算回路200に入力される。尚、数回路910からV/I変換器900へF/I変換器400の出力が入力されているが、これはV/I変換900を調整するためのものである。
この電流加算回路200には、更にF/I変換器400を介して入力周波数finに相当する設定電流Icと、F/I変換器300を介してフリップフロップ(FF)150の出力周波数foに相当する出力電流Ioとが入力される。電流加算回路200では、これら入力される電流を加算し、CCO100の制御電流Iv´を出力する。
一方、位相比較器700から出力されるアップパルス(TU)、ダウンパルス(TD)は、そのままVCOブロックの入力となり、T/I変換器950により安定化のためのリード信号電流ΔI2に変換される。尚、T/I変換回路950は、変換のための調整信号として、制御電流Iv´を係数回路b2を介して入力されるようにしている。
最終的に、電流加算回路200によって加算された制御電流Iv´とリード信号電流ΔI2とが電流加算回路110で加算されて、CCO100の制御電流IvとしてCCO100に入力される。
このように構成した広帯域PLL回路は、PLLの位相引き込み動作に先だって、2つのF/I変換器300及び400の電流突き合わせによって、CCO100の出力周波数fvがF/I変換器の動作速度及び精度により高速かつ正確に設定される。
その後、入力端子10の入力周波数finと出力端子21の出力周波数foとの間に存在する周波数差や位相差が、分周回路600,位相比較器700,チャージポンプ回路800,フィルタCF,V/I変換器900,電流加算回路200,CCO100の一巡ループで構成する負帰還サンプリング制御系によって精密に積分制御され、入,出力間の周波数差,位相差はほぼ0になる。さらに、位相差がほぼ0に合った定常状態で位相比較器700の出力が発する極めて狭いアップ(TU),ダウン(TD)パルスは積分制御の他に、別途リード(比例)制御としてT/I変換器950を介してCCO100の入力に加えられ、系の安定化のダンピング動作となる。なお、CCO100に対する制御利得の直線化のため、V/I変換器900の基準は設定電流Ic側,T/I変換器950の基準はIv´側からとっている。これは、PLL回路の制御に望ましい次の二点を実現していることを意味する。第一はCCO100の出力周波数の大小に比例して自動的にCCOの制御する範囲が決められることであり、第2はCCO100に飽和等の非線形性があっても、それはCCO100に入力される制御電流Ivに反映されるので、高速な信号の制御電流も線形補正される。
図9の各ブロックの詳細回路を図10に示す。ただし図9の位相比較器700とチャージポンプ部800は、ここでは省略している。図10における入,出力側のF/I変換器400,300の構成及び特性は、先に図6,図7A,図7Bに説明したものと同じである。CCO100のリングカウンタAmp1〜Ampnは、より高周波動作が可能な差動アンプで構成している。リングカウンタAmpの差動出力は出力バッファ120を介して発振周波数fvの信号を出力する。なお、出力バッファ120はQ51〜Q55からなる差動シングルエンド変換段,インバータアンプInv3,Inv4で構成している。V/I変換器900はトランジスタQ41〜Q44及びバイアスインバータInv2からなる差動増幅段で構成しており、その出力はトランジスタQ8のドレン側で設定電流Icに加算している。また、T/I変換器950はトランジスタQ71〜Q76なる回路で構成しており、その基準バイアスは電流加算回路200のトランジスタQ11から与えられている。そしてT/I変換器950の入力は端子51,52より与えられ、出力は電流加算回路200のトランジスタQ13に加えられている。電流加算回路200の詳細構成,動作については図5と同様であるが、トランジスタQ12及びQ13の接続点にT/I変換回路950の出力が接続されることで電流加算器110を表している。
V/I変換部900の機能は広帯域PLL回路の位相誤差の積分量に応じた制御電流を発生して発振器CCOに加えることである。その具体的な動作について述べると、チャージポンプ800の出力側のフィルタキャパシタCFの端子電圧VF(位相差の積分電圧)はQ41〜Q45の差動アンプで電流に変換され、トランジスタ71,72のカレントミラーを介してCCO100の制御電流Ivに加えられる。
広帯域PLL回路の位相制御において系の安定化に必要なリード信号発生はT/I変換部950によって発生される。具体的にはトランジスタQ72,Q75の定電流回路とスイッチトランジスタQ73,Q76で構成されている。端子51,52に位相比較器700からのアップ(TU),ダウン(TD)パルス信号によってQ73,Q76はオンし、その期間のパルス電流は上述した差動のV/I変換器900の出力電流に加算され、CCO100の制御電流となる。
図11に広帯域PLL回路の線形化帰還制御の制御範囲設定特性例を示す。入力及び帰還側のF/I変換器300,400の突き合わせ帰還制御によって、図11に示すように、CCO100に非線形性がある場合にも入力周波数のfinの高(fin(H)),低(fin(L))共に直線的に発振周波数fvの中心を設定することができる。さらに、制御入力の±ΔI発生の基準をCCO100の制御電流Ivを基にしているので、発振周波数の制御範囲±Δf(L),±Δf(H)はそれぞれの周波数fv(L),fv(H)に比例した範囲で正規化される。このようにCCO100の可変周波数範囲Δfを中心周波数の設定値に比例して設定できることは、広帯域PLL回路においてリークノイズ等の影響を受け易いループフィルタなどのダイナミック回路が分担する可変信号範囲を必要最小限に設計でき、PLL回路による制御のS/N比向上の点で望ましい。
尚、これまでは広帯域PLL回路について電流制御型発振器CCOとF/I変換器により説明してきたが、これは電圧制御型発振器VCOと周波数−電圧変換器(F/V)によっても同様に構成することができる。
図12は、電圧制御型発振器VCOとF/V変換器によって構成した広帯域PLL回路を示したものである。比例制御部3000に適用するF/V変換器310、410はいずれもF/I変換器300、400の出力に抵抗を接続した構成としている。これは、F/V変換器310、410の入出力特性の直線性を補償するためである。
このように、電圧制御発振器VCOでも広帯域PLL回路を実現することができるが、低電圧動作を実現するためには、電流制御型発振器CCOとF/I変換器により構成した広帯域PLL回路の方が有効である。
以上説明したように非線形特性を有する発振器によって広帯域PLL回路を実現する本発明の技術は、PLL回路として動作帯域を極限まて高めうるので応用範囲が広がる。とりわけ、先端的なマイクロプロセッサでは素子の微細化,動作の低電圧化,高周波化が年々同時進行し、発振器の非線形性は著しく大きくなる。従って、このようなマイクロプロセッサに内臓されたクロック発生用のPLL回路として本発明の広帯域PLL回路を適用することは特に有効である。
図13はクロック発生回路として広帯域PLL回路を内蔵したマイクロプロセッサの構成を示したものである。このマイクロプロセッサは、クロックを出力するための発振器1010と、発振器1010の発振周波数を制御する発振器制御部(CPG)1030、発振器1010で発振されたクロック信号に基づいてデータの処理を行う論理部1220と、論理部1220と発振器制御部1030との間に接続された内部バス1230から構成されている。発振器1010は、広帯域PLL回路1011、1021、選択器1013、1014、1017、1023、1024、分周器1012、1022、1027、バッファ1026、水晶発振器1025から構成されている。端子XTAL,EXTAL間に接続される水晶発振器1025、または端子EXTALに外付けされるパルスジェネレータのいずれかの基準クロックを選択器1017で選択し、選択された基準クロックは分周器1027で分周した後に広帯域PLL回路1021へ入力される。広帯域PLL回路1021からの出力は、選択器1023、1013へ入力されると共に、バッファ1026を介して出力端子CKIO及びPLL回路1011へ入力される。広帯域PLL回路1011からの出力は選択器1013、1023へ入力される。このように選択器1013、1023は2つの広帯域PLL回路1011、1021の出力を受けていずれか一方を選択する。選択器1013、1023で選択された信号は、それぞれ分周器1012、1022へ入力される。分周器1012、1022は入力された信号を3つの異なった周波数の信号に分周するものである。分周器1012によって分周された信号は選択器1014によって、いずれか1つが選択され内部クロックIφとなる。分周器1022によって、分周された信号は選択器1024によっていずれか1つが選択され周辺クロックPφとなる。また、それぞれの分周器1012、1022からの出力はそれぞれPLL回路1011、1021へフィードバックされる。
CPG制御部1030は、端子MD0〜2の組合せによる外部からのモード制御情報とマイクロプロセッサからソフト的に設定された周波数制御レジスタ(FRQCR)1032の情報によりクロック周波数制御回路1031で選択器1013、1014、1017、1023、1024を制御すると共に、PLL回路1011,1021の周波数逓倍率、内部クロックの分周比、周辺クロックの分周比を制御する。またPLLスタンバイ、PLLエネーブル、外部クロックの出力エネーブルなどの制御を行う。
更にCPG制御部は、バッテリ状態検出回路1050を備えている。このバッテリ状態検出回路1050は、バッテリの状態を検出し、このバッテリの状態に応じてクロック周波数を制御するための値をFRQCR1032に設定する。この設定に基づいて、発振器1010の分周器1027を制御し、クロックの周波数を制御する。
図14はバッテリ状態検出回路1050の構成を示したものである。バッテリ状態検出回路1050は、定電流源1051,ダイオード1052,高いしきい値VTHを有するインバータ1053,低いしきい値VTLを有するインバータ1054,デコーダ1055で構成される。二つのインバータ1053,1054の入力には定電流源1051でバイアスされたダイオード1052の順方向降下電圧が基準電圧VREFとして入力され、基準電圧VREFとバッテリBATの電圧状態の比較により三つの状態が取りうる。すなわち、VTH≧VREF、VTH<VREF≧VTL、VTL<VREFの状態である。この状態は二値化信号として取り出され、FRQCRレジスタ1032に設定することにより、クロック周波数の選択が可能になる。このようにして、広範囲動作のPLLを適用して動作クロック周波数をオンラインで最低な値に選ぶことかできるようになる。なお、このバッテリ状態検出回路1050はマイクロプロセッサの外部にあってもよく、この場合はバッテリ状態検出回路1050の出力を端子MD0〜2を介して入力する。
これにより、例えばバッテリの残量が少なくなった場合に、マイクロプロセッサのクロック周波数低くすることで、バッテリの使用時間を延ばすことができる。
ここでは、マイクロプロセッサの周辺回路としてバッテリの状態を検出する構成について説明したが、CPG制御部にマイクロプロセッサに接続される周辺回路の動作状態又は内部状態を検出する検出回路を備えることにより、周辺回路の動作状態又は内部状態に応じてクロック周波数を可変にすることで、目的に応じたマイクロプロセッサの運用を行うことができる。
次に、PLL部とプロセッサ中核部が異なる電源電圧で動作するプロセッサにPLL回路を適用した場合について説明する。例えば、プロセッサ内で3.3Vと1.8Vのそれぞれ異なった電源電圧で動作する領域がある場合、クロック発生回路内のPLL回路を動作させる領域によって電源電圧レベルの変換を行うためのインタフェース回路が必要になる。
図15は、クロック発生用PLL回路を外部とのインタフェース回路に用いる電源と同じ3.3V電源領域に配置した場合を示したものである。具体的には図16に示すように3.3Vと1.8Vの動作信号のレベル変換インタフェースを点線で示した部分にレベル変換インバータ1061〜1068を配置する。このレベル変換インバータ1061〜1068はロジックスレショールドの値を使用するトランジスタの寸法を変えることにより実現することができる。このように、PLL回路を3.3V領域で動作させれば、既存の実績のある3.3V動作のPLL回路を使うことができる。
次に、PLL回路を図17のように論理部と同一コアの1.8V電源領域に配置した場合について説明する。図18は、この場合の構成を示したものであり点線部分にレベル変換インターフェース1066〜1068、1071〜1074を配置する。この場合はPLLが低い1.8Vで動作するため低消費電力であること、論理部コアと同一電圧/プロセスなので動作マージン確保が容易なこと、コア部と一体化できるのでIP化(ASIC化)し易い。
なお、これまではプロセッサ内で異なった電源領域を有する場合に既存のPLL回路を用いた場合について説明した。しかしながら既存のPLL回路は既に説明したように使用できる範囲が狭く、それぞれの電源に応じてPLL回路を作らなければならなかった。これに対して、本発明の広帯域PLL回路は既に説明したように広帯域で動作可能であり、このように異なった電源領域を有するプロセッサに対しても広帯域PLL回路の構成を変えることなく適用することができる。
次に、図13で示したマイクロプロセッサを用いて構成したマイコンシステムを図19に示す。このマイコンシステムは、マイクロプロセッサ1200の外部に基準クロックを発振する発振器1000と,この基準クロックを各部へ供給(分配)するためのクロック分配系1100を有し,この分配系1100により分配されるクロックを図13に示すCKIO端子から受けて処理を行うマイクロプロセッサ1200,クロック分配系によって分配されたクロックを入力とし、マイクロプロセッサからの結果をバス1500へ出力したり、また、バス1500からデータを入力しマイクロプロセッサ1200へ出力するインタフェース回路1400、クロック分配系からのクロックを受けて、外部機器とのデータのやりとりを行う入出力機器1601〜160nから構成されている。これらマイクロプロセッサ1200,インタフェース回路1400,入出力機器1601〜160nは、それぞれ内部に広帯域PLL回路1210,1410,1611〜161nを有し、クロック分配系から分配されたクロックを入力としている。これにより、マイクロプロセッサ1200では、クロック分配系から受けたクロックにマイクロプロセッサ内部動作のクロックを広帯域PLL回路1210により同期させ、それに同期した信号に基づいてメモリ1300へのアクセスを行い、論理部1220で論理演算を行う。同様にして、インターフェイス回路1400,入出力機器1601〜160nはクロック分配系から受けたクロックに同期してデータの入出力を行う。尚、本マイコンシステムではマイクロプロセッサを1つしか示さなかったが、これは複数あってもよい。この場合、マイクロプロセッサの広帯域PLL回路1210へのクロック入力は、図13の外部クロック入出力端子CKIOを入力モードに選択することにより実現される。
このようなシステムに広帯域PLL回路を用いることにより、装置内部のクロックスキューを小さくするとともに、マイクロプロセッサ,インターフェース回路,入出力機器間でクロックの位相を合致させることができるので、クロック同期によるデータ転送が短時間かつ容易に行える。
ここに示したマイクロプロセッサ1200,インターフェイス回路1400,入出力機器1601〜160nはそれぞれ1つの半導体基板上に構成されるものである。また、メモリ1300を含めてこれら全てを1チップ上に構成する場合は、1つの広帯域PLL回路でマイクロプロセッサ1200,インターフェイス回路1400,入出力機器1601〜160nにクロックを分配するように構成してもよい。
以上説明したように、入出力特性の直線性が高いF/I変換器あるいはF/V変換器を用いて制御系を構成することにより発振器の特性に依存しないで線形制御を行うことを可能としており、発振器の特性が不明であっても広帯域PLL回路を実現することができる。
本発明の広帯域PLLを実現するためには、発振器の非線形性が大きくても、その特性が単調な増加或いは減少する特性であればよい。従って、広帯域な発振特性を有するが制御入力に対する出力の非線形性が大きすぎたり感度が高すぎて従来は可変発振器としての利用が困難であった各種の発振器を使って広帯域PLL回路を実現することができる。
以下に、本発明に利用することができる発振器について説明する。
図21に基板電圧制御のリングカウンタによる可変発振回路を示す。図21においても既に示した図6と同一若しくは等価なものには同一符号を付してある。本発振器は、電流加算回路200,リングカウンタ240,電流加算回路200とリングカウンタ240とを接続するための制御インターフェイス回路230により構成されている。インターフェイス回路230は電圧増幅段を構成するトランジスタQ71とカレントミラー対のPMOSトランジスタQ72〜Q74,NMOSトランジスタQ75,Q76、及び抵抗R6,R7で構成している。リングカウンタ240を構成するインバータ段のPMOSトランジスタQ21〜Q2nの基板電極は、インターフェイス回路230の抵抗R7へ接続され、同様にNMOSトランジスタQ31〜Q3nの各基板電極もインターフェイス回路230の抵抗R6へ接続されている。
このような構成における本可変発振回路の動作は次のようになる。
電流加算回路200において、設定電流IcとF/I変換器300からの出力電流Ioは差をとられ、Ic>Ioなら端子30の電圧は低く、トランジスタQ71はカットオフないし、極めて低電流となり、インターフェイス回路230のカレントミラー回路にはほとんど電流が流れない。従ってインターフェイス回路230の抵抗R6,R7の電圧降下は、ほぼ0となり、リングカウンタ240の各トランジスタは基板バイアスがなく相対的に高い周波数で発振する。次に、Ic≦Ioなら電流加算回路200の端子30の電圧は上昇し、インターフェイス回路230のトランジスタQ71に電流が流れ、カレントミラー回路の各トランジスタQ72〜Q74、Q75,Q76は順バイアスされて電流が流れる結果、抵抗R6,R7は電圧降下、すなわち基板電圧が生じてリングカウンタ240の回路電流が減少し、発振周波数は低下する。従って、電流加算回路200とトランジスタQ71からなる電流加算の利得が十分高く、リングカウンタ240の出力がF/I変換器(図示せず)を介して電流加算回路200の端子30に負帰還されている状態では、Ic=Ioとなって非線形な発振特性は線形化される。図22は、別の発振器を示したもので、リングカウンタ240の周波数可変手段として、電源電圧を可変する回路を有している。この回路は、電流加算回路200の電流Ic,Ioの大小に応じてトランジスタQ71の抵抗R5の端子電圧が変化し、複数トランジスタQ771〜Q77nからなるソースホロワの出力電圧を変えてリングカウンタ240の発振周波数を変化させる。電源電圧を変化させたリングカウンタ240の出力は電流電圧比例して各インバータ段のしきい値も変化するから、外部に安定な出力振幅を取り出すためには、何らかのレベルシフトが必要になる。図15の回路においては、出力段インバータInv5を結合容量CcとダイオードD11,D12からなる非線形抵抗のバイアスを用いた交流増幅回路で実現している。
図20に、更に別の発振器の回路を示す。図20においては、リングカウンタを構成するインバータ段は、増幅器としてのトランジスタQ31をダイオードQ31´の並列回路で構成し、インバータ段には定電流トランジスタQ11を介して定電流Ivが給電される。次段以降も同様の構成であり奇数段でリングカウンタを構成している。このインバータ段の動作は、トランジスタQ31がオフ状態では、Q11の定電流はダイオードQ31´に流れ、出力電圧はダイオードでクランプされている。次いでQ31がオンになると電流はダイオードQ31´からトランジスタQ31に切り替わり、出力電圧は接地電圧となり、オン/オフに応じて1ダイオード分の振幅が得られる。
この回路の出力振幅はダイオードによってリミットされるため、振幅は制御電流Ivに正比例せず、Ivの平方根(√Iv)に比例する。従って出力周波数の平方根(√)の特性となり、非線形性が大きいので実用範囲は制約されていたが、本発明の線形化CCO技術によって実用化帯域が広帯域化できるCCOの好適例となる。図15のCCOとしての利点として、(1)直列トランジスタ数が少ないので低電圧動作が容易であり、(2)出力電圧を接地側でダイオードクランプしているので電源電圧ノイズ及び影響を低減できる。等があげられる。
以上のように、本発明では発振器の非線形性が大きくても、また、発振出力の振幅が変化するような場合でも広帯域PLL回路を実現することができ次のような利点がある。
(1)CCOの非線形性を線形化できるため使用できる周波数範囲が2〜3倍広がる。
(2)負帰還制御による線形化技術なので非線形性の細部が不明でも広く適用できる(応用範囲が広く設計容易)。
(3)LSIの微細化,低電圧化,高周波化に伴なう非線形補正ができるのでそれらの進展に対応し易い。
(4)入出力周波数に正確に対応した系のパラメータ管理ができるので広範囲動作(例えば周波数範囲10倍)のPLLが実現でき、少ないPLLの種類で応用範囲が広がるため経済的である。
(5)PLLの中心周波数設定が正確にできるため、引き込み時間が短縮できる。
(6)正確な中心周波数が設定できるので、可変制御範囲を必要最小範囲にでき、制御系のノイズ,ジッタ等を少なくできる。
(7)V/I変換を差動で動かしているので、特性変動やプロセスばらつきの影響を低減でき高精度化する。
以上説明したように、本発明によれば、発振器の特性に関わらず負帰還制御により線形制御を可能とし、広範囲に動作可能なPLL回路を実現することができる。
また、このPLL回路を使うことにより消費電力を大幅に低減するシステムを構成することができる。
次に、既に説明した広帯域PLL回路に適用できる電流スイッチについて説明する。尚、この電流スイッチは他にも一般のPLL回路、A/D変換回路、あるいはD/A変換回路にも適用することかできる。
図23は、本発明の第一実施形態である電流スイッチ回路の概略構成図である。
ここで、Q110は電流スイッチとして機能するMOSトランジスタ、Q120はバイアス電流Isを流すMOSダイオード、Inv13はMOSトランジスタQ110駆動用の電圧スイッチとして機能するCMOSインバータ、そして、14は負荷である。
MOSトランジスタQ110のゲートは、バイアス電流Isを流すMOSダイオードQ120と接続されている。これにより、MOSトランジスタQ110のゲートに順バイアス電圧が印加される。また、MOSトランジスタQ110のドレインは、負荷14に接続されている。なお、MOSトランジスタQ110およびMOSダイオードQ120は、MOSトランジスタQ110の導通時にバイアス電流Isと等しい電流を流すカレントミラー回路を構成している。
CMOSインバータInv13は、相補対性出力回路であり、高低両出力レベルとも低出力インピーダンスとなる。このCMOSインバータInv13の出力は、MOSトランジスタQ110のソース(低電圧側電極)に接続されている。また、このCMOSインバータInv13の電源側電極は、それぞれ接地GND、電源Vccに接続されている。
ここでは、負荷14を、シンク電流Iosおよびソース電流Io’sの双方に対応できる一般性のある回路で示すため、カレントミラー回路で構成している。ただし、負荷14はカレントミラー回路に限定されるものではない。
上記構成の電流スイッチ回路では、入力16に入力された制御信号の電圧値Viにより変化するCMOSインバータInv13の出力レベルにしたがい、MOSトランジスタQ110が開閉する。
すなわち、制御信号の電圧値Viが0の場合、CMOSインバータInv13の出力はVccレベルになる。この場合、MOSトランジスタQ110のソース−ゲート間は、逆バイアス状態になるため、MOSトランジスタQ110は、遮断状態になる。
一方、制御信号の電圧値ViがVccレベルに変化すると、CMOSインバータInv13の出力は0レベルになる。この場合、MOSトランジスタQ110は、順バイアス状態になる。このため、MOSトランジスタQ110は導通状態になり、回路電流Io(Isと略等しい)が流れる。
これにより、Vccレベルの制御信号の印加時間に対応した時間だけ、負荷14に電流を流す。
図24は、図23に示す電流スイッチ回路を、Vcc=2.5VのCMOSLSIで構成した場合に、当該回路の入出力動作波形がどのようになるかシミュレートした結果を示す図である。なお、動作条件は、バイアス電流Is=10μA、制御信号のパルス幅ti=lns、該パルス幅の立ち上り/立ち下り時間=100psである。
本実施形態の電流スイッチ回路では、CMOSインバータInv13の出力インピーダンスが、高低両出力レベルともに低インピーダンスとなる。このため、MOSトランジスタQ110を流れる回路電流Ioのスイッチング過渡期間は、立ち上りおよび立ち下りともに、CMOSインバータInv13の出力電圧が、MOSトランジスタQ110のバイアス電圧幅(0V〜VD(=MOSダイオードQ12の両端間電圧))を横切って変化する期間に略限定される。このため、非常に短い整定時間を実現することができる。
なお、図24において、回路電流Ioのスイッチング過渡期間におけるノイズ分は、CMOSインバータInv13を構成するMOSトランジスタのゲート−ドレイン間の寄生容量への入力波形の微分ノイズである。立ち上りおよび立ち下りの電流ノイズは、1回のスイッチ・オンでMOSトランジスタQ110を流れる電流の理想的な値Is・ti積に対して誤差分となるが、Is=10μA、ti=lnsという小さな動作条件においても、その誤差分は1〜2%程度にすぎない。
本実施形態では、駆動段として、出力レベルが高、中、低レベルとも低出力インピータンスである相補対性出力のCMOSインバータInv13を用いている。さらに、CMOSインバータInv13の出力を電流スイッチであるMOSトランジスタQ110のソース(低電圧側電極)に接続して、MOSトランジスタQ110を駆動することで、CMOSインバータInv13の出力をMOSトランジスタQ110のゲート(高電圧側電極)に接続して、MOSトランジスタQ110を駆動する場合に比べて、MOSトランジスタQ110の被制御端子に生ずる寄生容量が小さくなるようにしている。
このようにすることで、電流スイッチ駆動の整定時間は、一般にスイッチングトランジスタの寄生容量による過渡時間に依存するので、駆動段の出力インピーダンスを立ち上りおよび立ち下りともに小さくすることができ、これにより、MOSトランジスタQ110の整定時間を短縮することができ、したがって、電流スイッチを高速に動作させることができる。たとえば、MOSLSIではGHz動作、パワー回路ではMHz動作が可能となる。
また、本実施形態では、電流スイッチをソース駆動しているので、電流スイッチをゲート駆動した場合に比べ、出力側へのミラー効果や駆動のトランジェントノイズを小さくすることができる。このため、スイッチング制御の精度を高めることができる。
さらに、本実施形態では、駆動段に相補対性出力回路を用いているので、駆動段の電源に対する直列素子数を少なくすることができる。このため、低電圧動作が可能となり、駆動電力を低くすることができる。たとえば、MOSLSIでは、1V程度の電源電圧で動作が可能となる。
その他、本実施形態は、回路が簡単、動作が確実であるなどの多くの利点を有する。
次に、本発明の広帯域PLL回路のチャージポンプ回路800、T/I変換器950に電流スイッチを適用した構成を図25に示す。尚、図25に示した構成は図9に示したV/I変換器900の出力を電流加算器100へ入力するように構成したものである。また、図9に示した係数回路b2 960を介してT/I変換回路へ入力される調整信号は省略している。
位相比較回路700の入力端子211,212各々に入力された信号の位相差に対応して、出力端子213に図25のA部に示すようなUPの位相差パルス信号が出力されると、このパルス信号により、チャージポンプ回路800のCMOSインバータInv222の出力がMOSトランジスタQ221のソースに印加される。これにより、MOSトランジスタQ221が、このバルス信号のパルス幅(位相差パルス幅)の期間だけ導通し、キャパシタCF220を充電する。キャパシタCF220の電圧増加分は、V/I変換回路23および電流加算回路25を介して、CCO100に入力される。これを受けて、CCO100は、発振周波数fvを増加させる。
また、出力端子213から出力されたUPの位相差パルス信号により、T/I変換回路950のCMOSインバータInv242の出力がMOSトランジスタ241のソースに印加される。これにより、MOSトランジスタQ241が、位相差パルス幅の期間だけ導通し、電流加算回路110のリード制御入力に、電流を加える方向の系の安定化リード制御信号を印加する。
一方、位相比較回路700の入力端子211、212各々に入力された信号の位相差に対応して、出力端子214に図25のB部に示すようなDOWNの位相差パルス信号が出力されると、このパルス信号により、チャージポンプ回路800のCMOSインバータInv224の出力がMOSトランジスタQ223のソースに印加される。これにより、MOSトランジスタQ223が、位相差パルス幅の期間だけ導通し、キャパシタCF220を放電する。キャパシタCF220の電圧減少分は、V/I変換回路900および電流加算回路100を介して、CCO100に入力される。これを受けて、CCO100は、発振周波数fvを減少させる。
また、出力端子214から出力されたDOWNの位相差パルス信号により、T/I変換回路950のCMOSインバータInv244の出力がMOSトランジスタ243のソースに印加される。これにより、MOSトランジスタQ243が、位相差パルス幅の期間だけ導通し、電流加算回路110のリード制御入力に電流を引き抜く方向の系の安定化リード制御信号を印加する。
図25に示す、本実施形態の電流スイッチ回路を適用した広帯域PLL回路では、電流スイッチの動作が高速であり、かつ電流パルス出力の充放電の対称性が良いため、何らの補正もなしに狭パルス(たとえば100ps以下)動作が可能となる。したがって、PLLとして数l00MHz〜数GHzの動作も可能になる。また、各電流スイッチの構成が簡単で且つ低電圧(たとえば2V以下)動作が可能であるため、一般のPLL回路に適用しても近年の高速マイクロプロセッサのクロック発生器に必要な低電圧広帯域PLLを実現することができる。
なお、当然のことながら、図25に示す広帯域PLL回路を構成するMOSトランジスタ、MOSダイオード、およびCMOSインバータは、1つのLSIに作り込むことが可能である。
次に、本発明の第一実施形態である電流スイッチ回路をD/A変換回路に適用した場合について説明する。
図26は、本発明の第一実施形態である電流スイッチ回路が適用された電流加形のD/A変換回路の概略構成図である。
図26に示すD/A変換回路は、入力となるディジタル信号のビットMSB〜LSB各々に対応するように、2進で重み付けがなされた複数の電流スイッチ回路(MOSトランジスタQx、CMOSインバータInvx、ただし、1≦x≦n、nは入力ディジタル信号のビット数)を備えて構成されている。
各電流スイッチ回路のMOSトランジスタQxは、ドレインが帰還抵抗Rfを有するオペアンプAmp310の(−)入力側端子に接続され、また、ゲートが共通して接続され、さらに、ソースが、対応するCMOSインバータInvxの出力に接続されている。なお、各MOSトランジスタQxのゲートは、基準電流Isを流すMOSダイオードQ320によってバイアスされるカレントミラー回路を構成している。
各電流スイッチ回路のCMOSインバータInvxには、入力となるディジタル信号の対応するビットが入力される。各CMOSインバータInvxの電源は、GNDと−VDである。VDの値は、基準バイアス用のMOSダイオードQ320の動作電圧よりも僅かに大きい値である必要がある。しかしながら、電流バイアス回路を用いているので、−VDの安定度は悪くてもよい。
次に、図26に示すD/A変換回路の動作について説明する。
たとえば、入力ディジタル信号のMSBが「H」であるとする。この場合、MSBに対応する電流スイッチ回路のCMOSインバータInv1の出力が−VDとなる。これにより、電流スイッチQ100は導通し、オペアンプAmp310の(−)入力共通線からMSBに応じた電流IMSBを流す。したがって、オペアンプAmp310の出力端子には、Rf・IMSBなる出力電圧が発生する。
ここでは、一例として、入力ディジタル信号のうち、MSBのビット入力動作について説明したが、他のビットの入力動作についても同様である。
図26に示すD/A変換回路では、動作速度が極めて高速な本実施形態の電流スイッチ回路を適用しているので、オペアンプAmp31が反転出力なのと相まって、整定を短かくすることができる。したがって、高速なD/A変換器を、比較的簡単な構成で且つ安価に提供することが可能となる。
なお、当然のことながら、図26に示すD/A変換回路を構成するMOSトランジスタ、MOSダイオード、およびCMOSインバータは、1つのLSIに作り込むことが可能である。
次に、本発明の第二実施形態について説明する。
図27は、本発明の第二実施形態である電流スイッチ回路の概略構成図である。図27に示す電流スイッチ回路は、スイッチング電源などの基本回路となる高電圧パワースイッチング回路である。
ここで、Q410は電流スイッチとして機能するパワーMOSトランジスタ(FET)、Inv42はパワーMOSトランジスタQ410駆動用の電圧スイッチとして機能する相補インバータ、Inv43はインバータInv42駆動用のCMOSインバータである。
パワーMOSトランジスタQ410は、ゲートが順バイアス電源Vbに接続され、ドレインがコンバータトランス45を介して高電圧電源Vs(たとえば+120V)に接続され、そして、ソースが相補インバータInv42の出力に接続されている。
相補インバータInv42は、低電圧のパワーMOSトランジスタQ470およびQ480で構成された相補対性出力回路である。パワーMOSトランジスタQ470およびQ480のドレインは共通して接続され、それが相補インバータInv42の出力となっている。また、パワーMOSトランジスタQ470およびQ480のゲートは共通して接続され、それが相補インバータInv42の入力となっている。また、パワーMOSトランジスタQ470のソースは電源Vccに接続され、パワーMOSトランジスタQ480のソースは接地GNDされている。
CMOSインバータInv43には、電源として、Vccおよび接地GNDが供給されている。
ここで、各パワーMOSトランジスタの容量を例示すると、Q410は200V/10A、Q470およびQ480は、電源の同期整流用途の15V/10Aなどである。また、各インバータに供給される電源Vccおよびバイアス電源Vbは、電流スイッチであるパワーMOSトランジスタQ410の非飽和動作ゲート電圧VGonに対し、VGon<Vb<Vccとなるように選んである。たとえば、VGon=4V、Vb=6V、Vcc=8Vである。
上記構成の電流スイッチ回路では、CMOSインバータInv43の入力端子49に、高周波のパルス信号が印加されると、相補インバータInv42の出力には、電源Vccおよび接地GND間の電位差を振幅とするパルス信号が現れる。これを受けて、パワーMOSトランジスタQ410は、相補インバータInv42の出力がGND側電位のときに導通し、Vcc側電位のときに遮断する。
本実施形態において、パワーMOSトランジスタQ410のソース側の寄生容量は少なくない。しかし、相補インバータInv42の出力インピーダンスは、「L」出力時はパワーMOSトランジスタQ480のオン抵抗となり、「H」出力時はパワーMOSトランジスタQ470のオン抵抗となる。そして、中間出力では、パワーMOSトランジスタQ470およびQ480のダイオード抵抗の並列となるため、何れのレベルにおいても低出力インピーダンスとなる。
このため、パワーMOSトランジスタQ410の寄生電荷を、相補インバータInv42の何れの出力レベルにおいても、急速に放電することができる。したがって、電流スイッチ回路としての動作は、略理想的な駆動となり高速化する。
たとえば、Vs=+120V、VGon=4V、Vb=6V、Vcc=8Vといった電圧条件において、スイッチング周波数1〜10MHzでの動作が可能となる。これにより、コンバータトランス45や平滑キャパシタなどを小形化することができる。本実施形態の電流スイッチ回路は、超音波ドライバなどへの応用にも好適である。
なお、本実施形態の電流スイッチ回路において、電流スイッチとなるパワーMOSトランジスタQ410のゲートに印加される順バイアスが定電圧である場合、当該電流スイッチ駆動用の相補対性出力の電圧スイッチは、さらに多用な変形が可能である。
図28は図27に示す本発明の第二実施形態の変形例を示す図である。
図28に示す変形例では、図27に示す第二実施形態において、低電圧のパワーMOSトランジスタQ470およびQ480で構成された相補インバータInv42に代えて、バイポーラ形トランジスタQ510、Q520でなる相補エミッタホロワDrv50を用いている。相補エミッタホロワDrv50を用いることにより、MOSインバータを用いた場合よりも、さらに低出力インピーダンス化を図ることができ、これにより電流スイッチのスイッチング速度を向上させることが可能となる。
次に、本発明の第三実施形態について説明する。
図29は、本発明の第三実施形態である電流スイッチ回路の概略構成図である。なお、図29において、図23に示す第一実施形態のものと同一の機能を有するものには、同一の符号を付している。
図29に示す第三実施形態の電流スイッチ回路が、図23に示す第一実施形態の電流スィッチ回路と異なる点は、CMOSインバータInv13のVcc側電源電極と電源Vccとの間に、電源降下用のMOSダイオードQ60を挿入したことである。その他の構成は、図23に示す第一実施形態のものと同様である。
本実施形態によれば、CMOSインバータInv13の出力のしゃ断レベルを必要最少限レベルに設定して、駆動ノイズの発生を低減することができる。電流スイッチ回路を構成する各MOSトランジスタのしきい値が小さくなり、コンダクタンスgmが向上すれば、駆動電圧振幅は必要最小限でよいので、回路の低消電力化や低ノイズ化に有効である。その他の効果は、第一実施形態のものと同様である。
なお、本実施形態において、電源降下用のMOSダイオードQ60の代わりに、その他の電圧降下手段を用いることも可能である。
次に、本発明の第四実施形態について説明する。
図30は、本発明の第四実施形態である電流スイッチ回路の概略構成図である。なお、図30において、図23に示す第一実施形態のものと同一の機能を有するものには、同一の符号を付している。
図30に示す第四実施形態の電流スイッチ回路が、図23に示す第一実施形態の電流スイッチ回路と異なる点は、CMOSインバータInv13の出力と接地GNDとの間に、出力レベルの最大値を制限するためのMOSダイオードQ62を挿入したことである。その他の構成は、図1に示す第一実施形態のものと同様である。
本実施形態においても、上記説明した本発明の第三実施形態と同様に、CMOSインバータInv13の出力のしゃ断レベルを必要最少限レベルに設定して、駆動ノイズの発生を低減することができる。その他の効果は、第一実施形態のものと同様である。
なお、本実施形態では、CMOSインバータInv13を構成するPMOSトランジスタのサイズと、MOSダイオードQ62のサイズとを調節することで、しゃ断レベルを任意に設定できるが、反面、MOSダイオードQ62による電力消費が増加する。
また、本実施形態において、MOSダイオードQ62の代わりに、その他の振幅調節手段を用いてCMOSインバータInv13の出力のしゃ断レベルを調節するようにしてもよい。
なお、上記の各実施形態では、電流スイッチとしてMOSトランジスタを用いたものについて説明したが、本発明に用いる電流スイッチはMOSトランジスタに限定されるものではない。たとえば、バイポーラ形トランジスタでもよい。また、パワー電流スイッチとしては、IGBTやその他の半導体スイッチを適用することが可能である。
また、上記の各実施形態では、電圧スイッチとして、CMOSインバータ、あるいは2つのバイポーラ形トランジスタでなる相補エミッタホロワを用いたものについて説明したが、本発明で用いる電圧スイッチは、高低両レベルとも低出力インピーダンスを有する相補対性出力回路であればよい。
以上説明したように、本発明の電流スイッチ回路によれば、スイッチのオン/オフ双方向ともにスイッチ時間を短縮することができる。また、低電圧動作が可能となる。
技術分野
本発明は制御発振器(VCO/CCO)の線形化制御を行った位相同期ループ(PLL)回路及びそれを用いた情報処理システムに関するもので、マイクロプロセッサに内蔵集積化されたクロック発生回路応用に好適な技術である。また本発明は、電流スイッチ回路に関し、特に、位相同期ループ(PLL)回路、アナログ・ディジタル(A/D)変換回路、あるいはディジタル・アナログ(D/A)変換回路など、高速なアナログスイッチを必要とする回路に好適な電流スイッチ回路に関する。
背景技術
位相同期ループ回路(以下PLL回路と称す。)は近年マイクロプロセッサの内蔵クロック発生手段として多用されており、その動作周波数もマイクロプロセッサの応用に従って広範囲、かつ高周波化している。
このようにPLL回路を広範囲に動作させるためには動作周波数に比例した何らかのバイアス発生,制御手段が必要である。その実現手段として、従来より幾つかの技術の開示がなされている。
例えば、特開平4−37219号公報には、動作周波数が所定値よりも移動した点ではPLL回路におけるループフィルタ出力電圧も移動するため、ループフィルタ電圧を検出して常にVcc/2に制御するバイアス制御を加えることによって安定した動作を実現する技術が記載されている。さらに、特開平2−230821号公報,特開平8−139597号公報では、PLL回路中の電流制御発振器(以下、CCOと称す。)の動作点設定をCCOと同じ遅延特性を有するレプリカ回路を用いて設定する方法で、入力動作周波数に比例したCCOの動作設定を行い、安定した動作を実現することが記載されている。
しかしながら上記の従来技術では、PLL回路を広範囲に動作させるために必要な条件としてのCCOの入出力特性を直線的であると見なして回路を構成し、制御している。しかしながら、一般に高周波領域におけるCCOの入出力特性は非線形特性であり、この場合中心周波数の設定点やCCOの制御利得も非線形になるため広範囲に亘って動作させるとPLLの制御系の主要パラメータが最適設計値から外れ、安定動作させることができない。従って、安定な動作をさせるためにCCOの直線性の良い低周波側に制限して動作させなければならないといった問題があった。
また、一般にPLL回路は入力信号と発振器の発振信号との位相差に応じて発振器を制御するものであるが、この制御を行うためには入力信号と発振信号との周波数差がある一定の範囲から外れるとPLL回路としての機能を果たさない。つまり、入力信号と発振信号との周波数差が制限された範囲でしかPLL回路を適用できないといった問題があった。
一方、この分野におけるLSI技術は、年々、微細化,低電圧化,高周波化が進展しているためCCO特性の飽和、その他の非線形性も年々増大しており、PLL回路における広範囲動作設計の要求実現を著しく困難なものにしている。
また、従来よりPLL回路、A/D変換回路、あるいはD/A変換回路などの高速なアナログスイッチを必要とする回路に、カスコードスイッチ回路や低インピーダンスのレベルシフト駆動段を有する電流スイッチ回路が用いられている。レベルシフト駆動段を有する電流スイッチ回路については、シェー・グレイムの「改良されたD/A変換器は変換時間を改善する」イーディエヌマガジン、1971年3月15日号、39−41頁(J.Grame “Monolithic D/A Improves Conversion Time”EDN Magazine,March 15,pp.39-41)に具体例が記載されている。
ところで、上記のカスコードスイッチ回路は、スイッチ・オフ時の寄生容量に起因する時定数のため、スイッチ・オフ時間を十分に短縮することができない。このため、スイッチの高速化を十分に図ることができない。
また、上記のレベルシフト駆動段を有する電流スイッチ回路では、レベルシフト駆動段が複雑(直列素子数が多い)で素子のばらつきの影響を受けやすい。このため、レベルシフト駆動段をエミッタホロワで構成し、該駆動段を高電圧動作させるようにしている。したがって、レベルシフト駆動段を有する電流スイッチ回路では、LSIの低電圧化を図るのに適していない。低電圧動作させようとすると、スイッチング信号に対して、エミッタ電流の減少方向の駆動インピーダンスが該電流の増加方向の駆動インピーダンスよりも高くなり、スイッチング時間が非対称に長くなってしまう。このため、スイッチの高速化を十分に図ることができない。
発明の開示
本発明は、このような問題に鑑みてなされたものであり、その第1の目的は、CCOの非線形性に基づく中心周波数設定のずれやループの制御利得の不安定要因を除去し、最適な制御ループパラメータを保持したまま広範囲動作可能なPLL回路を実現することにある。これは、入力される第1のクロック信号と位相が同期する第2のクロック信号を生成するための第1の帰還回路と、入力される前記第1のクロック信号とほぼ等しい周波数の第2のクロック信号を生成する第2の帰還回路とを有することにより達成することができる。
また、入力信号に基づいて出力信号を積分制御するための第1の制御信号を生成する第1の制御信号生成部と、入力信号に基づいて出力信号を比例制御するための第2の制御信号を生成する第2の制御信号生成部と、第1の制御信号と第2の制御信号に基づいてクロック信号を出力する発振器とを有することにより達成することができる。
つまり、位相差によって入力周波数と出力周波数の位相の同期がとれない場合であっても、まず入力周波数と出力周波数の周波数の差を比例制御によってなくすことにより、位相の同期がとれるようになり、広帯域で安定した動作を実現することができる。
また、本発明の第2の目的は、より高精度のループ制御を行うための変換器を提供することにある。これは、人力される信号に基づいて充放電を行うCMOSインバータと容量によって構成した充放電回路と、カレントミラーフィルタによって構成した変換回路は、入出力特性の直線性を非常に高くすることができるので、この変換回路を使って比例制御部を構成することで、高精度な制御を行うことができる。
また、本発明の第3の目的は、広範囲動作可能なPLL回路を用いて動作環境に応じて最適なクロック周波数で動作するマイコンを提供することにある。これは、クロック周波数に基づいてデータの処理を行う情報処理装置と、情報処理装置と接続され、内部状態を出力する回路と有する情報処理システムであって、情報処理装置は、周辺回路から出力される内部状態に基づいてクロック周波数を可変にすることで環境に応じた最適な動作を実行するシステムを実現することができる。
本発明の第4の目的は、スイッチのオン/オフ双方向ともにスイッチ時間を短縮可能な電流スイッチ回路を提供することにある。また、本発明の他の目的は、低電圧動作が可能な電流スイッチ回路を提供することにある。これは制御電極を順バイアスした電流スイッチと、前記電流スイッチの低電圧側電極に出力が接続された、相補対性出力の前記電流スイッチ駆動用電圧スイッチとを電流スイッチが備えることにより達成することができる。
ここで、電流スイッチとしては、たとえばMOSトランジスタやバイポーラ形トランジスタ、あるいはIGBTなどの半導体スイッチが適用可能である。この電流スイッチは、定電流回路を構成するようにしてもよい。
また、相補対性出力の電圧スイッチとしては、たとえばCMOSインバータや、バイポーラ相補エミッタホロワなどが適用可能である。
本発明は、前記の構成により、電圧スイッチの入力に「開」方向の制御信号が印加されると、該電圧スイッチの出力は、順バイアスされている電流スイッチの低電圧側電極電圧を、該電流スイッチを遮断する方向に変化させる。これにより、電流スイッチは、急速に遮断する。
一方、電圧スイッチの入力に「閉」方向の制御信号が印加されると、該電圧スイッチの出力は、電流スイッチの低電圧側電極電圧を導通させる方向に変化させる。これにより、電流スイッチは、急速に導通する。
ここで、本発明では、電流スイッチの駆動段として、相補対性出力特性の電圧スイッチを用いている。この相補対性出力特性の電圧スイッチは、高低両出力レベルとも低出力インピーダンスとなるので、スイッチのオン/オフ双方向ともにスイッチ時間を十分に短縮することができる。
また、電流スイッチの駆動段を、相補対性出力特性を有する電圧スイッチで構成しているので、駆動段の直列素子数を少なくすることができる。このため、低電圧で動作させることができる。
図面の簡単な説明
図1は本発明の広帯域PLL回路の基本構成を示した図である。
図2は本発明の広帯域PLL回路の構成を示した図である。
図3は本発明の広帯域PLL回路の比例制御部と発振器の入出力特性を示した図である。
図4は本発明の広帯域PLL回路の比例制御部の基本構成を示した図である。
図5は本発明の電流変換回路と発振回路の回路構成を示した図である。
図6は本発明のF/I変換器の回路構成を示した図である。
図7A,7Bはそれぞれ図6で示したF/I変換器の入出力特性を示した図である。
図8は本発明の他のF/I変換器の構成を示した図である。
図9は本発明の広帯域PLL回路の詳細な構成をブロックで示した図である。
図10は本発明の広帯域PLL回路の回路構成を示した図である。
図11は本発明の広帯域PLL回路の入出力特性を示した図である。
図12は本発明の広帯域PLL回路の他の構成を示した図である。
図13は本発明の広帯域PLL回路を適用したマイクロプロセッサの回路構成を示した図である。
図14は図13のバッテリ状態検出回路の回路構成を示した図である。
図15は2電源で動作するマイクロプロセッサにおけるPLL回路の第一の配置電源領域を示した図である。
図16は図15の具体的なマイクロプロセッサの回路構成を示した図。
図17は2電源動作マイクロプロセッサにおけるPLL回路の第二の配置電源領域を示した図である。
図18は図17の具体的なマイクロプロセッサの回路構成を示した図である。
図19は本発明の広帯域PLL回路をプロセッサシステムに適用した構成を示した図である。
図20は本発明で適用可能な他の発振器の一例を示した図である。
図21は本発明で適用可能な他の発振器の一例を示した図である。
図22は本発明で適用可能な他の発振器の一例を示した図である。
図23は本発明の電流スイッチ回路の概略構成図である。
図24は図23に示す電流スイッチ回路の入出力動作波形を示す図である。
図25は本発明の広帯域PLL回路へ電流スイッチを適用した場合の概略構成図である。
図26は本発明の電流スイッチ回路が適用された電流加形のD/A変換回路の概略構成図である。
図27は本発明の他の電流スイッチ回路の概略構成図である。
図28は図28に示す本発明の第二実施形態の変形例を示す図である。
図29は本発明の他の電流スイッチ回路の概略構成図である。
図30は本発明の他の電流スイッチ回路の概略構成図である。
発明を実施するための最良の形態
図1に本発明の広帯域PLL回路を実現するための基本構成を示す。これは、比例制御部3000、積分制御部2000、発振器100から構成され、発振器100からの出力を比例制御部3000を介して発振器100へフィードバックするループと、発振器100からの出力を積分制御部2000を介して発振器100へフィードバックするループとの2つのループを形成している。具体的には、発振器100は比例制御部3000によって入力信号Sinと発振器の出力信号Svから生成される制御信号S1と、積分制御部2000によって入力周波数Sinと発振器100の出力周波数Svから生成される制御信号S2との信号によって出力信号Svが制御される。
本発明の広帯域PLL回路において比例制御部3000は発振器100の出力周波数を制御するためのものであり、入力信号Sinと出力信号Svとの差から制御信号S1を生成する。また、積分制御部2000は、発振器100の出力信号の位相を制御するものであり、入力信号Sinと出力信号Svとの位相差から制御信号S2を生成する。
このように構成した広帯域PLL回路は、まず比例制御部3000により発振器100の出力信号Svが入力信号Sinの周波数が同期し、次に、積分制御部2000により出力信号Svが入力信号Sinの位相に同期する。
従って、入力信号と出力信号との周波数の差が大きい場合でも、安定した動作を行うことができる。
以下、本発明の広帯域PLL回路について具体的に説明する。
図2はより具体的な広帯域PLL回路の構成を示したものである。この広帯域PLL回路は、発振器100として電流制御型発振器(以下、CCOと称す。)を適用したものであり、図1に示した比例制御部3000を2つのF/I変換器300、400と電流加算回路200によって構成し、積分制御部2000を位相比較器700、チャージポンプ回路800により構成したものである。また、CCO100の出力周波数fvはディユーティー比を調整するためのフリップフロップ回路(F/F)150及び分周器600を介して比例制御部3000、積分制御部2000へ帰還されるように構成されている。
この広帯域PLL回路において、積分制御部2000によるループ動作について説明する。位相比較回路700で入力周波数fin及び帰還周波数fFBの位相を比較し、チャージポンプ回路800で位相差に応じた電流を発生し、電流加算器900を介した電流信号でCCO100を制御する。CCO100から出力される信号はF/F150及び分周器600により1/Nに分周されて再び位相比較回路700へ入力され、最終的に出力端子25の位相と入力信号の位相とが同期する。
また、比例制御部3000によるループ動作について説明する。入力端子10から入力された入力周波数finの入力信号は直線性の優れたF/I変換器400により設定電流Icに変換され、電流加算回路200で増幅されて制御電流IvとなってCCO100に入力される。CCO100は、制御電流Ivに応じて出力周波数fvの出力信号を出力する。この出力信号はF/F150と分周回路600により1/Nに分周されてF/I変換器300に入力され出力電流Ioを出力する。これにより、この制御系はIc≒Ioなる点で平衡し、その時に分周回路600の出力端子25の周波数は入力周波数finに等しくなる。
ここで入力側のF/I変換器400および帰還側のF/I変換器300の利得をそれぞれK1(MHz/μA),K2(MHz/μA)とすると各F/I変換器300,400の入出力間には次の関係式が成立する。
Ic=K1・fin
式(1)
Io=K2・(fv/N)
また電流加算回路200の制御利得が十分大きいとするとIc=Ioとなるから式(2)のようになる。
K1・fin=K2・(fv/N)
式(2)
fv=(K1/K2)・fin
式(2)より2つのF/I変換器300,400を同一定数の同一回路で作るとK1/K2=1が成立し、この場合fv=N・finとなる。つまり式(2)に示されているように入、出力周波数の関係はK1/K2の比によって決まるからK1、K2が同一特性であれば周波数/電流特性に非線形性があっても全体の特性は線形化されることになる。
式(2)で示されるように、この制御系は通常のPLLによる位相制御と異なり、周波数の比例制御であるから応答,周波数精度ともF/I変換器300,400によってのみ決まることになるので高速、高精度に制御することができる。
ここで、分周回路600、F/I変換器300、400の入出力特性は線形動作が保証されているから、CCO100単体の特性が非線形であっても、広帯域PLL回路への入力周波数finとCCO100の出力周波数fvとは周波数が高くなっても比例した関係になる。更に、入力周波数finと帰還周波数fFBとの周波数差が大きくても、比例制御部3000を含むループにより、高速に帰還周波数fFBを入力周波数finに設定できるのでPLLの機能を発揮することができる。
この他に図2に示した広帯域PLL回路は、
(1)入力周波数finに比例して正確にCCO100の出力周波数(中心周波数)fvを設定することができる。
(2)分周回路600を用いてより高い限界的な発振領域で発振させることができる。
(3)2つのF/I変換器300,400をペアで用いているため誤差やドリフト等があった場合でも特性は両者の比となり単体の場合よりも誤差は低減される。
(4)常にF/I変換器300,400の精度に近い範囲でCCO30の中心周波数がほぼ正確に設定されるため、PLL回路としての引込み時間が短縮される。といった利点を有する。
図3はCCO100単体の入力電流Iv−出力周波数fv特性と線形化制御入力電流Ic−出力周波数fv特性とを示したものである。
図3のAはCCO100単体での入出力特性を示したものであり、CCO100の利得fv/Ivは電流が大きくなるにつれて飽和により次第に直線性が低下し、1000MHz附近では低周波の1/10以下に直線性が低下している。
図3のBは、図4に示す回路の入出力特性を示したものである。
図4の回路は、図2に示した広帯域PLL回路のうち、CCO100に対する線形化制御部の構成を示したものである。この制御系はCCO100の出力周波数fvを入出力特性の直線性の良いF/I変換器300を介して帰還する構成としている。入力端子15を介して入力電流源500からの入力された設定電流Icは、電流加算回路200によって帰還されたF/I変換器の出力電流Ioと加算される。電流加算回路200により加算された電流は制御電流IvとしてCCO100に入力され、CCO100はこの制御電流Ivに応じた周波数fvの出力信号を出力する。ここで、電流加算回路200はIcを正極性、Ioを負極性として入力し、その差(Ic−Io)を制御信号Ivとしているので、この制御系はIc−Io=0となるような状態に制御される。
この制御系の入出力特性は図3のBのような特性となり、CCO100の直線出力範囲は見掛上拡大される。つまり、図4に示した回路の制御系によれば制御利得fv/Icは、ほぼ一定の値をとり、減少が数%以内といったように直線性が非常に優れたものとなる。このように入出力特性の直線性が高いF/I変換器300により信号を帰還する構成とすることにより、入力である設定電流Icと出力周波数fvとの関係はCCO100の特性には影響されず、線形化することができる。
このように広帯域PLL回路は、入出力特性が広範囲に亘って直線性が保たれるF/I変換器300を用いて、出力信号を帰還する構成としているために回路全体としての入出力特性は広範囲に亘って直線性が保たれる。
図5は図4に示した電流加算回路200とCCO100の詳細構成を示したものである。図5において、点線内に示した回路が電流加算回路200である。電流加算回路200はNMOSトランジスタ対Q8,Q9及びPMSOトランジスタQ10、及び小容量のキャパシタC4で構成される。電流加算回路200は2つの入力端子15,30と1つの出力端子35を有し次のように動作する。
入力端子15に設定電流Icを入力し、入力端子30にはF/I変換器300の出力電流Ioを入力するとIc,Ioの大小関係に応じてトランジスタQ9のドレン電位が変化する。具体的にはIc<IoならトランジスタQ9のドレイン電位が上昇し、Ic>IoならトランジスタQ9のドレイン電位が下降する。従って、Ic>Ioなら出力端子35の制御電流Ivは増加し、Ic<Ioなら出力端子35の制御電流Ivは減少する。この電流加算回路200の電流利得はトランジスタQ9,Q10のコンダクタンスをgm9,gm10とし、トランジスタQ9のインピーダンスをγ9とすると、利得∝gm9・gm10・γ9となり、極めて高い利得を実現することができる。
図5において、CCO100はトランジスタ対Q21,Q31,Q22〜Q2n,Q32〜Q3nの奇数段のCMOSインバータのリングカウンタで構成している。また、リングカウンタの各段のVcc側及びGND側にはトランジスタQ11〜Q1n,Q41−Q4nからなる定電流回路が挿入されており、これらの定電流回路はカレントミラー回路を構成するトランジスタQ7,Q5を介して電流加算回路200の出力端子35と接続する。
このように電流加算回路200の電流利得が非常に高いのでCCO100は制御電流Ivの変化に対して極めて高い感度でCCO100の出力周波数fvを変化させることができる。
次にF/I変換器300の詳細な構成について説明する。
図6にF/I変換器300の詳細な回路構成を示す。図6に示すF/I変換器300は、CMOSのプッシュプルインバータInv1とその出力側のキャパシタCoで充放電回路を構成しており、その充電電流はトランジスタQ27〜Q34に至る多段のカレントミラー回路のフィルタを介して出力端子30より出力される構成としている。
インバータInv1の電源側電圧は、常に一定となるように、トランジスタ差動対Q21,Q22及びトランジスタQ23,Q24,Q25,Q26等で構成される差動増幅器Ampで負帰還制御している。なおキャパシタC1はV点の急峻な電圧変化を抑制するための平滑キャパシタである。このようにインバータInv1の電源側電圧はカレントミラー回路を構成するトランジスタQ27,Q28のゲートを介して負帰還制御されるので、Vccを抵抗R1,R2で分圧した電圧の変動をなくし一定電圧とすることができる。
このように構成されたF/I変換器300の動作について説明する。
入力端子25からfなる周波数のパルス電圧が入力されると、インバータInv1は入力がhighレベルの時にインバータ出力はlowとなりキャパシタCoは0(V)となる。入力がlowレベルの時にインバータInv1の出力はhighとなりキャパシタCoはV(V)に充電される。以下、周波数fでインバータがlow/highをくり返すと、キャパシタCoは0−V間の充放電を繰り返す。従って、V点よりインバータに供給される電流IはI=Co・V・fとなって周波数fに比例したパルス電流となる。このようにして得られるパルス電流は波高値が極めて高く、帰還信号として適さない。そこで、このパルス電流を平滑化し、ほぼ完全な直流電流とするためにトランジスタQ27〜Q34からなる多段のカレントミラー回路の一次側(Q27,Q29,Q33)と二次側(Q28,Q30,Q34)の間の直線性が広い動作電流密度に亘って保たれるように、一次側と二次側の対称性を良くし、かつ折り返しノードから見たインピーダンスを高くし、それぞれの高インピーダンスのノード(B点,C点)に容量C2,C3の如く平滑キャパシタを挿入する。このように構成されたカレントミラー回路のトランジスタQ27に流れたパルス電流はQ28,Q29を流れてC2で平滑化され、Q30,Q33を流れてC3でさらに平滑化され、最終的にQ34の出力端子30からほぼ完全な直流となって出力される。
この構成によれば、広範囲に亘って入力に比例した出力を得ることができる。
図7A,図7Bに上述したF/I変換器300の入出力特性を示す。図7A,図7Bは電源電圧Vcc=2.5V,V点の電圧=1.5Vの場合における入出力特性で、入力周波数f及びキャパシタCoに比例した出力電流Ioが得られることがわかる。入力周波数fに対する直線性も極めて優れ、10〜100MHzの範囲で0.5%以内の直線性が得られる。また、図6のF/I変換器300のフィルタはリップル,応答の点でも優れ、10MHz入力時でもリップルが0.05%,95.5%の整定が5μs以内となる。
また、より制御精度を向上させるためには、2つのF/I変換器300,400の特性を同一にすればよく、例えば図6のF/I変換器で示したように、基準分圧抵抗R1,R2を共通にしたり、基準キャパシタCoを多数個に分割して配列し、配列した基準キャパシタを交互に2つのF/I変換器300,400のキャパシタに割り当てるようにすることで、キャパシタの配置による依存性を少なくすることができる。
また、二つのF/I変換器300,400の構成をより簡単にすることは、低電圧化や動作のバラツキの点でも有効であるため、より簡単化したF/I変換器を図8に示す。
図8のF/I変換器は、図6で用いた差動増幅器Ampを用いないF/I変換器である。このF/I変換器においては,充放電インバータInv1の負荷側のキャパシタCoの他端は、充放電インバータInv1の電源端子側と一緒に接続した後、トランジスタQ27,Q28の対からなる第1のカレントミラー回路の入力側へ接続される。更にキャパシタC1は第1のカレントミラー回路の入力側トランジスタに並列接続される。更に第1のカレントミラー出力は、トランジスタQ29,Q30に対する第2のカレントミラー回路へ接続され、第2のカレントミラー回路はトランジスタQ33,Q34の対からなる第3のカレントミラー回路へ接続されて出力端子30へ導かれる。各カレントミラーの1次側と2次側との間には電流のリップル分を低減するための各CRフィルタ、R8とC2,R9とC3,R10とC4が用いられる。この接続回路においては、第1のカレントミラー回路の入力トランジスタに流れる信号電流の変化が比較的少なくでき、従ってインバータInv1の電源側端子電圧を増幅器で定電圧化しない場合でも比較的良好な直線性(10〜100MHzで2%弱)が得られる。
このように構成されたF/I変換器は、入力端子25にオン/オフの交番電圧が入力されると、インバータInv1を介して、キャパシタCoはVcc−Vd(Vd:Q27のダイオード順電圧)に充電されトランジスタQ27にはパルス状の電流が流れる。そしてトランジスタQ28にはリップルが低減された二次電流が流れる。更に第2,第3のカレントミラー回路によって平滑され、出力端子30から入力周波数に比例した直流出力が得られる。図8に示した回路では差動増幅器を用いないためより低い電源電圧で動作させることができる。
以上のF/I変換器は、キャパシタCoの充放電インバータInv1が電源側にあるので第1のカレントミラー回路をPMOS回路にて折り返しているが、充放電インバータInv1を接地側にした場合には、第1のカレントミラー回路をPMOS回路に変更して順次折り返しても成り立つ。
また、図8のカレントミラーを用いたフィルタは、先の図5と同様三段構成で示したが、CRの時定数を大きくして一段当りのリップル減衰量を大きくすれば、一段でもよい。
以上説明した各部の構成に基づいて、図2に示した広帯域PLL回路をより具体的に示した回路を図9に示す。
入力端子10に入力された入力周波数finの入力信号は、位相比較器700に入力され、VCOブロックから帰還される周波数fFBの信号との位相を比較し、アップパルス(TU),ダウンパルス(TD)を出力する。このアップパルス(TU),ダウンパルス(TD)は、チャージポンプ回路800に入力され、これにより位相差に応じた信号を出力し、フィルタキャパシタCFにより電圧VFに変換された後、VCOブロックに入力される。
チャージポンプ回路800から出力された電圧VFはV/I変換器900で電流に変換され入力制御電流ΔI1として電流加算回路200に入力される。尚、数回路910からV/I変換器900へF/I変換器400の出力が入力されているが、これはV/I変換900を調整するためのものである。
この電流加算回路200には、更にF/I変換器400を介して入力周波数finに相当する設定電流Icと、F/I変換器300を介してフリップフロップ(FF)150の出力周波数foに相当する出力電流Ioとが入力される。電流加算回路200では、これら入力される電流を加算し、CCO100の制御電流Iv´を出力する。
一方、位相比較器700から出力されるアップパルス(TU)、ダウンパルス(TD)は、そのままVCOブロックの入力となり、T/I変換器950により安定化のためのリード信号電流ΔI2に変換される。尚、T/I変換回路950は、変換のための調整信号として、制御電流Iv´を係数回路b2を介して入力されるようにしている。
最終的に、電流加算回路200によって加算された制御電流Iv´とリード信号電流ΔI2とが電流加算回路110で加算されて、CCO100の制御電流IvとしてCCO100に入力される。
このように構成した広帯域PLL回路は、PLLの位相引き込み動作に先だって、2つのF/I変換器300及び400の電流突き合わせによって、CCO100の出力周波数fvがF/I変換器の動作速度及び精度により高速かつ正確に設定される。
その後、入力端子10の入力周波数finと出力端子21の出力周波数foとの間に存在する周波数差や位相差が、分周回路600,位相比較器700,チャージポンプ回路800,フィルタCF,V/I変換器900,電流加算回路200,CCO100の一巡ループで構成する負帰還サンプリング制御系によって精密に積分制御され、入,出力間の周波数差,位相差はほぼ0になる。さらに、位相差がほぼ0に合った定常状態で位相比較器700の出力が発する極めて狭いアップ(TU),ダウン(TD)パルスは積分制御の他に、別途リード(比例)制御としてT/I変換器950を介してCCO100の入力に加えられ、系の安定化のダンピング動作となる。なお、CCO100に対する制御利得の直線化のため、V/I変換器900の基準は設定電流Ic側,T/I変換器950の基準はIv´側からとっている。これは、PLL回路の制御に望ましい次の二点を実現していることを意味する。第一はCCO100の出力周波数の大小に比例して自動的にCCOの制御する範囲が決められることであり、第2はCCO100に飽和等の非線形性があっても、それはCCO100に入力される制御電流Ivに反映されるので、高速な信号の制御電流も線形補正される。
図9の各ブロックの詳細回路を図10に示す。ただし図9の位相比較器700とチャージポンプ部800は、ここでは省略している。図10における入,出力側のF/I変換器400,300の構成及び特性は、先に図6,図7A,図7Bに説明したものと同じである。CCO100のリングカウンタAmp1〜Ampnは、より高周波動作が可能な差動アンプで構成している。リングカウンタAmpの差動出力は出力バッファ120を介して発振周波数fvの信号を出力する。なお、出力バッファ120はQ51〜Q55からなる差動シングルエンド変換段,インバータアンプInv3,Inv4で構成している。V/I変換器900はトランジスタQ41〜Q44及びバイアスインバータInv2からなる差動増幅段で構成しており、その出力はトランジスタQ8のドレン側で設定電流Icに加算している。また、T/I変換器950はトランジスタQ71〜Q76なる回路で構成しており、その基準バイアスは電流加算回路200のトランジスタQ11から与えられている。そしてT/I変換器950の入力は端子51,52より与えられ、出力は電流加算回路200のトランジスタQ13に加えられている。電流加算回路200の詳細構成,動作については図5と同様であるが、トランジスタQ12及びQ13の接続点にT/I変換回路950の出力が接続されることで電流加算器110を表している。
V/I変換部900の機能は広帯域PLL回路の位相誤差の積分量に応じた制御電流を発生して発振器CCOに加えることである。その具体的な動作について述べると、チャージポンプ800の出力側のフィルタキャパシタCFの端子電圧VF(位相差の積分電圧)はQ41〜Q45の差動アンプで電流に変換され、トランジスタ71,72のカレントミラーを介してCCO100の制御電流Ivに加えられる。
広帯域PLL回路の位相制御において系の安定化に必要なリード信号発生はT/I変換部950によって発生される。具体的にはトランジスタQ72,Q75の定電流回路とスイッチトランジスタQ73,Q76で構成されている。端子51,52に位相比較器700からのアップ(TU),ダウン(TD)パルス信号によってQ73,Q76はオンし、その期間のパルス電流は上述した差動のV/I変換器900の出力電流に加算され、CCO100の制御電流となる。
図11に広帯域PLL回路の線形化帰還制御の制御範囲設定特性例を示す。入力及び帰還側のF/I変換器300,400の突き合わせ帰還制御によって、図11に示すように、CCO100に非線形性がある場合にも入力周波数のfinの高(fin(H)),低(fin(L))共に直線的に発振周波数fvの中心を設定することができる。さらに、制御入力の±ΔI発生の基準をCCO100の制御電流Ivを基にしているので、発振周波数の制御範囲±Δf(L),±Δf(H)はそれぞれの周波数fv(L),fv(H)に比例した範囲で正規化される。このようにCCO100の可変周波数範囲Δfを中心周波数の設定値に比例して設定できることは、広帯域PLL回路においてリークノイズ等の影響を受け易いループフィルタなどのダイナミック回路が分担する可変信号範囲を必要最小限に設計でき、PLL回路による制御のS/N比向上の点で望ましい。
尚、これまでは広帯域PLL回路について電流制御型発振器CCOとF/I変換器により説明してきたが、これは電圧制御型発振器VCOと周波数−電圧変換器(F/V)によっても同様に構成することができる。
図12は、電圧制御型発振器VCOとF/V変換器によって構成した広帯域PLL回路を示したものである。比例制御部3000に適用するF/V変換器310、410はいずれもF/I変換器300、400の出力に抵抗を接続した構成としている。これは、F/V変換器310、410の入出力特性の直線性を補償するためである。
このように、電圧制御発振器VCOでも広帯域PLL回路を実現することができるが、低電圧動作を実現するためには、電流制御型発振器CCOとF/I変換器により構成した広帯域PLL回路の方が有効である。
以上説明したように非線形特性を有する発振器によって広帯域PLL回路を実現する本発明の技術は、PLL回路として動作帯域を極限まて高めうるので応用範囲が広がる。とりわけ、先端的なマイクロプロセッサでは素子の微細化,動作の低電圧化,高周波化が年々同時進行し、発振器の非線形性は著しく大きくなる。従って、このようなマイクロプロセッサに内臓されたクロック発生用のPLL回路として本発明の広帯域PLL回路を適用することは特に有効である。
図13はクロック発生回路として広帯域PLL回路を内蔵したマイクロプロセッサの構成を示したものである。このマイクロプロセッサは、クロックを出力するための発振器1010と、発振器1010の発振周波数を制御する発振器制御部(CPG)1030、発振器1010で発振されたクロック信号に基づいてデータの処理を行う論理部1220と、論理部1220と発振器制御部1030との間に接続された内部バス1230から構成されている。発振器1010は、広帯域PLL回路1011、1021、選択器1013、1014、1017、1023、1024、分周器1012、1022、1027、バッファ1026、水晶発振器1025から構成されている。端子XTAL,EXTAL間に接続される水晶発振器1025、または端子EXTALに外付けされるパルスジェネレータのいずれかの基準クロックを選択器1017で選択し、選択された基準クロックは分周器1027で分周した後に広帯域PLL回路1021へ入力される。広帯域PLL回路1021からの出力は、選択器1023、1013へ入力されると共に、バッファ1026を介して出力端子CKIO及びPLL回路1011へ入力される。広帯域PLL回路1011からの出力は選択器1013、1023へ入力される。このように選択器1013、1023は2つの広帯域PLL回路1011、1021の出力を受けていずれか一方を選択する。選択器1013、1023で選択された信号は、それぞれ分周器1012、1022へ入力される。分周器1012、1022は入力された信号を3つの異なった周波数の信号に分周するものである。分周器1012によって分周された信号は選択器1014によって、いずれか1つが選択され内部クロックIφとなる。分周器1022によって、分周された信号は選択器1024によっていずれか1つが選択され周辺クロックPφとなる。また、それぞれの分周器1012、1022からの出力はそれぞれPLL回路1011、1021へフィードバックされる。
CPG制御部1030は、端子MD0〜2の組合せによる外部からのモード制御情報とマイクロプロセッサからソフト的に設定された周波数制御レジスタ(FRQCR)1032の情報によりクロック周波数制御回路1031で選択器1013、1014、1017、1023、1024を制御すると共に、PLL回路1011,1021の周波数逓倍率、内部クロックの分周比、周辺クロックの分周比を制御する。またPLLスタンバイ、PLLエネーブル、外部クロックの出力エネーブルなどの制御を行う。
更にCPG制御部は、バッテリ状態検出回路1050を備えている。このバッテリ状態検出回路1050は、バッテリの状態を検出し、このバッテリの状態に応じてクロック周波数を制御するための値をFRQCR1032に設定する。この設定に基づいて、発振器1010の分周器1027を制御し、クロックの周波数を制御する。
図14はバッテリ状態検出回路1050の構成を示したものである。バッテリ状態検出回路1050は、定電流源1051,ダイオード1052,高いしきい値VTHを有するインバータ1053,低いしきい値VTLを有するインバータ1054,デコーダ1055で構成される。二つのインバータ1053,1054の入力には定電流源1051でバイアスされたダイオード1052の順方向降下電圧が基準電圧VREFとして入力され、基準電圧VREFとバッテリBATの電圧状態の比較により三つの状態が取りうる。すなわち、VTH≧VREF、VTH<VREF≧VTL、VTL<VREFの状態である。この状態は二値化信号として取り出され、FRQCRレジスタ1032に設定することにより、クロック周波数の選択が可能になる。このようにして、広範囲動作のPLLを適用して動作クロック周波数をオンラインで最低な値に選ぶことかできるようになる。なお、このバッテリ状態検出回路1050はマイクロプロセッサの外部にあってもよく、この場合はバッテリ状態検出回路1050の出力を端子MD0〜2を介して入力する。
これにより、例えばバッテリの残量が少なくなった場合に、マイクロプロセッサのクロック周波数低くすることで、バッテリの使用時間を延ばすことができる。
ここでは、マイクロプロセッサの周辺回路としてバッテリの状態を検出する構成について説明したが、CPG制御部にマイクロプロセッサに接続される周辺回路の動作状態又は内部状態を検出する検出回路を備えることにより、周辺回路の動作状態又は内部状態に応じてクロック周波数を可変にすることで、目的に応じたマイクロプロセッサの運用を行うことができる。
次に、PLL部とプロセッサ中核部が異なる電源電圧で動作するプロセッサにPLL回路を適用した場合について説明する。例えば、プロセッサ内で3.3Vと1.8Vのそれぞれ異なった電源電圧で動作する領域がある場合、クロック発生回路内のPLL回路を動作させる領域によって電源電圧レベルの変換を行うためのインタフェース回路が必要になる。
図15は、クロック発生用PLL回路を外部とのインタフェース回路に用いる電源と同じ3.3V電源領域に配置した場合を示したものである。具体的には図16に示すように3.3Vと1.8Vの動作信号のレベル変換インタフェースを点線で示した部分にレベル変換インバータ1061〜1068を配置する。このレベル変換インバータ1061〜1068はロジックスレショールドの値を使用するトランジスタの寸法を変えることにより実現することができる。このように、PLL回路を3.3V領域で動作させれば、既存の実績のある3.3V動作のPLL回路を使うことができる。
次に、PLL回路を図17のように論理部と同一コアの1.8V電源領域に配置した場合について説明する。図18は、この場合の構成を示したものであり点線部分にレベル変換インターフェース1066〜1068、1071〜1074を配置する。この場合はPLLが低い1.8Vで動作するため低消費電力であること、論理部コアと同一電圧/プロセスなので動作マージン確保が容易なこと、コア部と一体化できるのでIP化(ASIC化)し易い。
なお、これまではプロセッサ内で異なった電源領域を有する場合に既存のPLL回路を用いた場合について説明した。しかしながら既存のPLL回路は既に説明したように使用できる範囲が狭く、それぞれの電源に応じてPLL回路を作らなければならなかった。これに対して、本発明の広帯域PLL回路は既に説明したように広帯域で動作可能であり、このように異なった電源領域を有するプロセッサに対しても広帯域PLL回路の構成を変えることなく適用することができる。
次に、図13で示したマイクロプロセッサを用いて構成したマイコンシステムを図19に示す。このマイコンシステムは、マイクロプロセッサ1200の外部に基準クロックを発振する発振器1000と,この基準クロックを各部へ供給(分配)するためのクロック分配系1100を有し,この分配系1100により分配されるクロックを図13に示すCKIO端子から受けて処理を行うマイクロプロセッサ1200,クロック分配系によって分配されたクロックを入力とし、マイクロプロセッサからの結果をバス1500へ出力したり、また、バス1500からデータを入力しマイクロプロセッサ1200へ出力するインタフェース回路1400、クロック分配系からのクロックを受けて、外部機器とのデータのやりとりを行う入出力機器1601〜160nから構成されている。これらマイクロプロセッサ1200,インタフェース回路1400,入出力機器1601〜160nは、それぞれ内部に広帯域PLL回路1210,1410,1611〜161nを有し、クロック分配系から分配されたクロックを入力としている。これにより、マイクロプロセッサ1200では、クロック分配系から受けたクロックにマイクロプロセッサ内部動作のクロックを広帯域PLL回路1210により同期させ、それに同期した信号に基づいてメモリ1300へのアクセスを行い、論理部1220で論理演算を行う。同様にして、インターフェイス回路1400,入出力機器1601〜160nはクロック分配系から受けたクロックに同期してデータの入出力を行う。尚、本マイコンシステムではマイクロプロセッサを1つしか示さなかったが、これは複数あってもよい。この場合、マイクロプロセッサの広帯域PLL回路1210へのクロック入力は、図13の外部クロック入出力端子CKIOを入力モードに選択することにより実現される。
このようなシステムに広帯域PLL回路を用いることにより、装置内部のクロックスキューを小さくするとともに、マイクロプロセッサ,インターフェース回路,入出力機器間でクロックの位相を合致させることができるので、クロック同期によるデータ転送が短時間かつ容易に行える。
ここに示したマイクロプロセッサ1200,インターフェイス回路1400,入出力機器1601〜160nはそれぞれ1つの半導体基板上に構成されるものである。また、メモリ1300を含めてこれら全てを1チップ上に構成する場合は、1つの広帯域PLL回路でマイクロプロセッサ1200,インターフェイス回路1400,入出力機器1601〜160nにクロックを分配するように構成してもよい。
以上説明したように、入出力特性の直線性が高いF/I変換器あるいはF/V変換器を用いて制御系を構成することにより発振器の特性に依存しないで線形制御を行うことを可能としており、発振器の特性が不明であっても広帯域PLL回路を実現することができる。
本発明の広帯域PLLを実現するためには、発振器の非線形性が大きくても、その特性が単調な増加或いは減少する特性であればよい。従って、広帯域な発振特性を有するが制御入力に対する出力の非線形性が大きすぎたり感度が高すぎて従来は可変発振器としての利用が困難であった各種の発振器を使って広帯域PLL回路を実現することができる。
以下に、本発明に利用することができる発振器について説明する。
図21に基板電圧制御のリングカウンタによる可変発振回路を示す。図21においても既に示した図6と同一若しくは等価なものには同一符号を付してある。本発振器は、電流加算回路200,リングカウンタ240,電流加算回路200とリングカウンタ240とを接続するための制御インターフェイス回路230により構成されている。インターフェイス回路230は電圧増幅段を構成するトランジスタQ71とカレントミラー対のPMOSトランジスタQ72〜Q74,NMOSトランジスタQ75,Q76、及び抵抗R6,R7で構成している。リングカウンタ240を構成するインバータ段のPMOSトランジスタQ21〜Q2nの基板電極は、インターフェイス回路230の抵抗R7へ接続され、同様にNMOSトランジスタQ31〜Q3nの各基板電極もインターフェイス回路230の抵抗R6へ接続されている。
このような構成における本可変発振回路の動作は次のようになる。
電流加算回路200において、設定電流IcとF/I変換器300からの出力電流Ioは差をとられ、Ic>Ioなら端子30の電圧は低く、トランジスタQ71はカットオフないし、極めて低電流となり、インターフェイス回路230のカレントミラー回路にはほとんど電流が流れない。従ってインターフェイス回路230の抵抗R6,R7の電圧降下は、ほぼ0となり、リングカウンタ240の各トランジスタは基板バイアスがなく相対的に高い周波数で発振する。次に、Ic≦Ioなら電流加算回路200の端子30の電圧は上昇し、インターフェイス回路230のトランジスタQ71に電流が流れ、カレントミラー回路の各トランジスタQ72〜Q74、Q75,Q76は順バイアスされて電流が流れる結果、抵抗R6,R7は電圧降下、すなわち基板電圧が生じてリングカウンタ240の回路電流が減少し、発振周波数は低下する。従って、電流加算回路200とトランジスタQ71からなる電流加算の利得が十分高く、リングカウンタ240の出力がF/I変換器(図示せず)を介して電流加算回路200の端子30に負帰還されている状態では、Ic=Ioとなって非線形な発振特性は線形化される。図22は、別の発振器を示したもので、リングカウンタ240の周波数可変手段として、電源電圧を可変する回路を有している。この回路は、電流加算回路200の電流Ic,Ioの大小に応じてトランジスタQ71の抵抗R5の端子電圧が変化し、複数トランジスタQ771〜Q77nからなるソースホロワの出力電圧を変えてリングカウンタ240の発振周波数を変化させる。電源電圧を変化させたリングカウンタ240の出力は電流電圧比例して各インバータ段のしきい値も変化するから、外部に安定な出力振幅を取り出すためには、何らかのレベルシフトが必要になる。図15の回路においては、出力段インバータInv5を結合容量CcとダイオードD11,D12からなる非線形抵抗のバイアスを用いた交流増幅回路で実現している。
図20に、更に別の発振器の回路を示す。図20においては、リングカウンタを構成するインバータ段は、増幅器としてのトランジスタQ31をダイオードQ31´の並列回路で構成し、インバータ段には定電流トランジスタQ11を介して定電流Ivが給電される。次段以降も同様の構成であり奇数段でリングカウンタを構成している。このインバータ段の動作は、トランジスタQ31がオフ状態では、Q11の定電流はダイオードQ31´に流れ、出力電圧はダイオードでクランプされている。次いでQ31がオンになると電流はダイオードQ31´からトランジスタQ31に切り替わり、出力電圧は接地電圧となり、オン/オフに応じて1ダイオード分の振幅が得られる。
この回路の出力振幅はダイオードによってリミットされるため、振幅は制御電流Ivに正比例せず、Ivの平方根(√Iv)に比例する。従って出力周波数の平方根(√)の特性となり、非線形性が大きいので実用範囲は制約されていたが、本発明の線形化CCO技術によって実用化帯域が広帯域化できるCCOの好適例となる。図15のCCOとしての利点として、(1)直列トランジスタ数が少ないので低電圧動作が容易であり、(2)出力電圧を接地側でダイオードクランプしているので電源電圧ノイズ及び影響を低減できる。等があげられる。
以上のように、本発明では発振器の非線形性が大きくても、また、発振出力の振幅が変化するような場合でも広帯域PLL回路を実現することができ次のような利点がある。
(1)CCOの非線形性を線形化できるため使用できる周波数範囲が2〜3倍広がる。
(2)負帰還制御による線形化技術なので非線形性の細部が不明でも広く適用できる(応用範囲が広く設計容易)。
(3)LSIの微細化,低電圧化,高周波化に伴なう非線形補正ができるのでそれらの進展に対応し易い。
(4)入出力周波数に正確に対応した系のパラメータ管理ができるので広範囲動作(例えば周波数範囲10倍)のPLLが実現でき、少ないPLLの種類で応用範囲が広がるため経済的である。
(5)PLLの中心周波数設定が正確にできるため、引き込み時間が短縮できる。
(6)正確な中心周波数が設定できるので、可変制御範囲を必要最小範囲にでき、制御系のノイズ,ジッタ等を少なくできる。
(7)V/I変換を差動で動かしているので、特性変動やプロセスばらつきの影響を低減でき高精度化する。
以上説明したように、本発明によれば、発振器の特性に関わらず負帰還制御により線形制御を可能とし、広範囲に動作可能なPLL回路を実現することができる。
また、このPLL回路を使うことにより消費電力を大幅に低減するシステムを構成することができる。
次に、既に説明した広帯域PLL回路に適用できる電流スイッチについて説明する。尚、この電流スイッチは他にも一般のPLL回路、A/D変換回路、あるいはD/A変換回路にも適用することかできる。
図23は、本発明の第一実施形態である電流スイッチ回路の概略構成図である。
ここで、Q110は電流スイッチとして機能するMOSトランジスタ、Q120はバイアス電流Isを流すMOSダイオード、Inv13はMOSトランジスタQ110駆動用の電圧スイッチとして機能するCMOSインバータ、そして、14は負荷である。
MOSトランジスタQ110のゲートは、バイアス電流Isを流すMOSダイオードQ120と接続されている。これにより、MOSトランジスタQ110のゲートに順バイアス電圧が印加される。また、MOSトランジスタQ110のドレインは、負荷14に接続されている。なお、MOSトランジスタQ110およびMOSダイオードQ120は、MOSトランジスタQ110の導通時にバイアス電流Isと等しい電流を流すカレントミラー回路を構成している。
CMOSインバータInv13は、相補対性出力回路であり、高低両出力レベルとも低出力インピーダンスとなる。このCMOSインバータInv13の出力は、MOSトランジスタQ110のソース(低電圧側電極)に接続されている。また、このCMOSインバータInv13の電源側電極は、それぞれ接地GND、電源Vccに接続されている。
ここでは、負荷14を、シンク電流Iosおよびソース電流Io’sの双方に対応できる一般性のある回路で示すため、カレントミラー回路で構成している。ただし、負荷14はカレントミラー回路に限定されるものではない。
上記構成の電流スイッチ回路では、入力16に入力された制御信号の電圧値Viにより変化するCMOSインバータInv13の出力レベルにしたがい、MOSトランジスタQ110が開閉する。
すなわち、制御信号の電圧値Viが0の場合、CMOSインバータInv13の出力はVccレベルになる。この場合、MOSトランジスタQ110のソース−ゲート間は、逆バイアス状態になるため、MOSトランジスタQ110は、遮断状態になる。
一方、制御信号の電圧値ViがVccレベルに変化すると、CMOSインバータInv13の出力は0レベルになる。この場合、MOSトランジスタQ110は、順バイアス状態になる。このため、MOSトランジスタQ110は導通状態になり、回路電流Io(Isと略等しい)が流れる。
これにより、Vccレベルの制御信号の印加時間に対応した時間だけ、負荷14に電流を流す。
図24は、図23に示す電流スイッチ回路を、Vcc=2.5VのCMOSLSIで構成した場合に、当該回路の入出力動作波形がどのようになるかシミュレートした結果を示す図である。なお、動作条件は、バイアス電流Is=10μA、制御信号のパルス幅ti=lns、該パルス幅の立ち上り/立ち下り時間=100psである。
本実施形態の電流スイッチ回路では、CMOSインバータInv13の出力インピーダンスが、高低両出力レベルともに低インピーダンスとなる。このため、MOSトランジスタQ110を流れる回路電流Ioのスイッチング過渡期間は、立ち上りおよび立ち下りともに、CMOSインバータInv13の出力電圧が、MOSトランジスタQ110のバイアス電圧幅(0V〜VD(=MOSダイオードQ12の両端間電圧))を横切って変化する期間に略限定される。このため、非常に短い整定時間を実現することができる。
なお、図24において、回路電流Ioのスイッチング過渡期間におけるノイズ分は、CMOSインバータInv13を構成するMOSトランジスタのゲート−ドレイン間の寄生容量への入力波形の微分ノイズである。立ち上りおよび立ち下りの電流ノイズは、1回のスイッチ・オンでMOSトランジスタQ110を流れる電流の理想的な値Is・ti積に対して誤差分となるが、Is=10μA、ti=lnsという小さな動作条件においても、その誤差分は1〜2%程度にすぎない。
本実施形態では、駆動段として、出力レベルが高、中、低レベルとも低出力インピータンスである相補対性出力のCMOSインバータInv13を用いている。さらに、CMOSインバータInv13の出力を電流スイッチであるMOSトランジスタQ110のソース(低電圧側電極)に接続して、MOSトランジスタQ110を駆動することで、CMOSインバータInv13の出力をMOSトランジスタQ110のゲート(高電圧側電極)に接続して、MOSトランジスタQ110を駆動する場合に比べて、MOSトランジスタQ110の被制御端子に生ずる寄生容量が小さくなるようにしている。
このようにすることで、電流スイッチ駆動の整定時間は、一般にスイッチングトランジスタの寄生容量による過渡時間に依存するので、駆動段の出力インピーダンスを立ち上りおよび立ち下りともに小さくすることができ、これにより、MOSトランジスタQ110の整定時間を短縮することができ、したがって、電流スイッチを高速に動作させることができる。たとえば、MOSLSIではGHz動作、パワー回路ではMHz動作が可能となる。
また、本実施形態では、電流スイッチをソース駆動しているので、電流スイッチをゲート駆動した場合に比べ、出力側へのミラー効果や駆動のトランジェントノイズを小さくすることができる。このため、スイッチング制御の精度を高めることができる。
さらに、本実施形態では、駆動段に相補対性出力回路を用いているので、駆動段の電源に対する直列素子数を少なくすることができる。このため、低電圧動作が可能となり、駆動電力を低くすることができる。たとえば、MOSLSIでは、1V程度の電源電圧で動作が可能となる。
その他、本実施形態は、回路が簡単、動作が確実であるなどの多くの利点を有する。
次に、本発明の広帯域PLL回路のチャージポンプ回路800、T/I変換器950に電流スイッチを適用した構成を図25に示す。尚、図25に示した構成は図9に示したV/I変換器900の出力を電流加算器100へ入力するように構成したものである。また、図9に示した係数回路b2 960を介してT/I変換回路へ入力される調整信号は省略している。
位相比較回路700の入力端子211,212各々に入力された信号の位相差に対応して、出力端子213に図25のA部に示すようなUPの位相差パルス信号が出力されると、このパルス信号により、チャージポンプ回路800のCMOSインバータInv222の出力がMOSトランジスタQ221のソースに印加される。これにより、MOSトランジスタQ221が、このバルス信号のパルス幅(位相差パルス幅)の期間だけ導通し、キャパシタCF220を充電する。キャパシタCF220の電圧増加分は、V/I変換回路23および電流加算回路25を介して、CCO100に入力される。これを受けて、CCO100は、発振周波数fvを増加させる。
また、出力端子213から出力されたUPの位相差パルス信号により、T/I変換回路950のCMOSインバータInv242の出力がMOSトランジスタ241のソースに印加される。これにより、MOSトランジスタQ241が、位相差パルス幅の期間だけ導通し、電流加算回路110のリード制御入力に、電流を加える方向の系の安定化リード制御信号を印加する。
一方、位相比較回路700の入力端子211、212各々に入力された信号の位相差に対応して、出力端子214に図25のB部に示すようなDOWNの位相差パルス信号が出力されると、このパルス信号により、チャージポンプ回路800のCMOSインバータInv224の出力がMOSトランジスタQ223のソースに印加される。これにより、MOSトランジスタQ223が、位相差パルス幅の期間だけ導通し、キャパシタCF220を放電する。キャパシタCF220の電圧減少分は、V/I変換回路900および電流加算回路100を介して、CCO100に入力される。これを受けて、CCO100は、発振周波数fvを減少させる。
また、出力端子214から出力されたDOWNの位相差パルス信号により、T/I変換回路950のCMOSインバータInv244の出力がMOSトランジスタ243のソースに印加される。これにより、MOSトランジスタQ243が、位相差パルス幅の期間だけ導通し、電流加算回路110のリード制御入力に電流を引き抜く方向の系の安定化リード制御信号を印加する。
図25に示す、本実施形態の電流スイッチ回路を適用した広帯域PLL回路では、電流スイッチの動作が高速であり、かつ電流パルス出力の充放電の対称性が良いため、何らの補正もなしに狭パルス(たとえば100ps以下)動作が可能となる。したがって、PLLとして数l00MHz〜数GHzの動作も可能になる。また、各電流スイッチの構成が簡単で且つ低電圧(たとえば2V以下)動作が可能であるため、一般のPLL回路に適用しても近年の高速マイクロプロセッサのクロック発生器に必要な低電圧広帯域PLLを実現することができる。
なお、当然のことながら、図25に示す広帯域PLL回路を構成するMOSトランジスタ、MOSダイオード、およびCMOSインバータは、1つのLSIに作り込むことが可能である。
次に、本発明の第一実施形態である電流スイッチ回路をD/A変換回路に適用した場合について説明する。
図26は、本発明の第一実施形態である電流スイッチ回路が適用された電流加形のD/A変換回路の概略構成図である。
図26に示すD/A変換回路は、入力となるディジタル信号のビットMSB〜LSB各々に対応するように、2進で重み付けがなされた複数の電流スイッチ回路(MOSトランジスタQx、CMOSインバータInvx、ただし、1≦x≦n、nは入力ディジタル信号のビット数)を備えて構成されている。
各電流スイッチ回路のMOSトランジスタQxは、ドレインが帰還抵抗Rfを有するオペアンプAmp310の(−)入力側端子に接続され、また、ゲートが共通して接続され、さらに、ソースが、対応するCMOSインバータInvxの出力に接続されている。なお、各MOSトランジスタQxのゲートは、基準電流Isを流すMOSダイオードQ320によってバイアスされるカレントミラー回路を構成している。
各電流スイッチ回路のCMOSインバータInvxには、入力となるディジタル信号の対応するビットが入力される。各CMOSインバータInvxの電源は、GNDと−VDである。VDの値は、基準バイアス用のMOSダイオードQ320の動作電圧よりも僅かに大きい値である必要がある。しかしながら、電流バイアス回路を用いているので、−VDの安定度は悪くてもよい。
次に、図26に示すD/A変換回路の動作について説明する。
たとえば、入力ディジタル信号のMSBが「H」であるとする。この場合、MSBに対応する電流スイッチ回路のCMOSインバータInv1の出力が−VDとなる。これにより、電流スイッチQ100は導通し、オペアンプAmp310の(−)入力共通線からMSBに応じた電流IMSBを流す。したがって、オペアンプAmp310の出力端子には、Rf・IMSBなる出力電圧が発生する。
ここでは、一例として、入力ディジタル信号のうち、MSBのビット入力動作について説明したが、他のビットの入力動作についても同様である。
図26に示すD/A変換回路では、動作速度が極めて高速な本実施形態の電流スイッチ回路を適用しているので、オペアンプAmp31が反転出力なのと相まって、整定を短かくすることができる。したがって、高速なD/A変換器を、比較的簡単な構成で且つ安価に提供することが可能となる。
なお、当然のことながら、図26に示すD/A変換回路を構成するMOSトランジスタ、MOSダイオード、およびCMOSインバータは、1つのLSIに作り込むことが可能である。
次に、本発明の第二実施形態について説明する。
図27は、本発明の第二実施形態である電流スイッチ回路の概略構成図である。図27に示す電流スイッチ回路は、スイッチング電源などの基本回路となる高電圧パワースイッチング回路である。
ここで、Q410は電流スイッチとして機能するパワーMOSトランジスタ(FET)、Inv42はパワーMOSトランジスタQ410駆動用の電圧スイッチとして機能する相補インバータ、Inv43はインバータInv42駆動用のCMOSインバータである。
パワーMOSトランジスタQ410は、ゲートが順バイアス電源Vbに接続され、ドレインがコンバータトランス45を介して高電圧電源Vs(たとえば+120V)に接続され、そして、ソースが相補インバータInv42の出力に接続されている。
相補インバータInv42は、低電圧のパワーMOSトランジスタQ470およびQ480で構成された相補対性出力回路である。パワーMOSトランジスタQ470およびQ480のドレインは共通して接続され、それが相補インバータInv42の出力となっている。また、パワーMOSトランジスタQ470およびQ480のゲートは共通して接続され、それが相補インバータInv42の入力となっている。また、パワーMOSトランジスタQ470のソースは電源Vccに接続され、パワーMOSトランジスタQ480のソースは接地GNDされている。
CMOSインバータInv43には、電源として、Vccおよび接地GNDが供給されている。
ここで、各パワーMOSトランジスタの容量を例示すると、Q410は200V/10A、Q470およびQ480は、電源の同期整流用途の15V/10Aなどである。また、各インバータに供給される電源Vccおよびバイアス電源Vbは、電流スイッチであるパワーMOSトランジスタQ410の非飽和動作ゲート電圧VGonに対し、VGon<Vb<Vccとなるように選んである。たとえば、VGon=4V、Vb=6V、Vcc=8Vである。
上記構成の電流スイッチ回路では、CMOSインバータInv43の入力端子49に、高周波のパルス信号が印加されると、相補インバータInv42の出力には、電源Vccおよび接地GND間の電位差を振幅とするパルス信号が現れる。これを受けて、パワーMOSトランジスタQ410は、相補インバータInv42の出力がGND側電位のときに導通し、Vcc側電位のときに遮断する。
本実施形態において、パワーMOSトランジスタQ410のソース側の寄生容量は少なくない。しかし、相補インバータInv42の出力インピーダンスは、「L」出力時はパワーMOSトランジスタQ480のオン抵抗となり、「H」出力時はパワーMOSトランジスタQ470のオン抵抗となる。そして、中間出力では、パワーMOSトランジスタQ470およびQ480のダイオード抵抗の並列となるため、何れのレベルにおいても低出力インピーダンスとなる。
このため、パワーMOSトランジスタQ410の寄生電荷を、相補インバータInv42の何れの出力レベルにおいても、急速に放電することができる。したがって、電流スイッチ回路としての動作は、略理想的な駆動となり高速化する。
たとえば、Vs=+120V、VGon=4V、Vb=6V、Vcc=8Vといった電圧条件において、スイッチング周波数1〜10MHzでの動作が可能となる。これにより、コンバータトランス45や平滑キャパシタなどを小形化することができる。本実施形態の電流スイッチ回路は、超音波ドライバなどへの応用にも好適である。
なお、本実施形態の電流スイッチ回路において、電流スイッチとなるパワーMOSトランジスタQ410のゲートに印加される順バイアスが定電圧である場合、当該電流スイッチ駆動用の相補対性出力の電圧スイッチは、さらに多用な変形が可能である。
図28は図27に示す本発明の第二実施形態の変形例を示す図である。
図28に示す変形例では、図27に示す第二実施形態において、低電圧のパワーMOSトランジスタQ470およびQ480で構成された相補インバータInv42に代えて、バイポーラ形トランジスタQ510、Q520でなる相補エミッタホロワDrv50を用いている。相補エミッタホロワDrv50を用いることにより、MOSインバータを用いた場合よりも、さらに低出力インピーダンス化を図ることができ、これにより電流スイッチのスイッチング速度を向上させることが可能となる。
次に、本発明の第三実施形態について説明する。
図29は、本発明の第三実施形態である電流スイッチ回路の概略構成図である。なお、図29において、図23に示す第一実施形態のものと同一の機能を有するものには、同一の符号を付している。
図29に示す第三実施形態の電流スイッチ回路が、図23に示す第一実施形態の電流スィッチ回路と異なる点は、CMOSインバータInv13のVcc側電源電極と電源Vccとの間に、電源降下用のMOSダイオードQ60を挿入したことである。その他の構成は、図23に示す第一実施形態のものと同様である。
本実施形態によれば、CMOSインバータInv13の出力のしゃ断レベルを必要最少限レベルに設定して、駆動ノイズの発生を低減することができる。電流スイッチ回路を構成する各MOSトランジスタのしきい値が小さくなり、コンダクタンスgmが向上すれば、駆動電圧振幅は必要最小限でよいので、回路の低消電力化や低ノイズ化に有効である。その他の効果は、第一実施形態のものと同様である。
なお、本実施形態において、電源降下用のMOSダイオードQ60の代わりに、その他の電圧降下手段を用いることも可能である。
次に、本発明の第四実施形態について説明する。
図30は、本発明の第四実施形態である電流スイッチ回路の概略構成図である。なお、図30において、図23に示す第一実施形態のものと同一の機能を有するものには、同一の符号を付している。
図30に示す第四実施形態の電流スイッチ回路が、図23に示す第一実施形態の電流スイッチ回路と異なる点は、CMOSインバータInv13の出力と接地GNDとの間に、出力レベルの最大値を制限するためのMOSダイオードQ62を挿入したことである。その他の構成は、図1に示す第一実施形態のものと同様である。
本実施形態においても、上記説明した本発明の第三実施形態と同様に、CMOSインバータInv13の出力のしゃ断レベルを必要最少限レベルに設定して、駆動ノイズの発生を低減することができる。その他の効果は、第一実施形態のものと同様である。
なお、本実施形態では、CMOSインバータInv13を構成するPMOSトランジスタのサイズと、MOSダイオードQ62のサイズとを調節することで、しゃ断レベルを任意に設定できるが、反面、MOSダイオードQ62による電力消費が増加する。
また、本実施形態において、MOSダイオードQ62の代わりに、その他の振幅調節手段を用いてCMOSインバータInv13の出力のしゃ断レベルを調節するようにしてもよい。
なお、上記の各実施形態では、電流スイッチとしてMOSトランジスタを用いたものについて説明したが、本発明に用いる電流スイッチはMOSトランジスタに限定されるものではない。たとえば、バイポーラ形トランジスタでもよい。また、パワー電流スイッチとしては、IGBTやその他の半導体スイッチを適用することが可能である。
また、上記の各実施形態では、電圧スイッチとして、CMOSインバータ、あるいは2つのバイポーラ形トランジスタでなる相補エミッタホロワを用いたものについて説明したが、本発明で用いる電圧スイッチは、高低両レベルとも低出力インピーダンスを有する相補対性出力回路であればよい。
以上説明したように、本発明の電流スイッチ回路によれば、スイッチのオン/オフ双方向ともにスイッチ時間を短縮することができる。また、低電圧動作が可能となる。
Claims (31)
- 入力される第1のクロック信号と位相が同期する第2のクロック信号を生成するための第1の帰還回路と、
入力される前記第1のクロック信号とほぼ等しい周波数の前記第2のクロック信号を生成する第2の帰還回路とを有することを特徴とする位相同期回路。 - 請求項1記載の位相同期回路において、
前記第2の帰還回路は、前記第1のクロック信号を第1の電流に変換する第1の変換回路と、前記第2のクロック信号を第2の電流に変換する第2の変換回路と、前記第1の電流と前記第2の電流とを加算する電流加算回路とを有することを特徴とする位相同期回路。 - 請求項1記載の位相同期回路において、
前記第2の帰還回路は、前記第1のクロック信号を第1の電圧に変換する第1の変換回路と、前記第2のクロック信号を第2の電圧に変換する第2の変換回路と、前記第1の電圧と前記第2の電圧とを加算する電圧加算回路とを有することを特徴とする位相同期回路。 - 入力信号に基づいて出力信号を積分制御するための第1の制御信号を生成する第1の制御信号生成部と、
入力信号に基づいて出力信号を比例制御するための第2の制御信号を生成する第2の制御信号生成部と、
前記第1の制御信号と前記第2の制御信号に基づいてクロック信号を出力する発振器とを有することを特徴とする位相同期回路。 - 請求項4記載の位相同期回路において、
前記第1の制御信号生成部は、前記入力信号と前記出力信号の位相差から前記第1の制御信号を生成し、前記第2の制御信号生成部は、前記入力信号と前記出力信号の周波数の差から前記第2の制御信号を生成することを特徴とする位相同期回路。 - 請求項4又は5記載の位相同期回路において、
前記第1の制御信号生成部は、入力信号を第1の電流に変換する第1の変換回路と、出力信号を第2の電流に変換する第2の変換回路と、前記第1の電流と前記第2の電流とを加算する電流加算回路とを有することを特徴とする位相同期回路。 - 請求項4又は5記載の位相同期回路において、
前記第1の制御信号生成部は、入力信号を第1の電圧に変換する第1の変換回路と、出力信号を第2の電圧に変換する第2の変換回路と、前記第1の電圧と前記第2の電圧とを加算する電圧加算回路とを有することを特徴とする位相同期回路。 - 請求項6記載の位相同期回路において、
前記第1、第2の変換回路は、入力される信号に基づいて充放電を行うCMOSインバータと容量によって構成した充放電回路と、複数のカレントミラー回路を折り返して接続したカレントミラーフィルタとを有することを特徴とする位相同期回路。 - 入力信号と出力信号との位相差に基づいて第1の制御信号を生成する第1の制御信号生成部と、入力信号と出力信号との周波数の差から第2の制御信号を生成する第2の制御信号生成部と、前記第1の制御信号と前記第2の制御信号に基づいてクロック信号を出力する発振器とを有するクロック生成部と、
前記クロック生成部から出力されるクロック信号を制御するクロック制御部と、
前記クロック生成部で生成されたクロック信号に基づいてデータを処理する論理部とを有することを特徴とする情報処理装置。 - 請求項9記載の情報処理装置において、
前記クロック制御部は外部からの制御信号に基づいて前記クロック生成部から出力されるクロック信号を制御することを特徴とする情報処理装置。 - 入力される第1のクロック信号と位相が同期する第2のクロック信号を生成するための第1の帰還回路と、入力される前記第1のクロック信号と周波数が一致する前記第2のクロック信号を生成する第2の帰還回路とを有するクロック生成部と、
前記クロック生成部へ入力される第1のクロック信号を制御するクロック制御部と、
前記第2のクロック信号に基づいてデータを処理する論理部とを有することを特徴とする情報処理装置。 - 請求項11記載の情報処理装置において、
前記クロック制御部は外部からの制御信号に基づいて前記第1のクロック信号を制御することを特徴とする情報処理装置。 - 入力される第1のクロック信号と位相が同期する第2のクロック信号を生成するための第1の帰還回路と、入力される前記第1のクロック信号と周波数が一致する前記第2のクロック信号を生成する第2の帰還回路とを有するクロック生成部と、
前記クロック生成部から出力される第2のクロック信号に基づいて動作する複数の回路と、
前記複数の回路のうち前記クロック生成部と異なった電源で動作する回路へ前記第2のクロック信号を伝播するためのインタフェースとを有することを特徴とする情報処理装置。 - クロック周波数に基づいてデータの処理を行う情報処理装置と、前記情報処理装置と接続され、内部状態を出力する回路と有する情報処理システムであって、
前記情報処理装置は、前記周辺回路から出力される内部状態に基づいてクロック周波数を可変にすることを特徴とする情報処理システム。 - 請求項14に記載された情報処理システムにおいて、
前記情報処理装置は、入力信号と出力信号の位相差から第1の制御信号を生成する第1の制御信号生成部と、入力信号と出力信号との周波数の差から第2の制御信号を生成する第2の制御信号生成部と、前記第1の制御信号と前記第2の制御信号に基づいてクロック信号を出力する発振器とを有するクロック生成部を有することを特徴とする情報処理システム。 - 請求項14に記載の情報処理システムにおいて、
前記情報処理装置は、入力される第1のクロック信号と位相が同期する第2のクロック信号を生成するための第1の帰還回路と、入力される前記第1のクロック信号と周波数が一致する前記第2のクロック信号を生成する第2の帰還回路とを有するクロック生成部を有することを特徴とする情報処理システム。 - 請求項14、15または16に記載の情報処理システムにおいて、
前記周辺回路は電源回路であって、前記情報処理装置は、前記電源回路の残量に基づいてクロック周波数を可変にすることを特徴とする情報処理システム。 - 制御電極を順バイアスした電流スイッチと、
前記電流スイッチの低電圧側電極に出力が接続された、相補対性出力の前記電流スイッチ駆動用電圧スイッチと、
を備えることを特徴とする電流スイッチ回路。 - 請求項18記載の電流スイッチ回路であって、
前記電流スイッチは、導通時に一定電流を流す定電流回路を構成していることを特徴とする電流スイッチ回路。 - 請求項18または19記載の電流スイッチ回路であって、
前記電圧スイッチは、電源側電極が電圧降下手段を介して電源に接続されていることを特徴とする電流スイッチ回路。 - 請求項18または19記載の電流スイッチ回路であって、
前記電圧スイッチは、出力が振幅調節手段に接続されていることを特徴とする電流スイッチ回路。 - 請求項18または19記載の電流スイッチ回路であって、
前記電流スイッチは、MOSトランジスタであることを特徴とする電流スイッチ回路。 - 請求項18または19記載の電流スイッチ回路であって、
前記電圧スイッチは、CMOSインバータであることを特徴とする電流スイッチ回路。 - 入力された2つの信号の位相差に応じて、2つの出力端子のうちのいずれか一方から位相差信号を出力する位相比較回路と、前記位相比較回路から出力された位相差信号にしたがい、キャパシタを充放電して制御電圧信号を生成するチャージポンプ回路と、前記チャージポンプ回路で生成された制御電圧信号にしたがい、発信周波数を調節する発振器と、を備えた位相同期ループ回路であって、
前記チャージポンプ回路は、前記位相比較回路の一方の出力端子から出力された位相差信号にしたがい、前記キャパシタを充電する第一の電流スイッチ回路と、前記位相比較回路の他方の出力端子から出力された位相差信号にしたがい、前記キャパシタを放電する第二の電流スイッチ回路と、を備え、
前記第一および第二の電流スイッチ回路は、制御電極を順バイアスした電流スイッチと、前記電流スイッチの低電圧側電極に出力が接続された、相補対性出力の前記電流スイッチ駆動用電圧スイッチと、を備えることを特徴とする位相同期ループ回路。 - 入力ディジタル信号のビットMLB〜LSB各々に対応して設けられた複数の電流スイッチ回路を備えたディジタル/アナログ変換回路であって、
前記複数の電流スイッチ回路各々は、
制御電極を順バイアスした電流スイッチと、
前記電流スイッチの低電圧側電極に出力が接続された、相補対性出力の前記電流スイッチ駆動用電圧スイッチと、を備え、
かつ、前記電圧スイッチに入力されたビットの信号にしたがい、前記電流スイッチが、当該ビットに応じた電流を流すように、2進で重み付けがなされていることを特徴とするディジタル/アナログ変換回路。 - 請求項7記載の位相同期回路において、
前記第1、第2の変換回路は、入力される信号に基づいて充放電を行うCMOSインバータと容量によって構成した充放電回路と、複数のカレントミラー回路を折り返して接続したカレントミラーフィルタとを有することを特徴とする位相同期回路。 - 請求項20記載の電流スイッチ回路であって、
前記電流スイッチは、MOSトランジスタであることを特徴とする電流スイッチ回路。 - 請求項20記載の電流スイッチ回路であって、
前記電圧スイッチは、CMOSインバータであることを特徴とする電流スイッチ回路。 - 請求項21記載の電流スイッチ回路であって、
前記電流スイッチは、MOSトランジスタであることを特徴とする電流スイッチ回路。 - 請求項21記載の電流スイッチ回路であって、
前記電圧スイッチは、CMOSインバータであることを特徴とする電流スイッチ回路。 - 請求項22記載の電流スイッチ回路であって、
前記電圧スイッチは、CMOSインバータであることを特徴とする電流スイッチ回路。
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