JP5332328B2 - クロック及びデータ復元回路 - Google Patents

Description

本発明は、データ受信回路に適用して好適なクロック及びデータ復元（Clock and Data Recovery．以下、ＣＤＲという）回路に関する。

コンピュータ等の情報処理機器を構成する部品の性能は大きく向上した。このため、部品間のデータ伝送速度を向上させなければ、システム全体の性能を向上させることができないという事態になっている。例えば、ＳＲＡＭやＤＲＡＭ等のメモリとプロセッサとの間の速度ギャップは大きくなる傾向にあり、この速度ギャップがコンピュータの性能向上の妨げになりつつある。また、チップ間のデータ伝送だけでなく、チップの大型化に伴い、チップ内の素子や回路ブロック間のデータ伝送速度もチップ性能を制限する大きな要因となってきている。更には、周辺機器とプロセッサ／チップセットとの間のデータ伝送もシステム全体の性能を制限する要素になってきている。

一般に、回路ブロック間やチップ間や筐体内の高速データ伝送においては、データ受信回路で行う受信データの論理判定（０、１判定）のために使用するクロックをデータ受信回路で復元することが行われる。データ受信回路で復元されるクロックは、受信データの論理判定を正しく行うために、受信データに対して一定位相となるようにデータ受信回路内部のフィードバック回路で調整される。このように、高速データ伝送において、データ受信回路で入力データ論理判定用クロックを復元し、この復元した入力データ論理判定用クロックを使用して受信データの論理判定を行うことにより送信データを復元することをＣＤＲという。

図１２は従来のＣＤＲ回路の一例を示す回路図である。図１２中、１はＣＤＲループ、２はＰＬＬ（Phase Locked Loop）である。ＣＤＲループ１は、伝送速度を１ＧbpsとするＮＲＺ（Non-Return Zero）データである入力データＩＤＴと、周波数を１ＧＨzとするＰＩ（Phase Interpolator：位相補間器）リファレンス・クロックＰＬ＿ref＿ＣＫとを入力し、入力データ論理判定用クロック及び送信データの復元を行うものである。

ＰＬＬ２は、リファレンス・クロックＲef＿ＣＫを入力してＰＩリファレンス・クロックＰＬ＿ref＿ＣＫを生成し、これをＣＤＲループ１に与えるものである。なお、図１２に示す従来のＣＤＲ回路はフルレート（Full-rate）のアーキテクチャの例であり、入力データＩＤＴの論理判定を行うための内部クロックＲＣＫの周波数は１ＧＨzとされる。

ＣＤＲループ１は、ラッチ回路３、４と、分周器５と、１：１６デマルチプレクサ６と、位相デジタル変換器（PDC：Phase to Digital Converter）７と、デジタルフィルタ８と、位相補間器（PI：Phase Interpolator）９とを有している。

ラッチ回路３は、内部クロックＲＣＫの立ち上がりタイミングで入力データＩＤＴをラッチするものである。ラッチ回路４は、内部クロックＲＣＫの立ち下がりタイミングで入力データＩＤＴをラッチするものである。なお、ラッチ回路３は入力データＩＤＴを、その遷移タイミングから次の遷移タイミングの中心近辺で論理判定し、ラッチ回路４は入力データＩＤＴをその遷移近辺で論理判定するように、内部クロックＲＣＫの位相がＣＤＲループ１で調整される。

分周器５は、周波数を１ＧＨzとする内部クロックＲＣＫを１／１６に分周し、周波数を６２.５ＭＨzとする分周クロックＦＣＫ１を出力するものである。分周クロックＦＣＫ１は、１：１６デマルチプレクサ６と、位相デジタル変換器７と、デジタルフィルタ８とに動作クロックとして与えられると共に、ユーザクロックＵＳＥＲ＿ＣＫとして次段の内部回路に転送される。

１：１６デマルチプレクサ６は、ラッチ回路３の出力データＲＤＴを１６列にデマルチプレクスして６２.５Ｍbpsに低速化してなる１６列のデータＲＤＭＸ０〜ＲＤＭＸ１５を出力すると共に、ラッチ回路４の出力データＢＤＴを１６列にデマルチプレクスして６２.５Ｍbpsに低速化してなる１６列のデータＢＤＭＸ０〜ＢＤＭＸ１５を出力するものである。なお、１：１６デマルチプレクサ６の出力データＲＤＭＸ０〜ＲＤＭＸ１５は、ユーザデータＵＳＥＲ＿ＤＴとして次段の内部回路に転送される。

位相デジタル変換器７は、位相比較器をなすものであり、１：１６デマルチプレクサ６の出力データＲＤＭＸ０〜ＲＤＭＸ１５、ＢＤＭＸ０〜ＢＤＭＸ１５を比較処理し、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいるか、遅れているかを示す位相情報コードＰＤＣＣＯＤＥを生成するものである。

より具体的には、位相デジタル変換器７においては、１：１６デマルチプレクサ６が出力する１６組のデータ（ＲＤＭＸ０、ＢＤＭＸ０）〜（ＲＤＭＸ１５、ＢＤＭＸ１５）のそれぞれの組のデータから、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいるか、遅れているかが判定され、この判定結果を示す１６個の内部コードＥＬＣＯＤＥ０〜ＥＬＣＯＤＥ１５が生成される。そして、これら１６個の内部コードＥＬＣＯＤＥ０〜ＥＬＣＯＤＥ１５が加算され、この加算結果が０の場合には、０が位相情報コードＰＤＣＣＯＤＥとして出力され、それ以外の場合には、加算結果のうち、符号（−１又は＋１）が位相情報コードＰＤＣＣＯＤＥとして出力される。

デジタルフィルタ８は、位相デジタル変換器７が出力する位相情報コードＰＤＣＣＯＤＥを累積積分して時間平均し、内部クロックＲＣＫの位相シフト量を指示する位相調整コードＰＩＣＯＤＥを生成するものである。位相補間器９は、ＰＬＬ２から与えられるＰＩリファレンス・クロックＰＩ＿ref＿ＣＫを入力し、このＰＩリファレンス・クロックＰＩ＿ref＿ＣＫを位相調整コードＰＩＣＯＤＥが指示する位相シフト量だけ位相シフトし、この位相シフトしたＰＩリファレンス・クロックＰＩ＿ref＿ＣＫを内部クロックＲＣＫとして出力するものである。

ここで、ラッチ回路３の出力データＲＤＴが論理０から論理１または論理１から論理０に遷移した場合において、ラッチ回路３の出力データＲＤＴが遷移した直前のラッチ回路４のラッチ動作による出力データＢＤＴの論理値がラッチ回路３の出力データＲＤＴの遷移前の論理値と遷移後の論理値とのいずれと一致しているかにより、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいるか、遅れているかを特定することができる。

具体的には、ラッチ回路３の出力データＲＤＴが遷移した直前のラッチ回路４のラッチ動作による出力データＢＤＴの論理値がラッチ回路３の出力データＲＤＴの遷移前の論理値と一致している場合には、内部クロックＲＣＫの位相は入力データＩＤＴの位相に比べて進んでいると判定することができる。これに対して、ラッチ回路３の出力データＲＤＴが遷移した直前のラッチ回路４のラッチ動作による出力データＢＤＴがラッチ回路３の出力データＲＤＴの遷移後の論理値と一致している場合には、内部クロックＲＣＫの位相は入力データＩＤＴの位相に比べて遅れていると判定することができる。そこで、位相デジタル変換器７は、図１３に示す真理値表を使用して内部コードＥＬＣＯＤＥを生成するとしている。

図１３中、ＲＤＴ［ｉ−１］は、ラッチ回路３において入力データＩＤＴを（ｉ−１）サイクル目の内部クロックＲＣＫの立ち上がりタイミングでラッチしたときのラッチ回路３の出力データＲＤＴの論理値である。ＲＤＴ［ｉ］は、ラッチ回路３において入力データＩＤＴをｉサイクル目の内部クロックＲＣＫの立ち上がりタイミングでラッチしたときのラッチ回路３の出力データＲＤＴの論理値である。ＢＤＴ［ｉ］は、ラッチ回路４において入力データＩＤＴをｉサイクル目の内部クロックＲＣＫの立ち下がりタイミングでラッチしたときのラッチ回路４の出力データＢＤＴの論理値である。

ここで、ＲＤＴ［ｉ−１］＝０、ＲＤＴ［ｉ］＝１、ＢＤＴ［ｉ］＝０、又は、ＲＤＴ［ｉ−１］＝１、ＲＤＴ［ｉ］＝０、ＢＤＴ［ｉ］＝１のときは、内部コードＥＬＣＯＤＥ＝−１となっている。これは、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいると判断することができることから、内部クロックＲＣＫの位相を遅らす必要があることを示している。

また、ＲＤＴ［ｉ−１］＝０、ＲＤＴ［ｉ］＝１、ＢＤＴ［ｉ］＝１、又は、ＲＤＴ［ｉ−１］＝１、ＲＤＴ［ｉ］＝０、ＢＤＴ［ｉ］＝０のときは、内部コードＥＬＣＯＤＥ＝＋１となっている。これは、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて遅れていると判断することができることから、内部クロックＲＣＫの位相を進める必要があることを示している。

なお、ＲＤＴ［ｉ−１］＝０、ＲＤＴ［ｉ］＝０、ＢＤＴ［ｉ］＝０、又は、ＲＤＴ［ｉ−１］＝１、ＲＤＴ［ｉ］＝１、ＢＤＴ［ｉ］＝１、又は、ＲＤＴ［ｉ−１］＝０、ＲＤＴ［ｉ］＝０、ＢＤＴ［ｉ］＝１、又は、ＲＤＴ［ｉ−１］＝１、ＲＤＴ［ｉ］＝１、ＢＤＴ［ｉ］＝０のときは、内部コードＥＬＣＯＤＥ＝０となっている。これは、内部クロックの位相を調整する必要がないことを意味している。

図１４は位相デジタル変換器７における内部コード（ＥＬＣＯＤＥ）生成動作を具体的に説明するためのタイミングチャートであり、入力データＩＤＴと、内部クロックＲＣＫと、ラッチ回路３の出力データＲＤＴと、ラッチ回路４の出力データＢＤＴとを示している。（Ａ）は内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて遅れている場合、（Ｂ）は内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいる場合である。

ここで、Ｔ［ｉ］を内部クロックＲＣＫのｉサイクル目の開始タイミングとすると、図１４（Ａ）の場合、ＲＤＴ［ｉ−１］＝０、ＲＤＴ［ｉ］＝１、ＢＤＴ［ｉ］＝１であるから、ＥＬＣＯＤＥ＝＋１となり、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて遅れているという判定結果となる。これに対して、図１４（Ｂ）の場合は、ＲＤＴ［ｉ−１］＝０、ＲＤＴ［ｉ］＝１、ＢＤＴ［ｉ］＝０であるから、ＥＬＣＯＤＥ＝−１となり、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいるという判定結果となる。

このように構成された従来のＣＤＲ回路においては、ラッチ回路３は、入力データＩＤＴを内部クロックＲＣＫの立ち上がりタイミングでラッチする。また、ラッチ回路４は、入力データＩＤＴを内部クロックＲＣＫの立ち下がりタイミングでラッチする。１：１６デマルチプレクサ６は、ラッチ回路３、４の出力データＲＤＴ、ＢＤＴをそれぞれデマルチプレクスし、それぞれ１６列のデータＲＤＭＸ０〜ＲＤＭＸ１５、ＢＤＭＸ０〜ＢＤＭＸ１５に変換する。

位相デジタル変換器７は、１：１６デマルチプレクサ６の出力データＲＤＭＸ０〜ＲＤＭＸ１５、ＢＤＭＸ０〜ＢＤＭＸ１５を比較処理して、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいるか、遅れているかを示す位相情報コードＰＤＣＣＯＤＥを生成する。

デジタルフィルタ８は、位相デジタル変換器７が出力する位相情報コードＰＤＣＣＯＤＥを累積積分して時間平均し、内部クロックＲＣＫの位相シフト量を示す位相調整コードＰＩＣＯＤＥを出力する。位相補間器９は、ＰＬＬ２から与えられるＰＩリファレンス・クロックＰＩ＿ref＿ＣＫを位相調整コードＰＩＣＯＤＥに応じて位相シフトさせてなる内部クロックＲＣＫを出力する。

図１２に示す従来のＣＤＲ回路は、この一連の動作により、入力データＩＤＴに含まれるジッタ量に応じて、内部クロックＲＣＫの立ち上がりエッジが入力データＩＤＴのアイの中心近辺に位置するように内部クロックＲＣＫの位相をＣＤＲループ１で調整することにより、内部クロックＲＣＫを入力データ論理判定用クロックとして復元すると共に、この内部クロックＲＣＫを使用して送信データを復元するとしている。

図１２に示す従来のＣＤＲ回路では、入力データＩＤＴのジッタ量を検出する能力は内部クロックＲＣＫの位相シフト精度に依存する。例えば、位相補間器９の位相分解能が６ビットの場合、位相補間器９は、６ビットの位相調整コードＰＩＣＯＤＥ［５：０］に応じて、内部クロックＲＣＫの位相を0.015625（＝1／2⁶）ＵＩ（Unit Interval）ステップで変化させることができる。これは非常に高感度であり、ジッタが多い環境下では必要不可欠な能力である。他方、位相補間器９は、きめ細かな位相シフトを実現するために、ＣＭＬ（Current Mode Logic）回路を有しており、これが定常的な電流を消費するために、図１２に示す従来のＣＤＲ回路は消費電力が大きいという不都合がある。

ここで、携帯電話のように、高感度なジッタ検出能力が要求されないアプリケーションにおいては、位相補間器９による位相分解能はオーバースペックであり、このため、ＣＤＲ回路として、図１２に示す従来のＣＤＲ回路を使用する場合には、無駄に電力を消費することになる。そこで、高感度なジッタ検出能力が要求されないアプリケーションにおいては、電力消費の少ないＣＤＲ回路が要求される。
特開２００４−２０８２２２号公報

本発明は、かかる点に鑑み、入力データ論理判定用クロックとして、周波数の安定したクロックを得ることができ、しかも、消費電力を低減することができるＣＤＲ回路を提供することを目的とする。

ここで開示するＣＤＲ回路は、ＰＬＬと、ＣＤＲループと、制御部とを有する。前記ＰＬＬは、複数のインバータをリング接続してなる第１のリング発振回路を有する第１の電圧制御発振器を備えるものである。前記ＣＤＲループは、複数のインバータをリング接続し、前記第１のリング発振回路の制御電圧が与えられる第２のリング発振回路を有する第２の電圧制御発振器を備えるものである。前記制御部は、前記第１の電圧制御発振器の出力クロックの遷移タイミングを検出し、前記第２の電圧制御発振器の第２の発振周波数が前記第１の電圧制御発振器の第１の発振周波数に近づくように前記第２の電圧制御発振器を制御するものである。

開示したＣＤＲ回路では、前記制御部は、前記第１の電圧制御発振器の出力クロックの遷移タイミングを検出し、前記第２の電圧制御発振器の第２の発振周波数が前記第１の電圧制御発振器の第１の発振周波数に近づくように前記第２の電圧制御発振器を制御する。ここで、前記第１の電圧制御発振器は、前記ＰＬＬを構成するものであるから、前記第１の電圧制御発振器の第１の発振周波数は安定したものであり、前記第２の電圧制御発振器の第２の発振周波数も安定したものとなる。

即ち、開示したＣＤＲ回路によれば、前記第２の電圧制御発振器は、前記第１の電圧制御発振器と同一周波数のクロックを安定的に出力することになるので、前記第２の電圧制御発振器を入力データ論理判定用クロック源として使用することができる。また、前記第２のリング発振回路は、インバータをリング接続して構成されるので、定常的に電流を消費するということがなく、消費電力を低減することができる。

（第１実施形態）
図１は本発明の第１実施形態を示す回路図である。本発明の第１実施形態は、図１２に示す従来のＣＤＲ回路と同様に、伝送速度を１ＧbpsとするＮＲＺデータを入力データＩＤＴとするものであり、ＣＤＲループ１１と、ＰＬＬ１２と、両エッジ検出部１３とを有している。

ＣＤＲループ１１は、入力データＩＤＴと、ＰＬＬ１２から与えられる制御電圧ＶＣＮＴＬと、両エッジ検出部１３から与えられるインジェクションロック信号ＩＮＪ＿Ｐ、ＩＮＪ＿Ｎとを入力し、入力データ論理判定用クロック及び送信データの復元を行い、ユーザデータＵＳＥＲ＿ＤＴ及びユーザクロックＵＳＥＲ＿ＣＫを出力するものである。このＣＤＲループ１１は、図１２に示す従来のＣＤＲループ１が備える位相補間器９の代わりに内部クロック生成回路１４を設け、その他については、図１２に示す従来のＣＤＲループ１と同様に構成したものである。

内部クロック生成回路１４は、電圧制御発振器１５と、セレクタ１６と、レベル変換器１７とを有している。電圧制御発振器１５は、位相を２０°ずつずらしてなる１８個のクロックＰＣＫ０〜ＰＣＫ１７を生成するものである。セレクタ１６は、デジタルフィルタ８が出力する位相調整コードＰＩＣＯＤＥに制御され、電圧制御発振器１５が出力する１８個のＰＣＫ０〜ＰＣＫ１７から１個のクロックを選択するものである。レベル変換器１７は、セレクタ１６が選択した制御電圧（ＶＣＮＴＬ）レベルのクロックの高レベルを電源電圧（ＶＤＤ）レベルに変換して内部クロックＲＣＫとするものである。

図２はＰＬＬ１２の構成を示す回路図である。ＰＬＬ１２は、リファレンス・クロックＲef＿ＣＫを入力し、１ＧＨzのクロックＶＣＯ＿ＣＫを生成し、これを両エッジ検出部１３に与えると共に、制御電圧ＶＣＮＴＬをＣＤＲループ１１の電圧制御発振器１５に与えるものである。このＰＬＬ１２は、位相周波数検出器１８と、チャージポンプ１９と、ローパスフィルタ２０と、電圧制御発振器２１と、分周器２２とを有している。

位相周波数検出器１８は、リファレンス・クロックＲef＿ＣＫと、分周器２２が出力する分周クロックＦＣＫ２とを入力し、リファレンス・クロックＲef＿ＣＫと分周クロックＦＣＫ２との位相差及び周波数差を検出するものである。チャージポンプ１９は、位相周波数検出器１８の検出結果に応じた電流の流出又は流入を行うものである。

ローパスフィルタ２０は、チャージポンプ１９から流出する電流又はチャージポンプ１９に流入する電流を平均化して制御電圧ＶＣＮＴＬを生成するものである。電圧制御発振器２１は、ローパスフィルタ２０が出力する制御電圧ＶＣＮＴＬに制御されて１ＧＨzのクロックＶＣＯ＿ＣＫを生成するものである。分周器２２は、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫを分周して分周クロックＦＣＫ２を生成するものである。

図３は電圧制御発振器２１の構成を示す回路図である。図３中、２３はローパスフィルタ２０から与えられる制御電圧ＶＣＮＴＬを入力するための制御電圧入力端子、２４は接地される接地端子、２５はリング発振回路である。リング発振回路２５は相補型金属絶縁膜半導体インバータの一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ２６〜３４をリング接続して構成される。

３５はクロック出力回路であり、３６〜７１はＣＭＯＳインバータ、７２〜８０はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなる伝送ゲートである。クロック出力回路３５は、ＣＭＯＳインバータ２６〜３４が出力するクロックを入力し、位相が２０°ずつずれている１８個の出力クロックＱＣＫ０〜ＱＣＫ１７を出力するものである。出力クロックＱＣＫ０〜ＱＣＫ１７のうちの１個がＰＬＬ１２の出力クロックＶＣＯ＿ＣＫとされる。

図４はＣＭＯＳインバータ２６の構成を示す回路図である。ＣＭＯＳインバータ２７〜３４もＣＭＯＳインバータ２６と同様に構成される。図４中、８１は信号入力端子、８２は信号出力端子、８３、８４はＰＭＯＳトランジスタ、８５、８６はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ８３は、ソース及びバルクを制御電圧入力端子２３に接続し、ゲートを接地端子２４に接続している。ＰＭＯＳトランジスタ８４は、ソースをＰＭＯＳトランジスタ８３のドレインに接続し、バルクを制御電圧入力端子２３に接続し、ゲートを信号入力端子８１に接続し、ドレインを信号出力端子８２に接続している。

ＮＭＯＳトランジスタ８５は、ソース及びバルクを接地端子２４に接続し、ゲートを制御電圧入力端子２３に接続している。ＮＭＯＳトランジスタ８６は、ソースをＮＭＯＳトランジスタ８５のドレインに接続し、バルクを接地端子２４に接続し、ゲートを信号入力端子８１に接続し、ドレインを信号出力端子８２に接続している。

このように構成されたＣＭＯＳインバータ２６においては、通常動作時は、ＰＭＯＳトランジスタ８３及びＮＭＯＳトランジスタ８５は常にＯＮとなる。また、リング発振回路２５の発振周波数は、ローパスフィルタ２０が出力する制御電圧ＶＣＮＴＬに応じた周波数となる。

図５はＣＭＯＳインバータ３６の構成を示す回路図である。ＣＭＯＳインバータ３７〜７１もＣＭＯＳインバータ３６と同様に構成される。図４中、８７は信号入力端子、８８は信号出力端子、８９はＰＭＯＳトランジスタ、９０はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ８９は、ソース及びバルクを制御電圧入力端子２３に接続し、ゲートを信号入力端子８７に接続し、ドレインを信号出力端子８８に接続している。ＮＭＯＳトランジスタ９０は、ソース及びバルクを接地端子２４に接続し、ゲートを信号入力端子８７に接続し、ドレインを信号出力端子８８に接続している。

図６は両エッジ検出部１３の構成を示す回路図である。両エッジ検出部１３は、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫと、ＣＤＲループ１１をパワーダウン状態に設定するためのパワーダウン設定信号ＰＤとを入力し、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの立ち上がりエッジ及び立ち下がりエッジを検出し、インジェクションロック信号ＩＮＪ＿Ｐ、ＩＮＪ＿Ｎを生成するものである。パワーダウン設定信号ＰＤは、ＣＤＲループ１１をパワーダウン状態に設定する場合にはＨレベル、ＣＤＲループ１１を通常動作状態に設定する場合にはＬレベルとなる信号である。

図６中、９１は遅延回路、９２はＥＯＲ（排他的論理和）回路、９３、９４はインバータ、９５はＯＲ回路、９６はＡＮＤ回路である。遅延回路９１は、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫを遅延するものである。ＥＯＲ回路９２は、遅延回路９１の出力クロックＣＫＤと電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫとをＥＯＲ処理し、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの立ち上がりエッジ及び立ち下がりエッジを検出し、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの立ち上がりエッジ及び立ち下がりエッジの時間的位置を示す両エッジ検出信号ＩＮＪを出力するものである。

インバータ９３は、ＥＯＲ回路９２が出力する両エッジ検出信号ＩＮＪを反転するものである。インバータ９４は、パワーダウン設定信号ＰＤを反転するものである。ＯＲ回路９５は、インバータ９３の出力信号とパワーダウン設定信号ＰＤとをＯＲ処理し、パワーダウン時に、インジェクションロック信号ＩＮＪ＿Ｐを出力するものである。ＡＮＤ回路９６は、ＥＯＲ回路９２が出力する両エッジ検出信号ＩＮＪとインバータ９４の出力信号とをＡＮＤ処理し、パワーダウン時に、インジェクションロック信号ＩＮＪ＿Ｎを出力するものである。

図７は両エッジ検出部１３の動作を示すタイミングチャートである。（Ａ）はパワーダウン設定信号ＰＤ、（Ｂ）は電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫ、（Ｃ）は遅延回路９１の出力クロックＣＫＤ、（Ｄ）は両エッジ検出信号ＩＮＪ、（Ｅ）はインジェクションロック信号ＩＮＪ＿Ｐ、（Ｆ）はインジェクションロック信号ＩＮＪ＿Ｎを示している。

このように、両エッジ検出部１３は、パワーダウン設定信号ＰＤがＨレベルのとき、即ち、ＣＤＲループ１１のパワーダウン時は、インジェクションロック信号ＩＮＪ＿ＰをＨレベル、インジェクションロック信号ＩＮＪ＿ＮをＬレベルとする。また、両エッジ検出部１３は、パワーダウン信号ＰＤがＬレベルのとき、即ち、ＣＤＲループ１１の通常動作時は、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫが遷移する毎に、遅延回路９１の遅延時間だけ、インジェクションロック信号ＩＮＪ＿ＰをＬレベル、インジェクションロック信号ＩＮＪ＿ＮをＨベルとし、それ以外の期間は、インジェクションロック信号ＩＮＪ＿ＰをＨレベル、インジェクションロック信号ＩＮＪ＿ＮをＬレベルとする。

図８はＣＤＲループ１１内の電圧制御発振器１５の構成を示す回路図である。図８中、９７はＰＬＬ１２のローパスフィルタ２０から与えられる制御電圧ＶＣＮＴＬを入力するための制御電圧入力端子、９８は接地される接地端子、９９は両エッジ検出部１３から与えられるインジェクションロック信号ＩＮＪ＿Ｐを入力するためのインジェクションロック信号入力端子、１００は両エッジ検出部１３から与えられるインジェクションロック信号ＩＮＪ＿Ｎを入力するためのインジェクションロック信号入力端子である。

１０１はリング発振回路である。リング発振回路１０１は、ＣＭＯＳインバータ１０２〜１１０をリング接続して構成される。１１１はクロック出力回路であり、１１２〜１４７はＣＭＯＳインバータ、１４８〜１５６はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなる伝送ゲートである。クロック出力回路１１１は、ＣＭＯＳインバータ１０２〜１１０の出力クロックを入力し、位相が２０°ずつずれている１８個の出力クロックＰＣＫ０〜ＰＣＫ１７を出力するものである。

リング発振回路１０１のＣＭＯＳインバータ１０２〜１０９は、電圧制御発振器２１のリング発振回路２５が有するＣＭＯＳインバータ２６と同様に構成される。クロック出力回路１１１のＣＭＯＳインバータ１１２〜１４７は、電圧制御発振器２１のクロック出力回路３５が有するＣＭＯＳインバータ３６と同様に構成される。

図９はＣＭＯＳインバータ１１０の構成を示す回路図である。図９中、１５７は信号入力端子、１５８は信号出力端子、１５９、１６０はＰＭＯＳトランジスタ、１６１、１６２はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ１５９は、ソース及びバルクを制御電圧入力端子９７に接続し、ゲートをインジェクションロック信号入力端子９９に接続している。ＰＭＯＳトランジスタ１６０は、ソースをＰＭＯＳトランジスタ１５９のドレインに接続し、バルクを制御電圧入力端子９７に接続し、ゲートを信号入力端子１５７に接続し、ドレインを信号出力端子１５８に接続している。

ＮＭＯＳトランジスタ１６１は、ソース及びバルクを接地端子９８に接続し、ゲートをインジェクションロック信号入力端子１００に接続している。ＮＭＯＳトランジスタ１６２は、ソースをＮＭＯＳトランジスタ１６１のドレインに接続し、バルクを接地端子９８に接続し、ゲートを信号入力端子１５７に接続し、ドレインを信号出力端子１５８に接続している。

このように構成されたＣＭＯＳインバータ１１０においては、インジェクションロック信号ＩＮＪ＿ＰがＬレベル、インジェクションロック信号ＩＮＪ＿ＮがＨレベルのときは、ＰＭＯＳトランジスタ１５９及びＮＭＯＳトランジスタ１６１がＯＮとなり、ＣＭＯＳインバータ１１０は活性状態となる。これに対して、インジェクションロック信号ＩＮＪ＿ＰがＨレベル、インジェクションロック信号ＩＮＪ＿ＮがＬレベルのときは、ＰＭＯＳトランジスタ１５９及びＮＭＯＳトランジスタ１６１がＯＦＦとなり、ＣＭＯＳインバータ１１０は非活性状態となる。

図１０はＣＭＯＳインバータ１１０の動作を説明するためのタイミングチャートである。（Ａ）は電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫ、（Ｂ）はインジェクションロック信号ＩＮＪ＿Ｐ、（Ｃ）はインジェクションロック信号ＩＮＪ＿Ｎ、（Ｄ）はＣＭＯＳインバータ１０９の出力クロック、（Ｅ）はＣＭＯＳインバータ１１０の出力クロックを示している。但し、（Ｄ）に示すＣＭＯＳインバータ１０９の出力クロックの波形は、電圧制御発振器１５の発振周波数が電圧制御発振器２１の発振周波数と一致している場合を示している。

ここで、ＣＭＯＳインバータ１１０は、インジェクションロック信号ＩＮＪ＿ＰがＬレベル、インジェクションロック信号ＩＮＪ＿ＮがＨレベルのときに活性状態とされ、インジェクションロック信号ＩＮＪ＿ＰがＨレベル、インジェクションロック信号ＩＮＪ＿ＮがＬレベルのときに非活性状態とされる。

この結果、リング発振回路１０１の発振周波数が時間の経過とともに変動し、例えば、ＣＭＯＳインバータ１０９の出力クロックの遷移タイミングが早まり、ＣＭＯＳインバータ１０９の出力クロックの立ち下がりエッジが破線Ｅ１に示すように変動した場合であっても、ＣＭＯＳインバータ１１０の出力クロックは、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの遷移タイミングで遷移し、ＣＭＯＳインバータ１０９の出力クロックの遷移タイミングの変動の影響を受けることはない。

また、ＣＭＯＳインバータ１０９の出力クロックの遷移タイミングが遅れ、ＣＭＯＳインバータ１０９の出力クロックの立ち下がりエッジが破線Ｅ２に示すように変動した場合であっても、ＣＭＯＳインバータ１０９の出力クロックの遷移タイミングの遅れがＣＭＯＳインバータ１０２〜１１０の１個分の遅延時間より小さい場合には、ＣＭＯＳインバータ１１０の出力クロックは、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの遷移タイミングで遷移し、ＣＭＯＳインバータ１０９の出力クロックの遷移タイミングの変動の影響を受けることはない。

ＣＭＯＳインバータ１０９の出力クロックの立ち上がりエッジの位置が変動した場合においても同様のことが言える。したがって、ＣＭＯＳインバータ１１０の出力クロックは電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫと同期し、電圧制御発振器１５の発振周波数は電圧制御発振器２１の発振周波数に一致することになる。これが両エッジ検出部１３による電圧制御発振器１５に対するインジェクションロック技術を用いた発振周波数の制御である。

このように構成された本発明の第１実施形態においては、ＰＬＬ１２は、リファレンス・クロックＲef＿ＣＫを入力し、ローパスフィルタ２０が出力する制御電圧ＶＣＮＴＬを電圧制御発振器１５に与えると共に、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫを両エッジ検出部１３に与える。

電圧制御発振器１５においては、リング発振回路１０１は、制御電圧ＶＣＮＴＬを受けて発振動作を行い、クロック出力回路１１１は、クロックＰＣＫ０〜ＰＣＫ１７を出力する。両エッジ検出部１３は、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの立ち上がりエッジ及び立ち下がりエッジを検出し、インジェクションロック信号ＩＮＪ＿Ｐ、ＩＮＪ＿Ｎを電圧制御発振器１５に与え、電圧制御発振器１５の発振周波数が電圧制御発振器２１の発振周波数と同一となるように制御する。

また、ラッチ回路３は、入力データＩＤＴを内部クロックＲＣＫの立ち上がりタイミングでラッチする。ラッチ回路４は、入力データＩＤＴを内部クロックＲＣＫの立ち下がりタイミングでラッチする。１：１６デマルチプレクサ６は、ラッチ回路３、４の出力データＲＤＴ、ＢＤＴをそれぞれデマルチプレクスしてそれぞれ１６列のデータＲＤＭＸ０〜ＲＤＭＸ１５、ＢＤＭＸ０〜ＢＤＭＸ１５に変換する。位相デジタル変換器７は、１：１６デマルチプレクサ６の出力データＲＤＭＸ０〜ＲＤＭＸ１５、ＢＤＭＸ０〜ＢＤＭＸ１５を比較処理し、内部クロックＲＣＫの位相が入力データＩＤＴの位相に比べて進んでいるか、遅れているかを示す位相差情報コードＰＤＣＣＯＤＥを生成する。

デジタルフィルタ８は、位相デジタル変換器７が出力する位相情報コードＰＤＣＣＯＤＥを時間平均し、内部クロックＲＣＫの位相シフト量を示す位相調整コードＰＩＣＯＤＥを出力する。セレクタ１６は、電圧制御発振器１５が出力するクロックＰＣＫ０〜ＰＣＫ１７から位相調整コードＰＩＣＯＤＥに応じたクロックを選択する。レベル変換器１７は、セレクタ１６が出力する高レベルを制御電圧ＶＣＮＴＬとするクロックを入力し、このクロックの高レベルを電源電圧レベルに変換して内部クロックＲＣＫとして出力する。

なお、パワーダウン信号ＰＤがＨレベルのとき、即ち、ＣＤＲループ１１のパワーダウン時には、両エッジ検出部１３は、インジェクションロック信号ＩＮＪ＿ＰをＨレベル、インジェクションロック信号ＩＮＪ＿ＮをＬレベルにし、ＣＭＯＳインバータ１１０を非活性状態とし、電圧制御発振器１５の発振動作を停止させる。

以上のように、本発明の第１実施形態によれば、両エッジ検出部１３は、電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの遷移タイミングを検出し、電圧制御発振器１５の発振周波数が電圧制御発振器２１の発振周波数と同一となるように電圧制御発振器１５を制御する。ここで、電圧制御発振器２１は、ＰＬＬ１２を構成するものであるから、電圧制御発振器２１の発振周波数は安定したものであり、電圧制御発振器１５の発振周波数も安定したものとなる。

この結果、電圧制御発振器１５により電圧制御発振器２１と同一周波数のクロックを安定的に得ることができる。したがって、電圧制御発振器１５を内部クロック（ＲＣＫ）源とすることができる。ここで、電圧制御発振器１５内のリング発振回路１０１はＣＭＯＳインバータ１０２〜１１０をリング接続して構成されているので、定常的に電流を消費するということがない。したがって、ＰＬＬ１２の出力クロックＶＣＯ＿ＣＫの位相を調整して内部クロックＲＣＫを生成する位相補間器を設ける場合に比較して消費電力を大幅に低減することができる。本発明の第１実施形態の消費電力を、例えば、図１２に示す従来のＣＤＲ回路の１／５とすることができる。

（第２実施形態）
図１１は本発明の第２実施形態を示す回路図である。本発明の第２実施形態は、伝送速度を１ＧbpsとするＮＲＺデータからなる４つの入力データＩＤＴ０〜ＩＤＴ３に対応して４個のＣＤＲループ１６３〜１６６を設けると共に、ＣＤＲループ１６３〜１６６に対応して、ＰＬＬ１２と、両エッジ検出部１３とを設けてなるものである。ＣＤＲループ１６３〜１６６は、本発明の第１実施形態が備えるＣＤＲループ１１と同一の構成を有するものである。

本発明の第２実施形態においては、ＰＬＬ１２のローパスフィルタ２０が出力する制御電圧ＶＣＮＴＬは、ＣＤＲループ１６３〜１６６内の入力データ論理判定用クロック源をなす電圧制御発振器に与えられる。また、両エッジ検出部１３が出力するインジェクションロック信号ＩＮＪ＿Ｐ、ＩＮＪ＿Ｎは、ＣＤＲループ１６３〜１６６内の入力データ論理判定用クロック源をなす電圧制御発振器内の図８に示すＣＭＯＳインバータ１１０に相当するＣＭＯＳインバータに与えられる。

このように構成された本発明の第２実施形態によれば、４つの入力データＩＤＴ０〜ＩＤＴ３が与えられるＣＤＲ回路に関し、本発明の第１実施形態と同様に、入力データ論理判定用クロック（本発明の第１実施形態における内部クロックＲＣＫに相当する内部クロック）として、周波数の安定したクロックを得ることができ、しかも、ＣＤＲループ１６３〜１６６に位相補間器を設ける場合よりも消費電力を低減することができる。

なお、本発明の第１実施形態及び第２実施形態では、電圧制御発振器のリング発振回路を構成するインバータとして、ＣＭＯＳインバータを使用した場合について説明したが、ＣＭＯＳインバータ以外の相補型金属絶縁膜半導体インバータを使用することもできるし、抵抗負荷形インバータや、ＮＭＯＳインバータ等、相補型金属絶縁膜半導体インバータ以外のインバータを使用することもできる。

本発明の第１実施形態を示す回路図である。 本発明の第１実施形態が備えるＰＬＬの構成を示す回路図である。 本発明の第１実施形態が備えるＰＬＬ内の電圧制御発振器の構成を示す回路図である。 本発明の第１実施形態が備えるＰＬＬ内の電圧制御発振器内のリング発振回路が備えるＣＭＯＳインバータの構成を示す回路図である。 本発明の第１実施形態が備えるＰＬＬ内の電圧制御発振器内のクロック出力回路が備えるＣＭＯＳインバータの構成を示す回路図である。 本発明の第１実施形態が備える両エッジ検出部の構成を示す回路図である。 本発明の第１実施形態が備える両エッジ検出部の動作を示すタイミングチャートである。 本発明の第１実施形態が備えるＣＤＲループ内の電圧制御発振器の構成を示す回路図である。 本発明の第１実施形態が備えるＣＤＲループ内の電圧制御発振器内のリング発振回路を構成するＣＭＯＳインバータのうち、インジェクションロック信号が与えられるＣＭＯＳインバータの構成を示す回路図である。 本発明の第１実施形態が備えるＣＤＲループ内の電圧制御発振器内のリング発振回路を構成するＣＭＯＳインバータのうち、インジェクションロック信号が与えられるＣＭＯＳインバータの動作を説明するためのタイミングチャートである。 本発明の第２実施形態を示す回路図である。 従来のＣＤＲ回路の一例を示す回路図である。 図１２に示すＣＤＲ回路が備える位相デジタル変換器が内部コードを生成する場合に使用する真理値表を示す図である。 図１２に示すＣＤＲ回路が備える位相デジタル変換器の内部コード生成動作を具体的に説明するためのタイミングチャートである。

符号の説明

１…ＣＤＲループ
２…ＰＬＬ
３、４…ラッチ回路
５…分周器
６…１：１６デマルチプレクサ
７…位相デジタル変換器
８…デジタルフィルタ
９…位相補間器
１１…ＣＤＲループ
１２…ＰＬＬ
１３…両エッジ検出部
１４…内部クロック生成回路
１５…電圧制御発振器
１６…セレクタ
１７…レベル変換器
１８…位相周波数検出器
１９…チャージポンプ
２０…ローパスフィルタ
２１…電圧制御発振器
２２…分周器
２３…制御電圧入力端子
２４…接地端子
２５…リング発振回路
２６〜３４…ＣＭＯＳインバータ
３５…クロック出力回路
３６〜７１…ＣＭＯＳインバータ
７２〜８０…伝送ゲート
８１…信号入力端子
８２…信号出力端子
８３、８４…ＰＭＯＳトランジスタ
８５、８６…ＮＭＯＳトランジスタ
８７…信号入力端子
８８…信号出力端子
８９…ＰＭＯＳトランジスタ
９０…ＮＭＯＳトランジスタ
９１…遅延回路
９２…ＥＯＲ回路
９３、９４…インバータ
９５…ＯＲ回路
９６…ＡＮＤ回路
９７…制御電圧入力端子
９８…接地端子
９９、１００…インジェクションロック信号入力端子
１０１…リング発振回路
１０２〜１１０…ＣＭＯＳインバータ
１１１…クロック出力回路
１１２〜１４７…ＣＭＯＳインバータ
１４８〜１５６…伝送ゲート
１５７…信号入力端子
１５８…信号出力端子
１５９、１６０…ＰＭＯＳトランジスタ
１６１、１６２…ＮＭＯＳトランジスタ
１６３〜１６６…ＣＤＲループ

Claims (5)

1. 複数のインバータをリング接続してなる第１のリング発振回路を有する第１の電圧制御発振器を備える位相同期ループと、
   複数のインバータをリング接続し、前記第１のリング発振回路の制御電圧が与えられる第２のリング発振回路を有する第２の電圧制御発振器を備えるクロック及びデータ復元ループと、
   前記第１の電圧制御発振器の出力クロックの遷移タイミングを検出し、該検出結果に基づいて、前記第２の電圧制御発振器の第２の発振周波数が前記第１の電圧制御発振器の第１の発振周波数に近づくように前記第２の電圧制御発振器を制御する制御部と、
   を有することを特徴とするクロック及びデータ復元回路。
2. 前記第２の電圧制御発振器は、前記第２のリング発振回路が生成するクロックを入力して位相の異なる複数のクロックを出力するクロック出力回路を有し、
   前記クロック及びデータ復元ループは、前記クロック出力回路が出力する前記複数のクロックの１つを選択するセレクタを有すること
   を特徴とする請求項１に記載のクロック及びデータ復元回路。
3. 前記クロック及びデータ復元ループは、前記セレクタが出力するクロックの第１レベルを電源電圧レベルに変換して、入力データ論理判定用クロックを生成するレベル変換器を有すること
   を特徴とする請求項２に記載のクロック及びデータ復元回路。
4. 前記制御部は、前記第２のリング発振回路内のいずれか１つのインバータを、前記第１のリング発振回路の前記出力クロックの前記遷移タイミング毎に所定時間だけ活性状態とすることにより、前記第２の発振周波数が前記第１の発振周波数に近づくように前記第２の電圧制御発振器を制御すること
   を特徴とする請求項１乃至３のいずれか一項に記載のクロック及びデータ復元回路。
5. 前記制御部は、所定の信号に制御され、パワーダウン時は、前記第２の電圧制御発振器が発振動作を停止するように前記第２の電圧制御発振器を制御すること
   を特徴とする請求項１乃至４のいずれか一項に記載のクロック及びデータ復元回路。

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