KR100261294B1 - 고속 비복귀 기록 데이터 복구장치 - Google Patents
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- 238000011084 recovery Methods 0.000 title claims description 29
- 230000010355 oscillation Effects 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 6
- 230000001360 synchronised effect Effects 0.000 claims abstract description 4
- 230000002194 synthesizing effect Effects 0.000 claims description 6
- 238000001514 detection method Methods 0.000 claims description 4
- 230000007704 transition Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 15
- 230000000630 rising effect Effects 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
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- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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Abstract
본 발명은 고속 비복귀 기록(NRZ) 데이터 복구장치에 관한 것으로서, 위상 동기 회로(PLL)는 링 전압제어발진기에서 출력되는 주파수를 분주하여 사용하므로 위상 동기를 구성하고 있는 소자의 물리적 한계에 대한 영향이 거의 없으며, NRZ 데이터에 대한 비트 동기를 위한 링 전압제어발진기를 위상 동기 회로와 별도로 설치하며, 이 링 전압제어발진기는 위상 동기 회로와는 주파수 동기만 되어 있으면서 입력되는 NRZ 데이터에 의해 위상 동기되며, 두 개의 주파수 동기된 링 전압제어발진기를 NRZ 데이터의 이진 값으로 인에이블 및 디스에이블시켜 비트 동기가 이루어져 링 전압제어발진기를 NRZ 데이터로 직접 제어함으로써, 링 전압제어발진기 및 플립-플롭이 동작하는 주파수 대역에서까지 NRZ 데이터를 안정되게 복구하는 효과가 있다.
Description
본 발명은 고속 비복귀 기록(non-return to zero, 이하 NRZ라 칭함) 데이터 복구장치에 관한 것이다.
데이터 복구장치는 처음에는 전송 분야에서 주로 사용되었으나 최근에는 블록간 접속, 칩(chip)간 접속에서도 데이터 복구장치가 사용되고 있다.
종래의 데이터 복구장치는 입력되는 데이터의 천이의 위상과 전압제어발진기에서 출력되는 클럭 펄스 천이의 위상을 직접 비교하는 위상 검출기를 사용한 위상 동기 회로를 사용하여 NRZ 데이터를 복구하였다(C. R. Hogge, “A Self Correcting Clock Recovery Circuit,”J. Lightwave Technology, vol. LT-3, no. 4, pp. 1312-1314, Dec 1985 및 B. Lai and R. C. Walker, “A monolithic 622Mbps clock extraction data retiming circuit,”ISSCC Digest Tech. Papers, pp. 144-145, Feb 1991).
그러나 NRZ 데이터의 비트 속도가 높아지게 되면, 위상 동기 회로의 위상 검출기의 출력 및 충전 펌프(charge-pump) 출력에서 구동되는 펄스의 폭이 너무 작아 위상 동기 회로에서 비트 기능을 제대로 수행하지 못하게 된다.
종래의 NRZ 데이터를 복구하는 회로는 전압제어발진기에서 출력되는 클럭 펄스를 분주하지 않고 그대로 위상 비교기에서 사용하기 때문에 위상 동기 회로의 위상 검출기 및 charge-pump 회로의 동작 속도에 의해서 복구 가능한 NRZ 데이터 속도가 정해지게 된다.
그러나 대부분의 위상 검출기 또는 charge-pump 회로는 비교적 복잡한 회로로 구성되어 있기 때문에 동작 속도에 제한을 갖게 되어 고속 NRZ 데이터 복구가 어려워지는 문제가 발생한다.
상기 문제를 해결하기 위해 본 발명은, 위상 동기 회로(PLL) 기술, 그리고 입력되는 NRZ 데이터에 따라 리타이밍 클럭 펄스 위상이 자동으로 조절되는 링 전압제어발진 기술을 이용하여 링 전압제어발진기 및 플립-플롭(flip-flop)의 최대 동작 주파수 수준의 고속 NRZ 데이터를 복구하는 것이 그 목적이 있다.
도 1은 본 발명이 적용되는 고속 NRZ 데이터 복구장치 블록 구성도,
도 2는 본 발명의 고속 NRZ 데이터 복구장치에 대한 각 부의 타이밍도,
도 3은 본 발명의 고속 NRZ 데이터 복구장치의 인에이블/디스에이블 할 수 있는 링 전압제어발진 수단에 대한 일 실시예의 간략회로 구성도,
도 4는 본 발명의 고속 NRZ 데이터 복구장치의 인에이블/디스에이블 할 수 있는 링 전압제어발진 수단에 대한 일 실시예의 각 부 타이밍도,
도 5는 본 발명에 따른 고속 NRZ 데이터 복구장치의 인에이블/디스에이블 할 수 있는 링 전압제어발진 수단에 대한 일 실시예의 회로 구성도,
도 6은 본 발명에 따른 고속 NRZ 데이터 복구장치의 확장 형태에 대한 일 실시예의 블록 구성도.
<도면의 주요부분에 대한 부호의 설명>
10 : 위상 및 주파수 검출기 11 : 충전 펌프
12 : 루프 필터
13 : 제 1 인에이블/디스에이블 할 수 있는 링 전압 제어 발진기
14 : N 분주기
15 : 제 2 인에이불/디스에이블 할 수 있는 링 전압 제어 발진기
16 : 제 3 인에이블/디스에이블 할 수 있는 링 전압 제어 발진기
17 : 2 입력 OR 게이트 18 : 리타이밍기
30,50 : 2 입력 OR 게이트 31,32 : 지연제어 가능한 인버터
51,52,54,55 : 인버터 53 : 아날로그 멀티플렉서
101 : 위상 동기 회로
102 : 위상 정렬이 되는 링 전압제어발진기
6001 : 위상 정렬이 되는 링 전압제어발진기 및 리타이밍기
600n : 위상 정렬이 되는 링 전압제어발진기 및 리타이밍기
상기 목적을 달성하기 위해 본 발명은, 외부에서 입력되는 NRZ 데이터 또는 입력되는 기준 주파수와 전압제어발진기의 분주된 주파수와 위상 및 주파수 비교를 하는 위상 및 주파수 검출수단(10), 상기 위상 및 주파수 검출수단(10)과 연결되어 위상 차를 전류로 변환하여 출력하는 충전 펌프(charge-pump) 수단(11), 상기 충전 펌프 수단(11)에 연결되어 전류를 적분하여 전압으로 바꾸는 루프 필터 수단(12), 상기 루프 필터 수단(12)에 연결되어 전압에 따라 지연을 달리하여 주파수를 제어하는 제 1 인에이블/디스에이블(enable/disable) 할 수 있는 링 전압제어발진 수단(13), 상기 제 1 인에이블/디스에이블 할 수 있는 링 전압제어발진 수단(13)에 연결되어 인에이블/디스에이블 할 수 있는 링 전압제어발진기에서 출력되는 주파수를 N 분주하여 상기 위상 및 주파수 검출수단(10)으로 출력하는 N 분주 수단(14), 상기 루프 필터 수단(12)에 연결되어 상기 제 1 인에이블/디스에이블 할 수 있는 링 전압제어발진 수단(13)과 같은 주파수를 가지며 외부에서 입력되는 non-invertering NRZ 데이터에 대해서 데이터가 저(LOW)인 경우에 외부에서 입력되는 NRZ 데이터의 하강 천이에 인에이블 되어 발진하는 제 2 인에이블/디스에이블(enable/disable) 할 수 있는 링 전압제어발진 수단(15), 상기 루프 필터 수단(12)에 연결되어 상기 제 1 인에이블/디스에이블 할 수 있는 링 전압제어발진 수단(13)과 같은 주파수를 가지며 외부에서 입력되는 인버팅(inverting) NRZ 데이터에 대해서 데이터가 고(HIGH)인 경우에 외부에서 입력되는 데이터의 상승 천이에 인에이블되어 발진하는 제 3 인에이블/디스에이블 할 수 있는 링 전압제어발진 수단(16), 상기 제 2 인에이블/디스에이블 할 수 있는 링 전압제어발진 할 수 있는 링 전압제어발진 수단(15)의 출력 및 제 3 인에이블/디스에이블 할 수 있는 링 전압제어발진 수단(16)의 출력에 각각 연결되어 두 발진기의 출력을 합성하는 합성 수단(17), 플립-플롭(flip-flop)으로 구성되어 외부에서 입력되는 non-inverting NRZ 데이터를 데이터 입력단자로 입력하고 상기 합성 수단(17)의 출력을 클럭펄스 입력단자로 입력하여 NRZ 데이터를 리타이밍하는 리타이밍 수단(18)을 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1은 본 발명이 적용되는 고속 NRZ 데이터 복구장치 블록 구성도로서, 위상 동기 회로(Phase Locked Loop, 이하 PLL라 칭함)(101)은 이미 공지된 통상적인 PLL로 상기 도 1은 PLL의 동작을 알기 쉽게 나타내기 위하여 비트 동기(bit synchronization)용이 아니고 주파수 합성(frequency synthesis) 또는 주파수 체배(frequency multiply)용으로 동작하도록 구성하였다.
상기 도 1은 PLL(101), 제 2 내지 제 3 인에이블/디스에이블(enable/disable) 할 수 있는 링 전압제어발진기(15, 16), 2 입력 OR 게이트(17) 및 D 플립-플롭(flip-flop)(18)으로 구성되어 있으며, PLL(101)은 위상 및 주파수 검출기(Phase and Frequency Detector, 이하 PFD라 칭함)(10), 충전 펌프(charge-pump)(11), 루프 필터(12), 제 1 enable/disable 할 수 있는 링 전압제어발진기(13) 및 N 분주기(14)로 구성되어 있다.
상기 도 1에서 위상 정렬이 되는 링 전압제어발진기(Ring VCO with phase aligner)(102)는 제 2 내지 제 3 enable/disable 할 수 있는 링 전압제어발진기(15, 16) 및 2 입력 OR 게이트로 구성되어 있다.
외부에서 입력되는 기준 주파수(VREF)는 입력되는 NRZ 데이터에서 별도로 클럭 펄스를 추출하여 분주한 것이거나 또는 NRZ 데이터를 생성하는 원천(source) 클럭 펄스를 분주한 것이거나 또는 정확도(accuracy)를 갖는 국부 클럭 펄스이다.
이 기준 주파수(VREF)는 상기 PLL(101)의 PFD(10)로 입력되어 제 1 enable/disable 할 수 있는 링 전압제어발진기(13)를 N 분주기(14)로 N 분주한 주파수(VN1)와 서로 위상 및 주파수가 위상 및 주파수 검출기(10)에서 비교된다.
이 비교된 결과는 charge-pump(11)로 입력되며, charge-pump에서는 두 위상 차만큼의 전류 펄스를 루프 필터(12)로 출력한다.
루프 필터(12)는 입력된 전류 펄스를 적분하여 전압으로 변환하여 제 1 내지 제 3 enable/disable 할 수 있는 전압제어발진기(13, 15, 16)로 출력한다.
따라서 상기 제 1 내지 제 3 enable/disable 할 수 있는 링전압제어발진기(13, 15, 16)가 각각 enable되어 있으면 각 출력은 외부에서 입력되는 기준 주파수(VREF)에 주파수가 동기된다.
이때 기준 주파수(VREF)는 복구할 NRZ 데이터에서 추출하여 분주되어 공급되거나, NRZ 데이터를 구동하는 클럭 원천(source)으로부터 분주되어 공급되거나, 국부적으로(locally) 생성하여 공급된다.
결국 enable된 제 1 내지 제 3 enable/disable 할 수 있는 링 전압제어발진기(13, 15, 16)는 NRZ 데이터를 구동하는 클럭 원천에 대해 주파수 동기가 향상되어 있는 상태를 유지한다.
Non-inverting NRZ 데이터는 제 2 enable/disable 할 수 있는 링 전압제어발진기(15)의 enable/disable 단자로 입력되어 non-inverting NRZ 데이터가 LOW인 동안 제 2 enable/disable할 수 있는 링 전압제어발진기(15)를 enable시키며, 제 2 enable/disable 할 수 있는 링 전압제어발진기(15)는 non-inverting NRZ 데이터의 하강 천이가 발생하는 시점에서 T/2, 여기서 T는 제 1 enable/disable 할 수 있는 링 전압제어발진기(13)의 발진 주기 시간 뒤에 상승 천이를 가지며 주기가 T인 펄스를 발생시킨다.
inverting NRZ 데이터는 제 3 enable/disable 할 수 있는 링 전압제어발진기(16)의 enable/disable 단자로 입력되어 inverting NRZ 데이터가 LOW인 동안 제 3 enable/disable 할 수 있는 링 전압제어발진기(16)를 enable시키며, 제 3 enable/disable 할 수 있는 링 전압제어발진기(16)는 inverting NRZ 데이터의 하강 천이가 발생하는 시점에서 T/2 시간 뒤에 상승 천이를 가지며 주기가 T인 펄스를 발생시킨다.
결국, NRZ 데이터가 LOW일 때는 제 2 enable/disable 할 수 있는 링 전압제어발진기(15)에서 NRZ 데이터의 하강 천이가 발생하는 시점에서 T/2 시간 뒤에 상승 천이를 가지며 주기가 T인 펄스를 발생시키며, 반면에 NRZ 데이터가 HIGH일 때는 제 3 enable/disable 할 수 있는 링 전압제어발진기(16)에서 NRZ 데이터의 상승 천이가 발생하는 시점에서 T/2 시간 뒤에 상승 천이를 가지며 주기는 T인 펄스를 발생시킨다.
2 입력 OR 게이트(17)의 한 입력은 상기 제 2 enable/disable 할 수 있는 링 전압제어발진기(15)의 출력에 연결되고, 다른 한 입력은 상기 제 3 enable/disable 할 수 있는 링 전압제어발진기(16)의 출력에 연결되어 있기 때문에 2 입력 OR 게이트(17)의 출력에서는 주기 T를 갖고 NRZ 데이터의 눈모양(eye pattern) 중앙에서 상승 천이가 발생하는 리타이밍 클럭펄스가 생성된다.
상기 2 입력 OR 게이트(17)의 출력을 상기 D flip-flop(18)의 클럭펄스 입력 단자(CP)로 입력하고, 상기 non-inverting NRZ 데이터를 상기 D flip-flop(18)의 데이터 입력 단자(D)에 입력하면, D flip-flop(18)의 출력(Q)에서는 복구된 NRZ 데이터를 출력하게 된다.
이때 리타이밍 클럭펄스(RCP) 또는 복구된 클럭펄스는 상기 2 입력 OR 게이트(17)에서 출력되게 된다.
도 2는 본 발명의 고속 NRZ 데이터 복구장치에 대한 각 부의 타이밍도로서, 상기 도 1의 각 부분의 타이밍을 나타낸 도면이다.
PLL(101)의 각 부 타이밍 도는 기준 주파수(VREF)와 제 1 enable/disable 할 수 있는 링 전압제어발진기(13)의 출력을 분주한 VN1의 위상 관계에 따라 도 2와 같이 크게 VREF의 펄스 천이가 VN1의 펄스 천이보다 앞서는 경우와 뒤지는 경우 2 가지로 나뉘어 진다.
PLL(101)의 VREF, VN1, VVCO1, D, U 및 VC의 파형은 공지된(F. M Gardner, “Charge-pump phase-locked loops, “IEEE Trans. Commum., Vol. COM-28, pp. 1849-1858, Nov. 1980) 널리 알려진 타이밍도이다.
제 2 enable/disable 할 수 있는 링 전압제어발진기(15)와 제 3 enable/disable 할 수 있는 링 전압제어발진기(16)는 각각 PLL(101)의 제어를 받고 있기 때문에 모두 enable되어 있을 때, 즉 VCOEN이 LOW일 때 그 출력인 VVCO2 및 VVCO3는 모두 고유(intrinsic) 주기 T, 여기서 T는 제 1 enable/disable 할 수 있는 링 전압제어발진기(13)의 발진 주기로 주파수 동기되어 있게 된다.
그런데 제 2 enable/disable 할 수 있는 링 전압제어발진기(15)와 제 3 enable/disable 할 수 있는 링 전압제어발진기(16)의 주기는 T이고 이들의 출력이 NRZ 데이터 패턴에 의해서 enable 및 disable이 반복되기 때문에 상기 2 입력 OR 게이트(17)의 출력에서는 NRZ 데이터의 천이가 발생하는 시점으로부터 T/2 만큼 지연된 시점에서 상승 천이가 발생하는, 즉 데이터의 눈모양 중앙에서 상승 천이가 발생하는 위상이 조절된 복구(recovery) 클럭펄스 파형(RCP)을 출력하게 된다.
본 발명의 주요 수단인 제 1 내지 제 3 enable/disable 할 수 있는 링 전압제어발진 수단(13, 15, 16)에 대한 동작 원리를 알기 쉽게 설명하기 위해서 일 실시예를 들어 설명한다.
도 3은 본 발명의 고속 NRZ 데이터 복구장치의 인에이블/디스에이블 할 수 있는 링 전압제어발진 수단에 대한 일 실시예의 간략회로 구성도로서, 제 1 내지 제 3 enable/disable 할 수 있는 링 전압제어발진 수단(13, 15, 16)에 응용할 수 있는 일실시 간략한(simplified) 회로도이다.
상기 도 3의 enable/disable 할 수 있는 링 전압제어발진 회로는 시간 지연이 전압에 의해서 조절되는 제 1 내지 제 2 지연 조절 가능한 인버터(inverter)(31, 32)와 입력 OR 게이트(30)로 구성되어 있으며, 2 입력 OR 게이트(30) 대신에 상기 지연 조절 가능한 인버터로 대체하면 일반적인 링 전압제어발진기로 공지된 기술이다.
상기 도 3에서 2 입력 OR 게이트(30)의 한 입력인 VCOEN에 의해서 발진이 지속 또는 단속되게 된다.
도 4는 본 발명의 고속 NRZ 데이터 복구장치의 인에이블/디스에이블 할 수 있는 링 전압제어발진 수단에 대한 일 실시예의 각 부 타이밍도로서, 상기 도 3에 대한 각 부 타이밍을 나타낸 타이밍도이다.
상기 도 4에 대한 타이밍 분석을 위해 2 입력 OR 게이트의 전달 지연 시간(propagation delay time)을 D라고 가정한다.
또한, VC가 최대값인 VC인 경우 제 1 내지는 제 2 지연 가능한 인버터이 전달 지연 시간의 총 집합을 3D라고 가정하고, VC가 0.5VC인 경우 제 1 내지는 제 2 지연 가능한 인버터의 전달 지연 시간의 총 합을 4D라고 가정하고, VC가 0인, 즉 VC가 최소값인 경우 제 1 내지는 제 2 지연 가능한 인버터의 전달 지연 시간의 총 집합을 5D라고 가정한다.
상기 VC=VC, VC=0.5VC 및 VC=0인 경우에 대한 타이밍도는 도 4와 같다.
VCOEN에 의해서 발진이 enable 되었을 때에 VCOEN 하강 천이 시점으로부터 T/2인 시점에서 VVCO의 상승 천이가 발생하는데 유의할 필요가 있다.
T는 발진 주기로 VC에 의해 정해지는데, 즉 VC=VC인 경우 T=8D이고, VC=0인 경우 T=12D이다.
도 5는 본 발명에 따른 고속 NRZ 데이터 복구장치의 인에이블/디스에이블 할 수 있는 링 전압제어발진 수단에 대한 일 실시예의 회로구성도로서, 제 1 내지 제 3 enable/disable 할 수 있는 링 전압제어발진 수단(13, 15, 16)에 응용할 수 있는 일 실시 회로도이다.
상기 도 5의 enable/disable 할 수 있는 링 전압제어발진 회로는 두 개의 입력 전압 값을 혼합할(mix) 수 있는 2 입력 아날로그(analog) 멀티플렉서(multiplexer)(53)와 제 1 내지는 제 4 인버터(51, 52, 54, 55) 및 2 입력 OR 게이트(50)로 구성되어 있으며, 2 입력 OR 게이트(50) 대신에 상기 인버터를 삽입하면 일반적인 링 전압제어발진기로 공지된(K. E. Syed and A. A. Abidi, “Gigahertz Voltage-Controlled Ring Oscillator,” Electronics Letters, Jun. 5, 1986) 기술이고, 이를 일반화한(generation) R. C. Walker의 선행 기술(R. C. Walker, “Fully integrated high-speed voltage controlled ring oscillator,” US4884041, Nov. 28, 1989)과 동작 원리는 같다.
상기 도 5의 2 입력 OR 게이트 및 제 1 내지는 제 4 인버터의 전달 지연 시간을 각각 D라고 가정하면 도 5의 각 부 타이밍은 상기 도 4와 같다.
본 발명의 PLL(101)은 이해를 돕기 위해 여기서는 외부에서 입력되는 기준 주파수에 대해서 동기를 맞추는 주파수 합성(Frequency Synthesis) 또는 주파수 체배(Frequency Multiply)용으로 설명을 하였지만 데이터를 직접 받아 비트 동기 기능을 수행하는 비트 동기용 PLL을 사용하여도 무방하다.
이 경우에 PLL(101)의 입력에는 기준 주파수 대신에 NRZ 데이터를 입력시킬 수 있으며 PLL(101) 내부에서는 NRZ 데이터와 제 1 enable/disable 할 수 있는 링 전압제어발진기(13)의 출력을 분주하여 낮은 속도에서의 PLL을 동작시켜도 문제가 되지 않는다.
이런 경우에, 외부에서 원천 클럭이 제공되지 않을 때는, 별도의 클럭 추출 회로는 필요하지 않기 때문에, 즉 기준 주파수가 필요하지 않기 때문에 데이터 복구가 간단하게 구현될 수 있다.
따라서 본 발명은 PLL(10)의 구성에 관계하지 않고 단지 PLL(101)의 제 1 enable/disable 할 수 있는 링 전압제어발진기(13)가 제 2 내지 제 3 enable/disable 할 수 있는 링 전압제어발진기(15, 16)와 같기만 하면 된다.
즉, 제 2 내지 제 3 enable/disable 할 수 있는 링 전압제어발진기(15, 16)의 입력(VC)은 각각 PLL(101)의 내부 루프 필터(12)의 출력(VC)에 연결되어 제 1 enable/disable 할 수 있는 링 전압제어발진기(13)와 같은 주기를 갖게 된다.
결국 본 발명은 PLL(101) 수단과 상기 PLL(101) 수단에서 사용하는 링 전압제어발진기와 같은 구성 및 특성을 갖고 상기 PLL(101) 수단에 연결되어 외부에서 입력되는 NRZ 데이터에 대해 위상 동기되거나 디스에이블(disable)되는 제 2 내지 제 3 enable/disable 할 수 있는 링 전압제어발진 수단(13∼14), 상기 제 2 내지 제 3 enable/disable 할 수 있는 링 전압제어발진 수단(13∼14)에 연결되어 펄스를 합성하여 리타이밍 클럭펄스를 생성하는 합성 수단(17), 상기 합성 수단과 입력 NRZ 데이터를 입력하여 NRZ 데이터를 리타이밍하는 리타이밍 수단(18)으로 구성할 수 있다.
본 발명의 PLL(101)에 도 6과 같이 위상 정렬이 되는 링 전압제어발진기(102)와 같은 리타이밍기(18)를 복수(multiple)로 연결하면 복수 단자(port)로 입력되는 NRZ 데이터를 복구하는 장치를 쉽게 만들 수 있다.
이 경우에 PLL(101)은 한 개만 있으면 되고, 이 PLL(101)에서 VC를 각각 공급하면 되기 때문에 구현 시에 복수개의 위상 정렬이 되는 링 전압제어발진기들과 리타이밍기들과 이와 연결되는 리타이밍기들 중에 위상 정렬이 되는 링 전압제어발진기 및 리타이밍기(6001, ....., 600n)는 분산하여 설치할 수 있다.
즉, 배치도 자유롭게 할 수 있기 때문에 고속 회로에서 구현이 쉬운 구조이다.
또한, 허용지터(jitter tolerance)를 크게 하기 위해서 상기 도 1에서 DATAP와 D flip-flop(18) 사이에 지연(delay) 소자를 넣을 수 있으나, 이에 대한 설명은 본 발명에 대한 제한적 의미로 고려될 것이라고 간주될 수 있기 때문에 기술하지 않으나 본 발명의 범주내에 이에 대한 어떠한 변형도 포함된다.
상술한 바와 같이 본 발명은, 종래의 일반적인 데이터 복구장치, 즉 비동기 전송장치에서 뿐만 아니라 고속으로 NRZ 데이터가 입력되어 충전 펌프(charge-pump) PLL을 비트 동기에 사용할 수 없는 분야에도 사용할 수 있기 때문에 종래의 데이터 복구 또는 비트 동기 장치와 대체할 수 있으며 다음과 같은 특유한 효과를 갖는다.
첫째, NRZ 데이터에 대해서 직접 PLL을 사용하지 않고 NRZ 데이터에서 추출되거나 또는 외부 분주된 원천(source) 클럭에 대해서 PLL을 사용하여 NRZ 데이터를 복구하기 때문에 고속 NRZ 데이터 복구에 사용이 가능하다.
둘째, 집적화가 가능한 일반적인 링 전압제어발진기로 구성이 가능하기 때문에 집적화가 가능하다.
셋째, 위상 정렬이 되는 링 전압제어발진 수단 및 리타이밍 수단(6001, ...., 600n)만 병렬로 늘리면 복수(multiple)의 데이터 복구 또는 비트 동기가 가능하여 확장이 용이하다.
넷째, 위상 정렬이 되는 링 전압제어발진 수단이 하드웨어로 구현이 매우 간단하기 때문에 신뢰성 있게 데이터 복구를 할 수 있는 효과가 있다.
Claims (4)
- 고속 비복귀 기록(NRZ) 데이터를 복구하는데 있어서,입력되는 NRZ 데이터나 외부에서 입력되는 기준 주파수에 동기되는 주파수를 발생시키는 링 전압제어발진기의 전압을 생성하는 위상 동기 수단(PLL)과;상기 PLL에서 사용하는 링 전압제어발진기와 같은 전압-주파수 특성을 갖는 링 전압제어발진기를 구성하고, 상기 PLL에 연결되어 PLL의 링 전압제어발진기와 같은 주파수로 발진하며 입력되는 NRZ 데이터에 의해 발진되는 발진 클럭의 위상을 제어하는 위상 정렬이 되는 링 전압제어발진 수단과;상기 위상 정렬이 되는 링 전압제어발진 수단에 연결되어 입력 NRZ 데이터를 입력하여 NRZ 데이터를 리타이밍하는 리타이밍 수단을 포함하는 것을 특징으로 하는 고속 비복귀 기록 데이터 복구장치.
- 제 1 항에 있어서, 상기 위상 동기 회로(PLL)의 수단은입력되는 NRZ 데이터 또는 외부에서 입력되는 기준 주파수 전압제어발진기의 분주된 주파수와 위상 및 주파수를 비교하는 위상 및 주파수 검출수단과;상기 위상 및 주파수 검출수단과 연결되어 있는 위상차를 전류로 변환하여 출력하는 충전 펌프(Charge-pump)와;상기 충전 펌프에 연결되어 전류를 적분하여 전압으로 바꾸는 루프 필터와;상기 루프 필터에 연결되어 전압에 따라 링 지연을 달리하여 주파수를 제어하는 제 1 enable/disable 할 수 있는 링 전압제어발진 수단과;상기 제 1 enable/disable 할 수 있는 링 전압제어발진 수단에 연결되어 enable/disable 할 수 있는 링 전압제어발진기에서 출력되는 주파수를 N 분주하여 상기 위상 및 주파수 검출수단으로 출력하는 N 분주 수단으로 이루어지는 것을 특징으로 하는 고속 비복귀 기록 데이터 복구장치.
- 제 1 항에 있어서, 상기 링 전압제어발진 수단은루프 필터 수단에 연결되어 상기 제 1 enable/disable 할 수 있는 링 전압제어발진 수단과 같은 전압-주파수 출력 특성 및 주파수를 가지며 외부에서 입력되는 non-inverting NRZ 데이터에 의해 발진 클럭펄스의 위상을 제어하는 제 2 enable/disable 할 수 있는 링 전압제어발진기와;상기 루프 필터에 연결되어 상기 제 1 enable/disable 할 수 있는 링 전압제어발진 수단과 같은 전압-주파수 출력 특성 및 주파수를 가지며 입력되는 인버팅 NRZ 데이터에 의해 발진 클럭펄스의 위상을 제어하는 제 3 enable/disable 할 수 있는 링 전압제어발진기와;상기 제 2 enable/disable 할 수 있는 링 전압제어발진 수단의 출력 및 제 3 enable/disable 할 수 있는 링 전압제어발진 수단의 출력에 각각 연결되어 두 발진기의 출력을 합성하는 합성 수단을 포함하는 것을 특징으로 하는 고속 비복귀 기록 데이터 복구장치.
- 제 1 항에 있어서, 상기 리타이밍 수단은플립-플롭(flip-flop)으로 구성되어 외부에서 입력되는 논 인버팅(non-inverting) 데이터를 입력단자로 입력하고, 상기 합성 수단의 출력을 클럭펄스 입력단자로 하여 NRZ 데이터를 리타이밍하는 리타이밍 수단으로 이루어진 것을 특징으로 하는 고속 비복귀 기록 데이터 복구장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970052621A KR100261294B1 (ko) | 1997-10-14 | 1997-10-14 | 고속 비복귀 기록 데이터 복구장치 |
| US09/136,734 US6104326A (en) | 1997-10-14 | 1998-08-19 | Bit synchronization apparatus for recovering high speed NRZ data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970052621A KR100261294B1 (ko) | 1997-10-14 | 1997-10-14 | 고속 비복귀 기록 데이터 복구장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990031788A KR19990031788A (ko) | 1999-05-06 |
| KR100261294B1 true KR100261294B1 (ko) | 2000-07-01 |
Family
ID=19522722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970052621A KR100261294B1 (ko) | 1997-10-14 | 1997-10-14 | 고속 비복귀 기록 데이터 복구장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6104326A (ko) |
| KR (1) | KR100261294B1 (ko) |
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1997
- 1997-10-14 KR KR1019970052621A patent/KR100261294B1/ko not_active IP Right Cessation
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- 1998-08-19 US US09/136,734 patent/US6104326A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6104326A (en) | 2000-08-15 |
| KR19990031788A (ko) | 1999-05-06 |
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|
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