CN110324036B - 时钟及数据恢复电路 - Google Patents

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Abstract

一种时钟及数据恢复电路，包括一第一相位检测器、一第一电荷泵、一第一压控振荡器以及一辅助模块，该辅助模块包括一辅助时钟产生器，用来产生一辅助时钟信号；一第二相位检测器，耦接于该辅助时钟产生器，用来比对该辅助时钟信号与该第一压控振荡器所输出的一第一时钟信号的相位；以及一多工选择单元，用来根据一选择信号，输出一多工输出信号至该第一电荷泵。

Description

时钟及数据恢复电路
技术领域
本发明是指一种时钟及数据恢复电路，尤指一种可防止脱锁的时钟及数据恢复电路。
背景技术
由于制程技术快速发展，而使集成电路的操作速度有了大幅的提升。在高速传输的通讯***中，时钟及数据恢复(Clock and Data Recovery，CDR)电路常被用来确保可以正确地读取所传输的输入数据。时钟及数据恢复电路需要于对应于传输端传送的数据信号的上升边缘或下降边缘的时间(即数据信号由0转1或由1转0的时间，或称之为转态时间)进行取样，以进行正确的相位与频率追踪操作，而时钟及数据恢复电路的相位/频率追踪能力仰赖于数据信号稳定而持续地发生转态事件。
然而，对于特定通讯***的应用来说，传输端可能会传送长时间为1或长时间为0的数据信号，在此情形下，数据信号可能有一段长时间不发生转态，而时钟及数据恢复电路所输出时钟信号的频率便会逐渐脱锁(Lose Lock)。
发明内容
因此，本发明的主要目的即在于提供一种可防止脱锁的时钟及数据恢复电路，以改善已知技术的缺点。
本发明公开一种时钟及数据恢复电路，包括一第一相位检测器，用来比对一数据信号与一第一时钟信号的相位，以输出一第一输出信号，其中该第一输出信号表示该数据信号领先或落后该第一时钟信号的相位；一辅助模块，包括一辅助时钟产生器，用来产生一辅助时钟信号；一第二相位检测器，耦接于该辅助时钟产生器，用来比对该辅助时钟信号与该第一时钟信号的相位，以输出一第二输出信号，其中该第二输出信号表示该辅助时钟信号领先或延迟该第一时钟信号的相位；以及一多工选择单元，耦接于该第一相位检测器以及该第二相位检测器，用来根据一选择信号，输出一多工输出信号；一第一电荷泵，耦接于该多工选择单元，用来根据该多工输出信号，输出一控制信号；以及一第一压控振荡器，耦接于该第一电荷泵，用来根据该控制信号，产生该第一时钟信号。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1为本发明实施例一时钟及数据恢复电路的方块图。
图2为本发明实施例多个信号的波形图。
图3为本发明实施例一相位检测器的方块图。
图4为本发明实施例一相位检测器的方块图。
图5为本发明实施例一多工选择单元的方块图。
图6为本发明实施例一电荷泵的电路图。
图7为本发明实施例一辅助时钟产生器的电路图。
图8为本发明实施例一时钟及数据恢复电路的方块图。
图9为本发明实施例一时钟及数据恢复电路的方块图。
符号说明：
1、8、9                        时钟及数据恢复电路
10a、10b、30a、30b              相位检测器
11、71                        辅助时钟产生器
12                           辅助模块
13、33、73                     多工选择单元
14、34、82、92                  电荷泵
16、75                        压控振荡器
33U、33D                      多工器
72、81                        相位频率检测器
74、83                        低通滤波器
76、84                        除频器
91                           频率检测器
CCP                           电容
CK_AX、CK_CDR、CK_IN           时钟信号
CK_D                         除频信号
Da、Db、DN                      下降信号
DF1a、DF2a、DF1b、DF2b          延迟单元
DS1、DS2、DS3、DS4              延迟信号
DT                           数据信号
O1、O2、OMX                    输出信号
Q1、Q2                        晶体管
S1、S2                        开关
SEL                          选择信号
T1、T2                         时间
Ua、Ub、UP                      上升信号
Vcc                          正电压
VCTL                         控制信号
XOG1、XOG2、XOG3、XOG4          异或门
具体实施方式
图1为本发明实施例一时钟及数据恢复(Clock and Data Recovery，CDR)电路1的方块图。时钟及数据恢复电路1包括一相位检测器(Phase Detector)10a、一辅助模块12、一电荷泵(Charge Pump)14以及一压控振荡器(Voltage Controlled Oscillator，VCO)16。相位检测器10a接收一数据信号DT与一第一时钟信号CK_CDR，并比对数据信号DT与第一时钟信号CK_CDR的相位，以输出一第一输出信号O1。电荷泵14耦接于相位检测器10a，用来输出一控制信号VCTL。压控振荡器16耦接于电荷泵14，用来根据控制信号VCTL，产生第一时钟信号CK_CDR。当电荷泵14接收第一输出信号O1且第一输出信号O1代表第一时钟信号CK_CDR的相位落后数据信号DT的相位时，电荷泵14增加其所输出控制信号VCTL的电压或幅值，使得压控振荡器16所产生的第一时钟信号CK_CDR的频率增加；而当电荷泵14接收第一输出信号O1且第一输出信号O1代表第一时钟信号CK_CDR的相位领先数据信号DT的相位时，电荷泵14减低其所输出的控制信号VCTL的电压或幅值，使得压控振荡器16所产生的第一时钟信号CK_CDR的频率减缓。
如此一来，时钟及数据恢复电路1可锁住第一时钟信号CK_CDR的频率，而使其相关于数据信号DT的符元率(Symbol Rate)或比特率(Bit Rate)，其中符元率(比特率)为数据信号DT中一个符元(比特)区间的倒数。举例来说，第一时钟信号CK_CDR的频率可为数据信号DT的符元率(或比特率)的整数倍(如2倍)。
当数据信号DT长时间为0(即数据信号DT连续多个时钟区间(Clock Cycle)皆为0)或长时间为1(即数据信号DT连续多个时钟区间皆为1)时，时钟及数据恢复电路会有脱锁(Lose Lock)的现象。也就是说，当数据信号DT长时间为0或长时间为1时，时钟及数据恢复电路1可能无法锁住第一时钟信号CK_CDR的频率而使其相关于数据信号DT的符元率/比特率，即第一时钟信号CK_CDR的频率与数据信号DT的符元率/比特率逐渐失去相关性。为了避免数据信号DT长时间为0或长时间为1而导致的脱锁现象，时钟及数据恢复电路1所包括的辅助模块12耦接于相位检测器10a与电荷泵14之间，辅助模块12用来于数据信号DT长时间为0或长时间为1时，提供适当的辅助时钟信号，以辅助时钟及数据恢复电路1而使其不致脱锁。
具体来说，辅助模块12包括一辅助时钟产生器11、一相位检测器10b以及一多工选择单元13。辅助时钟产生器11用来产生一辅助时钟信号CK_AX。相位检测器10b耦接于辅助时钟产生器11以及压控振荡器16以接收辅助时钟信号CK_AX及第一时钟信号CK_CDR，相位检测器10b与相位检测器10a相似，用来比对辅助时钟信号CK_AX与第一时钟信号CK_CDR的相位，以输出一第二输出信号O2，其中，第二输出信号O2可代表辅助时钟信号CK_AX的相位领先第一时钟信号CK_CDR的相位，或代表辅助时钟信号CK_AX的相位落后第一时钟信号CK_CDR的相位。当电荷泵14接收第二输出信号O2且第二输出信号O2代表第一时钟信号CK_CDR的相位落后辅助时钟信号CK_AX的相位时，电荷泵14增加其所输出控制信号VCTL的电压或幅值，使得压控振荡器16所产生的第一时钟信号CK_CDR的频率增加；而当电荷泵14接收第二输出信号O2且第二输出信号O2代表第一时钟信号CK_CDR的相位领先辅助时钟信号CK_AX的相位时，电荷泵14减低其所输出的控制信号VCTL的电压或幅值，使得压控振荡器16所产生的第一时钟信号CK_CDR的频率减缓。
多工选择单元13耦接于相位检测器10a、10b以及一外部控制电路(未绘示于图1)，多工选择单元13由外部控制电路接收一选择信号SEL，以选择性地输出一多工输出信号OMX为第一输出信号O1或第二输出信号O2。当外部控制电路事先知道数据信号DT于一特定时间会有长时间为0或长时间为1时，外部控制电路可产生选择信号SEL以控制多工选择单元13输出多工输出信号OMX为第二输出信号O2至电荷泵14，此时电荷泵14根据第二输出信号O2输出控制信号VCTL，而压控振荡器16根据相关于第二输出信号O2的控制信号VCTL，产生第一时钟信号CK_CDR。反之，当数据信号DT具有稳定且持续的转态时，多工输出信号OMX为第一输出信号O1至电荷泵14。
请参考图2，图2为本发明实施例数据信号DT、辅助时钟信号CK_AX、第一时钟信号CK_CDR以及选择信号SEL的波形图。在一般的情况下(对应时间区间T1)，时钟及数据恢复电路1将数据信号DT视为频率锁定的对象，外部控制电路所产生的选择信号SEL于时间区间T1控制多工选择单元13输出多工输出信号OMX为第一输出信号O1至电荷泵14，即锁住第一时钟信号CK_CDR的频率而使其相关于数据信号DT。当外部控制电路事先判断数据信号DT于一特定时间会有长时间为0或长时间为1时(如于时间区间T2)，时钟及数据恢复电路1将辅助时钟信号CK_AX视为频率锁定的对象，外部控制电路所产生的选择信号SEL于时间区间T2控制多工选择单元13输出多工输出信号OMX为第二输出信号O2至电荷泵14，即锁住第一时钟信号CK_CDR的频率而使其相关于辅助时钟信号CK_AX，使得第一时钟信号CK_CDR于时间区间T2中不至于脱锁。
相位检测器10a、10b不限于特定电路结构，举例来说，相位检测器10a、10b可利用Hogge相位检测器来实现，其中Hogge相位检测器为本领域技术人员所熟知，而简述如下。
请一并参考图3及图4，图3及图4分别为本发明实施例一相位检测器30a及一相位检测器30b的方块图。相位检测器30a及30b分别用来实现相位检测器10a及10b。相位检测器30a包括延迟单元DF1a、DF2a以及异或门(Exclusive OR Gate)XOG3、XOG4，相位检测器30b包括延迟单元DF1b、DF2b以及异或门XOG1、XOG2，其中延迟单元DF1a、DF2a、DF1b、DF2b可为D型触发器(D flip-flop)。延迟单元DF1a接收数据信号DT及第一时钟信号CK_CDR，以产生一延迟信号DS3，延迟单元DF2a接收延迟信号DS3及第一时钟信号CK_CDR，以产生一延迟信号DS4，延迟单元DF1b接收辅助时钟信号CK_AX及第一时钟信号CK_CDR，以产生一延迟信号DS1，延迟单元DF2b接收第一延迟信号DS1及第一时钟信号CK_CDR，以产生一延迟信号DS2。异或门XOG1对辅助时钟信号CK_AX及延迟信号DS1进行异或运算，以产生一上升信号Ub，异或门XOG2对延迟信号DS1及延迟信号DS2进行异或运算，以产生一下降信号Db，异或门XOG3对数据信号DT及第一延迟信号DS3进行异或运算，以产生一上升信号Ua，异或门XOG4对延迟信号DS3及延迟信号DS4进行异或运算，以产生一下降信号Da。其中，上升信号Ua及下降信号Da形成第一输出信号O1，上升信号Ub及下降信号Db形成第二输出信号O2，即第一输出信号O1由上升信号Ua以及下降信号Da所构成，第二输出信号O2由上升信号Ub以及下降信号Db所构成。
另外，为了因应相位检测器30a所产生的上升信号Ua及下降信号Da(第一输出信号O1)以及相位检测器30b所产生的上升信号Ub及下降信号Db(第二输出信号O2)，多工选择单元13可包括二个多工器。请参考图5，图5为相位检测器30a、30b、多工选择单元33以及电荷泵34的方块图，其中多工选择单元33及电荷泵34可分别用来实现多工选择单元13及电荷泵14。如图5所示，多工选择单元33包括多工器33U及33D。多工器33U接收上升信号Ua及上升信号Ub，用来根据选择信号SEL输出一上升信号UP，上升信号UP可为上升信号Ua或上升信号Ub。多工器33D接收下降信号Da及下降信号Db，用来根据选择信号SEL输出一下降信号DN，下降信号DN可为下降信号Da或下降信号Db。其中，上升信号UP及下降信号DN形成多工输出信号OMX，即多工输出信号OMX由上升信号UP及下降信号DN所组成。
另外，请参考图6，图6为电荷泵34的电路图，其中图6中的子图6a为电荷泵34的电路示意图，子图6b为电荷泵34的具体电路图。于子图6a中，电荷泵34包括开关S1、S2以及电容CCP，开关S1的一端接收一正电压Vcc而另一端耦接于电容CCP，开关S2的一端接地(即接收接地电压)而另一端耦接于电容CCP，电容CCP用来输出控制信号VCTL。开关S1受控于上升信号UP，开关S2受控于下降信号DN。另外，如子图6b所示，开关S1、S2可分别由晶体管Q1、Q2来实现。其余细节为本领域技术人员所知，于此不再赘述。
辅助时钟产生器11不限于特定电路结构，其可为一自激振荡器(Free RunOscillator，FRO)，或是类似锁相回路(PLL)结构的振荡器。请参考图7，图7为本发明实施例一辅助时钟产生器71的电路图，辅助时钟产生器71可用来实现辅助时钟产生器11。如图7所示，辅助时钟产生器71包括一相位频率检测器(Phase Frequency Detector，PFD)72、一电荷泵73、一低通滤波器74、一压控振荡器75以及一除频器76。压控振荡器75输出辅助时钟信号CK_AX，除频器76可根据辅助时钟信号CK_AX产生一除频信号CK_D，相位频率检测器72接收一输入时钟信号CK_IN，并比对输入时钟信号CK_IN与除频信号CK_D的相位及频率，以产生其输出信号至电荷泵73。其余细节为本领域技术人员所知，于此不再赘述。
需注意的是，前述实施例用以说明本发明的概念，本领域技术人员当可据以做不同的修饰，而不限于此。举例来说，辅助模块12可应用至可接收外部参考时钟信号的时钟及数据恢复电路或可进行频率检测的时钟及数据恢复电路，请参考图8及图9，图8及图9分别为本发明实施例一时钟及数据恢复电路8及一时钟及数据恢复电路9的方块图。时钟及数据恢复电路8与时钟及数据恢复电路1类似，故相同元件沿用相同符号，与时钟及数据恢复电路1不同的是，时钟及数据恢复电路8另包括一相位频率检测器81、一电荷泵82、一低通滤波器83以及一除频器84，其元件之间的连接关系绘示于图8。相位频率检测器81耦接于压控振荡器16，其可接收来自外部的一参考时钟信号CK_REF，时钟及数据恢复电路8可利用相位频率检测器81锁住来自外部参考时钟信号CK_REF的频率及相位。时钟及数据恢复电路90与时钟及数据恢复电路1/8类似，故相同元件沿用相同符号。与时钟及数据恢复电路1/8不同的是，时钟及数据恢复电路9另包括一频率检测器(Frequency Detector，FD)91以及一电荷泵92，其元件之间的连接关系绘示于图9。频率检测器91耦接于压控振荡器16，时钟及数据恢复电路9可利用频率检测器91先锁住数据信号DT的频率，再利用相位检测器10a锁住数据信号DT的相位。关于可接收并锁定外部参考时钟信号的时钟及数据恢复电路的细节、可进行频率检测的时钟及数据恢复电路的细节、以及(相位)频率检测器的细节，为本领域技术人员所熟知，故不赘述。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (11)

1.一种时钟及数据恢复电路，包括：
一第一相位检测器，用来比对一数据信号与一第一时钟信号的相位，以输出一第一输出信号，其中该第一输出信号表示该数据信号领先或落后该第一时钟信号的相位；
一辅助模块，包括：
一辅助时钟产生器，用来产生一辅助时钟信号；
一第二相位检测器，耦接于该辅助时钟产生器，用来比对该辅助时钟信号与该第一时钟信号的相位，以输出一第二输出信号，其中该第二输出信号表示该辅助时钟信号领先或落后该第一时钟信号的相位；以及
一多工选择单元，耦接于该第一相位检测器以及该第二相位检测器，用来根据一选择信号，输出一多工输出信号；
一第一电荷泵，耦接于该多工选择单元，用来根据该多工输出信号，输出一控制信号；以及
一第一压控振荡器，耦接于该第一电荷泵，用来根据该控制信号，产生该第一时钟信号；
其中该辅助时钟产生器包括：
一相位频率检测器，接收一输入时钟信号；
一第二电荷泵，耦接于该相位频率检测器；以及
一第二压控振荡器，耦接于该第二电荷泵与该相位频率检测器之间，用来产生该辅助时钟信号。
2.如权利要求1所述的时钟及数据恢复电路，其特征在于，该第二相位检测器包括：
一第一延迟单元，接收该辅助时钟信号及该第一时钟信号，以产生一第一延迟信号；
一第二延迟单元，耦接于该第一延迟单元，接收该第一延迟信号及该第一时钟信号，以产生一第二延迟信号；
一第一异或门，用来对该辅助时钟信号及该第一延迟信号进行异或运算，以产生一第一上升信号；以及
一第二异或门，用来对该第一延迟信号及该第二延迟信号进行异或运算，以产生一第一下降信号；
其中，该第一上升信号及该第一下降信号形成该第二输出信号。
3.如权利要求2所述的时钟及数据恢复电路，其特征在于，该第一相位检测器包括：
一第三延迟单元，接收该数据信号及该第一时钟信号，以产生一第三延迟信号；
一第四延迟单元，耦接于该第三延迟单元，接收该第三延迟信号及该第一时钟信号，以产生一第四延迟信号；
一第三异或门，用来对该数据信号及该第三延迟信号进行异或运算，以产生一第二上升信号；以及
一第四异或门，用来对该第三延迟信号及该第四延迟信号进行异或运算，以产生一第二下降信号；
其中，该第二上升信号及该第二下降信号形成该第一输出信号。
4.如权利要求3所述的时钟及数据恢复电路，其特征在于，该多工选择单元包括：
一第一多工器，接收该第一上升信号及该第二上升信号，用来根据该选择信号输出一第三上升信号；以及
一第二多工器，接收该第一下降信号及该第二下降信号，用来根据该选择信号输出一第三下降信号；
其中，该第三上升信号及该第三下降信号形成该多工输出信号。
5.如权利要求4所述的时钟及数据恢复电路，其特征在于，该第一电荷泵包括：
一电容，用来输出该控制信号；
一第一开关，其一端接收一第一电压，另一端耦接于该电容，该第一开关受控于该第三上升信号；以及
一第二开关，其一端接收一第二电压，另一端耦接于该电容，该第一开关受控于该第三下降信号。
6.如权利要求5所述的时钟及数据恢复电路，其特征在于，该第一开关为一第一晶体管，该第二开关为一第二晶体管，该第一电压为一正电压，该第二电压为一接地电压。
7.如权利要求1所述的时钟及数据恢复电路，其特征在于，该辅助时钟产生器还包括：
一除频器，耦接于该第二压控振荡器与该相位频率检测器之间，用来根据该辅助时钟信号产生一除频信号；
其中，该相位频率检测器接收该除频信号。
8.如权利要求1所述的时钟及数据恢复电路，其特征在于，该辅助时钟产生器还包括：
一低通滤波器，耦接于该第二电荷泵与该第二压控振荡器之间。
9.如权利要求1所述的时钟及数据恢复电路，其特征在于，该多工选择单元耦接于一控制电路，该控制电路产生该选择信号。
10.如权利要求1所述的时钟及数据恢复电路，另包括一相位频率检测器，该相位频率检测器耦接于该第一压控振荡器并接收一参考时钟信号。
11.如权利要求1所述的时钟及数据恢复电路，另包括一相位频率检测器，该相位频率检测器耦接于该第一压控振荡器。
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