JP3716080B2 - 半導体記憶装置の出力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置のデータ出力回路に関し、特に半導体記憶装置から読み出される相補型のデータを出力するための出力回路に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置の出力回路、なかでもＥＤＯ（Extended Data Output) 機能を搭載した出力回路は、入力パルスに同期して一定期間データを保持しなければならないという必要性がある。この、ＥＤＯモードとは、ファーストページモードと異なり、出力データを制御する外部クロックがリセット（ＬｏｗからＨｉｇｈ状態になる）されても出力端子よりデータカットオフすることなく出力し続ける機能である。このため、ＥＤＯモードの出力回路では、図７に示すように相補のリードバスとの接続を制御するスイッチング部、データ保持部、出力トランジスタドライバ部、出力トランジスタを有している。すなわち、スイッチング部は、ＰＭＯＳ（ＰチャネルＭＯＳトランジスタ）とＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）の対で構成されるトランスファゲート７０１，７０２で構成され、データ保持部はＩＮＶ（インバータ）で構成されるフリップフロップ７０５，７０６で構成され、出力トランジスタドライバ部はＮＯＲゲート及びＩＮＶで構成されるゲート回路７０８，７０９として構成され、出力トランジスタはＰＭＯＳとＮＭＯＳの各出力トランジスタ７１０，７１１で構成されている。
【０００３】
図８は図７の従来例の動作を説明するための動作波形図である。ＣＡＳは外部クロック信号、φは出力回路のデータ保持動作を制御する信号、ＲＢＳＴ／ＲＢＳＮは相補のリードバス信号、ＴＧはリードバスと出力回路間のトランスファゲート制御信号、ＲＢＳＴ’／ＲＢＳＮ’は出力回路内データ保持節点、ＯＥは出力イネーブル信号、ＯＵＴＴ／ＯＵＴＮは出力トランジスタ部のゲート節点、ＤＯＵＴは外部出力端子の各信号レベルを示している。
【０００４】
図８において、制御信号φは外部クロックＣＡＳと同期し、スイッチ信号ＴＧを制御する。外部より与えられたアドレスにアクセスし、読み出された（ＲＢＳＴ：Ｌｏｗ，ＲＢＳＮ：Ｈｉｇｈ；１サイクル目）データはＴＧがＬｏｗになることにより出力回路内ＲＢＳＴ’／ＴＢＳＮ’節点に転送され、ＴＧがＨｉｇｈになることにより保持される。出力イネーブル信号ＯＥはＨｉｇｈでイネーブル状態のため、ＴＧコントロールによるデータ転送によって、出力トランジスタゲートＯＵＴＴ／ＯＵＴＮは共にＨｉｇｈからＬｏｗに変化し、出力ＤＯＵＴはＬｏｗかＨｉｇｈにデータを反転する。ＲＢＳＴ’／ＲＢＳＮ’はＴＧによりほぼ同時に変化するが、ＲＢＳＴ’〜ＯＵＴＴとＲＢＳＮ’〜ＯＵＴＮの間にはディレイ差があるので、出力するデータにより出力トランジスタのＰＭＯＳ７０７／ＮＭＯＳ７０８が一時期間の間、共にＯＮ／ＯＮ状態にされて電源電位からＧＮＤ電位へ貫通電流が流れる。図８では２サイクル目のＯＵＴＴ／ＯＵＴＮがそれぞれＬｏｗからＨｉｇｈになる期間である一時期間Ｔがこれに相当する。
【０００５】
図９は図７に示した回路における他の動作例を説明するための波形図である。この動作例では、出力イネーブル信号ＯＥが外部クロックＣＡＳに同期してクロッキングし、ＯＵＴＴ／ＯＵＴＮの制御により出力トランジスタのＰＭＯＳ７０７／ＮＭＯＳ７０８でＯＮ／ＯＮ状態が起こらないようにしている。制御信号ＯＥは別の回路ブロックで発生し、出力回路に入力しているため、ＲＢＳＴ’／ＲＢＳＮ’とはスキューでずれやすく、ＯＥのＬｏｗからＨｉｇｈの変化が速めにずれれば出力トランジスタのＯＮ／ＯＮによる貫通電流が起こり、遅れめにずれればＤＯＵＴのアクセス遅れが起こる。
【０００６】
【発明が解決しようとする課題】
このように、従来の出力回路では、出力回路のデータ保持が同時に行われるために、出力トランジスタで貫通電流が流れることがあり、この貫通電流によって電源電圧や接地電圧のレベルが変動され、出力回路の動作に悪影響を与えることがある。また、出力イネーブル信号の制御により貫通電流を防止しようとした場合には、出力回路内のデータ保持のスキュー差が生じ、アクセス遅れが生じる原因となる。
【０００７】
本発明の目的は、貫通電流を防止するとともに、アクセス速度を高めた出力回路を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、相補のリードバスデータの入力を制御するトランスファゲートと、前記相補のリードバスデータを保持するフリップフロップと、保持された前記リードバスデータと出力イネーブル信号を入力とする出力トランジスタドライバ部と、前記出力トランジスタドライバ部にＯＮ，ＯＦＦ駆動されてデータを出力するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが縦続接続された出力トランジスタとを備える半導体記憶装置の出力回路において、前記リードバスデータの保持節点をプリチャージするために電源電位またはＧＮＤ電位に接続されたプリチャージトランジスタと、前記トランスファゲート、前記プリチャージトランジスタ、前記フリップフロップを制御するためにゲートとコンデンサから構成され、／ＣＡＳ信号が入力される制御部とを備え、前記制御部は、前記／ＣＡＳ信号を前記ゲートとコンデンサで作成する時間だけ遅延させた遅延／ＣＡＳ信号を作成し、前記／ＣＡＳ信号と前記遅延／ＣＡＳ信号に応じて前記リードバスデータを保持する直前に前記時間だけ前記保持節点を電源電位あるいはＧＮＤ電位にプリチャージするためのプリチャージ制御信号を生成する構成であることを特徴とする。
【０００９】
前記プリチャージ手段は、そのゲートに入力されるプリチャージ制御信号によってＯＮ動作されるＰチャネルＭＯＳトランジスタまたはＮチャネルＭＯＳトランジスタで構成される。このプリチャージ手段は、相補のリードバスデータの各節点を共に電源電位もしくはＧＮＤ電位へプリチャージする。また、前記トランスファゲートを制御する信号に基づいて前記プリチャージ制御信号を発生するための回路構成を含む制御部が設けられる。
【００１０】
相補のリードバスデータの各保持節点が、共に電源電位またはＧＮＤ電位にプリチャージされた後の変化によりデータ出力を行うので、両データが同時に変化されることがなく、出力トランジスタでの貫通電流が流れることはなく、かつアクセス速度が向上する。
【００１１】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図１は、本発明の第１の実施の形態の出力回路の回路図である。この出力回路は、相補のリードバスＲＢＳＴ／ＴＢＴＮ入力をスイッチング制御するためのＰＭＯＳとＮＭＯＳの対で構成されるトランスファゲート１０１，１０２と、リードバスデータ保持節点ＲＢＳＴ’／ＴＢＳＮ’をプリチャージするためのＰＭＯＳで構成されたプリチャージトランジスタ１０３，１０４と、リードバスデータを保持するためのＩＮＶで構成されたフリップフロップ１０５，１０６と、前記トランスファゲート１０１，１０２、プリチャージトランジスタ１０３，１０４、フリップフロップ１０５，１０６を制御するためのＩＮＶ、ＮＡＮＤゲート、ＰＭＯＳ、ＮＭＯＳ、Ｃ（コンデンサ）からなる制御部１０７と、出力イネーブル信号及びＲＢＳＴ’／ＲＢＳＮ’を入力するＮＯＲゲート及びＩＮＶで構成される出力トランジスタドライバ部１０８，１０９と、ＰＭＯＳとＮＭＯＳとで構成される出力トランジスタ１１０，１１１より形成される。
【００１２】
次に、図１の出力回路の動作を、図２の動作波形図を参照して詳細に説明する。ＣＡＳは外部クロック信号、φは出力回路のデータ保持及びプリチャージ動作を制御する信号、ＲＢＳＴ／ＲＢＳＮは相補のリードバス信号、ＲＢＳＴ’／ＲＢＳＮ’は出力回路内データ保持節点、ＰＲＥはＲＢＳＴ’／ＲＢＳＮ’のプリチャージ制御信号、ＴＧはＲＢＳＴ／ＲＢＳＮと出力回路間のトランスファゲート制御信号、ＯＵＴＴ／ＯＵＴＮは出力トランジスタのゲート節点、ＤＯＵＴは外部出力端子、ＯＥは出力イネーブル信号である。
【００１３】
図２の動作波形図はＥＤＯモードでの動作を示している。ＥＤＯモードは、前記したように、広く用いられたＤＲＡＭでは標準となっているファーストページモードと異なり、出力データを制御する外部クロックＣＡＳがリセット（ＬｏｗからＨｉｇｈ状態になる）されても、出力端子ＤＯＵＴよりデータカットオフすることなく出力し続ける機能のことで、大幅な効率アップが達成できる。なお、出力イネーブル信号ＯＥは図８の動作と同様に一定であるので、ここでは図示は省略している。制御信号φは外部クロックＣＡＳと同期し、トランスファゲート制御信号ＴＧを制御する。外部より与えられたアドレスにアクセスし、読み出されたデータ（ＲＢＳＴ：Ｌｏｗ，ＲＢＳＮ：Ｈｉｇｈ；１サイクル目）はＴＧがＬｏｗになることにより出力回路内ＲＢＳＴ’／ＲＢＳＮ’節点に転送され、ＴＧがＨｉｇｈになることにより保持される。このデータ転送に先立ち、前記制御信号φによってプリチャージ制御信号ＰＲＥが発生され、このＰＲＥの１ショットによりＲＢＳＴ’／ＲＢＳＮ７はともにＨｉｇｈにプリチャージされるため、ＲＢＳＴ’／ＲＢＳＮ’が同時に変化することはない。これにより、ＲＢＳＴ’〜ＯＵＴＴとＲＢＳＮ’〜ＯＵＴＮの間にディレイ差が存在しても、出力トランジスタ１１０，１１１を一時期間ともにＯＮ／ＯＮ状態にして電源電位からＧＮＤ電位へ貫通電流が流れることはない。
【００１４】
図３は本発明の第２の実施の形態の回路図である。なお、図１と等価な部分には下２桁が同じ符号を付してある。この実施形態では、リードバスデータ保持節点ＲＢＳＴ’／ＴＢＳＮ’をプリチャージするためのトランジスタ３０３，３０４をＮＭＯＳで構成し、ＰＲＥによってデータ保持節点ＲＢＳＴ’／ＲＢＳＮ’をプリチャージするときに、これをＧＮＤ電位にプリチャージする構成となっている。また、このプリチャージをＧＮＤ電位とすることで、出力トランジスタドライバ部３０８，３０９はＮＡＮＤゲートで構成される。
【００１５】
この第２の実施の形態の出力回路の動作の波形図を図４に示す。この実施の形態の基本的な動作は第１の実施の形態と同じであるが、ここではＲＢＳＴ／ＲＢＳＮがそれぞれ逆のレベルのデータとして読み出されており、またＰＲＥもＬｏｗになることでＲＢＳＴ’／ＲＢＳＮ’がＧＮＤ電位にプリチャージされる。この構成においても、データ転送に先立つＰＲＥの１ショットによりＲＢＳＴ’／ＲＢＳＮ７はともにＧＮＤ電位にプリチャージされるため、ＲＢＳＴ’／ＲＢＳＮ’が同時に変化することはなく、ＲＢＳＴ’〜ＯＵＴＴとＲＢＳＮ’〜ＯＵＴＮの間にディレイ差が存在しても、出力トランジスタ３１０，３１１を一時期間ともにＯＮ／ＯＮ状態にして電源電位からＧＮＤ電位へ貫通電流が流れることはない。
【００１６】
本発明の第３の実施の形態を図５の回路図に示す。この実施の形態では、出力イネーブル信号及びデータ保持信号を入力する出力トランジスタドライバ部５０８，５０９の構成として、ＮＯＲゲートの出力と、ＲＢＳＴ’／ＲＢＳＮ’を交差的に入力とするＮＡＮＤゲートを介挿した構成とされている。
【００１７】
この第３の実施の形態の動作は、図６の波形図に示すように、基本的には図１の出力回路と同じであるが、出力トランジスタドライバ部に設けたＮＡＮＤゲートにより、互いに相手のデータ保持信号を参照して出力を行っているため、データ保持信号ＲＢＳＴ’／ＲＢＳＮ’が共にＨｉｇｈもしくは共にＬｏｗの時は出力トランジスタ５１０，５１１を共にＯＦＦし、前記各実施形態の出力回路の場合と同様に貫通電流が流れることはない。
【００１８】
ここで、図５の出力回路では、ＲＢＳＴ’／ＲＢＳＮ’はＰＲＥを入力するＰＭＯＳ５０３，５０４により電源電位をプリチャージする方式をとっているが、図３の出力回路ようにＰＲＥを入力するＮＭＯＳによりＧＮＤ電位にプリチャージする方式をとることも可能である。
【００１９】
【発明の効果】
以上説明したように本発明は、制御部においてゲートとコンデンサで作成する時間だけ内部の相補のリードバスデータの保持節点を電源電位あるいはＧＮＤ電位にプリチャージするためのプリチャージ制御信号を生成し、出力回路へのリードバスデータ転送時の直前に前記保持節点をプリチャージしているので、両データが同時に変化することがなく、両データ間にディレイ差が存在しても出力トランジスタを構成する一対のトランジスタがともにＯＮ状態となって電源電位からＧＮＤ電位への貫通電流が流れることがない。また、出力イネーブル信号等のような他の制御信号の制御に頼らず、データ保持節点の変化によりデータ出力を行うので、アクセス遅れが生じないという作用効果が得られる。
【図面の簡単な説明】
【図１】本発明の出力回路の第１の実施形態の回路図である。
【図２】図１の出力回路の動作を説明するための動作波形図である。
【図３】本発明の出力回路の第２の実施形態の回路図である。
【図４】図３の出力回路の動作を説明するための動作波形図である。
【図５】本発明の出力回路の第３の実施形態の回路図である。
【図６】図５の出力回路の動作を説明するための動作波形図である。
【図７】従来の出力回路の一例の回路図である。
【図８】図７の出力回路の動作を説明するための動作波形図である。
【図９】図７の出力回路の他の動作例を説明するための動作波形図である。
【符号の説明】
１０１，３０１，５０１ トランスファゲート
１０２，３０２，５０２ トランスファゲート
１０３，３０３，５０３ プリチャージトランジスタ
１０４，３０４，５０４ プリチャージトランジスタ
１０５，３０５，５０５ フリップフロップ
１０６，３０６，５０６ フリップフロップ
１０７，３０７，５０７ 制御回路
１０８，３０８，５０８ 出力トランジスタドライバ部
１０９，３０９，５０９ 出力トランジスタドライバ部
１１０，３１０，５１０ ＰＭＯＳ（出力トランジスタ）
１１１，３１１，５１１ ＮＭＯＳ（出力トランジスタ）
【発明の属する技術分野】
本発明は半導体記憶装置のデータ出力回路に関し、特に半導体記憶装置から読み出される相補型のデータを出力するための出力回路に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置の出力回路、なかでもＥＤＯ（Extended Data Output) 機能を搭載した出力回路は、入力パルスに同期して一定期間データを保持しなければならないという必要性がある。この、ＥＤＯモードとは、ファーストページモードと異なり、出力データを制御する外部クロックがリセット（ＬｏｗからＨｉｇｈ状態になる）されても出力端子よりデータカットオフすることなく出力し続ける機能である。このため、ＥＤＯモードの出力回路では、図７に示すように相補のリードバスとの接続を制御するスイッチング部、データ保持部、出力トランジスタドライバ部、出力トランジスタを有している。すなわち、スイッチング部は、ＰＭＯＳ（ＰチャネルＭＯＳトランジスタ）とＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）の対で構成されるトランスファゲート７０１，７０２で構成され、データ保持部はＩＮＶ（インバータ）で構成されるフリップフロップ７０５，７０６で構成され、出力トランジスタドライバ部はＮＯＲゲート及びＩＮＶで構成されるゲート回路７０８，７０９として構成され、出力トランジスタはＰＭＯＳとＮＭＯＳの各出力トランジスタ７１０，７１１で構成されている。
【０００３】
図８は図７の従来例の動作を説明するための動作波形図である。ＣＡＳは外部クロック信号、φは出力回路のデータ保持動作を制御する信号、ＲＢＳＴ／ＲＢＳＮは相補のリードバス信号、ＴＧはリードバスと出力回路間のトランスファゲート制御信号、ＲＢＳＴ’／ＲＢＳＮ’は出力回路内データ保持節点、ＯＥは出力イネーブル信号、ＯＵＴＴ／ＯＵＴＮは出力トランジスタ部のゲート節点、ＤＯＵＴは外部出力端子の各信号レベルを示している。
【０００４】
図８において、制御信号φは外部クロックＣＡＳと同期し、スイッチ信号ＴＧを制御する。外部より与えられたアドレスにアクセスし、読み出された（ＲＢＳＴ：Ｌｏｗ，ＲＢＳＮ：Ｈｉｇｈ；１サイクル目）データはＴＧがＬｏｗになることにより出力回路内ＲＢＳＴ’／ＴＢＳＮ’節点に転送され、ＴＧがＨｉｇｈになることにより保持される。出力イネーブル信号ＯＥはＨｉｇｈでイネーブル状態のため、ＴＧコントロールによるデータ転送によって、出力トランジスタゲートＯＵＴＴ／ＯＵＴＮは共にＨｉｇｈからＬｏｗに変化し、出力ＤＯＵＴはＬｏｗかＨｉｇｈにデータを反転する。ＲＢＳＴ’／ＲＢＳＮ’はＴＧによりほぼ同時に変化するが、ＲＢＳＴ’〜ＯＵＴＴとＲＢＳＮ’〜ＯＵＴＮの間にはディレイ差があるので、出力するデータにより出力トランジスタのＰＭＯＳ７０７／ＮＭＯＳ７０８が一時期間の間、共にＯＮ／ＯＮ状態にされて電源電位からＧＮＤ電位へ貫通電流が流れる。図８では２サイクル目のＯＵＴＴ／ＯＵＴＮがそれぞれＬｏｗからＨｉｇｈになる期間である一時期間Ｔがこれに相当する。
【０００５】
図９は図７に示した回路における他の動作例を説明するための波形図である。この動作例では、出力イネーブル信号ＯＥが外部クロックＣＡＳに同期してクロッキングし、ＯＵＴＴ／ＯＵＴＮの制御により出力トランジスタのＰＭＯＳ７０７／ＮＭＯＳ７０８でＯＮ／ＯＮ状態が起こらないようにしている。制御信号ＯＥは別の回路ブロックで発生し、出力回路に入力しているため、ＲＢＳＴ’／ＲＢＳＮ’とはスキューでずれやすく、ＯＥのＬｏｗからＨｉｇｈの変化が速めにずれれば出力トランジスタのＯＮ／ＯＮによる貫通電流が起こり、遅れめにずれればＤＯＵＴのアクセス遅れが起こる。
【０００６】
【発明が解決しようとする課題】
このように、従来の出力回路では、出力回路のデータ保持が同時に行われるために、出力トランジスタで貫通電流が流れることがあり、この貫通電流によって電源電圧や接地電圧のレベルが変動され、出力回路の動作に悪影響を与えることがある。また、出力イネーブル信号の制御により貫通電流を防止しようとした場合には、出力回路内のデータ保持のスキュー差が生じ、アクセス遅れが生じる原因となる。
【０００７】
本発明の目的は、貫通電流を防止するとともに、アクセス速度を高めた出力回路を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、相補のリードバスデータの入力を制御するトランスファゲートと、前記相補のリードバスデータを保持するフリップフロップと、保持された前記リードバスデータと出力イネーブル信号を入力とする出力トランジスタドライバ部と、前記出力トランジスタドライバ部にＯＮ，ＯＦＦ駆動されてデータを出力するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが縦続接続された出力トランジスタとを備える半導体記憶装置の出力回路において、前記リードバスデータの保持節点をプリチャージするために電源電位またはＧＮＤ電位に接続されたプリチャージトランジスタと、前記トランスファゲート、前記プリチャージトランジスタ、前記フリップフロップを制御するためにゲートとコンデンサから構成され、／ＣＡＳ信号が入力される制御部とを備え、前記制御部は、前記／ＣＡＳ信号を前記ゲートとコンデンサで作成する時間だけ遅延させた遅延／ＣＡＳ信号を作成し、前記／ＣＡＳ信号と前記遅延／ＣＡＳ信号に応じて前記リードバスデータを保持する直前に前記時間だけ前記保持節点を電源電位あるいはＧＮＤ電位にプリチャージするためのプリチャージ制御信号を生成する構成であることを特徴とする。
【０００９】
前記プリチャージ手段は、そのゲートに入力されるプリチャージ制御信号によってＯＮ動作されるＰチャネルＭＯＳトランジスタまたはＮチャネルＭＯＳトランジスタで構成される。このプリチャージ手段は、相補のリードバスデータの各節点を共に電源電位もしくはＧＮＤ電位へプリチャージする。また、前記トランスファゲートを制御する信号に基づいて前記プリチャージ制御信号を発生するための回路構成を含む制御部が設けられる。
【００１０】
相補のリードバスデータの各保持節点が、共に電源電位またはＧＮＤ電位にプリチャージされた後の変化によりデータ出力を行うので、両データが同時に変化されることがなく、出力トランジスタでの貫通電流が流れることはなく、かつアクセス速度が向上する。
【００１１】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図１は、本発明の第１の実施の形態の出力回路の回路図である。この出力回路は、相補のリードバスＲＢＳＴ／ＴＢＴＮ入力をスイッチング制御するためのＰＭＯＳとＮＭＯＳの対で構成されるトランスファゲート１０１，１０２と、リードバスデータ保持節点ＲＢＳＴ’／ＴＢＳＮ’をプリチャージするためのＰＭＯＳで構成されたプリチャージトランジスタ１０３，１０４と、リードバスデータを保持するためのＩＮＶで構成されたフリップフロップ１０５，１０６と、前記トランスファゲート１０１，１０２、プリチャージトランジスタ１０３，１０４、フリップフロップ１０５，１０６を制御するためのＩＮＶ、ＮＡＮＤゲート、ＰＭＯＳ、ＮＭＯＳ、Ｃ（コンデンサ）からなる制御部１０７と、出力イネーブル信号及びＲＢＳＴ’／ＲＢＳＮ’を入力するＮＯＲゲート及びＩＮＶで構成される出力トランジスタドライバ部１０８，１０９と、ＰＭＯＳとＮＭＯＳとで構成される出力トランジスタ１１０，１１１より形成される。
【００１２】
次に、図１の出力回路の動作を、図２の動作波形図を参照して詳細に説明する。ＣＡＳは外部クロック信号、φは出力回路のデータ保持及びプリチャージ動作を制御する信号、ＲＢＳＴ／ＲＢＳＮは相補のリードバス信号、ＲＢＳＴ’／ＲＢＳＮ’は出力回路内データ保持節点、ＰＲＥはＲＢＳＴ’／ＲＢＳＮ’のプリチャージ制御信号、ＴＧはＲＢＳＴ／ＲＢＳＮと出力回路間のトランスファゲート制御信号、ＯＵＴＴ／ＯＵＴＮは出力トランジスタのゲート節点、ＤＯＵＴは外部出力端子、ＯＥは出力イネーブル信号である。
【００１３】
図２の動作波形図はＥＤＯモードでの動作を示している。ＥＤＯモードは、前記したように、広く用いられたＤＲＡＭでは標準となっているファーストページモードと異なり、出力データを制御する外部クロックＣＡＳがリセット（ＬｏｗからＨｉｇｈ状態になる）されても、出力端子ＤＯＵＴよりデータカットオフすることなく出力し続ける機能のことで、大幅な効率アップが達成できる。なお、出力イネーブル信号ＯＥは図８の動作と同様に一定であるので、ここでは図示は省略している。制御信号φは外部クロックＣＡＳと同期し、トランスファゲート制御信号ＴＧを制御する。外部より与えられたアドレスにアクセスし、読み出されたデータ（ＲＢＳＴ：Ｌｏｗ，ＲＢＳＮ：Ｈｉｇｈ；１サイクル目）はＴＧがＬｏｗになることにより出力回路内ＲＢＳＴ’／ＲＢＳＮ’節点に転送され、ＴＧがＨｉｇｈになることにより保持される。このデータ転送に先立ち、前記制御信号φによってプリチャージ制御信号ＰＲＥが発生され、このＰＲＥの１ショットによりＲＢＳＴ’／ＲＢＳＮ７はともにＨｉｇｈにプリチャージされるため、ＲＢＳＴ’／ＲＢＳＮ’が同時に変化することはない。これにより、ＲＢＳＴ’〜ＯＵＴＴとＲＢＳＮ’〜ＯＵＴＮの間にディレイ差が存在しても、出力トランジスタ１１０，１１１を一時期間ともにＯＮ／ＯＮ状態にして電源電位からＧＮＤ電位へ貫通電流が流れることはない。
【００１４】
図３は本発明の第２の実施の形態の回路図である。なお、図１と等価な部分には下２桁が同じ符号を付してある。この実施形態では、リードバスデータ保持節点ＲＢＳＴ’／ＴＢＳＮ’をプリチャージするためのトランジスタ３０３，３０４をＮＭＯＳで構成し、ＰＲＥによってデータ保持節点ＲＢＳＴ’／ＲＢＳＮ’をプリチャージするときに、これをＧＮＤ電位にプリチャージする構成となっている。また、このプリチャージをＧＮＤ電位とすることで、出力トランジスタドライバ部３０８，３０９はＮＡＮＤゲートで構成される。
【００１５】
この第２の実施の形態の出力回路の動作の波形図を図４に示す。この実施の形態の基本的な動作は第１の実施の形態と同じであるが、ここではＲＢＳＴ／ＲＢＳＮがそれぞれ逆のレベルのデータとして読み出されており、またＰＲＥもＬｏｗになることでＲＢＳＴ’／ＲＢＳＮ’がＧＮＤ電位にプリチャージされる。この構成においても、データ転送に先立つＰＲＥの１ショットによりＲＢＳＴ’／ＲＢＳＮ７はともにＧＮＤ電位にプリチャージされるため、ＲＢＳＴ’／ＲＢＳＮ’が同時に変化することはなく、ＲＢＳＴ’〜ＯＵＴＴとＲＢＳＮ’〜ＯＵＴＮの間にディレイ差が存在しても、出力トランジスタ３１０，３１１を一時期間ともにＯＮ／ＯＮ状態にして電源電位からＧＮＤ電位へ貫通電流が流れることはない。
【００１６】
本発明の第３の実施の形態を図５の回路図に示す。この実施の形態では、出力イネーブル信号及びデータ保持信号を入力する出力トランジスタドライバ部５０８，５０９の構成として、ＮＯＲゲートの出力と、ＲＢＳＴ’／ＲＢＳＮ’を交差的に入力とするＮＡＮＤゲートを介挿した構成とされている。
【００１７】
この第３の実施の形態の動作は、図６の波形図に示すように、基本的には図１の出力回路と同じであるが、出力トランジスタドライバ部に設けたＮＡＮＤゲートにより、互いに相手のデータ保持信号を参照して出力を行っているため、データ保持信号ＲＢＳＴ’／ＲＢＳＮ’が共にＨｉｇｈもしくは共にＬｏｗの時は出力トランジスタ５１０，５１１を共にＯＦＦし、前記各実施形態の出力回路の場合と同様に貫通電流が流れることはない。
【００１８】
ここで、図５の出力回路では、ＲＢＳＴ’／ＲＢＳＮ’はＰＲＥを入力するＰＭＯＳ５０３，５０４により電源電位をプリチャージする方式をとっているが、図３の出力回路ようにＰＲＥを入力するＮＭＯＳによりＧＮＤ電位にプリチャージする方式をとることも可能である。
【００１９】
【発明の効果】
以上説明したように本発明は、制御部においてゲートとコンデンサで作成する時間だけ内部の相補のリードバスデータの保持節点を電源電位あるいはＧＮＤ電位にプリチャージするためのプリチャージ制御信号を生成し、出力回路へのリードバスデータ転送時の直前に前記保持節点をプリチャージしているので、両データが同時に変化することがなく、両データ間にディレイ差が存在しても出力トランジスタを構成する一対のトランジスタがともにＯＮ状態となって電源電位からＧＮＤ電位への貫通電流が流れることがない。また、出力イネーブル信号等のような他の制御信号の制御に頼らず、データ保持節点の変化によりデータ出力を行うので、アクセス遅れが生じないという作用効果が得られる。
【図面の簡単な説明】
【図１】本発明の出力回路の第１の実施形態の回路図である。
【図２】図１の出力回路の動作を説明するための動作波形図である。
【図３】本発明の出力回路の第２の実施形態の回路図である。
【図４】図３の出力回路の動作を説明するための動作波形図である。
【図５】本発明の出力回路の第３の実施形態の回路図である。
【図６】図５の出力回路の動作を説明するための動作波形図である。
【図７】従来の出力回路の一例の回路図である。
【図８】図７の出力回路の動作を説明するための動作波形図である。
【図９】図７の出力回路の他の動作例を説明するための動作波形図である。
【符号の説明】
１０１，３０１，５０１ トランスファゲート
１０２，３０２，５０２ トランスファゲート
１０３，３０３，５０３ プリチャージトランジスタ
１０４，３０４，５０４ プリチャージトランジスタ
１０５，３０５，５０５ フリップフロップ
１０６，３０６，５０６ フリップフロップ
１０７，３０７，５０７ 制御回路
１０８，３０８，５０８ 出力トランジスタドライバ部
１０９，３０９，５０９ 出力トランジスタドライバ部
１１０，３１０，５１０ ＰＭＯＳ（出力トランジスタ）
１１１，３１１，５１１ ＮＭＯＳ（出力トランジスタ）
Claims (3)
- 相補のリードバスデータの入力を制御するトランスファゲートと、前記相補のリードバスデータを保持するフリップフロップと、保持された前記リードバスデータと出力イネーブル信号を入力とする出力トランジスタドライバ部と、前記出力トランジスタドライバ部にＯＮ，ＯＦＦ駆動されてデータを出力するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが縦続接続された出力トランジスタとを備える半導体記憶装置の出力回路において、前記リードバスデータの保持節点をプリチャージするために電源電位またはＧＮＤ電位に接続されたプリチャージトランジスタと、前記トランスファゲート、前記プリチャージトランジスタ、前記フリップフロップを制御するためにゲートとコンデンサから構成され、／ＣＡＳ信号が入力される制御部とを備え、前記制御部は、前記／ＣＡＳ信号を前記ゲートとコンデンサで作成する時間だけ遅延させた遅延／ＣＡＳ信号を作成し、前記／ＣＡＳ信号と前記遅延／ＣＡＳ信号に応じて前記リードバスデータを保持する直前に前記時間だけ前記保持節点を電源電位あるいはＧＮＤ電位にプリチャージするためのプリチャージ制御信号を生成する構成であることを特徴とする出力回路。
- 前記プリチャージトランジスタは、前記相補のリードバスデータの各節点を共に電源電位もしくはＧＮＤ電位へプリチャージする請求項１に記載の出力回路。
- 前記プリチャージトランジスタは、ＰチャネルＭＯＳトランジスタまたはＮチャネルＭＯＳトランジスタで構成され、そのゲートに入力されるプリチャージ制御信号によってＯＮ動作される請求項１または２に記載の出力回路。
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