JP2826999B2 - 半導体メモリの出力回路 - Google Patents
半導体メモリの出力回路Info
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 230000005540 biological transmission Effects 0.000 claims description 53
- 239000003990 capacitor Substances 0.000 claims description 44
- 239000000872 buffer Substances 0.000 claims description 21
- 238000007599 discharging Methods 0.000 claims description 3
- 241000257465 Echinoidea Species 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 102200091804 rs104894738 Human genes 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリの出
力回路に関し、特に、出力電圧を中間レベルにプレチャ
ージするプレチャージ回路を内蔵し、データを出力する
時、Ｉ／Ｏバッファから発生するカレントノイズを減ら
す技術に関する。
力回路に関し、特に、出力電圧を中間レベルにプレチャ
ージするプレチャージ回路を内蔵し、データを出力する
時、Ｉ／Ｏバッファから発生するカレントノイズを減ら
す技術に関する。
【０００２】
【従来の技術】従来より、半導体メモリの出力回路とし
て、プレチャージ回路を内蔵した半導体メモリの出力回
路が知られている。かかるプレチャージ回路を内蔵した
半導体メモリの出力回路は、図３に示すように、出力イ
ネーブル信号（ＯＥ）信号と入力データ（Ｄｉｎ）との
ＮＡＮＤ演算を行って第１出力制御信号（ＤＰ）を出力
するＮＡＮＤゲート１と、インバータ５によって反転さ
れた出力イネーブル信号（ＯＥ）と入力データ（Ｄｉ
ｎ）とのＮＯＲ演算を行って第２出力制御信号（ＤＮ）
を出力するＮＯＲゲート２と、第３出力制御信号（ＰＳ
１）に応じて出力端子（Ｄｏｕｔ）の電位を中間レベル
にセッティングする中間電位セッティング部３と、出力
端子（Ｄｏｕｔ）が中間レベルの電位にセッティングさ
れた状態で前記第１、第２出力制御信号（ＤＰ）、（Ｄ
Ｎ）に応じてデータを出力する出力部４と、を備えて構
成される。
て、プレチャージ回路を内蔵した半導体メモリの出力回
路が知られている。かかるプレチャージ回路を内蔵した
半導体メモリの出力回路は、図３に示すように、出力イ
ネーブル信号（ＯＥ）信号と入力データ（Ｄｉｎ）との
ＮＡＮＤ演算を行って第１出力制御信号（ＤＰ）を出力
するＮＡＮＤゲート１と、インバータ５によって反転さ
れた出力イネーブル信号（ＯＥ）と入力データ（Ｄｉ
ｎ）とのＮＯＲ演算を行って第２出力制御信号（ＤＮ）
を出力するＮＯＲゲート２と、第３出力制御信号（ＰＳ
１）に応じて出力端子（Ｄｏｕｔ）の電位を中間レベル
にセッティングする中間電位セッティング部３と、出力
端子（Ｄｏｕｔ）が中間レベルの電位にセッティングさ
れた状態で前記第１、第２出力制御信号（ＤＰ）、（Ｄ
Ｎ）に応じてデータを出力する出力部４と、を備えて構
成される。
【０００３】ＮＡＮＤゲート１は、電源電圧（Ｖｃｃ）
端子と接地間に直列接続されたＰＭＯＳトランジスタ
（Ｑ５）、ＮＭＯＳトランジスタ（Ｑ７）、（Ｑ８）
と、ソースは電源電圧（Ｖｃｃ）端子に接続され、ドレ
ーンは前記ＮＭＯＳトランジスタ（Ｑ７）の出力端子に
接続されたＰＭＯＳトランジスタ（Ｑ６）と、を備えて
構成され、出力イネーブル信号（ＯＥ）端子はＰＭＯＳ
トランジスタ（Ｑ６）とＮＭＯＳトランジスタ（Ｑ８）
とのゲートに接続され、データ入力（Ｄｉｎ）端子は前
記ＰＭＯＳトランジスタ（Ｑ５）、ＮＭＯＳトランジス
タ（Ｑ７）のゲートに接続される。
端子と接地間に直列接続されたＰＭＯＳトランジスタ
（Ｑ５）、ＮＭＯＳトランジスタ（Ｑ７）、（Ｑ８）
と、ソースは電源電圧（Ｖｃｃ）端子に接続され、ドレ
ーンは前記ＮＭＯＳトランジスタ（Ｑ７）の出力端子に
接続されたＰＭＯＳトランジスタ（Ｑ６）と、を備えて
構成され、出力イネーブル信号（ＯＥ）端子はＰＭＯＳ
トランジスタ（Ｑ６）とＮＭＯＳトランジスタ（Ｑ８）
とのゲートに接続され、データ入力（Ｄｉｎ）端子は前
記ＰＭＯＳトランジスタ（Ｑ５）、ＮＭＯＳトランジス
タ（Ｑ７）のゲートに接続される。
【０００４】ＮＯＲゲート２は、電源電圧（Ｖｃｃ）端
子と接地間に直列接続されたＰＭＯＳトランジスタ（Ｑ
９）、（Ｑ１０）及びＮＭＯＳトランジスタ（Ｑ１１）
と、ドレーンがＮＭＯＳトランジスタ（Ｑ１１）の出力
端子に接続され、ソースが接地されたＮＭＯＳトランジ
スタ（Ｑ１２）と、を備えて構成され、データ入力（Ｄ
ｉｎ）端子は前記ＰＭＯＳトランジスタ（Ｑ１０）、Ｎ
ＭＯＳトランジスタ（Ｑ１１）のゲートに接続され、出
力イネーブル信号（ＯＥ）端子はインバータ５を介して
前記ＰＭＯＳトランジスタ（Ｑ９）及びＮＭＯＳトラン
ジスタ（Ｑ１２）のゲートにそれぞれ接続される。
子と接地間に直列接続されたＰＭＯＳトランジスタ（Ｑ
９）、（Ｑ１０）及びＮＭＯＳトランジスタ（Ｑ１１）
と、ドレーンがＮＭＯＳトランジスタ（Ｑ１１）の出力
端子に接続され、ソースが接地されたＮＭＯＳトランジ
スタ（Ｑ１２）と、を備えて構成され、データ入力（Ｄ
ｉｎ）端子は前記ＰＭＯＳトランジスタ（Ｑ１０）、Ｎ
ＭＯＳトランジスタ（Ｑ１１）のゲートに接続され、出
力イネーブル信号（ＯＥ）端子はインバータ５を介して
前記ＰＭＯＳトランジスタ（Ｑ９）及びＮＭＯＳトラン
ジスタ（Ｑ１２）のゲートにそれぞれ接続される。
【０００５】中間電位セッティング部３はＮＡＮＤゲー
ト１とＮＯＲゲート２の出力端子間に直列接続されたＮ
ＭＯＳトランジスタ（Ｑ２）及びＰＭＯＳトランジスタ
（Ｑ１）と、前記ＰＭＯＳトランジスタ（Ｑ１）のゲー
トに接続されたインバータ６と、から構成され、第３出
力制御信号（ＰＳ１）入力端子が前記ＮＭＯＳトランジ
スタ（Ｑ２）のゲート及びインバータ６に接続される。
ト１とＮＯＲゲート２の出力端子間に直列接続されたＮ
ＭＯＳトランジスタ（Ｑ２）及びＰＭＯＳトランジスタ
（Ｑ１）と、前記ＰＭＯＳトランジスタ（Ｑ１）のゲー
トに接続されたインバータ６と、から構成され、第３出
力制御信号（ＰＳ１）入力端子が前記ＮＭＯＳトランジ
スタ（Ｑ２）のゲート及びインバータ６に接続される。
【０００６】出力部４は電源電圧（Ｖｃｃ）端子と接地
間に直列接続されたＰＭＯＳトランジスタ（Ｑ３）及び
ＮＭＯＳトランジスタ（Ｑ４）で構成され、各ゲートは
前記ＮＡＮＤゲート１とＮＯＲゲート２の出力端子に接
続され、出力端子（Ｄｏｕｔ）は前記中間電位セッティ
ング部３の出力端子に接続されると同時にロードキャパ
シタ（ＣＬ）と接続される。
間に直列接続されたＰＭＯＳトランジスタ（Ｑ３）及び
ＮＭＯＳトランジスタ（Ｑ４）で構成され、各ゲートは
前記ＮＡＮＤゲート１とＮＯＲゲート２の出力端子に接
続され、出力端子（Ｄｏｕｔ）は前記中間電位セッティ
ング部３の出力端子に接続されると同時にロードキャパ
シタ（ＣＬ）と接続される。
【０００７】次に、図３及び図４を参照して動作を説明
する。先ず、図４（Ａ）に示すように、第３出力制御信
号（ＰＳ１）が″Ｌ″レベルから″Ｈ″レベルにセッテ
ィングされ、出力イネーブル信号（ＯＥ）が″Ｈ″レベ
ルから″Ｌ″レベルにセッティングされると、ＮＡＮＤ
ゲート１のＰＭＯＳトランジスタ（Ｑ６）がターンオン
して第１出力制御信号（ＤＰ）は″Ｈ″レベルとなり、
インバータ５により反転された″Ｈ″レベルの信号に応
じてＮＯＲゲート２のＮＭＯＳトランジスタ（Ｑ１２）
がターンオンして第２出力制御信号（ＤＮ）は″Ｌ″レ
ベルとなる。
する。先ず、図４（Ａ）に示すように、第３出力制御信
号（ＰＳ１）が″Ｌ″レベルから″Ｈ″レベルにセッテ
ィングされ、出力イネーブル信号（ＯＥ）が″Ｈ″レベ
ルから″Ｌ″レベルにセッティングされると、ＮＡＮＤ
ゲート１のＰＭＯＳトランジスタ（Ｑ６）がターンオン
して第１出力制御信号（ＤＰ）は″Ｈ″レベルとなり、
インバータ５により反転された″Ｈ″レベルの信号に応
じてＮＯＲゲート２のＮＭＯＳトランジスタ（Ｑ１２）
がターンオンして第２出力制御信号（ＤＮ）は″Ｌ″レ
ベルとなる。
【０００８】従って、″Ｈ″レベルの第１出力制御信号
（ＤＰ）と″Ｌ″レベルの第２出力制御信号（ＤＮ）に
応じて出力部４のＰＭＯＳトランジスタ（Ｑ３）及びＮ
ＭＯＳトランジスタ（Ｑ４）がターンオフするため、出
力端子（Ｄｏｕｔ）はロードキャパシタ（ＣＬ）が充電
又は放電されるのに伴って″Ｈ″レベル又は″Ｌ″レベ
ルを維持することになる。
（ＤＰ）と″Ｌ″レベルの第２出力制御信号（ＤＮ）に
応じて出力部４のＰＭＯＳトランジスタ（Ｑ３）及びＮ
ＭＯＳトランジスタ（Ｑ４）がターンオフするため、出
力端子（Ｄｏｕｔ）はロードキャパシタ（ＣＬ）が充電
又は放電されるのに伴って″Ｈ″レベル又は″Ｌ″レベ
ルを維持することになる。
【０００９】例えば、出力端子（Ｄｏｕｔ）が初期に″
Ｌ″レベルを維持していると、″Ｈ″レベルにセッティ
ングされた第３出力制御信号（ＰＳ１）に応じて中間電
位セッティング部３のＮＭＯＳトランジスタ（Ｑ２）が
ターンオンし、前記ＮＭＯＳトランジスタ（Ｑ２）を介
して充電電流がロードキャパシタ（ＣＬ）に流れること
により出力端子（Ｄｏｕｔ）の電位が上昇し始める。
Ｌ″レベルを維持していると、″Ｈ″レベルにセッティ
ングされた第３出力制御信号（ＰＳ１）に応じて中間電
位セッティング部３のＮＭＯＳトランジスタ（Ｑ２）が
ターンオンし、前記ＮＭＯＳトランジスタ（Ｑ２）を介
して充電電流がロードキャパシタ（ＣＬ）に流れること
により出力端子（Ｄｏｕｔ）の電位が上昇し始める。
【００１０】この際、第１出力制御信号（ＤＰ）の電位
は、図４（Ｄ）に示すように、ＮＭＯＳトランジスタ
（Ｑ２）がターンオンする時に一時的に″Ｈ″レベル
（Ｖｃｃ）から低下し、ＰＭＯＳトランジスタ（Ｑ３）
のスレショルド（ＶTP）以下になったとき、ＰＭＯＳト
ランジスタ（Ｑ３）がターンオンする。従って、ＰＭＯ
Ｓトランジスタ（Ｑ３）を介して充電電流がロードキャ
パシタ（ＣＬ）に流れ、出力端子（Ｄｏｕｔ）の電位
は、図４（Ｆ）に示すように、速く中間電位に到達する
ことになる。
は、図４（Ｄ）に示すように、ＮＭＯＳトランジスタ
（Ｑ２）がターンオンする時に一時的に″Ｈ″レベル
（Ｖｃｃ）から低下し、ＰＭＯＳトランジスタ（Ｑ３）
のスレショルド（ＶTP）以下になったとき、ＰＭＯＳト
ランジスタ（Ｑ３）がターンオンする。従って、ＰＭＯ
Ｓトランジスタ（Ｑ３）を介して充電電流がロードキャ
パシタ（ＣＬ）に流れ、出力端子（Ｄｏｕｔ）の電位
は、図４（Ｆ）に示すように、速く中間電位に到達する
ことになる。
【００１１】一方、第３出力制御信号（ＰＳ１）が″
Ｈ″レベルに上昇すると、ＰＭＯＳトランジスタ（Ｑ
１）のゲート、ドレーン、ソースはそれぞれ″Ｌ″、″
Ｌ″、″Ｌ″レベルにセッティングされ、ＰＭＯＳトラ
ンジスタ（Ｑ１）がターンオフする。しかし、出力端子
（Ｄｏｕｔ）の電位が上昇し、ドレーン−ソース間の電
圧がＰＭＯＳトランジスタ（Ｑ１）のスレショルド（Ｖ
TP）を越えたとき、ＰＭＯＳトランジスタ（Ｑ１）がタ
ーンオンし、ＮＭＯＳトランジスタ（Ｑ２）とＰＭＯＳ
トランジスタ（Ｑ１）とが導通し、図４（Ｅ）に示すよ
うに、第２出力制御信号（ＤＮ）がローレベルから徐々
に上昇し始める。
Ｈ″レベルに上昇すると、ＰＭＯＳトランジスタ（Ｑ
１）のゲート、ドレーン、ソースはそれぞれ″Ｌ″、″
Ｌ″、″Ｌ″レベルにセッティングされ、ＰＭＯＳトラ
ンジスタ（Ｑ１）がターンオフする。しかし、出力端子
（Ｄｏｕｔ）の電位が上昇し、ドレーン−ソース間の電
圧がＰＭＯＳトランジスタ（Ｑ１）のスレショルド（Ｖ
TP）を越えたとき、ＰＭＯＳトランジスタ（Ｑ１）がタ
ーンオンし、ＮＭＯＳトランジスタ（Ｑ２）とＰＭＯＳ
トランジスタ（Ｑ１）とが導通し、図４（Ｅ）に示すよ
うに、第２出力制御信号（ＤＮ）がローレベルから徐々
に上昇し始める。
【００１２】ＰＭＯＳトランジスタ（Ｑ１）のチャンネ
ル抵抗が高いため、上昇する電圧は出力部４のＮＭＯＳ
トランジスタ（Ｑ４）のスレショルド電圧（ＶTN）まで
は到達せず、これにより前記ＮＭＯＳトランジスタ（Ｑ
２）とＰＭＯＳトランジスタ（Ｑ１）とに通電される電
流が出力部４に影響を及ぼすようなことはない。次い
で、出力端子（Ｄｏｕｔ）が中間電位（ＶTP）に到達し
た状態で、図４（Ｃ）に示すように、センスアンプ（図
示せず）から出力された″Ｈ″レベルのデータが入力さ
れ、第３出力制御信号（ＰＳ１）と出力イネーブル信号
（ＯＥ）がそれぞれ″Ｌ″レベルと″Ｈ″レベルに変わ
ったとき、ＮＭＯＳトランジスタ（Ｑ７）、（Ｑ８）、
（Ｑ１１）がターンオンし、第１出力制御信号（ＤＰ）
と第２出力制御信号（ＤＮ）が″Ｌ″レベルとなる。
ル抵抗が高いため、上昇する電圧は出力部４のＮＭＯＳ
トランジスタ（Ｑ４）のスレショルド電圧（ＶTN）まで
は到達せず、これにより前記ＮＭＯＳトランジスタ（Ｑ
２）とＰＭＯＳトランジスタ（Ｑ１）とに通電される電
流が出力部４に影響を及ぼすようなことはない。次い
で、出力端子（Ｄｏｕｔ）が中間電位（ＶTP）に到達し
た状態で、図４（Ｃ）に示すように、センスアンプ（図
示せず）から出力された″Ｈ″レベルのデータが入力さ
れ、第３出力制御信号（ＰＳ１）と出力イネーブル信号
（ＯＥ）がそれぞれ″Ｌ″レベルと″Ｈ″レベルに変わ
ったとき、ＮＭＯＳトランジスタ（Ｑ７）、（Ｑ８）、
（Ｑ１１）がターンオンし、第１出力制御信号（ＤＰ）
と第２出力制御信号（ＤＮ）が″Ｌ″レベルとなる。
【００１３】従って、前記″Ｌ″レベルの第１出力制御
信号（ＤＰ）によりＰＭＯＳトランジスタ（Ｑ３）がタ
ーンオンし、出力端子（Ｄｏｕｔ）を介して″Ｈ″レベ
ルのデータが入／出力装置（Ｉ／Ｏ）に伝送される。以
後、出力イネーブル信号（ＯＥ）が″Ｌ″レベルに、第
３出力制御信号（ＰＳ１）が″Ｈ″レベルに変化したと
き、中間電位セッティング部３のＰＭＯＳトランジスタ
（Ｑ１）はインバータ６によって反転された″Ｈ″レベ
ルの第３出力制御信号（ＰＳ１）に応じてターンオン
し、ロードキャパシタ（ＣＬ）に充電された電荷が放電
される。
信号（ＤＰ）によりＰＭＯＳトランジスタ（Ｑ３）がタ
ーンオンし、出力端子（Ｄｏｕｔ）を介して″Ｈ″レベ
ルのデータが入／出力装置（Ｉ／Ｏ）に伝送される。以
後、出力イネーブル信号（ＯＥ）が″Ｌ″レベルに、第
３出力制御信号（ＰＳ１）が″Ｈ″レベルに変化したと
き、中間電位セッティング部３のＰＭＯＳトランジスタ
（Ｑ１）はインバータ６によって反転された″Ｈ″レベ
ルの第３出力制御信号（ＰＳ１）に応じてターンオン
し、ロードキャパシタ（ＣＬ）に充電された電荷が放電
される。
【００１４】従って、出力端子（Ｄｏｕｔ）の電位は″
Ｈ″レベルから低下し、第２出力制御信号（ＤＮ）の信
号レベルは、図４（Ｅ）に示すように、ＮＭＯＳトラン
ジスタ（Ｑ４）をターンオンさせるために一時的に高く
なるので、ターンオンしたＮＭＯＳトランジスタ（Ｑ
４）を介して前記ロードキャパシタ（ＣＬ）に充電され
た電荷が放電され、出力端子（Ｄｏｕｔ）は速く中間電
位（ＶTH）に到達する。
Ｈ″レベルから低下し、第２出力制御信号（ＤＮ）の信
号レベルは、図４（Ｅ）に示すように、ＮＭＯＳトラン
ジスタ（Ｑ４）をターンオンさせるために一時的に高く
なるので、ターンオンしたＮＭＯＳトランジスタ（Ｑ
４）を介して前記ロードキャパシタ（ＣＬ）に充電され
た電荷が放電され、出力端子（Ｄｏｕｔ）は速く中間電
位（ＶTH）に到達する。
【００１５】一方、出力端子（Ｄｏｕｔ）の電位が低下
してＮＭＯＳトランジスタ（Ｑ２）のドレーン−ソース
間の電圧がスレショルド電圧を越えたとき、ＮＭＯＳト
ランジスタ（Ｑ２）がターンオンする。このとき、基板
バイアス効果によりＮＭＯＳトランジスタ（Ｑ２）のチ
ャンネル抵抗がＰＭＯＳトランジスタ（Ｑ１）のチャン
ネル抵抗より大きいため、通電電流は非常に小さく、第
１出力制御信号は″Ｈ″レベルから低下し始める。
してＮＭＯＳトランジスタ（Ｑ２）のドレーン−ソース
間の電圧がスレショルド電圧を越えたとき、ＮＭＯＳト
ランジスタ（Ｑ２）がターンオンする。このとき、基板
バイアス効果によりＮＭＯＳトランジスタ（Ｑ２）のチ
ャンネル抵抗がＰＭＯＳトランジスタ（Ｑ１）のチャン
ネル抵抗より大きいため、通電電流は非常に小さく、第
１出力制御信号は″Ｈ″レベルから低下し始める。
【００１６】しかし、ＮＭＯＳトランジスタ（Ｑ２）の
チャンネル抵抗は高く、その電位の低下がＰＭＯＳトラ
ンジスタ（Ｑ３）のスレショルド電圧（ＶTP）を越えな
いため、ＰＭＯＳトランジスタ（Ｑ１）とＮＭＯＳトラ
ンジスタ（Ｑ２）を貫通する電流は出力部４に影響を及
ぼさない。
チャンネル抵抗は高く、その電位の低下がＰＭＯＳトラ
ンジスタ（Ｑ３）のスレショルド電圧（ＶTP）を越えな
いため、ＰＭＯＳトランジスタ（Ｑ１）とＮＭＯＳトラ
ンジスタ（Ｑ２）を貫通する電流は出力部４に影響を及
ぼさない。
【００１７】
【発明が解決しようとする課題】しかしながら、従来の
半導体メモリの出力回路では、出力イネーブル信号（Ｏ
Ｅ）に応じて中間電位レベルでデータを伝送するため、
データ伝送速度は速いが、出力部のＰＭＯＳトランジス
タ（Ｑ３）とＮＭＯＳトランジスタ（Ｑ４）が同時にタ
ーンオンする時間が存在する。このため、その二つのＭ
ＯＳトランジスタ（Ｑ３）、（Ｑ４）が同時にターンオ
ンして電源電圧端子（Ｖｃｃ）から接地端子側に一時に
多くの貫通電流が流れることにより、ノイズが発生し、
データの伝送が円滑にならないという問題点があった。
半導体メモリの出力回路では、出力イネーブル信号（Ｏ
Ｅ）に応じて中間電位レベルでデータを伝送するため、
データ伝送速度は速いが、出力部のＰＭＯＳトランジス
タ（Ｑ３）とＮＭＯＳトランジスタ（Ｑ４）が同時にタ
ーンオンする時間が存在する。このため、その二つのＭ
ＯＳトランジスタ（Ｑ３）、（Ｑ４）が同時にターンオ
ンして電源電圧端子（Ｖｃｃ）から接地端子側に一時に
多くの貫通電流が流れることにより、ノイズが発生し、
データの伝送が円滑にならないという問題点があった。
【００１８】本発明はこのような従来の課題に鑑みてな
されたもので、Ｉ／Ｏバッファから発生するカレントノ
イズを低減して円滑なデータ伝送を可能にする半導体メ
モリの出力回路を提供することを目的とする。
されたもので、Ｉ／Ｏバッファから発生するカレントノ
イズを低減して円滑なデータ伝送を可能にする半導体メ
モリの出力回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】このため、請求項１の発
明にかかる半導体メモリの出力回路は、出力イネーブル
信号（ＯＥ）と記憶すべき入力データ（Ｄin) とを論理
演算する演算出力回路と、記憶したデータの電位を保持
するロードキャパシタと、該ロードキャパシタを、予め
中間レベルの電位に維持してから前記記憶すべき入力デ
ータ（Ｄin) の電位にチャージするプレチャージ回路
と、を備えた半導体メモリの出力回路において、前記ロ
ードキャパシタの信号をフィードバックし、外部からプ
レチャージ信号（ＰＳ）が入力されたときは、フィード
バックされたロードキャパシタの信号をプレチャージ回
路に伝送し、プレチャージ信号（ＰＳ）が入力されなか
ったときは、前記演算出力回路の出力をプレチャージ回
路に伝送する伝送ゲートを備える一方、前記プレチャー
ジ回路は、ロードキャパシタ電位の中間レベルを閾値と
して、伝送ゲートの出力に応じてロードキャパシタの充
電又は放電を行うインバータと、該インバータからの出
力に基づいて前記ロードキャパシタを前記中間レベルの
電位に維持した後に入力データの電位に維持させてデー
タ出力を行うＩ／Ｏバッファと備え、前記Ｉ／Ｏバッフ
ァが、電源電圧端子とデータ出力端子間に互いに並列接
続する２つのＰＭＯＳトランジスタ（Ｑ２９）、（Ｑ３
０）と、前記データ出力端子と接地間に互いに並列接続
する２つのＮＭＯＳトランジスタ（Ｑ３１）、（Ｑ３
２）とからなり、前記インバータの出力によって、前記
ＰＭＯＳトランジスタ（Ｑ２９）がＰＭＯＳトランジス
タ（Ｑ３０）より遅延してターンオンし、前記ＮＭＯＳ
トランジスタ（Ｑ３１）がＮＭＯＳトランジスタ（Ｑ３
２）より遅延してターンオンするように構成されてい
る。
明にかかる半導体メモリの出力回路は、出力イネーブル
信号（ＯＥ）と記憶すべき入力データ（Ｄin) とを論理
演算する演算出力回路と、記憶したデータの電位を保持
するロードキャパシタと、該ロードキャパシタを、予め
中間レベルの電位に維持してから前記記憶すべき入力デ
ータ（Ｄin) の電位にチャージするプレチャージ回路
と、を備えた半導体メモリの出力回路において、前記ロ
ードキャパシタの信号をフィードバックし、外部からプ
レチャージ信号（ＰＳ）が入力されたときは、フィード
バックされたロードキャパシタの信号をプレチャージ回
路に伝送し、プレチャージ信号（ＰＳ）が入力されなか
ったときは、前記演算出力回路の出力をプレチャージ回
路に伝送する伝送ゲートを備える一方、前記プレチャー
ジ回路は、ロードキャパシタ電位の中間レベルを閾値と
して、伝送ゲートの出力に応じてロードキャパシタの充
電又は放電を行うインバータと、該インバータからの出
力に基づいて前記ロードキャパシタを前記中間レベルの
電位に維持した後に入力データの電位に維持させてデー
タ出力を行うＩ／Ｏバッファと備え、前記Ｉ／Ｏバッフ
ァが、電源電圧端子とデータ出力端子間に互いに並列接
続する２つのＰＭＯＳトランジスタ（Ｑ２９）、（Ｑ３
０）と、前記データ出力端子と接地間に互いに並列接続
する２つのＮＭＯＳトランジスタ（Ｑ３１）、（Ｑ３
２）とからなり、前記インバータの出力によって、前記
ＰＭＯＳトランジスタ（Ｑ２９）がＰＭＯＳトランジス
タ（Ｑ３０）より遅延してターンオンし、前記ＮＭＯＳ
トランジスタ（Ｑ３１）がＮＭＯＳトランジスタ（Ｑ３
２）より遅延してターンオンするように構成されてい
る。
【００２０】かかる構成によれば、出力イネーブル信号
と入力データとは、演算出力回路において論理演算され
て伝送ゲートに出力される。一方、記憶したデータの電
位はロードキャパシタによって保持され、この信号は伝
送ゲートにフィードバックされる。外部からプレチャー
ジ信号が入力されたとき、伝送ゲートでは、演算出力回
路の出力が停止し、フィードバックされたロードキャパ
シタの信号がプレチャージ回路に伝送される。プレチャ
ージ回路では、伝送ゲートから出力されたこのロードキ
ャパシタの電位に応じて、インバータは、Ｉ／Ｏバッフ
ァを介してロードキャパシタの電位を充電又は放電す
る。ロードキャパシタの電荷は限られており、充電又は
放電によりロードキャパシタは中間レベルまでプレチャ
ージされる。この際に、Ｉ／ＯバッファのＰＭＯＳトラ
ンジスタ（Ｑ３０）又はＮＭＯＳトランジスタ（Ｑ３
２）が先にターンオンし、遅れてＰＭＯＳトランジスタ
（Ｑ２９）、又はＮＭＯＳトランジスタ（Ｑ３１）がタ
ーンオンしてロードキャパシタを中間レベルまでプレチ
ャージするようになる。
と入力データとは、演算出力回路において論理演算され
て伝送ゲートに出力される。一方、記憶したデータの電
位はロードキャパシタによって保持され、この信号は伝
送ゲートにフィードバックされる。外部からプレチャー
ジ信号が入力されたとき、伝送ゲートでは、演算出力回
路の出力が停止し、フィードバックされたロードキャパ
シタの信号がプレチャージ回路に伝送される。プレチャ
ージ回路では、伝送ゲートから出力されたこのロードキ
ャパシタの電位に応じて、インバータは、Ｉ／Ｏバッフ
ァを介してロードキャパシタの電位を充電又は放電す
る。ロードキャパシタの電荷は限られており、充電又は
放電によりロードキャパシタは中間レベルまでプレチャ
ージされる。この際に、Ｉ／ＯバッファのＰＭＯＳトラ
ンジスタ（Ｑ３０）又はＮＭＯＳトランジスタ（Ｑ３
２）が先にターンオンし、遅れてＰＭＯＳトランジスタ
（Ｑ２９）、又はＮＭＯＳトランジスタ（Ｑ３１）がタ
ーンオンしてロードキャパシタを中間レベルまでプレチ
ャージするようになる。
【００２１】プレチャージ信号が停止したとき、ロード
キャパシタの信号のプレチャージ回路への出力が停止
し、演算出力回路の出力が伝送ゲートを介してプレチャ
ージ回路に入力される。これにより、インバータは、演
算出力回路の出力に従ってロードキャパシタを充電又は
放電し、ロードキャパシタの電位は、中間レベルから入
力データに応じた電位になり、データの書き換えが行わ
れる。
キャパシタの信号のプレチャージ回路への出力が停止
し、演算出力回路の出力が伝送ゲートを介してプレチャ
ージ回路に入力される。これにより、インバータは、演
算出力回路の出力に従ってロードキャパシタを充電又は
放電し、ロードキャパシタの電位は、中間レベルから入
力データに応じた電位になり、データの書き換えが行わ
れる。
【００２２】請求項２の発明にかかる半導体メモリの出
力回路では、前記伝送ゲートは、前記プレチャージ信号
が入力されたとき、ロードキャパシタの信号を通過させ
る第１の伝送ゲートと、前記プレチャージ信号が入力さ
れなかったとき、演算出力回路の出力信号を通過させる
第２伝送ゲートと、を備えて構成されている。かかる構
成によれば、プレチャージ信号が入力されたとき、第１
の伝送ゲートを介してロードキャパシタの信号がプレチ
ャージ回路に出力され、プレチャージ信号が入力されな
いときは、演算出力回路の出力信号が第２伝送ゲートを
介してプレチャージ回路に出力される。
力回路では、前記伝送ゲートは、前記プレチャージ信号
が入力されたとき、ロードキャパシタの信号を通過させ
る第１の伝送ゲートと、前記プレチャージ信号が入力さ
れなかったとき、演算出力回路の出力信号を通過させる
第２伝送ゲートと、を備えて構成されている。かかる構
成によれば、プレチャージ信号が入力されたとき、第１
の伝送ゲートを介してロードキャパシタの信号がプレチ
ャージ回路に出力され、プレチャージ信号が入力されな
いときは、演算出力回路の出力信号が第２伝送ゲートを
介してプレチャージ回路に出力される。
【００２３】請求項３の発明にかかる半導体メモリの出
力回路では、前記プレチャージ回路は、電源電圧（Ｖc
c) と接地との間にＰＭＯＳトランジスタ及び複数のＮ
ＭＯＳトランジスタが直列接続されて、前記伝送ゲート
の出力を反転させる第１インバータと、ＮＭＯＳトラン
ジスタの出力端子に接続された第１ポリ抵抗と、ゲート
が伝送ゲートの出力端子に接続され、ソースが電源電圧
（Ｖｃｃ）に接続され、ドレーンがＮＭＯＳトランジス
タの出力端子に接続されたＰＭＯＳトランジスタと、電
源電圧（Ｖcc) と接地との間に複数のＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタが直列接続されて、前記
伝送ゲートの出力を反転させる第２インバータと、ＮＭ
ＯＳトランジスタの出力端子に接続された第２ポリ抵抗
と、ゲートが伝送ゲートの出力端子に接続され、ソース
が接地され、ドレーンが前記ＰＭＯＳトランジスタの出
力端子に接続されたＮＭＯＳトランジスタと、前記第１
ポリ抵抗とＮＭＯＳトランジスタの出力端子及び第２ポ
リ抵抗とＰＭＯＳトランジスタの出力によってデータを
出力するＩ／Ｏバッファと、を備えて構成されている。
力回路では、前記プレチャージ回路は、電源電圧（Ｖc
c) と接地との間にＰＭＯＳトランジスタ及び複数のＮ
ＭＯＳトランジスタが直列接続されて、前記伝送ゲート
の出力を反転させる第１インバータと、ＮＭＯＳトラン
ジスタの出力端子に接続された第１ポリ抵抗と、ゲート
が伝送ゲートの出力端子に接続され、ソースが電源電圧
（Ｖｃｃ）に接続され、ドレーンがＮＭＯＳトランジス
タの出力端子に接続されたＰＭＯＳトランジスタと、電
源電圧（Ｖcc) と接地との間に複数のＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタが直列接続されて、前記
伝送ゲートの出力を反転させる第２インバータと、ＮＭ
ＯＳトランジスタの出力端子に接続された第２ポリ抵抗
と、ゲートが伝送ゲートの出力端子に接続され、ソース
が接地され、ドレーンが前記ＰＭＯＳトランジスタの出
力端子に接続されたＮＭＯＳトランジスタと、前記第１
ポリ抵抗とＮＭＯＳトランジスタの出力端子及び第２ポ
リ抵抗とＰＭＯＳトランジスタの出力によってデータを
出力するＩ／Ｏバッファと、を備えて構成されている。
【００２４】かかる構成によれば、フィードバックされ
たロードキャパシタの信号が入力されたときは、この信
号によりロードキャパシタの電位が中間レベルに設定さ
れ、入力データが入力されたときは、ロードキャパシタ
の電位がこの入力データに応じた電位に設定される。請
求項４の発明にかかる半導体メモリの出力回路では、前
記Ｉ／Ｏバッファは、２つのＮＭＯＳトランジスタのタ
ーンオン抵抗及び第１ポリ抵抗又は２つのＰＭＯＳトラ
ンジスタのターンオン抵抗及び第２ポリ抵抗の遅延率に
よって順次駆動されて貫通電流を防止するようにしてい
る。
たロードキャパシタの信号が入力されたときは、この信
号によりロードキャパシタの電位が中間レベルに設定さ
れ、入力データが入力されたときは、ロードキャパシタ
の電位がこの入力データに応じた電位に設定される。請
求項４の発明にかかる半導体メモリの出力回路では、前
記Ｉ／Ｏバッファは、２つのＮＭＯＳトランジスタのタ
ーンオン抵抗及び第１ポリ抵抗又は２つのＰＭＯＳトラ
ンジスタのターンオン抵抗及び第２ポリ抵抗の遅延率に
よって順次駆動されて貫通電流を防止するようにしてい
る。
【００２５】かかる構成によれば、遅延率に応じて、２
つのＮＭＯＳトランジスタのターンオン抵抗及び第１ポ
リ抵抗又は２つのＰＭＯＳトランジスタのターンオン抵
抗及び第２ポリ抵抗が順次駆動され、貫通電流が防止さ
れる。請求項５の発明にかかる半導体メモリの出力回路
では、前記Ｉ／Ｏバッファは、ソースは電源電圧端子
（Ｖcc) に接続され、ゲートは第１ポリ抵抗に接続さ
れ、ドレーンは出力端子（Ｄout)に接続されたＰＭＯＳ
トランジスタと、ソースはＰＭＯＳトランジスタのソー
スに接続され、ゲートは前記ＮＭＯＳトランジスタの出
力端子に接続され、ドレーンは出力端子（Ｄout)に接続
されたＰＭＯＳトランジスタと、ドレーンは出力端子
（Ｄout)に接続され、ゲートは第２ポリ抵抗に接続さ
れ、ソースは接地されたＮＭＯＳトランジスタと、ドレ
ーンは出力端子（Ｄout)に接続され、ゲートはＰＭＯＳ
トランジスタの出力端子に接続され、ソースは接地され
たＮＭＯＳトランジスタと、を備えて構成されている。
つのＮＭＯＳトランジスタのターンオン抵抗及び第１ポ
リ抵抗又は２つのＰＭＯＳトランジスタのターンオン抵
抗及び第２ポリ抵抗が順次駆動され、貫通電流が防止さ
れる。請求項５の発明にかかる半導体メモリの出力回路
では、前記Ｉ／Ｏバッファは、ソースは電源電圧端子
（Ｖcc) に接続され、ゲートは第１ポリ抵抗に接続さ
れ、ドレーンは出力端子（Ｄout)に接続されたＰＭＯＳ
トランジスタと、ソースはＰＭＯＳトランジスタのソー
スに接続され、ゲートは前記ＮＭＯＳトランジスタの出
力端子に接続され、ドレーンは出力端子（Ｄout)に接続
されたＰＭＯＳトランジスタと、ドレーンは出力端子
（Ｄout)に接続され、ゲートは第２ポリ抵抗に接続さ
れ、ソースは接地されたＮＭＯＳトランジスタと、ドレ
ーンは出力端子（Ｄout)に接続され、ゲートはＰＭＯＳ
トランジスタの出力端子に接続され、ソースは接地され
たＮＭＯＳトランジスタと、を備えて構成されている。
【００２６】かかる構成によれば、Ｉ／Ｏバッファによ
りロードキャパシタが充放電される。
りロードキャパシタが充放電される。
【００２７】
【００２８】
【発明の実施の形態】以下、本発明の実施の形態を図１
及び図２に基づいて詳細に説明する。本発明の技術によ
るプレチャージ回路を内蔵した半導体メモリの出力回路
は、図１に示すように、出力イネーブル信号（ＯＥ）と
入力データ（Ｄｉｎ）を演算して出力する出力回路部１
０と、前記出力回路部１０の出力を入力し、外部のプレ
チャージ信号（ＰＳ）に応じて伝送する伝送ゲート部２
０と、前記伝送ゲート部２０の出力によって出力端子の
電位を中間レベルに維持させ、その中間レベルで入力デ
ータ（Ｄｉｎ）を出力するプレチャージ回路部３０と、
を備えて構成される。
及び図２に基づいて詳細に説明する。本発明の技術によ
るプレチャージ回路を内蔵した半導体メモリの出力回路
は、図１に示すように、出力イネーブル信号（ＯＥ）と
入力データ（Ｄｉｎ）を演算して出力する出力回路部１
０と、前記出力回路部１０の出力を入力し、外部のプレ
チャージ信号（ＰＳ）に応じて伝送する伝送ゲート部２
０と、前記伝送ゲート部２０の出力によって出力端子の
電位を中間レベルに維持させ、その中間レベルで入力デ
ータ（Ｄｉｎ）を出力するプレチャージ回路部３０と、
を備えて構成される。
【００２９】出力回路部１０は、内部出力イネーブル信
号（ＯＥ）を反転させるインバータ１１と、前記インバ
ータ１１の出力と入力データ（Ｄｉｎ）とのＮＯＲ演算
を行うＮＯＲゲート１２と、前記ＮＯＲゲート１２の出
力を反転させるインバータ１３と、前記入力データ（Ｄ
ｉｎ）と出力イネーブル信号（ＯＥ）を入力受けてＮＡ
ＮＤ演算を行うＮＡＮＤゲート１４と、前記ＮＡＮＤゲ
ート１４の出力を反転させるインバータ１５と、を備え
て構成されている。
号（ＯＥ）を反転させるインバータ１１と、前記インバ
ータ１１の出力と入力データ（Ｄｉｎ）とのＮＯＲ演算
を行うＮＯＲゲート１２と、前記ＮＯＲゲート１２の出
力を反転させるインバータ１３と、前記入力データ（Ｄ
ｉｎ）と出力イネーブル信号（ＯＥ）を入力受けてＮＡ
ＮＤ演算を行うＮＡＮＤゲート１４と、前記ＮＡＮＤゲ
ート１４の出力を反転させるインバータ１５と、を備え
て構成されている。
【００３０】伝送ゲート部２０は、プレチャージ信号
（ＰＳ）を反転させるインバータ２１と、ＰＭＯＳゲー
トはプレチャージ信号端子（ＰＳ）に共通接続され、Ｎ
ＭＯＳゲートは前記インバータ２１の出力端子に共通接
続された伝送ゲート２２、２３と、前記伝送ゲート２
２、２３の出力を反転させて出力するインバータ２６、
２７と、前記伝送ゲート２２、２３に並列接続され、Ｐ
ＭＯＳゲートは前記インバータ２１の出力端子に共通接
続され、ＮＭＯＳゲートはプレチャージ信号端子（Ｐ
Ｓ）に共通接続された伝送ゲート２４、２５と、を備え
て構成されている。ここで、出力端子（Ｄｏｕｔ）は伝
送ゲート２４、２５間に形成される。
（ＰＳ）を反転させるインバータ２１と、ＰＭＯＳゲー
トはプレチャージ信号端子（ＰＳ）に共通接続され、Ｎ
ＭＯＳゲートは前記インバータ２１の出力端子に共通接
続された伝送ゲート２２、２３と、前記伝送ゲート２
２、２３の出力を反転させて出力するインバータ２６、
２７と、前記伝送ゲート２２、２３に並列接続され、Ｐ
ＭＯＳゲートは前記インバータ２１の出力端子に共通接
続され、ＮＭＯＳゲートはプレチャージ信号端子（Ｐ
Ｓ）に共通接続された伝送ゲート２４、２５と、を備え
て構成されている。ここで、出力端子（Ｄｏｕｔ）は伝
送ゲート２４、２５間に形成される。
【００３１】プレチャージ回路部３０は、電源電圧（Ｖ
ｃｃ）と接地との間にＰＭＯＳトランジスタ（Ｑ２
１）、ＮＭＯＳトランジスタ（Ｑ２２）、（Ｑ２３）、
（Ｑ２４）が直列接続されて、前記インバータ２６の出
力を反転させるインバータ部３１と、ＮＭＯＳトランジ
スタ（Ｑ２２）の出力端子に接続されたポリ抵抗３３
と、ゲートは前記インバータ２６の出力端子に接続さ
れ、ソースは電源電圧（Ｖｃｃ）に接続され、ドレーン
はＮＭＯＳトランジスタ（Ｑ２４）の出力端子に接続さ
れたＰＭＯＳトランジスタ３５と、電源電圧（Ｖｃｃ）
と接地との間にＰＭＯＳトランジスタ（Ｑ２５）、（Ｑ
２６）、（Ｑ２７）、ＮＭＯＳトランジスタ（Ｑ２８）
が直列接続されて、前記インバータ２７の出力を反転さ
せるインバータ部３２と、ＮＭＯＳトランジスタ（Ｑ２
８）の出力端子に接続されたポリ抵抗３４と、ゲートは
前記インバータ２７の出力端子に接続され、ソースは接
地され、ドレーンはＰＭＯＳトランジスタ（Ｑ２６）の
出力端子に接続されたＮＭＯＳトランジスタ３６と、前
記ポリ抵抗３３とＮＭＯＳトランジスタ（Ｑ２４）の出
力端子及びポリ抵抗３４とＰＭＯＳトランジスタ（Ｑ２
６）の出力によってデータを出力するＩ／Ｏバッファ３
７と、を備えて構成されている。
ｃｃ）と接地との間にＰＭＯＳトランジスタ（Ｑ２
１）、ＮＭＯＳトランジスタ（Ｑ２２）、（Ｑ２３）、
（Ｑ２４）が直列接続されて、前記インバータ２６の出
力を反転させるインバータ部３１と、ＮＭＯＳトランジ
スタ（Ｑ２２）の出力端子に接続されたポリ抵抗３３
と、ゲートは前記インバータ２６の出力端子に接続さ
れ、ソースは電源電圧（Ｖｃｃ）に接続され、ドレーン
はＮＭＯＳトランジスタ（Ｑ２４）の出力端子に接続さ
れたＰＭＯＳトランジスタ３５と、電源電圧（Ｖｃｃ）
と接地との間にＰＭＯＳトランジスタ（Ｑ２５）、（Ｑ
２６）、（Ｑ２７）、ＮＭＯＳトランジスタ（Ｑ２８）
が直列接続されて、前記インバータ２７の出力を反転さ
せるインバータ部３２と、ＮＭＯＳトランジスタ（Ｑ２
８）の出力端子に接続されたポリ抵抗３４と、ゲートは
前記インバータ２７の出力端子に接続され、ソースは接
地され、ドレーンはＰＭＯＳトランジスタ（Ｑ２６）の
出力端子に接続されたＮＭＯＳトランジスタ３６と、前
記ポリ抵抗３３とＮＭＯＳトランジスタ（Ｑ２４）の出
力端子及びポリ抵抗３４とＰＭＯＳトランジスタ（Ｑ２
６）の出力によってデータを出力するＩ／Ｏバッファ３
７と、を備えて構成されている。
【００３２】そして、Ｉ／Ｏバッファ３７は、ソースは
電源電圧端子（Ｖｃｃ）に接続され、ゲートはポリ抵抗
３３に接続され、ドレーンは出力端子（Ｄｏｕｔ）に接
続されるＰＭＯＳトランジスタ（Ｑ２９）と、ソースは
ＰＭＯＳトランジスタ（Ｑ２９）のソースに接続され、
ゲートは前記ＮＭＯＳトランジスタ（Ｑ２４）の出力端
子に接続され、ドレーンは出力端子（Ｄｏｕｔ）に接続
されたＰＭＯＳトランジスタ（Ｑ２０）と、ドレーンは
出力端子（Ｄｏｕｔ）に接続され、ゲートはポリ抵抗３
４に接続され、ソースは接地されたＮＭＯＳトランジス
タ（Ｑ３１）と、ドレーンは出力端子（Ｄｏｕｔ）に接
続され、ゲートはＰＭＯＳトランジスタ（Ｑ２６）の出
力端子に接続され、ソースは接地されたＮＭＯＳトラン
ジスタ（Ｑ３２）と、を備えて構成されている。
電源電圧端子（Ｖｃｃ）に接続され、ゲートはポリ抵抗
３３に接続され、ドレーンは出力端子（Ｄｏｕｔ）に接
続されるＰＭＯＳトランジスタ（Ｑ２９）と、ソースは
ＰＭＯＳトランジスタ（Ｑ２９）のソースに接続され、
ゲートは前記ＮＭＯＳトランジスタ（Ｑ２４）の出力端
子に接続され、ドレーンは出力端子（Ｄｏｕｔ）に接続
されたＰＭＯＳトランジスタ（Ｑ２０）と、ドレーンは
出力端子（Ｄｏｕｔ）に接続され、ゲートはポリ抵抗３
４に接続され、ソースは接地されたＮＭＯＳトランジス
タ（Ｑ３１）と、ドレーンは出力端子（Ｄｏｕｔ）に接
続され、ゲートはＰＭＯＳトランジスタ（Ｑ２６）の出
力端子に接続され、ソースは接地されたＮＭＯＳトラン
ジスタ（Ｑ３２）と、を備えて構成されている。
【００３３】次に動作を説明する。先ず、図２の区間
（ｔ１）に示すように、出力イネーブル信号（ＯＥ）
が″Ｈ″レベルから″Ｌ″レベルにセッティングされ、
プレチャージ信号（ＰＳ）が″Ｌ″レベルから″Ｈ″レ
ベルにセッティングされたとき、″Ｈ″レベルのプレチ
ャージ信号（ＰＳ）に応じて伝送ゲート２２、２３がタ
ーンオフし、伝送ゲート２４、２５はターンオンする。
（ｔ１）に示すように、出力イネーブル信号（ＯＥ）
が″Ｈ″レベルから″Ｌ″レベルにセッティングされ、
プレチャージ信号（ＰＳ）が″Ｌ″レベルから″Ｈ″レ
ベルにセッティングされたとき、″Ｈ″レベルのプレチ
ャージ信号（ＰＳ）に応じて伝送ゲート２２、２３がタ
ーンオフし、伝送ゲート２４、２５はターンオンする。
【００３４】従って、出力端子（Ｄout)はロードキャパ
シタ（ＣＬ）が充電されたか又は放電されたかによっ
て″Ｈ″レベル又は″Ｌ″レベルを維持することにな
る。例えば、出力端子（Ｄout)が″Ｈ″レベルに維持さ
れているとき、その″Ｈ″レベルの信号は伝送ゲート部
２０にフィードバックされ、伝送ゲート２４、２５を通
過する。その後、この信号は、インバータ２６、２７
で″Ｌ″レベルに反転し、プレチャージ回路部３０に入
力される。
シタ（ＣＬ）が充電されたか又は放電されたかによっ
て″Ｈ″レベル又は″Ｌ″レベルを維持することにな
る。例えば、出力端子（Ｄout)が″Ｈ″レベルに維持さ
れているとき、その″Ｈ″レベルの信号は伝送ゲート部
２０にフィードバックされ、伝送ゲート２４、２５を通
過する。その後、この信号は、インバータ２６、２７
で″Ｌ″レベルに反転し、プレチャージ回路部３０に入
力される。
【００３５】次いで、その″Ｌ″レベルの信号に応じて
インバータ部３１のＰＭＯＳトランジスタ（Ｑ２１）、
３５がターンオンし、Ｉ／Ｏバッファ３７のＰＭＯＳト
ランジスタ（Ｑ２９）、（Ｑ３０）がターンオフし、前
記″Ｌ″レベルの信号に応じてインバータ部３２のＰＭ
ＯＳトランジスタ（Ｑ２５）、（Ｑ２６）、（Ｑ２７）
がターンオンする。
インバータ部３１のＰＭＯＳトランジスタ（Ｑ２１）、
３５がターンオンし、Ｉ／Ｏバッファ３７のＰＭＯＳト
ランジスタ（Ｑ２９）、（Ｑ３０）がターンオフし、前
記″Ｌ″レベルの信号に応じてインバータ部３２のＰＭ
ＯＳトランジスタ（Ｑ２５）、（Ｑ２６）、（Ｑ２７）
がターンオンする。
【００３６】従って、″Ｈ″レベルの電源電圧（Ｖcc)
がＰＭＯＳトランジスタ（Ｑ２５）を介してＮＭＯＳト
ランジスタ（Ｑ３２）に入力され、前記ロードキャパシ
タ（ＣＬ）に充電された電荷が、ターンオンしたＮＭＯ
Ｓトランジスタ（Ｑ３２）を通じて放電し、出力端子
（Ｄout)の電位はスレショルド電圧（Ｖth）だけ低下す
る。
がＰＭＯＳトランジスタ（Ｑ２５）を介してＮＭＯＳト
ランジスタ（Ｑ３２）に入力され、前記ロードキャパシ
タ（ＣＬ）に充電された電荷が、ターンオンしたＮＭＯ
Ｓトランジスタ（Ｑ３２）を通じて放電し、出力端子
（Ｄout)の電位はスレショルド電圧（Ｖth）だけ低下す
る。
【００３７】そして、前記″Ｈ″レベルの電源電圧（Ｖ
cc) は、ＰＭＯＳトランジスタ（Ｑ２６）、（Ｑ２７）
のターンオン抵抗及びポリ抵抗３４を介し、遅れてＮＭ
ＯＳトランジスタ（Ｑ３１）に印加され、前記ロードキ
ャパシタ（ＣＬ）に充電された電荷が、ターンオンした
ＮＭＯＳトランジスタ（Ｑ３１）を通じて放電し、出力
端子（Ｄout)の電位は再びスレショルド電圧（Ｖth) だ
け低下して速く中間レベルの電位（Ｖtp）に維持され
る。
cc) は、ＰＭＯＳトランジスタ（Ｑ２６）、（Ｑ２７）
のターンオン抵抗及びポリ抵抗３４を介し、遅れてＮＭ
ＯＳトランジスタ（Ｑ３１）に印加され、前記ロードキ
ャパシタ（ＣＬ）に充電された電荷が、ターンオンした
ＮＭＯＳトランジスタ（Ｑ３１）を通じて放電し、出力
端子（Ｄout)の電位は再びスレショルド電圧（Ｖth) だ
け低下して速く中間レベルの電位（Ｖtp）に維持され
る。
【００３８】即ち、ＮＭＯＳトランジスタ（Ｑ３１）
は、ＰＭＯＳトランジスタ（Ｑ２６）、（Ｑ２７）のタ
ーンオン抵抗とポリ抵抗３４による遅延率だけ、ＮＭＯ
Ｓトランジスタ（Ｑ３２）より後でターンオンする。以
後、出力端子（Ｄout)が中間電位（Ｖtp）に到達した状
態で、区間（ｔ２）に示すように、出力イネーブル信号
（ＯＥ）、プレチャージ信号（ＰＳ）が、それぞれ″
Ｈ″レベル、″Ｌ″レベルに変わり、センスアンプ（図
示せず）から″Ｈ″レベルのデータ（Ｄin) が入力され
ると、″Ｌ″レベルのプレチャージ信号（ＰＳ）に応じ
て伝送ゲート２４、２５はターンオフし、伝送ゲート２
２、２３はターンオンする。
は、ＰＭＯＳトランジスタ（Ｑ２６）、（Ｑ２７）のタ
ーンオン抵抗とポリ抵抗３４による遅延率だけ、ＮＭＯ
Ｓトランジスタ（Ｑ３２）より後でターンオンする。以
後、出力端子（Ｄout)が中間電位（Ｖtp）に到達した状
態で、区間（ｔ２）に示すように、出力イネーブル信号
（ＯＥ）、プレチャージ信号（ＰＳ）が、それぞれ″
Ｈ″レベル、″Ｌ″レベルに変わり、センスアンプ（図
示せず）から″Ｈ″レベルのデータ（Ｄin) が入力され
ると、″Ｌ″レベルのプレチャージ信号（ＰＳ）に応じ
て伝送ゲート２４、２５はターンオフし、伝送ゲート２
２、２３はターンオンする。
【００３９】そして、前記″Ｈ″レベルの出力イネーブ
ル信号（ＯＥ）と″Ｈ″レベルの入力データ（Ｄin) に
より、出力回路部１０のインバータ１１とＮＯＲゲート
１２の出力が″Ｌ″レベルとなり、インバータ１３か
ら″Ｈ″レベルの信号が出力され、ＮＡＮＤゲート１４
の出力が″Ｌ″レベルになり、それに伴ってインバータ
１５から伝送ゲート２３に″Ｈ″レベルの信号が出力さ
れる。
ル信号（ＯＥ）と″Ｈ″レベルの入力データ（Ｄin) に
より、出力回路部１０のインバータ１１とＮＯＲゲート
１２の出力が″Ｌ″レベルとなり、インバータ１３か
ら″Ｈ″レベルの信号が出力され、ＮＡＮＤゲート１４
の出力が″Ｌ″レベルになり、それに伴ってインバータ
１５から伝送ゲート２３に″Ｈ″レベルの信号が出力さ
れる。
【００４０】インバータ１３から出力された″Ｈ″レベ
ルの信号は伝送ゲート２２を経てインバータ２６で″
Ｌ″レベルに反転され、インバータ１５から出力され
た″Ｈ″レベルの信号は伝送ゲート２３を経てインバー
タ２７で″Ｌ″レベルに反転されてプレチャージ回路部
３０に入力される。次いで、前記伝送ゲート部２０から
出力された″Ｌ″レベルの信号に応じてインバータ部３
１のＰＭＯＳトランジスタ（Ｑ２１）、３５がターンオ
ンし、Ｉ／Ｏバッファ３７のＰＭＯＳトランジスタ（Ｑ
２９）、（Ｑ３０）がターンオフし、前記″Ｌ″レベル
の信号に応じてインバータ部３２のＰＭＯＳトランジス
タ（Ｑ２５）、（Ｑ２６）、（Ｑ２７）がターンオンす
る。
ルの信号は伝送ゲート２２を経てインバータ２６で″
Ｌ″レベルに反転され、インバータ１５から出力され
た″Ｈ″レベルの信号は伝送ゲート２３を経てインバー
タ２７で″Ｌ″レベルに反転されてプレチャージ回路部
３０に入力される。次いで、前記伝送ゲート部２０から
出力された″Ｌ″レベルの信号に応じてインバータ部３
１のＰＭＯＳトランジスタ（Ｑ２１）、３５がターンオ
ンし、Ｉ／Ｏバッファ３７のＰＭＯＳトランジスタ（Ｑ
２９）、（Ｑ３０）がターンオフし、前記″Ｌ″レベル
の信号に応じてインバータ部３２のＰＭＯＳトランジス
タ（Ｑ２５）、（Ｑ２６）、（Ｑ２７）がターンオンす
る。
【００４１】従って、″Ｈ″レベルの電源電圧（Ｖcc)
がＰＭＯＳトランジスタ（Ｑ２５）を介してＮＭＯＳト
ランジスタ（Ｑ３２）のゲートに印加され、ＮＭＯＳト
ランジスタ（Ｑ３２）はターンオンする。中間レベルを
維持していた出力端子（Ｄout)の電位は、ターンオンし
たＮＭＯＳトランジスタ（Ｑ３２）を通じてスレショル
ド電圧（Ｖth) だけ低下する。
がＰＭＯＳトランジスタ（Ｑ２５）を介してＮＭＯＳト
ランジスタ（Ｑ３２）のゲートに印加され、ＮＭＯＳト
ランジスタ（Ｑ３２）はターンオンする。中間レベルを
維持していた出力端子（Ｄout)の電位は、ターンオンし
たＮＭＯＳトランジスタ（Ｑ３２）を通じてスレショル
ド電圧（Ｖth) だけ低下する。
【００４２】そして、前記″Ｈ″レベルの電源電圧（Ｖ
cc) は、ＰＭＯＳトランジスタ（Ｑ２６）、（Ｑ２７）
のターンオン抵抗及びポリ抵抗３４により遅れてＮＭＯ
Ｓトランジスタ（Ｑ３１）のゲートに印加されるため、
出力端子（Ｄout)の電位が、ターンオンしたＮＭＯＳト
ランジスタ（Ｑ３１）を通じて再びスレショルド電圧
（Ｖth) だけ低下し、出力端子（Ｄout)を通じて″Ｌ″
レベルのデータが入／出力装置（Ｉ／Ｏ）に出力され
る。
cc) は、ＰＭＯＳトランジスタ（Ｑ２６）、（Ｑ２７）
のターンオン抵抗及びポリ抵抗３４により遅れてＮＭＯ
Ｓトランジスタ（Ｑ３１）のゲートに印加されるため、
出力端子（Ｄout)の電位が、ターンオンしたＮＭＯＳト
ランジスタ（Ｑ３１）を通じて再びスレショルド電圧
（Ｖth) だけ低下し、出力端子（Ｄout)を通じて″Ｌ″
レベルのデータが入／出力装置（Ｉ／Ｏ）に出力され
る。
【００４３】この状態で、図２の区間（ｔ３）に示すよ
うに、再び出力イネーブル信号（ＯＥ）が″Ｈ″レベル
から″Ｌ″レベルにセッティングされ、プレチャージ信
号（ＰＳ）が″Ｌ″レベルから″Ｈ″レベルにセッティ
ングされたとき、″Ｈ″レベルのプレチャージ信号（Ｐ
Ｓ）に応じて伝送ゲート２２、２３はターンオフし、伝
送ゲート２４、２５はターンオンする。
うに、再び出力イネーブル信号（ＯＥ）が″Ｈ″レベル
から″Ｌ″レベルにセッティングされ、プレチャージ信
号（ＰＳ）が″Ｌ″レベルから″Ｈ″レベルにセッティ
ングされたとき、″Ｈ″レベルのプレチャージ信号（Ｐ
Ｓ）に応じて伝送ゲート２２、２３はターンオフし、伝
送ゲート２４、２５はターンオンする。
【００４４】ところで、出力端子（Ｄout)の信号は、″
Ｌ″レベルを維持しているため、その″Ｌ″レベルの信
号がフィードバックされ、伝送ゲート２４、２５を経て
それぞれインバータ２６、２７で″Ｈ″レベルに反転さ
れた後、プレチャージ回路部３０に入力される。従っ
て、インバータ３１のＰＭＯＳトランジスタ（Ｑ２１）
はターンオフし、ＮＭＯＳトランジスタ（Ｑ２２）、
（Ｑ２３）、（Ｑ２４）がターンオンし、そのターンオ
ンしたＮＭＯＳトランジスタ（Ｑ２４）を介して″Ｌ″
レベルの信号がＩ／Ｏバッファ３７のＰＭＯＳトランジ
スタ（Ｑ３０）のゲートに入力される。これにより、出
力端子（Ｄout)の電位はＰＭＯＳトランジスタ（Ｑ３
０）のスレショルド電圧（Ｖtp）だけ高くなる。一方、
前記″Ｌ″レベルの信号は、ＭＯＳトランジスタ（Ｑ２
３）、（Ｑ２２）のターンオン抵抗及びポリ抵抗３３に
より遅れてＰＭＯＳトランジスタ（Ｑ２９）に入力さ
れ、出力端子（Ｄout)の電位は再びＰＭＯＳトランジス
タ（Ｑ２９）のスレショルド電圧（Ｖtp）だけ高くな
り、図２（Ｄ）の区間（ｔ３）に示すように、速く中間
レベルの電位２Ｖtpを維持することになる。即ち、ＰＭ
ＯＳトランジスタ（Ｑ２９）はＮＭＯＳトランジスタ
（Ｑ２３）、（Ｑ２２）のターンオン抵抗とポリ抵抗３
３による遅延率だけＮＭＯＳトランジスタ（Ｑ３０）よ
り遅れてターンオンする。
Ｌ″レベルを維持しているため、その″Ｌ″レベルの信
号がフィードバックされ、伝送ゲート２４、２５を経て
それぞれインバータ２６、２７で″Ｈ″レベルに反転さ
れた後、プレチャージ回路部３０に入力される。従っ
て、インバータ３１のＰＭＯＳトランジスタ（Ｑ２１）
はターンオフし、ＮＭＯＳトランジスタ（Ｑ２２）、
（Ｑ２３）、（Ｑ２４）がターンオンし、そのターンオ
ンしたＮＭＯＳトランジスタ（Ｑ２４）を介して″Ｌ″
レベルの信号がＩ／Ｏバッファ３７のＰＭＯＳトランジ
スタ（Ｑ３０）のゲートに入力される。これにより、出
力端子（Ｄout)の電位はＰＭＯＳトランジスタ（Ｑ３
０）のスレショルド電圧（Ｖtp）だけ高くなる。一方、
前記″Ｌ″レベルの信号は、ＭＯＳトランジスタ（Ｑ２
３）、（Ｑ２２）のターンオン抵抗及びポリ抵抗３３に
より遅れてＰＭＯＳトランジスタ（Ｑ２９）に入力さ
れ、出力端子（Ｄout)の電位は再びＰＭＯＳトランジス
タ（Ｑ２９）のスレショルド電圧（Ｖtp）だけ高くな
り、図２（Ｄ）の区間（ｔ３）に示すように、速く中間
レベルの電位２Ｖtpを維持することになる。即ち、ＰＭ
ＯＳトランジスタ（Ｑ２９）はＮＭＯＳトランジスタ
（Ｑ２３）、（Ｑ２２）のターンオン抵抗とポリ抵抗３
３による遅延率だけＮＭＯＳトランジスタ（Ｑ３０）よ
り遅れてターンオンする。
【００４５】以後、区間（ｔ４）に示すように、出力イ
ネーブル信号（ＯＥ）が″Ｌ″レベルから″Ｈ″レベル
にセッティングされ、プレチャージ信号（ＰＳ）が″
Ｈ″レベルから″Ｌ″レベルにセッティングされ、″
Ｌ″レベルのデータ（Ｄin）が入力されると、出力端子
（Ｄout)の電位は″Ｈ″レベルとなる。かかる構成によ
れば、インバータ部３１、３２により伝送ゲート部２０
の出力に応じてロードキャパシタＣＬの充電又は放電を
行い、出力電圧を中間レベルでプレチャージするとき
に、Ｉ／ＯバッファのトラジスタＱ２９又はＱ３１の駆
動を遅延させ、トランジスタＱ３０，Ｑ２９又はトラン
ジスタＱ３２，Ｑ３１を順次駆動してＣＭＯＳ回路の出
力をプレチャージすることにより、Ｉ／ＯバッファのＭ
ＯＳトランジスタ間で発生する貫通電流を防止し、これ
により、カレントノイズを低下させて円滑にデータを出
力することができるという効果がある。
ネーブル信号（ＯＥ）が″Ｌ″レベルから″Ｈ″レベル
にセッティングされ、プレチャージ信号（ＰＳ）が″
Ｈ″レベルから″Ｌ″レベルにセッティングされ、″
Ｌ″レベルのデータ（Ｄin）が入力されると、出力端子
（Ｄout)の電位は″Ｈ″レベルとなる。かかる構成によ
れば、インバータ部３１、３２により伝送ゲート部２０
の出力に応じてロードキャパシタＣＬの充電又は放電を
行い、出力電圧を中間レベルでプレチャージするとき
に、Ｉ／ＯバッファのトラジスタＱ２９又はＱ３１の駆
動を遅延させ、トランジスタＱ３０，Ｑ２９又はトラン
ジスタＱ３２，Ｑ３１を順次駆動してＣＭＯＳ回路の出
力をプレチャージすることにより、Ｉ／ＯバッファのＭ
ＯＳトランジスタ間で発生する貫通電流を防止し、これ
により、カレントノイズを低下させて円滑にデータを出
力することができるという効果がある。
【００４６】
【発明の効果】以上説明したように、請求項１の発明に
かかる半導体メモリの出力回路によれば、伝送ゲート、
プレチャージ回路に備えられたインバータ及びＩ／Ｏバ
ッファによりロードキャパシタの電位を２段階に分けて
中間レベルに設定すると共に、この設定後に入力データ
をプレチャージ回路に入力するようにしたので、貫通電
流を防止することができ、カレントノイズを低下させて
円滑にデータを出力することができるという効果があ
る。
かかる半導体メモリの出力回路によれば、伝送ゲート、
プレチャージ回路に備えられたインバータ及びＩ／Ｏバ
ッファによりロードキャパシタの電位を２段階に分けて
中間レベルに設定すると共に、この設定後に入力データ
をプレチャージ回路に入力するようにしたので、貫通電
流を防止することができ、カレントノイズを低下させて
円滑にデータを出力することができるという効果があ
る。
【００４７】請求項２の発明にかかる半導体メモリの出
力回路によれば、プレチャージ信号に応じて、ロードキ
ャパシタの信号又は入力データをプレチャージ回路に出
力することができる。請求項３の発明にかかる半導体メ
モリの出力回路によれば、伝送ゲートの出力信号に応じ
てロードキャパシタの電位を中間レベル又は入力データ
に応じた電位にすることができる。
力回路によれば、プレチャージ信号に応じて、ロードキ
ャパシタの信号又は入力データをプレチャージ回路に出
力することができる。請求項３の発明にかかる半導体メ
モリの出力回路によれば、伝送ゲートの出力信号に応じ
てロードキャパシタの電位を中間レベル又は入力データ
に応じた電位にすることができる。
【００４８】請求項４の発明にかかる半導体メモリの出
力回路によれば、ＲＣ遅延率により貫通電流を防止する
ことができる。請求項５の発明にかかる半導体メモリの
出力回路によれば、ロードキャパシタの充電又は放電を
行うことができる。
力回路によれば、ＲＣ遅延率により貫通電流を防止する
ことができる。請求項５の発明にかかる半導体メモリの
出力回路によれば、ロードキャパシタの充電又は放電を
行うことができる。
【図１】本発明の実施の形態を示すブロック図。
【図２】図１の各部のタイミング図。
【図３】従来のブロック図。
【図４】図３の各部のタイミング図。
１０ 出力回路部 １１、１３、１５、２１、２６、２７ インバータ １２ ＮＯＲゲート １４ ＮＡＮＤゲート ２０ 伝送ゲート部 ３０ プレチャージ回路部 ２２、２３、２４、２５ 伝送ゲート ３１、３２ インバータ部 ３３、３４ ポリ抵抗 ３５、Ｑ２１、Ｑ２５、Ｑ２６、Ｑ２７、Ｑ２９、Ｑ３
０ ＰＭＯＳトランジスタ ３７ Ｉ／Ｏバッファ ３６、Ｑ２２、Ｑ２３、Ｑ２４、Ｑ２８、Ｑ３１、Ｑ３
２ ＮＭＯＳトランジスタ
０ ＰＭＯＳトランジスタ ３７ Ｉ／Ｏバッファ ３６、Ｑ２２、Ｑ２３、Ｑ２４、Ｑ２８、Ｑ３１、Ｑ３
２ ＮＭＯＳトランジスタ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/417 G11C 11/409 G11C 11/41 H03K 19/0175
Claims (5)
- 【請求項１】出力イネーブル信号（ＯＥ）と記憶すべき
入力データ（Ｄin) とを論理演算する演算出力回路と、 記憶したデータの電位を保持するロードキャパシタと、 該ロードキャパシタを、予め中間レベルの電位に維持し
てから前記記憶すべき入力データ（Ｄin) の電位にチャ
ージするプレチャージ回路と、 を備えた半導体メモリの出力回路において、 前記ロードキャパシタの信号をフィードバックし、外部
からプレチャージ信号（ＰＳ）が入力されたときは、フ
ィードバックされたロードキャパシタの信号をプレチャ
ージ回路に伝送し、プレチャージ信号（ＰＳ）が入力さ
れなかったときは、前記演算出力回路の出力をプレチャ
ージ回路に伝送する伝送ゲートを備える一方、 前記プレチャージ回路は、ロードキャパシタ電位の中間
レベルを閾値として、伝送ゲートの出力に応じてロード
キャパシタの充電又は放電を行うインバータと、該イン
バータからの出力に基づいて前記ロードキャパシタを前
記中間レベルの電位に維持した後に入力データの電位に
維持させてデータ出力を行うＩ／Ｏバッファと備え、 前記Ｉ／Ｏバッファが、電源電圧端子とデータ出力端子
間に互いに並列接続する２つのＰＭＯＳトランジスタ
（Ｑ２９）、（Ｑ３０）と、前記データ出力端子と接地
間に互いに並列接続する２つのＮＭＯＳトランジスタ
（Ｑ３１）、（Ｑ３２）とからなり、前記インバータの
出力によって、前記ＰＭＯＳトランジスタ（Ｑ２９）が
ＰＭＯＳトランジスタ（Ｑ３０）より遅延してターンオ
ンし、前記ＮＭＯＳトランジスタ（Ｑ３１）がＮＭＯＳ
トランジスタ（Ｑ３２）より遅延してターンオンするよ
うに 構成されたことを特徴とする半導体メモリの出力回
路。 - 【請求項２】前記伝送ゲートは、 前記プレチャージ信号が入力されたとき、ロードキャパ
シタの信号を通過させる第１の伝送ゲートと、 前記プレチャージ信号が入力されなかったとき、演算出
力回路の出力信号を通過させる第２伝送ゲートと、 を備えて構成されたことを特徴とする請求項１記載の半
導体メモリの出力回路。 - 【請求項３】前記プレチャージ回路は、 電源電圧（Ｖcc) と接地との間にＰＭＯＳトランジスタ
（Ｑ２１）及び複数のＮＭＯＳトランジスタ（Ｑ２
２）、（Ｑ２３）、（Ｑ２４）が直列接続されて、前記
伝送ゲートの出力を反転させる第１インバータ（３１）
と、 ＮＭＯＳトランジスタ（Ｑ２２）の出力端子に接続され
た第１ポリ抵抗と、 ゲートが伝送ゲートの出力端子に接続され、ソースが電
源電圧（Ｖｃｃ）に接続され、ドレーンがＮＭＯＳトラ
ンジスタ（Ｑ２４）の出力端子に接続されたＰＭＯＳト
ランジスタ（３５）と、 電源電圧（Ｖcc) と接地との間に複数のＰＭＯＳトラン
ジスタ（Ｑ２５）、（Ｑ２６）、（Ｑ２７）及びＮＭＯ
Ｓトランジスタ（Ｑ２８）が直列接続されて、前記伝送
ゲートの出力を反転させる第２インバータ（３２）と、 ＮＭＯＳトランジスタ（Ｑ２８）の出力端子に接続され
た第２ポリ抵抗と、 ゲートが伝送ゲートの出力端子に接続され、ソースが接
地され、ドレーンが前記ＰＭＯＳトランジスタ（Ｑ２
６）の出力端子に接続されたＮＭＯＳトランジスタ（３
６）と、 前記第１ポリ抵抗とＮＭＯＳトランジスタ（Ｑ２４）の
出力端子及び第２ポリ抵抗とＰＭＯＳトランジスタ（Ｑ
２６）の出力によってデータを出力する前記Ｉ／Ｏバッ
ファ（３７）と、 を備えて構成されたことを特徴とする請求項１又は請求
項２記載の半導体メモリの出力回路。 - 【請求項４】前記Ｉ／Ｏバッファ（３７）は、２つのＮ
ＭＯＳトランジスタ（Ｑ２３）、（Ｑ２２）のターンオ
ン抵抗及び第１ポリ抵抗又は２つのＰＭＯＳトランジス
タ（Ｑ２６）、（Ｑ２７）のターンオン抵抗及び第２ポ
リ抵抗の遅延率によって順次駆動されて貫通電流を防止
することを特徴とする請求項３記載の半導体メモリの出
力回路。 - 【請求項５】前記Ｉ／Ｏバッファ（３７）は、 ソースは電源電圧端子（Ｖcc) に接続され、ゲートは第
１ポリ抵抗に接続され、ドレーンは出力端子（Ｄout)に
接続された前記ＰＭＯＳトランジスタ（Ｑ２９）と、 ソースはＰＭＯＳトランジスタ（Ｑ２９）のソースに接
続され、ゲートは前記ＮＭＯＳトランジスタ（Ｑ２４）
の出力端子に接続され、ドレーンは出力端子（Ｄout)に
接続された前記ＰＭＯＳトランジスタ（Ｑ３０）と、 ドレーンは出力端子（Ｄout)に接続され、ゲートは第２
ポリ抵抗に接続され、ソースは接地された前記ＮＭＯＳ
トランジスタ（Ｑ３１）と、 ドレーンは出力端子（Ｄout)に接続され、ゲートはＰＭ
ＯＳトランジスタ（Ｑ２６）の出力端子に接続され、ソ
ースは接地された前記ＮＭＯＳトランジスタ（Ｑ３２）
と、 を備えて構成されたことを特徴とする請求項３記載の半
導体メモリの出力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR53431/1995 | 1995-12-21 | ||
| KR1019950053431A KR100202645B1 (ko) | 1995-12-21 | 1995-12-21 | 프리차지회로를 내장한 씨모스 출력회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09180463A JPH09180463A (ja) | 1997-07-11 |
| JP2826999B2 true JP2826999B2 (ja) | 1998-11-18 |
Family
ID=19442366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8336722A Expired - Fee Related JP2826999B2 (ja) | 1995-12-21 | 1996-12-17 | 半導体メモリの出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5777497A (ja) |
| JP (1) | JP2826999B2 (ja) |
| KR (1) | KR100202645B1 (ja) |
| DE (1) | DE19651548C2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486200B1 (ko) * | 1997-08-19 | 2005-09-12 | 삼성전자주식회사 | 반도체장치의비트라인전압발생기 |
| JP3415444B2 (ja) * | 1998-06-12 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | クロック制御方法および回路 |
| US6172529B1 (en) * | 1998-09-28 | 2001-01-09 | International Business Machines Corporation | Compound domino logic circuit having output noise elimination |
| US6351172B1 (en) * | 2000-02-29 | 2002-02-26 | Dmel Inc. | High-speed output driver with an impedance adjustment scheme |
| US6380772B1 (en) * | 2000-05-17 | 2002-04-30 | Marvell International, Ltd. | Self-limiting pad driver |
| US6420905B1 (en) | 2000-09-07 | 2002-07-16 | John Haven Davis | Vented CMOS dynamic logic system |
| US6531900B2 (en) * | 2001-03-09 | 2003-03-11 | United Memories, Inc. | Negative voltage driver circuit technique having reduced current flow to the negative supply voltage source |
| US6424186B1 (en) * | 2001-05-25 | 2002-07-23 | Advanced Micro Devices, Inc. | Circuit for dynamic signal drive strength compensation |
| KR100424175B1 (ko) * | 2001-08-30 | 2004-03-24 | 주식회사 하이닉스반도체 | 컨트롤 신호 발생 회로 |
| US6437611B1 (en) * | 2001-10-30 | 2002-08-20 | Silicon Integrated Systems Corporation | MOS output driver circuit with linear I/V characteristics |
| US6731156B1 (en) | 2003-02-07 | 2004-05-04 | United Memories, Inc. | High voltage transistor protection technique and switching circuit for integrated circuit devices utilizing multiple power supply voltages |
| US7091746B2 (en) * | 2004-10-07 | 2006-08-15 | Promos Technologies Inc. | Reduced device count level shifter with power savings |
| KR100599216B1 (ko) * | 2005-07-11 | 2006-07-12 | 삼성전자주식회사 | 반도체 메모리 장치의 출력회로 및 데이터 출력방법 |
| KR102409872B1 (ko) * | 2015-12-02 | 2022-06-17 | 에스케이하이닉스 주식회사 | 송신 회로 및 반도체 장치 |
| US11648766B1 (en) | 2021-03-03 | 2023-05-16 | Jahn Jeffery Stopperan | Process for making a flexible foil heater |
| USD987047S1 (en) | 2021-03-03 | 2023-05-23 | Jahn Jeffery Stopperan | Foil heater |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63112893A (ja) * | 1986-10-28 | 1988-05-17 | Mitsubishi Electric Corp | 半導体集積回路 |
| US4864243A (en) * | 1987-12-07 | 1989-09-05 | Vlsi Technology, Inc. | Method and an apparatus for resolving identical address requests in a dual port circuit device |
| KR910002748B1 (ko) * | 1988-04-12 | 1991-05-04 | 삼성 반도체통신 주식회사 | 반도체장치에 있어서 데이타 출력 버퍼회로 |
| JP2820159B2 (ja) * | 1989-10-17 | 1998-11-05 | 富士通株式会社 | 半導体メモリ装置 |
| KR940008718B1 (ko) * | 1991-10-25 | 1994-09-26 | 삼성전자 주식회사 | 직류 전류를 제거한 데이타 출력버퍼 |
| WO1997003498A1 (en) * | 1995-07-07 | 1997-01-30 | Seiko Epson Corporation | Output circuit and electronic device using the circuit |
-
1995
- 1995-12-21 KR KR1019950053431A patent/KR100202645B1/ko not_active IP Right Cessation
-
1996
- 1996-12-11 DE DE19651548A patent/DE19651548C2/de not_active Expired - Fee Related
- 1996-12-17 JP JP8336722A patent/JP2826999B2/ja not_active Expired - Fee Related
- 1996-12-19 US US08/770,230 patent/US5777497A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5777497A (en) | 1998-07-07 |
| DE19651548A1 (de) | 1997-06-26 |
| JPH09180463A (ja) | 1997-07-11 |
| KR970055474A (ko) | 1997-07-31 |
| KR100202645B1 (ko) | 1999-06-15 |
| DE19651548C2 (de) | 2001-07-12 |
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