JP2601120B2 - 並列テスト回路 - Google Patents
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は並列テスト回路に関し特
に複数のメモリセルを同時にテストする並列テスト回路
に関する。
に複数のメモリセルを同時にテストする並列テスト回路
に関する。
【０００２】
【従来の技術】図２は複数のメモリセルを同時にテスト
する並列テスト回路を有する半導体記憶装置の主に読出
し回路の構成を示す概略ブロック図である。同図に於い
てはメモリセルアレイに含まれる複数のメモリセルの中
から４個のメモリセルが選択され、それぞれのデータが
対応する入出力線Ｉ００′，Ｉ００′の反転，Ｉ０
１′，Ｉ０１′の反転，Ｉ０２′，Ｉ０２′の反転，Ｉ
０３′，Ｉ０３′の反転に読出される。各々の入出力線
は、テータアンプＤＡ０′〜ＤＡ３′に入力する。カラ
ムアドレス信号ＹｉＮｊＮ，ＹｉＴｊＮ，ＹｉＮｊＴ，
ＹｉＴｊＴによりデータアンプの１つが活性化されると
入出力線のデータは増幅されデータバスＲＷＢＳ０′〜
３′の１つに与えられる。ＳＷ０′〜３′は出力バッフ
ァ回路５にデータバスを接続するスイッチ信号である。
図６にＳＷ０′〜３′の出力回路を示す。ＳＷ０′〜Ｓ
Ｗ３′もデータアンプと同様にカラムアドレス信号によ
り１つが活性化されて［Ｈ］となりＲＷＢＳ０′〜３′
の１つが出力バッファ回路５に接続される。データバス
のデータはＲＤ′，ＲＤ′の反転に与えられ、出力バッ
ファ回路５により、外部出力端子Ｄｏｕｔ′に与えられ
る。
する並列テスト回路を有する半導体記憶装置の主に読出
し回路の構成を示す概略ブロック図である。同図に於い
てはメモリセルアレイに含まれる複数のメモリセルの中
から４個のメモリセルが選択され、それぞれのデータが
対応する入出力線Ｉ００′，Ｉ００′の反転，Ｉ０
１′，Ｉ０１′の反転，Ｉ０２′，Ｉ０２′の反転，Ｉ
０３′，Ｉ０３′の反転に読出される。各々の入出力線
は、テータアンプＤＡ０′〜ＤＡ３′に入力する。カラ
ムアドレス信号ＹｉＮｊＮ，ＹｉＴｊＮ，ＹｉＮｊＴ，
ＹｉＴｊＴによりデータアンプの１つが活性化されると
入出力線のデータは増幅されデータバスＲＷＢＳ０′〜
３′の１つに与えられる。ＳＷ０′〜３′は出力バッフ
ァ回路５にデータバスを接続するスイッチ信号である。
図６にＳＷ０′〜３′の出力回路を示す。ＳＷ０′〜Ｓ
Ｗ３′もデータアンプと同様にカラムアドレス信号によ
り１つが活性化されて［Ｈ］となりＲＷＢＳ０′〜３′
の１つが出力バッファ回路５に接続される。データバス
のデータはＲＤ′，ＲＤ′の反転に与えられ、出力バッ
ファ回路５により、外部出力端子Ｄｏｕｔ′に与えられ
る。
【０００３】次に並列テスト次の動作の概要について説
明する。並列テスト時には同時にテストする複数のメモ
リセルに対して同一のデータを書込み、読出し時にデー
タが一致している事と、読出しデータが期待値と一致し
ているか否かによって当該メモリセルが正常動作してい
るか否かを判定する。図４はアドレス信号の発生回路で
ある。ここでＴＥ１の反転、ＴＥ２の反転は外部信号に
より並列テスト時にそれぞれロウレベルになる信号であ
る。まずＴＥ１の反転がロウレベルになった状態を説明
する。ＴＥ１の反転がロウレベルとなると、ＹｉＮ／
Ｔ，ＹｊＮ／Ｔはすべて［Ｈ］となり、ＹｉＴｊＴ，Ｙ
ｉＮｊＴ，ＹｉＴｊＮ，ＹｉＮｊＮもすべて［Ｈ］とな
る。従って図２に於いてＤＡ０′〜３′はすべて活性化
され、メモリセルアレイから４個のメモリセルのデータ
がＲＷＢＳ０′〜３′に読出される。図５に於いて、Ｔ
Ｅ１の反転がロウレベルになるとＴＥの反転もロウレベ
ルとなるため図６に於いて、ＳＷ０′〜３′はすべて
［Ｌ］となる。従って図２に於いて出力バッファ回路５
とデータバスＲＷＢＳ０′〜３′が切離される。一方図
６に於いてＳＷ４が［Ｈ］となるため図２における２の
回路ブロックが出力バッファ回路と接続される。２は並
列テスト時の並列データ比較回路である。ここでＲＷＢ
Ｓ０′〜３′のデータがすべて［Ｈ］ならばＲＤ′は
［Ｌ］、ＲＤ′の反転は［Ｈ］となりＤｏｕｔは［Ｈ］
を出力する。又データがすべて［Ｌ］ならばＲＤ′は
［Ｈ］、ＲＤ′の反転は［Ｌ］となりＤｏｕｔは［Ｌ］
を出力する。一方ＲＷＢＳ０′〜ＲＷＢＳ３′のデータ
が一致しなかった場合ＲＤ′は［Ｈ］、ＲＤ′の反転は
［Ｈ］となりＤｏｕｔはハイインピーダンスとなる。以
上によりデータがすべて一致しているか否か及び期待値
と読出し値が一致しているかが判定される。
明する。並列テスト時には同時にテストする複数のメモ
リセルに対して同一のデータを書込み、読出し時にデー
タが一致している事と、読出しデータが期待値と一致し
ているか否かによって当該メモリセルが正常動作してい
るか否かを判定する。図４はアドレス信号の発生回路で
ある。ここでＴＥ１の反転、ＴＥ２の反転は外部信号に
より並列テスト時にそれぞれロウレベルになる信号であ
る。まずＴＥ１の反転がロウレベルになった状態を説明
する。ＴＥ１の反転がロウレベルとなると、ＹｉＮ／
Ｔ，ＹｊＮ／Ｔはすべて［Ｈ］となり、ＹｉＴｊＴ，Ｙ
ｉＮｊＴ，ＹｉＴｊＮ，ＹｉＮｊＮもすべて［Ｈ］とな
る。従って図２に於いてＤＡ０′〜３′はすべて活性化
され、メモリセルアレイから４個のメモリセルのデータ
がＲＷＢＳ０′〜３′に読出される。図５に於いて、Ｔ
Ｅ１の反転がロウレベルになるとＴＥの反転もロウレベ
ルとなるため図６に於いて、ＳＷ０′〜３′はすべて
［Ｌ］となる。従って図２に於いて出力バッファ回路５
とデータバスＲＷＢＳ０′〜３′が切離される。一方図
６に於いてＳＷ４が［Ｈ］となるため図２における２の
回路ブロックが出力バッファ回路と接続される。２は並
列テスト時の並列データ比較回路である。ここでＲＷＢ
Ｓ０′〜３′のデータがすべて［Ｈ］ならばＲＤ′は
［Ｌ］、ＲＤ′の反転は［Ｈ］となりＤｏｕｔは［Ｈ］
を出力する。又データがすべて［Ｌ］ならばＲＤ′は
［Ｈ］、ＲＤ′の反転は［Ｌ］となりＤｏｕｔは［Ｌ］
を出力する。一方ＲＷＢＳ０′〜ＲＷＢＳ３′のデータ
が一致しなかった場合ＲＤ′は［Ｈ］、ＲＤ′の反転は
［Ｈ］となりＤｏｕｔはハイインピーダンスとなる。以
上によりデータがすべて一致しているか否か及び期待値
と読出し値が一致しているかが判定される。
【０００４】次にＴＥ２の反転がロウレベルになった状
態を説明する。ＴＥ２の反転がロウレベルになると、Ｙ
ｉＮ／Ｔが［Ｈ］になり、ＹＰｉＴが［Ｈ］の時にはＹ
ｉＴｊＴ，ＹｉＴｊＮが［Ｈ］になりＹＰｉＴが［Ｌ］
の時にはＹｉＮｊＴ，ＹｉＮｊＮが［Ｈ］となる。従っ
て図２に於てＤＡ０′，ＤＡ２′あるいはＤＡ１′，Ｄ
Ａ３′の２台が同時に活性化され、メモリセルアレイか
ら２個のメモリセルのデータがＲＷＢＳ０′，ＲＷＢＳ
２′あるいはＲＷＢＳ１′，ＲＷＢＳ３′に読出され
る。一方、図６に於いてＳＷ５あるいはＳＷ６が［Ｈ］
となるため図２における３あるいは４の回路ブロックが
出力バッファ回路５と接続される。３，４は２と同様の
並列データ比較回路でありＴＥ１の反転がロウレベルと
なった時と同様に２個のメモリセルが同時にテストされ
る。この場合には並列度数が半減するが、メモリセルア
レイの構成上、メモリセルに書込まれるデータパターン
に関する試験を行う場合には必要となる場合がある事を
図７を用いて説明する。
態を説明する。ＴＥ２の反転がロウレベルになると、Ｙ
ｉＮ／Ｔが［Ｈ］になり、ＹＰｉＴが［Ｈ］の時にはＹ
ｉＴｊＴ，ＹｉＴｊＮが［Ｈ］になりＹＰｉＴが［Ｌ］
の時にはＹｉＮｊＴ，ＹｉＮｊＮが［Ｈ］となる。従っ
て図２に於てＤＡ０′，ＤＡ２′あるいはＤＡ１′，Ｄ
Ａ３′の２台が同時に活性化され、メモリセルアレイか
ら２個のメモリセルのデータがＲＷＢＳ０′，ＲＷＢＳ
２′あるいはＲＷＢＳ１′，ＲＷＢＳ３′に読出され
る。一方、図６に於いてＳＷ５あるいはＳＷ６が［Ｈ］
となるため図２における３あるいは４の回路ブロックが
出力バッファ回路５と接続される。３，４は２と同様の
並列データ比較回路でありＴＥ１の反転がロウレベルと
なった時と同様に２個のメモリセルが同時にテストされ
る。この場合には並列度数が半減するが、メモリセルア
レイの構成上、メモリセルに書込まれるデータパターン
に関する試験を行う場合には必要となる場合がある事を
図７を用いて説明する。
【０００５】図７ではメモリセルアレイの両側にセンス
アンプを交互に配置する一般的なアレイ構成としてい
る。ＹＳＷ００〜１１は、入出力線Ｉ００，Ｉ００の反
転、Ｉ０１，Ｉ０１の反転とセンスアンプＳＡ００〜１
１を接続するスイッチ回路である。ＭＣ００〜１１はメ
モリセルであり同一のワード線ＷＬと各ディジット線Ｄ
Ｌ００〜１１の交互点上に接続されている。スイッチ回
路のイネーブル信号ＹＳＷ０，ＹＳＷ１は左右のセンス
アンプで同一の信号とする事が一般的で従ってＹＳＷ０
が［Ｈ］となった時ＷＬ上のＭＣ００とＭＣ１０がアク
セスされる。従って該メモリセルアレイからはメモリセ
ルＭＣ００とＭＣ１０のデータを同時にＩ００，Ｉ００
の反転、Ｉ０１，Ｉ０１の反転に読出す事が可能であ
る。しかしながら並列テストとしてＭＣ００とＭＣ１０
のメモリセルデータの組合せを考えると［Ｈ］／
［Ｈ］，［Ｌ］／［Ｌ］の組合せしか試験することがで
きない。従ってすべてのメモリセルデータの組合せを必
要とするような試験の場合には、上述したように該メモ
リセルアレイからは１個のメモリセルデータのみを読出
すような並列度数を下げた並列試験が必要となる。
アンプを交互に配置する一般的なアレイ構成としてい
る。ＹＳＷ００〜１１は、入出力線Ｉ００，Ｉ００の反
転、Ｉ０１，Ｉ０１の反転とセンスアンプＳＡ００〜１
１を接続するスイッチ回路である。ＭＣ００〜１１はメ
モリセルであり同一のワード線ＷＬと各ディジット線Ｄ
Ｌ００〜１１の交互点上に接続されている。スイッチ回
路のイネーブル信号ＹＳＷ０，ＹＳＷ１は左右のセンス
アンプで同一の信号とする事が一般的で従ってＹＳＷ０
が［Ｈ］となった時ＷＬ上のＭＣ００とＭＣ１０がアク
セスされる。従って該メモリセルアレイからはメモリセ
ルＭＣ００とＭＣ１０のデータを同時にＩ００，Ｉ００
の反転、Ｉ０１，Ｉ０１の反転に読出す事が可能であ
る。しかしながら並列テストとしてＭＣ００とＭＣ１０
のメモリセルデータの組合せを考えると［Ｈ］／
［Ｈ］，［Ｌ］／［Ｌ］の組合せしか試験することがで
きない。従ってすべてのメモリセルデータの組合せを必
要とするような試験の場合には、上述したように該メモ
リセルアレイからは１個のメモリセルデータのみを読出
すような並列度数を下げた並列試験が必要となる。
【０００６】
【発明が解決しようとする課題】上述した従来の並列テ
スト回路を有する半導体記憶装置では並列テスト時には
並列データ比較回路を介して出力バッファ回路にデータ
バスのデータが与えられるため、通常テスト時とアクセ
スパスが異なる。従って並列テスト時にはアクセスチェ
ックは行なえないという問題がある。又上述したように
並列テストの並列度数を変えた複数の並列テストを行う
場合にはさらに別の並列データ比較回路を付加する必要
があり回路構成が複雑にならざるをえないという問題が
ある。これによるデータバスラインの引き回しや入力ゲ
ート容量等によるデータバスの負荷増大や回路ブロック
の追加によるチップ面積の増大が生じる。
スト回路を有する半導体記憶装置では並列テスト時には
並列データ比較回路を介して出力バッファ回路にデータ
バスのデータが与えられるため、通常テスト時とアクセ
スパスが異なる。従って並列テスト時にはアクセスチェ
ックは行なえないという問題がある。又上述したように
並列テストの並列度数を変えた複数の並列テストを行う
場合にはさらに別の並列データ比較回路を付加する必要
があり回路構成が複雑にならざるをえないという問題が
ある。これによるデータバスラインの引き回しや入力ゲ
ート容量等によるデータバスの負荷増大や回路ブロック
の追加によるチップ面積の増大が生じる。
【０００７】本発明はこのような点に鑑みてされたもの
であり、その目的とするところは、並列テスト時に於い
て通常テスト時と同様にアクセスチェックが行なえる事
と回路構成が単純で並列度数を変えた複数の並列テスト
にも容易に対応が可能な半導体記憶装置を提供する事に
ある。
であり、その目的とするところは、並列テスト時に於い
て通常テスト時と同様にアクセスチェックが行なえる事
と回路構成が単純で並列度数を変えた複数の並列テスト
にも容易に対応が可能な半導体記憶装置を提供する事に
ある。
【０００８】
【課題を解決するための手段】本発明の並列テスト回路
は、第１の入力端に第１の接点が接続され第２の入力端
に第２の接点の反転信号が入力される第１のＮＡＮＤゲ
ートの出力と第１の入力端に第２の接点が接続され第２
の入力端に第１の接点の反転信号が入力される第２のＮ
ＡＮＤゲートの出力で動作する外部出力端子駆動回路と
第１の接点にスイッチトランジスタを介してワイアード
ＯＲ構成でデータ接点をゲート端に接続した複数のＭＯ
Ｓトランジスタと第２の接点にスイッチトランジスタを
介してワイアードＯＲ構成で該データ接点と対になるデ
ータ接点をゲート端に接続した複数のＭＯＳトランジス
タとを備えている。
は、第１の入力端に第１の接点が接続され第２の入力端
に第２の接点の反転信号が入力される第１のＮＡＮＤゲ
ートの出力と第１の入力端に第２の接点が接続され第２
の入力端に第１の接点の反転信号が入力される第２のＮ
ＡＮＤゲートの出力で動作する外部出力端子駆動回路と
第１の接点にスイッチトランジスタを介してワイアード
ＯＲ構成でデータ接点をゲート端に接続した複数のＭＯ
Ｓトランジスタと第２の接点にスイッチトランジスタを
介してワイアードＯＲ構成で該データ接点と対になるデ
ータ接点をゲート端に接続した複数のＭＯＳトランジス
タとを備えている。
【０００９】
【実施例】次に本発明について図面を参照しながら説明
する。
する。
【００１０】図１は本発明の一実施例を示す概略ブロッ
ク図である。
ク図である。
【００１１】まず、通常動作の場合について説明する。
メモリセルアレイ６に含まれる複数のメモリセルの中か
ら４個のメモリセルが選択されると、それぞれのデータ
が対応する入出力線Ｉ００，Ｉ００の反転，…Ｉ０３，
Ｉ０３の反転に読出される。各々の入出力線はデータア
ンプＤＡ０〜３に入力する。カラムアドレス信号ＹｉＮ
ｊＮ，〜ＹｉＴｊＴによりデータアンプの１つが活性化
されると入出力線のデータは増幅されデータバスＲＷＢ
Ｓ０〜３の１つに与えられる。ここでφR の反転はアド
レス変化検知信号でありアドレス信号変化時にロウレベ
ルのワンショット信号となる。以下図８のタイミングチ
ャートを用いて説明する。図に於いてＹＰｉＴが［Ｌ］
から［Ｈ］に変化すると、φR の反転がロウレベルのワ
ンショット信号となる。同時にＹｉＮｊＮが［Ｌ］とな
りＹｉＴｊＮが［Ｈ］となってメモリセルアレイからの
データはＤＡ１により増幅されＲＷＢＳ１が［Ｈ］から
［Ｌ］となる。図３に本発明のＳＷ０〜３の発生回路を
示す。φR の反転がロウレベルになるとＳＷ０は［Ｌ］
となる。一方図１に於いてＲＤの反転ハイレベルにプリ
チャージされる。従ってＯＵＴの反転は［Ｌ］となって
出力端子Ｄｏｕｔはハイインピーダンスになる。さらに
φR の反転がハイレベルになると、この間にＹｉＮｊＮ
が［Ｌ］ＹｉＴｊＮは［Ｈ］となっているので、ＳＷ１
が［Ｈ］となり、ＲＤが［Ｌ］になる。従ってＯＵＴが
［Ｌ］となって出力端子Ｄｏｕｔにはハイレベルが与え
られる。
メモリセルアレイ６に含まれる複数のメモリセルの中か
ら４個のメモリセルが選択されると、それぞれのデータ
が対応する入出力線Ｉ００，Ｉ００の反転，…Ｉ０３，
Ｉ０３の反転に読出される。各々の入出力線はデータア
ンプＤＡ０〜３に入力する。カラムアドレス信号ＹｉＮ
ｊＮ，〜ＹｉＴｊＴによりデータアンプの１つが活性化
されると入出力線のデータは増幅されデータバスＲＷＢ
Ｓ０〜３の１つに与えられる。ここでφR の反転はアド
レス変化検知信号でありアドレス信号変化時にロウレベ
ルのワンショット信号となる。以下図８のタイミングチ
ャートを用いて説明する。図に於いてＹＰｉＴが［Ｌ］
から［Ｈ］に変化すると、φR の反転がロウレベルのワ
ンショット信号となる。同時にＹｉＮｊＮが［Ｌ］とな
りＹｉＴｊＮが［Ｈ］となってメモリセルアレイからの
データはＤＡ１により増幅されＲＷＢＳ１が［Ｈ］から
［Ｌ］となる。図３に本発明のＳＷ０〜３の発生回路を
示す。φR の反転がロウレベルになるとＳＷ０は［Ｌ］
となる。一方図１に於いてＲＤの反転ハイレベルにプリ
チャージされる。従ってＯＵＴの反転は［Ｌ］となって
出力端子Ｄｏｕｔはハイインピーダンスになる。さらに
φR の反転がハイレベルになると、この間にＹｉＮｊＮ
が［Ｌ］ＹｉＴｊＮは［Ｈ］となっているので、ＳＷ１
が［Ｈ］となり、ＲＤが［Ｌ］になる。従ってＯＵＴが
［Ｌ］となって出力端子Ｄｏｕｔにはハイレベルが与え
られる。
【００１２】次に並列テスト時の動作の概要について説
明する。まずＴＥ１の反転がロウレベルになった状態を
説明する。ＴＥ１の反転がロウレベルになるとＹｉＮ／
Ｔ，ＹｉＮ／Ｔはすべて［Ｈ］となりＹｉＴｊＴ…Ｙｉ
ＮｊＮもすべて［Ｈ］となる。したがって図１に於いて
ＤＡ０〜３はすべて活性化されメモリセルアレイから４
個のメモリセルデータがＲＷＢＳ０〜３に読出される。
ここで図９に並列テスト時のタイミングチャートを示
す。ＹＰｉＴ，ＹＰｊＴ以外のカラムアドレスが変化す
るとφR の反転がロウレベルのワンショット信号とな
る。一方カラムアドレスの変化によりメモリセルアレイ
内でＹＳＷ０により選択されたメモリセルからＹＳＷ１
により選択されたメモリセルに変ったとする。メモリセ
ルのデータはＩ００，Ｉ００の反転…Ｉ０３，Ｉ０３の
反転に与えられＤＡ０〜３により増幅されＲＷＢＳ０〜
３に与えられる。ＳＷ０〜３はφR の反転がロウレベル
になった事によりすべて［Ｌ］になりＲＤの反転はハイ
レベルにプリチャージされる。従ってＯＵＴの反転は
［Ｌ］となって出力端子Ｄｏｕｔはハイインピーダンス
となる。さらにφR の反転がハイレベルになるとＳＷ０
〜３は［Ｈ］となる。並列テスト時には同時にテストす
るメモリセルに対して同一のデータが書込まれているの
でＲＷＢＳ０〜３はすべて［Ｈ］から［Ｌ］となってい
る。従ってＲＤが［Ｌ］となりＯＵＴが［Ｌ］となって
出力端子にはハイレベルが与えられる。ここでＩ００，
Ｉ００の反転に読出されたメモリセルが正常動作してい
なかった場合を説明する。図９に於いてＲＷＢＳ０には
破線で示すようにハイレベルが与えられる。従って、Ｒ
Ｄ０はロウレベルとなる。φR の反転がハイレベルにな
った時ＲＤの反転もＳＷ０を介してロウレベルとなるた
めＯＵＴは［Ｈ］のまま保持される。従って出力端子Ｄ
ｏｕｔは、ハイインピーダンスのままとなる。以上によ
りデータがすべて一致しているか否か及び期待値の読み
出し値が一致しているかが判定される。
明する。まずＴＥ１の反転がロウレベルになった状態を
説明する。ＴＥ１の反転がロウレベルになるとＹｉＮ／
Ｔ，ＹｉＮ／Ｔはすべて［Ｈ］となりＹｉＴｊＴ…Ｙｉ
ＮｊＮもすべて［Ｈ］となる。したがって図１に於いて
ＤＡ０〜３はすべて活性化されメモリセルアレイから４
個のメモリセルデータがＲＷＢＳ０〜３に読出される。
ここで図９に並列テスト時のタイミングチャートを示
す。ＹＰｉＴ，ＹＰｊＴ以外のカラムアドレスが変化す
るとφR の反転がロウレベルのワンショット信号とな
る。一方カラムアドレスの変化によりメモリセルアレイ
内でＹＳＷ０により選択されたメモリセルからＹＳＷ１
により選択されたメモリセルに変ったとする。メモリセ
ルのデータはＩ００，Ｉ００の反転…Ｉ０３，Ｉ０３の
反転に与えられＤＡ０〜３により増幅されＲＷＢＳ０〜
３に与えられる。ＳＷ０〜３はφR の反転がロウレベル
になった事によりすべて［Ｌ］になりＲＤの反転はハイ
レベルにプリチャージされる。従ってＯＵＴの反転は
［Ｌ］となって出力端子Ｄｏｕｔはハイインピーダンス
となる。さらにφR の反転がハイレベルになるとＳＷ０
〜３は［Ｈ］となる。並列テスト時には同時にテストす
るメモリセルに対して同一のデータが書込まれているの
でＲＷＢＳ０〜３はすべて［Ｈ］から［Ｌ］となってい
る。従ってＲＤが［Ｌ］となりＯＵＴが［Ｌ］となって
出力端子にはハイレベルが与えられる。ここでＩ００，
Ｉ００の反転に読出されたメモリセルが正常動作してい
なかった場合を説明する。図９に於いてＲＷＢＳ０には
破線で示すようにハイレベルが与えられる。従って、Ｒ
Ｄ０はロウレベルとなる。φR の反転がハイレベルにな
った時ＲＤの反転もＳＷ０を介してロウレベルとなるた
めＯＵＴは［Ｈ］のまま保持される。従って出力端子Ｄ
ｏｕｔは、ハイインピーダンスのままとなる。以上によ
りデータがすべて一致しているか否か及び期待値の読み
出し値が一致しているかが判定される。
【００１３】次にＴＥ２の反転がロウレベルになった状
態を説明する。ＴＥ２の反転がロウレベルになると、Ｙ
ｊＮ／Ｔが［Ｈ］になり、ＹＰｉＴが［Ｈ］の時にはＹ
ｉＴｊＴ，ＹｉＴｊＮが［Ｈ］になりＹＰｉＴが［Ｌ］
の時にはＹｉＮｊＴ，ＹｉＮｊＮが［Ｈ］となる。従っ
て図１に於いてＤＡ０，ＤＡ２あるいはＤＡ１，ＤＡ３
の２台が同時に活性化され、メモリセルアレイから２個
のメモリセルのデータがＲＷＢＳ０，２あるいはＲＷＢ
Ｓ１，３に読出される。ここでＴＥ１の反転がロウレベ
ルになった時と異なるのはφR の反転がロウレベルから
ハイレベルになった時ＹＰｉＴが［Ｈ］の時にはＳＷ
１，３が［Ｌ］の時にはＳＷ０，２が［Ｈ］となりＲＷ
ＢＳ１，３あるいはＲＷＢＳ０，２のいずれか２つのデ
ータが出力バッファに与えられる事で以下はＴＥ１の反
転がロウレベルになった場合と同様である。
態を説明する。ＴＥ２の反転がロウレベルになると、Ｙ
ｊＮ／Ｔが［Ｈ］になり、ＹＰｉＴが［Ｈ］の時にはＹ
ｉＴｊＴ，ＹｉＴｊＮが［Ｈ］になりＹＰｉＴが［Ｌ］
の時にはＹｉＮｊＴ，ＹｉＮｊＮが［Ｈ］となる。従っ
て図１に於いてＤＡ０，ＤＡ２あるいはＤＡ１，ＤＡ３
の２台が同時に活性化され、メモリセルアレイから２個
のメモリセルのデータがＲＷＢＳ０，２あるいはＲＷＢ
Ｓ１，３に読出される。ここでＴＥ１の反転がロウレベ
ルになった時と異なるのはφR の反転がロウレベルから
ハイレベルになった時ＹＰｉＴが［Ｈ］の時にはＳＷ
１，３が［Ｌ］の時にはＳＷ０，２が［Ｈ］となりＲＷ
ＢＳ１，３あるいはＲＷＢＳ０，２のいずれか２つのデ
ータが出力バッファに与えられる事で以下はＴＥ１の反
転がロウレベルになった場合と同様である。
【００１４】以上のように本発明では並列テスト時にも
通常動作時とアクセスパスは同一であり、回路構成も並
列テストのための並列データ比較回路を別に設ける必要
はない。
通常動作時とアクセスパスは同一であり、回路構成も並
列テストのための並列データ比較回路を別に設ける必要
はない。
【００１５】
【発明の効果】以上説明したように本発明は出力バッフ
ァ回路に並列テスト時の判定機能を持たせる事により、
並列テスト時に於いて、通常テスト時と同じアクセスパ
スとなり、アクセスチェックが行なえ、回路構成上も並
列データ比較回路を別に付加する必要がない。これによ
って並列テスト回路を含む出力バッファ回路の素子数は
３０％程度に低減する事が可能でありデータバス線の負
荷も低減できる。
ァ回路に並列テスト時の判定機能を持たせる事により、
並列テスト時に於いて、通常テスト時と同じアクセスパ
スとなり、アクセスチェックが行なえ、回路構成上も並
列データ比較回路を別に付加する必要がない。これによ
って並列テスト回路を含む出力バッファ回路の素子数は
３０％程度に低減する事が可能でありデータバス線の負
荷も低減できる。
【図１】本発明の一実施例を示す概略ブロック図
【図２】従来の概略ブロック図
【図３】本発明に係るスイッチ信号発生回路の回路図
【図４】アドレス信号発生回路図
【図５】従来例のテスト信号発生回路図
【図６】従来例のスイッチ信号発生回路の回路図
【図７】メモリセルアレイ概略回路図
【図８】本発明に係る通常動作時のタイミングチャート
図
図
【図９】本発明に係る並列テスト時のタイミングチャー
ト図
ト図
１，５ 出力バッファ回路 ２，３，４ 並列データ比較回路 ６，６′ メモリセルアレイ ＭＣ００，１０，０１，１１ メモリセル ＤＬ００，１０，０１，１１ ディジット線 ＷＬ ワード線 ＳＡ００，１０，０１，１１ センスアンプ回路 ＹＳＷ００，１０，０１，１１ Ｙスイッチ回路 ＤＡ０〜３，ＤＡ０′〜３′ データアンプ回路
Claims (4)
- 【請求項１】 複数のメモリセルを有するメモリセルア
レイに対して設けられた第１及び第２のデータ増幅器を
有し、通常動作時には前記第１及び第２のデータ増幅器
の一方が選択されて当該選択されたデータ増幅器から前
記メモリセルアレイ内の一つのメモリセルの記憶データ
が出力され、並列テスト時には、前記第１及び第２のデ
ータ増幅器の両方が選択されて前記メモリセルアレイ内
の二つのメモリセルの記憶データが出力される半導体メ
モリのための並列テスト回路であって、接地電位又は電
源電位の何れかに共通に接続された第１の基準電位点
と、前記メモリセルの記憶データが出力される第１及び
第２の読み出しデータ出力接点と、前記第１のデータ増
幅器の出力をゲートに受ける第１のトランジスタ、前記
第１のデータ増幅器の出力の反転出力をゲートに受ける
第２のトランジスタ、前記第２のデータ増幅器の出力を
ゲートに受ける第３のトランジスタ、前記第２のデータ
増幅器の出力の反転出力をゲートに受ける第４のトラン
ジスタ、前記第１の基準電位点と前記第１の読み出しデ
ータ出力接点との間に前記第１のトランジスタのソース
・ドレイン路と直列に接続されたソース・ドレイン路を
有し前記第１のデータ増幅器の選択時に導通する第５の
トランジスタ、前記第１の基準電位点と前記第２の読み
出しデータ出力接点との間に前記第２のトランジスタの
ソース・ドレイン路と直列に接続されたソース・ドレイ
ン路を有し前記第１のデータ増幅器の選択時に導通する
第６のトランジスタ、前記第１の基準電位点と前記第１
の読み出しデータ出力接点との間に前記第３のトランジ
スタのソース・ドレイン路と直列に接続されたソース・
ドレイン路を有し前記第２のデータ増幅器の選択時に導
通する第７のトランジスタ、及び前記第１の基準電位点
と前記第２の読み出しデータ出力接点との間に前記第４
のトランジスタのソース・ドレイン路と直列に接続され
たソース・ドレイン路を有し前記第２のデータ増幅器の
選択時に導通する第８のトランジスタを有することを特
徴とする並列テスト回路。 - 【請求項２】 請求項１記載の並列テスト回路におい
て、さらに出力端子を有し、前記出力端子と前記第１の
基準電位点との間に接続された第９のトランジスタ、前
記出力端子と、前記接地電位又は電源電位のうち前記第
１の基準電位点が接続されていない方と接続された第２
の基準電位点との間に接続された第１０のトランジス
タ、前記第１の読み出しデータ出力接点に接続され、当
該出力接点の論理レベルを反転して出力する第１のゲー
ト回路、前記第２の読み出しデータ出力接点に接続さ
れ、当該出力接点の論理レベルを反転して出力する第２
のゲート回路、前記第１の読み出しデータ出力接点に接
続された第１の入力及び前記第２のゲート回路の出力に
接続された第２の入力を有し、これら入力が互いに第１
の論理レベルのときは前記第１０のトランジスタを導通
させ、それ以外のときは前記第１０のトランジスタを遮
断せしめる第３のゲート回路、並びに、前記第１のゲー
ト回路の出力に接続された第１の入力及び前記第２の読
み出しデータ出力接点に接続された第２の入力を有しこ
れら両入力が互いに前記第１の論理レベルのときは前記
第９のトランジスタを導通させ、これ以外のときは前記
第９のトランジスタを遮断せしめる第４のゲート回路を
有する並列テスト回路。 - 【請求項３】 前記第３及び前記第４のゲート回路は、
それぞれＮＡＮＤゲートを含むことを特徴とする請求項
２記載の並列テスト回路。 - 【請求項４】 前記第３及び前記第４のゲート回路は、
それぞれＮＯＲゲートを含むことを特徴とする請求項２
記載の並列テスト回路。
Priority Applications (5)
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|---|---|---|---|
| JP5009632A JP2601120B2 (ja) | 1993-01-25 | 1993-01-25 | 並列テスト回路 |
| EP94100993A EP0617429B1 (en) | 1993-01-25 | 1994-01-24 | Semiconductor memory device having test circuit |
| DE69426087T DE69426087T2 (de) | 1993-01-25 | 1994-01-24 | Halbleiterspeichervorrichtung mit Testschaltung |
| US08/186,142 US5444661A (en) | 1993-01-25 | 1994-01-25 | Semiconductor memory device having test circuit |
| KR1019940001269A KR0132653B1 (ko) | 1993-01-25 | 1994-01-25 | 테스트 회로를 갖는 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009632A JP2601120B2 (ja) | 1993-01-25 | 1993-01-25 | 並列テスト回路 |
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| JP2601120B2 true JP2601120B2 (ja) | 1997-04-16 |
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Family Applications (1)
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|---|---|---|---|
| JP5009632A Expired - Fee Related JP2601120B2 (ja) | 1993-01-25 | 1993-01-25 | 並列テスト回路 |
Country Status (5)
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|---|---|
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| EP (1) | EP0617429B1 (ja) |
| JP (1) | JP2601120B2 (ja) |
| KR (1) | KR0132653B1 (ja) |
| DE (1) | DE69426087T2 (ja) |
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| KR100212420B1 (ko) * | 1995-09-25 | 1999-08-02 | 김영환 | 테스트회로를 내장한 캐쉬 스태틱램 |
| JPH09147598A (ja) * | 1995-11-28 | 1997-06-06 | Mitsubishi Electric Corp | 半導体記憶装置およびアドレス変化検出回路 |
| CN1121696C (zh) * | 1997-08-04 | 2003-09-17 | 三菱电机株式会社 | 能够实现稳定的检验方式操作的半导体存储器 |
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| DE19742597A1 (de) * | 1997-09-26 | 1999-04-08 | Siemens Ag | Digitaler Speicher und Betriebsverfahren für einen digitalen Speicher |
| KR100576482B1 (ko) * | 1998-12-24 | 2006-09-27 | 주식회사 하이닉스반도체 | 멀티비트 데이터 테스트 장치 |
| KR200306735Y1 (ko) * | 2002-12-03 | 2003-03-11 | 김명국 | 좌욕전용 템포 |
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|---|---|---|---|---|
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| JPH04212799A (ja) * | 1990-01-31 | 1992-08-04 | Nec Ic Microcomput Syst Ltd | テスト回路内蔵半導体メモリ |
| JPH04356799A (ja) * | 1990-08-29 | 1992-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1993
- 1993-01-25 JP JP5009632A patent/JP2601120B2/ja not_active Expired - Fee Related
-
1994
- 1994-01-24 EP EP94100993A patent/EP0617429B1/en not_active Expired - Lifetime
- 1994-01-24 DE DE69426087T patent/DE69426087T2/de not_active Expired - Fee Related
- 1994-01-25 KR KR1019940001269A patent/KR0132653B1/ko not_active IP Right Cessation
- 1994-01-25 US US08/186,142 patent/US5444661A/en not_active Expired - Fee Related
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|---|---|
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| KR940018985A (ko) | 1994-08-19 |
| DE69426087D1 (de) | 2000-11-16 |
| DE69426087T2 (de) | 2001-05-17 |
| EP0617429B1 (en) | 2000-10-11 |
| KR0132653B1 (ko) | 1998-04-16 |
| US5444661A (en) | 1995-08-22 |
| JPH06223596A (ja) | 1994-08-12 |
| EP0617429A2 (en) | 1994-09-28 |
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Legal Events
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