KR100211149B1 - 반도체 메모리 장치의 데이터 출력버퍼 제어회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 칼럼어드레스 셋업시간을 충분히 보장할 수 있게 하는 데이터 출력버퍼 제어회로를 구현한 것이다. 본 발명의 요지는 비트라인쌍의 제1 및 제2데이터를 센싱 및 증폭하는 제1센싱부와, 상기 제1센싱부의 출력신호들을 센싱 및 증폭하는 제2센싱부와, 상기 제2센싱부의 출력신호들을 칼럼어드레스 및 활성화신호 각각의 입력시 각각 선택적으로 전송하기 위한 제1 및 제2스위칭부와, 상기 제1스위칭부를 통한 출력신호들을 래치하기 위한 래치부를 가지는 반도체 메모리 장치의 데이터 출력버퍼 제어회로에 있어서, 상기 칼럼어드레스스트로우브 신호의 천이시 인에이블되는 어드레스 천이 감지신호를 입력으로 하여 소정폭을 갖는 펄스들을 출력하는 자동펄스 발생회로와, 상기 제2스위칭부의 입력단에 출력단이 접속되어 상기 칼럼어드레스스트로우브 신호에 의해 인에이블되는 제1제어신호와 제2제어신호 및 상기 펄스를 논리조합하여 상기 활성화신호를 발생하여 칼럼어드레스 셋업시간을 보장하기 위한 논리제어부를 가지는 것이다.

Description

반도체 메모리 장치의 데이터 출력버퍼 제어회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 확장 데이터 출력모드(Extended Data Output Mode: 이하 EDO 모드라 칭함)의 데이터 출력버퍼 제어회로에 관한 것이다.
일반적으로, EDO 모드 동작에서는 패스트 페이지 모드(Fast Page Mode)와는 달리 칼럼어드레스스트로우브 신호(Column Address Strobe Signal) CASB가 논리 하이(High)가 되어도 즉 프리차아지(Precharge)되어도 데이터 출력신호 DOUT가 하이 임피던스(High Impedance) 상태가 되지 않고 이전 데이터를 계속 유지하고 있으며, 다음 싸이클(Cycle)의 데이터로 모두 전환되어 싸이클 시간을 줄일 수 있게 됨으로써 속도의 증가를 도모한다. 그러나 EDO 모드 동작에서는 특정 칼럼어드레스 셋업시간 tASC에서 칼럼어드레스 CAi가 입력되는 경우 데이터 출력버퍼에 오동작이 발생할 수 있다. 이것은 데이터 출력버퍼가 부우스팅(Boosting: 이하 승압이라 칭함) 방식을 쓰게 되므로 나타나는 현상이다. 한편, 승압 캐패시터 양단의 노드에서의 프리차아지(Precharge)와 방전(Discharge)이 승압 효율을 높이는데 중요한 역할을 한다. 따라서 승압 캐패시터를 이용한 승압 회로가 많이 사용되고 있다. 도 1은 종래기술의 일실시예에 따른 승압회로를 가지는 데이터 출력버퍼를 보여주는 상세회로도이다. 도 1을 참조하면, 제1 및 제2입력제어부 100,200은 데이터 버스들(이후 노드라 통칭함) DB,DBB 입력시 데이터 출력버퍼 활성화신호 PCD에 의해 제어되어 입력여부를 제어하는 전송게이트들 101,102로 각각 구성된다. 제1 및 제2래치부 300,400은 인버터들 104,105 및 106,107로 각각 구성되어 상기 전송게이트들 101,102를 통하여 입력되는 신호를 각각 일시저장하여 노드들 DBD 및 DBDB를 통하여 출력하기위한 래치(Latch)회로들이다. 낸드게이트(NAND Gate)들 108,109,111,112 각각은 상기 노드들 DBD 및 DBDB를 통하여 출력되는 래치신호와 제어신호 PTRSTID를 두입력으로 하여 각각 반전논리곱한 신호를 각각 출력하는 논리회로들이다. 상기 낸드게이트 108의 출력단에 입력단이 접속된 캐패시터 128은 입력신호를 펌핑하기 위한 캐패시터이다. 다이오드 접속된 엔모오스 트랜지스터 117은 노드 N3을 외부전원전압 VCC로 프리차아지시키기 위한 회로이다. 직렬접속된 엔모오스 트랜지스터들 119,120은 승압 드라이버 500의 풀업트랜지스터 124에 일정전압을 공급하기 위한 회로이다. 엔모오스 트랜지스터 118은 노드 N3에 소오스가 접속되고 노드 N2에 게이트가 접속되며 드레인에 외부전원전압 VCC 단자가 접속되어 노드 N2가 논리하이일 때 노드 N3에 외부전원전압 VCC를 공급하는 회로이다. 엔모오스 트랜지스터들 121,122는 일단이 외부전원전압 VCC 단자에 접속되고 타단이 노드 N2에 접속되어 노드 N2를 내부전원전압으로 프리차아지시키기 위한 회로이다. 노드들 N1,N2는 승압 캐패시터의 양단노드이다. 데이터 출력 드라이버 500은 피모오스 트랜지스터 124 및 엔모오스 트랜지스터 125의 직렬 연결로 구성되어 있고 피모오스 트랜지스터 124의 게이트단은 낸드게이트 109의 출력단에 접속되며 엔모오스 트랜지스터 125의 게이트단은 낸드게이트 111의 출력단에 접속되어, 승압레벨을 가지는 데이터 출력신호 DOKP를 출력한다. 인버터 115는 낸드게이트 112의 출력단에 입력단이 접속되어 저전압레벨의 데이터 출력신호 DOKN을 출력한다. 동작을 개략적으로 살펴보면, 노드 N1은 드라이버(Drive)인 인버터 114에 의해 충전되거나 방전된다. 노드 N2는 효율적인 승압을 위해 내부전원전압 레벨로 프리차아지되어 있어야 한다. 노드 B가 프리차아지된 상태에서 노드 N1이 논리 로우(Low)상태에서 논리 하이(High)상태로 천이하면 승압이 일어나게 되어 노드 N2가 2VCC 만큼 높아지게 된다. 이 승압된 레벨의 전압이 트랜지스터 피모오스 트랜지스터 124로 입력되면서 데이터 출력 드라이버 500을 구동시켜 논리 하이의 데이터 출력신호 DOKP를 외부로 출력시킨다. 반대로 노드 N1이 드라이버(인버터 114)에 의해 논리 하이에서 논리 로우로 방전되면 노드 N2도 2VCC에서 VCC 레벨로 강하된다. 노드 N1이 방전될 때 충전된 전하를 완전히 방전하지 못하고 드라이버(인버터 114)에 의해 재충전이 일어나면 노드 N1의 전압 스윙(Swing)폭이 작게 되어 승압 효율이 저하된다. 이로인해 노드 N2의 전압레벨이 2VCC까지 못올라가게 되고 피모오스 트랜지스터 124를 통해 전달되는 데이터 출력신호 DOKP의 전압 레벨이 낮아지게 되어 결국 외부로의 출력전압 레벨이 강하된다. 출력전압이 논리 하이인 경우에 스펙(SPEC)값을 만족하지 못하여 이후 회로의 동작에 불량이 발생하게 된다. 상기 데이터 출력신호 DOKP가 논리 하이일 경우의 불량은 EDO 모드에서 특정 칼럼어드레스 셋업시간에서 발생한다.
도 2는 도 1의 동작타이밍도이다. 도 2를 참조하면, 칼럼어드레스 셋업시간 tASC는 칼럼어드레스의 셋업시간을 나타낸다. EDO 모드에서 상기 데이터 출력버퍼 활성화신호 PCD는 데이터 출력 버퍼를 활성화시키는 신호이다. 제1래치부 300내에는 논리 하이가 래치되어 있고, 제2래치부 400내에는 논리 로우가 래치되어 있다. 칼럼어드레스스트로우브 신호 CASB가 논리 하이로 프리차아지될때 새로운 칼럼어드레스를 받아들이게 되고 상기 칼럼어드레스에 의해 데이터 버스 DB에 프리차아지가 발생한다. 이후 칼럼어드레스스트로우브 신호 CASB가 활성화되어 상기 데이터 출력버퍼 활성화신호 PCD가 활성화되면 제1래치부 300의 노드 DBD에 쇼트 글리치(Short Glitch)가 발생한다. 이러한 쇼트 글리치는 상기 노드 N1상의 전하를 충분히 방전시키지 못하게 되는 문제점을 가진다. 이후 다음 어드레스에 의해 데이터 출력은 논리 하이가 출력되어야 하는데 미처 완전히 방전되지 못한 노드 N1이 상기 어드레스에 의해 제어되어 다시 충전되면서 데이터 출력이 이전 논리 하이의 전압레벨보다 낮은 레벨의 논리 하이로 출력된다. 따라서 이러한 논리 하이의 데이터 출력을 가지는 경우는 충분한 논리 하이가 되지 못하여 외부로의 데이터 출력시 오동작이 발생한다. 또한 이러한 노드 DBD의 쇼트 글리치는 EDO 모드에서만 존재한다. 전술한 바와 같은 결과는 EDO 모드가 칼럼어드레스스트로우브 신호 CASB의 프리차아지시에도 이전 데이터 출력을 유지하고 있다가 이후 다시 칼럼어드레스스트로우브 신호 CASB가 활성화될 때 이전 데이터 출력이 상기 유지된 상태로 출력되어야 하는 특성 때문에 생기는 문제이다. 또한 전술한 오동작은 특정 칼럼어드레스 셋업시간에서만 발생한다. 여기서 도면부호 P1은 데이터 출력 DOUT이 논리 로우에서 논리 하이로 변화하는 경우의 범위를 보이고, 도면부호 P2는 데이터 출력 DOUT이 논리 하이에서 이후 다른 칼럼어드레스 입력에 의한 다른 레벨의 논리 하이를 보이는 범위이고, 도면부호 P3는 데이터 출력 DOUT이 이전 데이터 출력과 동일하게 논리 하이로 출력될 경우의 출력레벨의 저전압 레벨화의 범위를 나타내는 것이다.
도 3은 종래기술의 일실시예에 의한 데이터 출력버퍼 제어회로를 보여주는 회로도이다. 도 3을 참조하면, 제1센싱부 10은 메모리 쎌로부터 출력된 비트라인을 통한 데이터를 1차 센싱하고 증폭한다. 상기 제1센싱부 10의 출력단에 입력단이 연결된 제2센싱부 20은 상기 1차 센싱 및 증폭된 데이터를 2차 센싱하고 증폭하여 드라이버를 통하여 데이터를 출력한다. 상기 제2센싱부로부터 출력된 데이터는 제어신호 FDBS에 의해 스위칭 제어되는 전송게이트들 100-1,200-1와 인버터 103-1로 구성된 제1스위칭부에 입력된다. 이후 제1스위칭수단의 출력은 제1래치회로 300-1 및 제2래치회로 400-1에 각각 입력되어 래치되며, 이렇게 래치된 신호 각각은 인버터들 114-1,115-1 즉 드라이버들에 입력되어 드라이빙되어 전송게이트들 601,603을 통하여 데이터 출력버퍼 활성화신호 PCD에 의해 제어되어 각각 신호 DBD 및 DBDB를 데이터 출력버퍼 500-1로 출력한다. 데이터 출력버퍼 500-1로부터 버퍼링된 데이터 출력신호 DOUT은 칩 외부로 전달된다. 여기서 동작을 간략히 살펴보면, 제1스위칭부을 제어하는 FDBS신호는 칼럼어드레스스트로우브 신호 CASB를 받아 활성화되며, 칼럼어드레스스트로우브 신호 CASB가 프리차아지되면 새로운 칼럼어드레스를 받아들이고 상기 칼럼어드레스에 의해 천이되는 어드레스 변환감지 신호(ATSB)에 의해 제어신호 FDO/FDOB가 논리 하이로 프리차아지되어 노드들 DB/DBB를 프리차아지하지 않는 경우에도 무효데이타가 논리 로우로 입력될 때 상기 신호 PCD가 활성화되면 상기 쇼트 글리치가 발생하는 문제점이 있다.
도 4는 종래기술의 다른 실시예에 의한 데이터 출력버퍼 제어회로를 보여주는 회로도이다. 도 4를 참조하면, 도 3에서의 제2스위칭부가 없고 제1스위칭부만을 구비한 데이터 출력버퍼 제어회로를 보여준다. 도 4의 구성은 도 3의 구성에서 드라이버 114-1,115-1의 출력단에 연결되어 있던 제2스위칭부가 제거된 구성이다. 여기서 제1스위칭부를 제어하는 제어신호 FDBS는 칼럼어드레스와 칼럼어드레스스트로우브 신호 CASB에 의해 활성화된다. 이런 경우에도 상기 쇼트 글리치가 발생한다.
본 발명의 목적은 데이터 출력 버퍼의 제어신호를 이용하여 데이터 출력버퍼의 래치노드로 쇼트 글리치가 입력되지 못하게 하여 확장 데이터 출력 모드시 안정적인 데이터 출력을 보장해주는 반도체 메모리 장치의 데이터 출력버퍼 제어회로를 제공함에 있다.
본 발명의 다른 목적은 어드레스 천이를 감지하여 자동펄스를 발생시켜 이의 활성화에 의해 칼럼어드레스 셋업시간에서의 데이터 출력버퍼 활성화신호의 활성화를 차단함으로써 이후 칼럼어드레스스트로우브 신호의 활성화시에 칼럼어드레스스트로우브 신호에 상관없이 데이터의 쇼트 글리치의 데이터 출력버퍼내로의 입력을 차단하여 충분한 레벨의 데이터 출력을 보장해주는 반도체 메모리 장치의 데이터 출력버퍼 제어회로를 제공함에 있다.
도 1은 종래기술의 일실시예에 따른 승압회로를 가지는 데이터 출력버퍼를 보여주는 상세회로도.
도 2는 도 1의 동작타이밍도.
도 3은 종래기술의 일실시예에 의한 데이터 출력버퍼 제어회로를 보여주는 회로도.
도 4는 종래기술의 다른 실시예에 따른 데이터 출력버퍼 제어회로를 보여주는 회로도.
도 5는 본 발명의 일실시예에 따른 어드레스 천이 감지신호에 의한 자동펄스 발생회로의 상세회로도.
도 6는 본 발명의 일실시예에 따른 데이터 출력버퍼 제어회로의 상세회로도.
도 7은 도 5 및 도 6의 동작타이밍도.
상기한 본 발명의 기술적 사상에 따르면, 비트라인쌍의 제1 및 제2데이터를 센싱 및 증폭하는 제1센싱부와, 상기 제1센싱부의 출력신호들을 센싱 및 증폭하는 제2센싱부와, 상기 제2센싱부의 출력신호들을 칼럼어드레스 및 활성화신호 각각의 입력시 각각 선택적으로 전송하기 위한 제1 및 제2스위칭부와, 상기 제1스위칭부를 통한 출력신호들을 래치하기 위한 래치부를 가지는 반도체 메모리 장치의 데이터 출력버퍼 제어회로에 있어서, 상기 칼럼어드레스스트로우브 신호의 천이시 인에이블되는 어드레스 천이 감지신호를 입력으로 하여 소정폭을 갖는 펄스들을 출력하는 자동펄스 발생회로와, 상기 제2스위칭부의 입력단에 출력단이 접속되어 상기 칼럼어드레스스트로우브 신호에 의해 인에이블되는 제1제어신호와 제2제어신호 및 상기 펄스를 논리조합하여 상기 활성화신호를 발생하여 칼럼어드레스 셋업시간을 보장하기 위한 논리제어부를 가짐을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 그리고, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다. 또한, 하기의 실시예에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흐트리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 5는 본 발명의 일실시예에 따른 어드레스 천이 감지신호에 의한 자동펄스 발생회로의 상세회로도이다. 도 5를 참조하면, 어드레스 천이 감지신호 ATSB를 입력으로 하여 활성화 제어펄스 PATSBCD를 발생시키기 위한 자동펄스 발생회로를 보여주는 것으로, 어드레스 천이 감지신호 ATSB를 입력으로 하여 인버터들 511,512,513을 통한 출력신호와 인버터 511을 통하여 출력되는 신호를 두 개의 입력으로 하여 반전논리합하는 노아게이트(NOR Gate) 514로 구성되어 있다. 여기서 어드레스 천이 감지신호 ATSB는 어드레스 변환을 감지하여 자동 펄스를 발생하는 어드레스천이 감지신호이다. 상기 신호 ATSB는 노드 DB를 프리차아지시키는데 사용된다. 따라서 상기 신호 ATSB가 활성화되면 활성화 제어펄스 PATSBCD라는 또다른 자동 펄스가 발생한다.
도 6은 본 발명의 일실시예에 따른 데이터 출력버퍼 제어회로의 상세회로도이다. 도 6을 참조하면, 신호 PATSBCD를 일단의 입력으로 하는 노아게이트 501과, 인버터 503을 통하여 입력되는 신호 PCI 예를들면 제1제어신호를 일단의 입력으로 하고 상기 노아게이트 501의 출력을 다른 입력으로 하여 반전논리합하기 위한 노아게이트 502와, 인버터 504를 통하여 입력되는 신호 PEDO 예를들면 제2제어신호를 일단의 입력으로 하고 상기 노아게이트 502의 출력을 다른 입력으로 하여 반전논리합하기 위한 노아게이트 505와, 상기 노아게이트 505의 출력단과 입력단이 접속된 인버터 506으로 구성되어 있다. 여기서 노아게이트들 501,502는 래치회로 1000을 구성한다. 동작을 살펴보면, 활성화 제어펄스신호 PATSBCD는 데이터 출력버퍼 활성화신호 PCD를 발생시키는 데이터 출력버퍼 제어회로에 입력된다. 신호 PCI는 칼럼어드레스스트로우브 신호 버퍼의 출력신호로서 내부회로를 제어하는 주된 신호이다. 신호 PCD는 데이터 출력버퍼의 스위치를 열어주어 새로운 데이터를 외부로 출력시킨다. 신호 PATSBCD는 신호 PCD에 입력되어 진다. 활성화 제어신호 PATSBCD가 논리 로우로 활성화되어 있는 동안에는 신호 PCI가 활성화되어도 신호 PCD가 활성화되지 못한다. 신호 PATSBCD가 논리 하이로 비활성화되어야만 신호 PCD가 활성화될 수 있다. 반대로 신호 PCD가 논리 하이로 활성화되어 있는 동안에는 노드 A가 논리 하이상태이므로 노드 B를 논리 로우로 래치시키게 되어 신호 PATSBCD의 활성화상태인 논리 로우가 입력되지 못하게 된다. 따라서 신호 PATSBCD가 활성화될시 즉 새로운 칼럼어드레스의 입력이 시작될때에는 신호 PCD가 활성화되지 못하여 데이터 출력버퍼로의 데이터 입력이 불가능하게 되어 이때 발생하는 쇼트 글리치가 방지되게 된다.
도 7은 도 5 및 도 6의 동작타이밍도이다. 도 5 및 도 6을 참조하여 도 7을 설명하면, 칼럼어드레스가 칼럼어드레스스트로우브 신호 CASB의 활성화 이전에 셋업되어 있다면(즉 tACS가 +일 때, 여기서는 P1), 상기 칼럼어드레스스트로우브 신호 CASB가 프리차아지되면 래치제어신호 PYALB 신호가 논리 로우로 활성화되어 칼럼어드레스 CAi를 받아들인다. 여기서 도면부호 CAi는 칼럼어드레스가 씨모오스(CMOS) 레벨로 변환된 신호이다. 상기 칼럼어드레스 CAi가 변경되면 이에 어드레스 천이 감지신호 ATSB는 어드레스 변경을 감지하여 자동 펄스인 활성화 제어신호 PATBCD를 발생시킨다. 한편는 무효 어드레스이고는 유효어드레스이다. 어드레스 천이 감지신호 ATSB는에 의해 한번 활성화되고에 의해 또한번 활성화된다. 상기 PATSBCD는 프리차아지 제어신호 PDOP에 의해 두 개의 자동 펄스로 발생된다. 상기 두 펄스는 어드레스 입력의 시간차이에 따라 하나로 합쳐져 나타날 수 있다. 상기 신호 PATSBCD가 논리 로우로 활성화되어 있는 동안은, 상기 도 6의 노드 A도 초기에는 논리 로우 상태이므로 노드 B는 논리 하이가 되어 노드 A를 논리 로우로 래치(Latch)시킨다. 이때에는 칼럼어드레스스트로우브 신호 CASB가 활성화되고 이에 신호 PCI가 논리 하이로 활성화되어도 노드 A의 상태는 변경되지 않는다. 이후 노드 DB/DBB의 프리차아지가 끝나고 어드레스 Y가 입력되고 어드레스 Y에 의한 데이터가 완전히 셋업된 후 신호 PATSBCD는 논리 하이로 비활성화된다. 그러면 노드 B는 논리 로우가 되어 노드 A의 논리 로우상태의 래치가 풀려 논리 하이가 되고 신호 PCI가 논리 하이이므로 노드 C는 이미 논리 로우상태가 되어 신호 PCDI가 논리 하이로 활성화된다. 이때 노드 DB는 논리 하이상태가 된다. 칼럼어드레스 CAi가 칼럼어드레스스트로우브 신호 CASB의 활성화 이후 셋업되어 있다면(즉 tACS가 -일 때, 여기서는 P3), 신호 PATSBCD는 논리 하이이므로 노드 B는 논리 로우로 유지된다. 이때 칼럼어드레스스트로우브 신호 CASB가 활성화되면 신호 PCI가 논리 하이로 활성화되어 이에 따라 노드 C는 논리 로우가 되고 노드 A가 논리 하이가 되어 노드 B를 논리 로우로 래치시킨다. 따라서 상기 활성화 제어신호 PCDi는 논리 하이로 활성화되고 이후에 신호 PATSBCD가 논리 로우로 활성화되어도 노드 A가 논리 하이로 래치되어 있으므로 신호 PCDi는 논리 하이상태를 유지한다. 따라서 이때 래치노드 DBD에는 무효 데이터가 입력되지만 쇼트 글리치가 발생하지 않는다. 전술한 방법에 의해 칼럼어드레스가 임의로 입력되어도 데이터 출력버퍼의 안정적인 출력을 보장할 수 있다.
본 발명에 따르면, 데이터 출력버퍼 제어회로를 사용하여 어드레스 천이 감지신호에 의한 활성화 제어신호를 발생시켜 이에 데이터 출력버퍼 활성화신호를 발생시킴으로써 칼럼어드레스가 임의로 입력되어도 데이터 출력버퍼의 출력신호를 충분한 레벨로 출력하여 안정적인 동작을 보장할 수 있는 효과가 있다.

Claims (5)

  1. 비트라인쌍의 제1 및 제2데이터를 센싱 및 증폭하는 제1센싱부와, 상기 제1센싱부의 출력신호들을 센싱 및 증폭하는 제2센싱부와, 상기 제2센싱부의 출력신호들을 칼럼어드레스 및 활성화신호 각각의 입력시 각각 선택적으로 전송하기 위한 제1 및 제2스위칭부와, 상기 제1스위칭부를 통한 출력신호들을 래치하기 위한 래치부를 가지는 반도체 메모리 장치의 데이터 출력버퍼 제어회로에 있어서,
    상기 칼럼어드레스스트로우브 신호의 천이시 인에이블되는 어드레스 천이 감지신호를 입력으로 하여 소정폭을 갖는 펄스들을 출력하는 자동펄스 발생회로와,
    상기 제2스위칭부의 입력단에 출력단이 접속되어 상기 칼럼어드레스스트로우브 신호에 의해 인에이블되는 제1제어신호와 제2제어신호 및 상기 펄스를 논리조합하여 상기 활성화신호를 발생하여 칼럼어드레스 셋업시간을 보장하기 위한 논리제어부를 구비함을 특징으로 하는 반도체 메모리 장치의 데이터 출력버퍼 제어회로.
  2. 제1항에 있어서, 상기 자동펄스 발생회로가 쇼트 펄스발생회로임을 특징으로 하는 반도체 메모리 장치의 데이터 출력버퍼 제어회로.
  3. 제2항에 있어서, 상기 쇼트 펄스발생회로는, 상기 어드레스 천이 감지신호를 입력으로 하는 제1인버터와, 상기 제1인버터의 출력단에 입력단이 접속되어 소정의 지연시간을 가지는 인버터 체인과, 상기 인버터 체인의 출력단 및 상기 제1인버터의 출력단을 두 입력단으로 하며 반전논리합하는 노아게이트로 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 출력버퍼 제어회로.
  4. 제1항에 있어서, 상기 논리제어부는, 상기 자동펄스 발생회로로부터의 펄스들에 응답하여 반전논리합하는 제1노아게이트와, 상기 제1제어신호의 반전신호 및 상기 제1노아게이트의 출력신호를 두 입력으로 하여 반전논리합하는 제2노아게이트와, 상기 제1노아게이트의 일입력단 및 상기 제2노아게이트의 출력단과 일입력단이 접속되며 상기 제2제어신호의 반전신호를 타입력단의 입력으로 하여 반전논리합하는 제3노아게이트와, 상기 제3노아게이트의 출력단과 입력단이 접속되어 상기 제3노아게이트의 출력신호를 반전하여 상기 활성화신호를 출력하는 인버터로 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 출력버퍼 제어회로.
  5. 비트라인쌍의 제1 및 제2데이터를 센싱 및 증폭하는 제1센싱부와, 상기 제1센싱부의 출력신호들을 센싱 및 증폭하는 제2센싱부와, 상기 제2센싱부의 출력신호들을 칼럼어드레스 및 활성화신호 각각의 입력시 활성화되어 각각 선택적으로 전송하기 위한 제1 및 제2스위칭부와, 상기 제1스위칭부를 통한 출력신호들을 래치하기 위한 래치부를 가지는 반도체 메모리 장치의 데이터 출력버퍼 제어회로에 있어서,
    칼럼어드레스 천이 감지신호에 응답하여 유효 데이터의 셋업시간을 보장하기 위한 소정 폭을 갖는 자동펄스를 발생하는 자동펄스 발생회로와,
    칼럼어드레스스트로우브 신호와 상기 자동펄스에 의해 활성화되는 상기 활성화신호를 출력하기 위한 논리제어부를 가지며, 상기 자동펄스와 상기 칼럼어드레스에 의해 인에이블되는 신호가 상호 래치를 형성하여 배타적으로 활성화됨을 특징으로 하는 반도체 메모리 장치의 데이터 출력 버퍼.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400770B1 (ko) * 2000-12-30 2003-10-08 주식회사 하이닉스반도체 데이터 출력회로

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297684B1 (en) * 1998-12-14 2001-10-02 Seiko Epson Corporation Circuit and method for switching between digital signals that have different signal rates
US6745337B1 (en) * 2000-09-29 2004-06-01 Intel Corporation Glitch detection circuit for outputting a signal indicative of a glitch on a strobe signal and initializing an edge detection circuit in response to a control signal
KR100499632B1 (ko) * 2002-12-04 2005-07-05 주식회사 하이닉스반도체 출력인에이블 신호 발생장치
KR100702304B1 (ko) * 2005-01-12 2007-03-30 주식회사 하이닉스반도체 셋업 타임 제어 장치
KR100609617B1 (ko) * 2005-04-04 2006-08-08 삼성전자주식회사 동작 주파수에 따라 모드가 전환되는 데이터 출력버퍼 및이를 포함하는 반도체 메모리 장치
JP6013680B2 (ja) * 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
US9088279B2 (en) 2013-09-24 2015-07-21 International Business Machines Corporation Margin improvement for configurable local clock buffer

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950012019B1 (ko) * 1992-10-02 1995-10-13 삼성전자주식회사 반도체메모리장치의 데이타출력버퍼
JPH0715312A (ja) * 1993-06-15 1995-01-17 Fujitsu Ltd 半導体記憶装置
JPH07326191A (ja) * 1994-05-31 1995-12-12 Mitsubishi Electric Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400770B1 (ko) * 2000-12-30 2003-10-08 주식회사 하이닉스반도체 데이터 출력회로

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