KR0119886B1 - 반도체 메모리 장치의 모드설정회로 및 그 방법 - Google Patents

반도체 메모리 장치의 모드설정회로 및 그 방법

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KR0119886B1
KR0119886B1 KR1019940018304A KR19940018304A KR0119886B1 KR 0119886 B1 KR0119886 B1 KR 0119886B1 KR 1019940018304 A KR1019940018304 A KR 1019940018304A KR 19940018304 A KR19940018304 A KR 19940018304A KR 0119886 B1 KR0119886 B1 KR 0119886B1
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김광호
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Abstract

본 발명은 미리 설정된 동작 모드 중 특정 동작 모드를 선택적으로 인에이블할 수 있는 반도체 메모리 장치의 모드설정회로에 있어서, 외부에서 인가되는 로우 어드레스 신호를 입력하여 정형화된 로우 어드레스를 발생하기 위한 로우 어드레스 버퍼의 내부 노드에 설정된 신호를 모드설정 제어신호로써 게이팅하기 위한 게이팅 수단과, 게이팅 수단으로 발생되는 신호를 래치하여 특정 동작 모드를 설정하는 모드설정신호를 발생하는 래치 수단을 구비하여, 상기 내부 노드의 특정 신호의 변화에 대응하여 특정 동작 모드를 인에이블하는 상기 모드설정신호를 발생함을 특징으로 한다. 본 발명에 의하여 미리 설정된 여러 가지 동작 모드 중 특정 동작 모드설정시, 소정의 동작 모드로부터 다음 동작 모드로의 설정 시간을 최소화할 수 있고, 반도체 메모리 장치의 마스터 신호인 로우 어드레스 스트로브 신호에 종속하지 않고 독립적으로 모드설정신호를 발생할 수 있을뿐만 아니라 동작 모드설정시간을 최소화하여 고속 동작에 적합하고 전체적인 속도 저하 및 그로인한 오동작을 방지할 수 있는 효과가 있다.

Description

반도체 메모리 장치의 모드설정회로 및 그 방법
제1(a)도 및 제1(b)도는 종래의 기술에 의한 모드설정회로를 보이는 도면.
제2도는 모드설정 제어신호 발생회로를 보이는 도면.
제3도는 제2도에 따른 타이밍도를 보이는 도면.
제4도는 제3도에 따른 마스터 제어신호 WCBRB 발생회로를 보이는 도면.
제5(a)도 및 제5(b)도는 본 발명에 의한 모드설정회로를 보이는 도면.
제6도는 제5도에 따른 모드설정 제어신호 발생회로를 보이는 도면.
제7도는 제5(a)도, 제(b)도 그리고 제6도에 따른 타이밍도를 보이는 도면.
제8(a)도는 제6도에 따른 마스터 제어신호 WCBRB 발생회로의 제1실시예를 보이는 도면.
제8(b)도는 제8(a)도에 따른 타이밍도를 보이는 도면.
제9(a)도는 제6도에 따른 마스터 제어신호 WCBRB 발생회로의 제2실시예를 보이는 도면.
제9(b)도는 제9(b)도에 따른 타이밍도를 보이는 도면.
본 발명은 반도체 메모리 장치 관한 것으로, 특히 미리 설정된 동작 모드 중 특정 동작 모드를 선택적으로 인에이블할 수 있는 반도체 메모리 장치의 모드설정회로 및 그 방법에 관한 것이다.
종래의 기술에 있어서, 동일한 디바이스를 이용하여 여러 가지 동작 모드를 구현하기 위한 방법으로 퓨즈선택 회로를 이용하여 원하는 특정 동작 모드에 상응하는 퓨즈를 절단하여 특정 동작 모드가 액티브되게 하였다. 그러나, 이러한 퓨즈 선택 회로를 이용하여 동작 모드를 선택하게 되는 경우, 퓨즈 선택 회로의 물리적 특성상 어느 한 제품이 하나의 동작 모드로 설정되면 다른 동작 모드로의 전환이 불가능하였다.
따라서, 이러한 단점을 해결하기 위하여 다음과 같은 모드설정회로가 제시되었다. 즉, 모드설정회로 내에 미리 다수의 동작 모드를 설정하여, 외부로부터 입력되는 신호를 조합한 후 미리 설정한 동작 모드 중 특정한 동작 모드를 설정하여, 외부로부터 입력되는 신호를 조합한 후 미리 설정한 동작 모드 중 특정한 동작 모드를 선택할 수 있도록 하였다. 이러한 모드설정회로는 로우 어드레스 스트로브 신호에 동기되는 제어신호와 로우 어드레스 버퍼로부터 출력되는 로우 어드레스 RAi를 조합한 후 소정의 모드설정 제어신호의 인에이블 구간 동안 특정 모드를 설정한다.
한편, 상술한 바와 같은 모드설정조건은 라이트 인에이블 카스 비포 라스(write enalbe CAS before RAS, WCRB) 조건하에서 이루어지므로 칼럼 어드레스 스트로브 신호 및 라이트 인에이블 신호의 정보가 실린 제어신호가 요구됨은 당해 분야에 통상의 지식을 가진자는 용이하게 이해할 수 있을 것이다.
제1(a)도 및 제1(b)도는 종래의 기술에 의한 모드설정회로를 보이는 도면이다.
제1(a)도 및 제1(b)도에 도시된 모드설정회로는 모드설정 제어신호 WCBRSET와, 로우 어드레스 버퍼로부터 출력되는 로우 어드레스 신호 RAi와, 전원전압이 파워업된후 입력되는 정전원전압 신호 øVCCH를 입력한 후 모드설정신호 MDSTi를 출력하게 된다. 정전원전압 신호 øVCCH는 파워 다운시에는 논리 로우값을 유지하여 디바이스를 초기 모드로 설정시키고, 파워 업 이후에는 논리 하이값을 유지하게 된다.
제1(a)도의 모드설정회로는 모드설정 제어신호 WCBRSET를 입력하여 반전한 후 출력하는 인버터 2와, 전원전압 VCC에 소오스 단자가 접속하고 게이트 단자가 인버터 2의 출력신호에 접속하는 피모오스 트랜지스터 4와, 로우 어드레스 신호 RAi가 게이트 단자에 입력되며 소오스 단자가 피모오스 트랜지스터 4의 드레인 단자에 접속하며 드레인 단자가 출력 노느 N1에 접속하는 피모오스 트랜지스터 6과, 로우 어드레스신호 RAi가 게이트 단자에 입력되며 드레인 단자가 출력 노드 N1에 접속하는 엔모오스 트랜지스터 8과, 게이트 단자가 모드설정 제어신호 WCBRSET에 접속하며 드레인 단자가 엔모오스 트랜지스터 8의 소오스 단자에 접속하며 소오스 단자가 접지전압 VSS에 접속하는 엔모오스 트랜지스터 10과, 출력 노드 N1에 설정된 신호를 래치하기 위한 한쌍의 인버터 체인 12,14와, 출력 노드 N1에 드레인 단자가 접속하고 게이트 단자가 정전원전압 신호 øVCCH를 입력하는 인버터 22의 출력 신호에 접속하고 소오스 단자가 접지전압 VSS에 접속하는 엔모오스 트랜지스터 22와, 인버터 12로부터 출력되는 출력신호를 정형화하여 모드설정신호 MDSTi를 발생하기 위한 인버터 체인 16, 18로 구성된다.
제1(b)도에 도시된 모드설정회로는 제1(a)도에 도시된 모드설정회로와 유사한 구성을 가지나, 정전원전압 신호 øVCCH를 입력하는 피모오스 트랜지스터 24가 전원전압 VCC와 출력 노드 N1 사이에 접속되어 있다.
제1(a)도 및 제1(b)도에 설정된 모드설정회로는 모드설정 제어신호 WCBRSET의 인에이블 구간동안 특정 모드를 설정할 수 있으며, 로우 어드레스 버퍼로부터 출력되는 로우 어드레스 신호 RAi의 다양한 조합에 의하여 여러 가지 특정 동작 모드를 필요한 시점에서 설정할 수 있다.
제1(a)도에 도시된 모드설정회로에 있어서, 모드설정 제어신호 WCBRSET가 논리 하이상태로 인에이블되면 피모오스 트랜지스터 4와 엔모오스 트랜지스터 10은 턴온하여 모드설정회로가 인에이블된다. 정전원전압 øVCCH는 파워업 후 논리 하이상태로 인버터 22에 인가되므로 인버터 22의 출력 신호에 게이트 단자가 접속하고 있는 엔모오스 트랜지스터 20은 턴오프된다. 이에 따라 로우 어드레스 신호 RAi의 신호 상태에 따라 노드 N1에는 전원전압 VCC 레벨의 논리 하이상태의 신호 또는 접지전압 VSS 레벨의 논리 로우상태의 신호가 설정된다. 제1(b)도에 도시된 모드설정회로 또한 제1도의 회로와 유사한 동작을 수행한다.
제2도는 모드설정 제어신호 WCBSET의 발생회로를 보이는 도면이며, 제3도는 제2도에 따른 타이밍도를 보이는 도면이다. 제2도 및 제3도를 참조하여 모드설정제어신호 발생회로의 동작을 더욱 상세하게 설명한다.
제2도의 모드설정 제어신호 발생회로는 로우 어드레스 스트로브 신호의 역위상에 동기되어 발생되는 제어신호 øRD, øRAR와, 로우 어드레스 버퍼로부 출력되는 로우 어드레스 신호 RAi 그리고 라이트 인에이블 카스 비포 라스 조건(WCBR) 조건하에서 컬럼 어드레스 신호, 로우 어드레스 신호 및 라이트 인에이블 신호 조합에 의하여 발생되는 마스터 제어신호 WCBRB을 입력하여 모드설정 제어신호 WCBRSET를 발생한다.
제2도의 모드설정회로는 제어신호 øRD를 입력하는 인버터 26의 출력 신호 및 마스터 제어신호 WCBRB를 입력하는 NOR 게이트 28과, 로우 어드레스 신호 RAi를 입력하는 인버터 30과, 제어신호 øRAR을 입력하는 인버터 체인 32, 34, 36, 38과, NOR 게이트 28과 인버터 30 그리고 인버터 38의 출력신호를 입력하는 NAND 게이트 40과, NAND 게이트 40의 출력신호를 반전하여 모드설정 제어신호 WCBRESET를 발생하는 인버터 42를 구비하고 있다. 이때, 인버터 체인 32, 34, 36, 38에 구비되는 저항 R1, R2 그리고 개패시터 C1, C2는 시간지연소자로 작용한다.
제3도에 도시된 타이밍도와 같이, 제어신호 øRD가 논리 하이상태로 인에이블되고 마스터 제어신호 WCBRB가 논리 로우상태로 인에이블되고, 제어신호 øRAR이 논리 하이상태로 인에이블되면 소정 시간 경과 후 논리 하이상태의 모드설정 제어신호 WCBRSET가 발생된다. 모드설정 제어신호 WCBRSET는 제1(a)도 및 제1(b)도에 도시된 모드설정회로에 입력된다.
제4도는 제3도에 따른 마스터 제어신호 WCBRB 발생회로를 보이는 도면이다.
제4도에 도시된 마스터 제어신호 WCBRB 발생회로는 컬럼 어드레스 스트로브 신호 버퍼(column address strobe signal buffer, CAS 버퍼)내의 내부 출력신호 øC와, 라이트 인에이블 신호 버퍼(write enable signal buffer, WE 버퍼)내의 내부 출력신호 øW와, 로우 어드레스 스트로브 신호 버퍼(row address strobe signal buffer, RAS 버퍼)내의 내부 출력신호 øRP를 입력하는 제1논리 회로 44와, 로우 어드레스 스트로브 신호의 역위상에 동기되어 발생되는 제어신호 øRD1 및 øRD2를 입력하는 NOR 게이트 54와, 제1논리 회로의 출력신호를 노드 L1을 통하여 입력하는 제2논리 회로 46과, 소오스 단자가 전원전압 VCC에 접속하고 드레인 단자가 노드 L1에 접속하고 게이트 단자가 NOR 게이트 54의 출력신호를 입력하는 인버터 56의 출력신호에 접속하는 피모오스 트랜지스터 48과, 제2논리 회로 46의 출력신호를 입력하여 마스터 제어신호 WCBRB를 발생하는 인버터 체인 52,4를 구비하고 있다.
제4도에 도시된 마스터 제어신호 WCBRB 발생회로는 신호 øC와 øW에 의해 마스터 제어신호 WCBRB가 논리 로우상태로 인에이블된 이후 로우 어드레스 스트로브 신호의 역위상에 동기되어 발생되는 제어신호 øRD1 및 øRD2에 의해 제어되는 피모오스 트랜지스터 48에 의해 마스터 제어신호WCBRB가 전원전압 레벨의 논리 하이상태로 프리차아지된다. 바람직하게는 다음 동작 모드를 위하여 마스터 제어신호 WCBRB가 빨리 프리차아지되어야 하나 종래의 기술에 있어서는 마스터 제어신호 WCBRB를 프리차아지하기 위해서는 많은 시간이 요구되었다.
종래의 기술에 의한 모드설정회로에 있어서는 모드설정 제어신호 WCBRSET를 발생하기 위하여 로우 어드레스 스트로브 신호의 역위상에 제어를 받는 제어신호 øRD, øRAR 등의 프리차아지 시간이 필요하게 된다.
이는 전체적으로 볼 때 특정 동작 모드를 설정하는데 최소 30ns 정도의 정도의 시간이 소요되므로 디바이스 동작 중 동작 모드를 바꾸기 위해서는 30ns 정도의 시간이 소모되는 문제점이 잇게 된다. 특히, 고주파수로 동작하면서 동작 모드가 자주 변화하게 되는 동기 그래픽 디램(Synchronous Graphic DRAM)과 같은 경우에는 이러한 문제가 심각하게 대두되어 전체적으로 속도 저하와 그로인한 오동작을 유발하는 문제점이 있다.
따라서, 본 발명의 목적은 미리 설정된 여러 가지 동작 모드 중 특정 동작 모드설정시, 소정의 동작 모드로 부터 다음 동작 모드로의 설정 시간을 최소화할 수 있는 반도체 메모리 장치의 모드설정회로 및 그 방법을 제공함에 있다.
본 발명의 또다른 목적은 반도체 메모리 장치의 마스터 신호인 로우 어드레스 스트로브 신호에 종속하지 않고 독립적으로 모드설정신호를 발생할 수 있는 모드설정회로 및 그 방법을 제공함에 있다.
본 발명의 또다른 목적은 미리 설정된 동작 모드 중 특정 동작 모드를 선택적으로 인에이블할 수 있는 반도체 메모리 장치의 모드설정회로에 있어서, 외부에서 인가되는 로우 어드레스 신호를 입력하여 정형화된 로우 어드레스를 발생하기 위한 로우 어드레스 버퍼의 내부 노드에 설정된 신호를 모드설정 제어신호로써 게이팅하기 위한 게이팅 수단과, 상기 게이팅 수단으로 발생되는 신호를 래치하여 상기 특정 동작 모드를 설정하는 모드설정신호를 발생하는 래치 수단을 구비하여, 상기 내부 노드의 특정 신호의 변화에 대응하여 상기 특정 동작 모드를 인에이블하는 상기 모드설정신호를 발생함을 특징으로 하는 모드설정회로를 제공함으로써 달성된다.
본 발명의 또다른 목적은 미리 설정된 동작 모드 중 특정 동작 모드를 선택적으로 인에이블할 수 있는 반도체 메모리 장치의 모드설정방법에 있어서, 외부에서 인가되는 로우 어드레스 신호를 입력하여 정형화된 로우 어드레스를 발생하기 위한 로우 어드레스 버퍼의 내부 노드에 설정된 신호를 모드설정 제어신호로써 게이팅하기 위한 게이팅 과정과, 상기 게이팅 과정으로 발생되는 신호를 래치하여 상기 특정 동작 모드를 설정하는 모드설정신호를 발생하는 래치 과정을 구비하여, 상기 내부 노드의 특정 신호의 변화에 대응하여 상기 특정 동작 모드를 인에이블하는 상기 모드설정신호를 발생함을 특징으로 하는 모드설정방법을 제공함으로써 달성된다.
이하 본 발명에 의한 반도체 메모리 장치의 모드설정회로를 첨부한 도면을 참조하여 더욱 상세하게 설명한다.
제5(a)도 및 제5(b)도는 본 발명에 따른 모드설정회로를 보이는 도면이다. 제5(a)도에 도시된 모드설정 회로는 외부에서 입력되는 티티엘 레벨(transistor-transistor logic level)의 어드레스 입력 신호 A1를 입력하는 제3논리회로로 54와, 제3논리회로로 54의 출력신호를 입력하여 씨모스의 레벨(complementary metal oxide semiconductor level)의 출력신호 LRAi를 출력하는 인버터 체인 58, 60과, 제3논리회로 54의 출력신호 및 로우 어드레스 스트로브 신호의 역위상에 동기되어 발생되는 제어신호 øRAR을 입력하여 로우 어드레스 신호 RAi를 발생하는 제4논리 회로 56으로 구성된 로우 어드레스 버퍼의 내부 노드 N2로부터 발생된 신호를 입력하여 모드설정신호 MDSTi를 발생한다. 도시된 바와 같은 로우 어드레스 버퍼는 외부에서 입력되는 로우 어드레스를 입력하여 정형화된 로우 어드레스 RAi를 출력하게 되는 것이다.
제5(a)도와 모드설정회로는 로우 어드레스 버퍼의내부 노드 N4와 노드 N5 사이에 접속되며 모드설정 제어신호 WCBRSET 및 모드설정 제어신호 WCBRESET를 입력하는 인버터 62의 출력신호에 게이트 단자가 각각 접속하고 있는 피모오스 트랜지스터 64 및 엔모오스 트랜지스터 66으로 구성되어 모드설정 제어신호에 따라 로우 어드레스 버퍼의 내부 노드 N4를 게이팅하기 위한 게이팅부와, 노드 N5와 접지전압 VSS호에 따라 로우 어드레스 버퍼의 내부 노드 N4를 게이팅하기 위한 게이팅부와, 노드 N5와 접지전압 VSS사이에 접속하며 게이트 단사가 정전원전압 신호 øVCCH를 입력하여 반전하는 인버터 76의 출력 단자에 접속하는 엔모오스 트랜지스터 74와, 노드 N5에 설정된 신호를 래치하기 위한 한쌍의 인버터 체인 70, 72와, 인버터 70의 출력신호를 입력하여 모드설정신호 MDSTi를 발생하기 위한 인버터 68로 구성된다.
제5(b)도에 도시된 모드설정회로 또한 제5(a)도에 도시된 모드설정회로와 유사한 구성을 가지나 정전원 전압 신호 øVCCH를 입력하는 피모오스 트랜지스터 78이 전원전압 VCC와 노드 N5 사이에 접속되어 있다.
본 발명에 의한 모드설정회로는 로우 어드레스 버퍼의 내부 노드 N4에 설정된 신호를 입력하여 모드설정 제어신호 WCBRESET가 인에이블될 때 게이팅부를 제어하여 제어신호 øRAR에 독립적인 신호를 조합하여 모드설정신호 MDSTi를 발생한다.
종래의 기술에 의한 모드설정회로는 로우 어드레스 스트로브 신호의 역위상에 동기되어 발생되는 제어신호 øRAR에 의해 제어되는 로우 어드레스 신호 RAi를 입력하여 모드설정신호를 발생하였으나, 본 발명에 의한 모드설정회로는 제5(a)도 및 제5(b)도에 도시된 바와 같이, 어드레스 버퍼의 내부 노드를 이용하여 노드 설정신호 MDSTi를 발생하므로 종래의 기술에 같이 신호 øRAR의 인에이블 시간에 무관하게 모드설정신호 MDSTi를 발생할 수 있게 되어 동작 특성이 향상될 수 있다. 즉, 종래의 기술에 있어서는 특정 동작 모드가 설정된 이후 또다른 동작 모드를 설정하기 위해서는 로우어드레스 스트로브 신호에 관련된 신호 즉, 제어신호 øRD, øRAR 등의 프리차아지 시간이 요구되었으나 본 발명에 의한 모드설정회로에 있어서는 이러한 별도의 프리차아지 시간이 요구되지 않으므로 인하여 동작의 고속화를 실현할 수 있게 된다.
제6도는 제5(a)도 및 제5(b)도에 따른 모드설정 제어신호 WCBRSET의 발생회로를 보이는 도면이다. 제7도는 제5(a)도, 제5(b)도 그리고 제6도에 따른 타이밍도를 보이는 도면이다.
제6도의 모드설정 제어신호 발생회로는 그래픽 관련 신호 øG와 마스터 제어신호 WCBRB를 입력하여 모드설정 제어신호 WCBRSET와 그래픽 모드설정 제어신호 SWCBRSETi를 발생한다. 제6도의 모드설정 제어신호 발생회로는 그래픽 관련 신호 øG와 로우 어드레스 버퍼의 내부 노드로부터 발생되는 신호 LRAi중 특정 신호 예를 들어 LRA7과 마스터 제어신호 WCBRB를 입력하는 인버터 82의 출력신호를 입력하는 NAND 게이트 84와, 그래픽 관련 신호 øG를 입력하는 인버터 80의 출력신호와 로우 어드레스 버퍼의 내부 노드로부터 발생되는 신호 LRAi와 마스터 제어신호 WCBRB를 입력하는 인버터 82의 출력신호를 입력하는 NAND 게이트 86과, 인버터 80의 출력신호와 로우 어드레스 버퍼의 내부 노드로부터 발생되는 신호 LRAi와 인버터 82의 출력신호를 입력하는 NAND 게이트 88과, NAND 게이트 84에 접속하여 모드설정 제어신호 WCBRSET를 발생하는 인버터 90과, NAND 게이트 86에 접속하여 그래픽 모드설정신호 SWCBRSET1을 발생하는 인버터 92와, NAND 게이트 88에 접속하여 그래픽 모드설정신호 SWCBRSET2를 발생하는 인버터 94로 구성되어 있다.
제7도에 타이밍도에 도시된 바와 같이, 마스터 제어신호 WCBRB는 논리 로우상태의 쇼트 펄스로 발생된다. 그래픽 관련 신호 øG는 그래픽 기능과 관련된 신호로서 그래픽 관련 신호 øG에 의해서 그래픽 모드설정신호 SWCBRSETi가 설정되든지 아니면 노멀 모드에 관련된 모드설정 제어신호 WCBRSET가 설정된다.
제6도의 모드설정 제어신호 발생회로는 로우 어드레스 버퍼의 내부 노드로부터 발생되는 제어신호 LRAi 중 특정 신호인 LRA7을 이용하여 모드설정주기가 아닌 경우에 모드설정 제어신호 WCBRSET가 설정되지 않도록 하고, 그래픽 관련 신호 øG를 이용하여 그래픽 모드설정신호 SWCBRSETi와 모드설정 제어신호 WCBRSET가 구분되어 인에이블되도록 한다.
제8(a)도는 제6도에 따른 마스터 제어신호 WCBRB 발생회로 제1실시예를 보이는 도면이다. 이러한 회로는 논리 게이트와 지연수단을 통하여 쇼트 펄스를 발생할 수 있는 쇼트 펄스 발생 수단으로 동작함을 알 수 있다. 제8(a)도에 도시된 마스터 제어신호 WCBRB의 발생회로는 칼럼 어드레스 스트로브 신호 버퍼(column address strobe signal buffer, CAS 버퍼)내의 내부 출력신호 øC와, 라이트 인에이블 신호 버퍼(write enable signal buffer, WE 버퍼)내의 내부 출력신호 øW와, 로우 어드레스 스트로브 신호 버퍼(row address strobe signal buffer, RAS 버퍼)내의 내부 출력신호 øR게 입력하는 제5논리 회로 96과, 제5논리회로 96의 출력 노드 N9에 접속하는 제6논리회로 98와, 제6논리회로 98의 출력 노드 N7에 설정되는 신호 및 인버터 체인 110, 112, 114를 통과하여 발생되는 신호를 입력하는 NOR 게이트 116과, NOR 게이트 116의 출력신호를 반전하기 위한 인버터 118과, 인버터 118의 출력신호를 입력하여 마스터 제어신호 WCBRB를 발생하는 인버터 체인 120, 122와, 인버터 118의 출력 신호와 인버터 104, 106, 108을 통과하여 발생되는 출력신호를 입력하는 NAND 게이트 102와, 소오스 단자가 전원전압 VCC에 접속하고 드레인 단자가 노드 N1에 접속하고 게이트 단자가 NAND 게이트 102의 출력신호에 접속하는 피모오스 트랜지스터 100으로 구성된다. 이때, 인버터 체인 110, 112, 114에 구비되는 저항 R6, R7 그리고 캐패시터 C6, C7과, 인버터 체인 104, 106, 108에 구비되는 저항 R4, R5 그리고 캐패시터 C3, C4는 각각 시간 지연소자로 동작한다.
제8(b)도는 제8(a)도에 따른 타이밍도를 보이는 도면이다. 제9(a)도에 도시된 바와 같이, 노드 N8에 설정된 오토 펄스(auto pulse)에 대응하여 마스터 제어신호 WCBRB가 쇼프 펄스로 발생됨을 알 수 있다. 즉, 이러한 동작에 따라, 마스터 제어신호 WCBRB의 논리 하이상태로의 프리차아지가 자동적으로 이루어지며, 회로 내부의 노드 N8도 마스터 제어신호 WCBRB가 논리 하이상태로 된 이후에 오토 펄스에 의하여 자동적으로 프리차아지되어 다음 동작을 수행할 수 있게 된다.
제9(a)도는 제6도에 따른 마스터 제어신호 WCBRB 발생회로의 제2실시예를 보이는 도면이다. 제9(a)도에 도시된 마스터 제어신호 발생회로는 제6논리회로로 98의 출력 신호가 실리는 노드 N11 과 인버터 130사이에 점선으로 나타낸 인버터 체인을 옵션 처리하였다.
제9(b)도는 제9(a)도에 따른 타이밍도를 보이는 도면이다. 제9(b)도에 도시된 바와 같이 마스터 제어신호 WCBRB가 또한 쇼트 펄스로 발생됨을 알 수 있다. 즉, 로우 어드레스 스토로브 신호 버퍼 내의 내부 오토 펄스 신호 øR게 이용하여 마스터 제어신호 WCBRB가 논리 로우상태를 유지하는 구간과 오토 펄스신호 øR게 논리 로우인 구간을 감지한후 PMOS 트랜지스터 126을 통하여 내부 노드 N10을 프리차아지함으로써 마스터 제어신호 WCBRB를 논리 하이로 프리차아지한다.
종래의 기술에 의한 마스터 제어신호 발생회로는 로우 어드레스 스트로브 신호의 역위상 신호에 의해 디세이블되던 마스터 제어신호 WCBRB를 본 발명에서는 쇼트 펄스로 생성하여 전체적으로 모드설정시간을 대폭적으로 감소시킬 수가 있다.
상술한 바와 같은 본 발명에 의한 모드설정회로는 본 발명의 최적의 실시예를 설명한 것으로, 본 발명의 사상의 범위를 벗어나지 않는 범위 내에서 다양하게 실시할 수 있음은 당해 분야에 통상의 지식을 가진자는 용이하게 이해할 수 있을 것이다. 예를 들어, 제6도에 도시된 모드설정 제어신호 발생회로에 있어서는 그래픽관련 신호 øG를 입력하였으나, 이는 다른 신호를 이용하여 그래픽 모드가 아닌 다른 모드로 설정할 수 있음은 자명하다. 또한, 본 발명에 따른 마스터 제어신호 WCBRB 발생회로에 있어서도 인버터 체인 내에 구비되는 인버터 및 캐패시터의 수를 조절하여 신호 지연을 조정할 수 있음은 용이하게 이해될 수 있다.
본 발명에 의하여 미리 설정된 여러 가지 동작 모드 중 특정 동작 모드설정시, 소정의 동작 모드로부터 다음 동작 모드로의 설정 시간을 최소화할 수 있고, 반도체 메모리 장치의 마스터 신호인 로우 어드레스 스트로브 신호에 종속하지 않고 독립적으로 모드설정신호를 발생할 수 있을뿐만 아니라 동작 모드설정시간을 최소화하여 고속 동작에 적합하고 전체적인 속도 저하 및 그로인한 오동작을 방지할 수 있는 효과가 있다.

Claims (10)

  1. 미리 설정된 동작 모드 중 특정 동작 모드를 선택적으로 인에이블할 수 있는 반도체 메모리 장치의 모드설정회로에 있어서, 외부에서 인가되는 로우 어드레스 신호를 입력하여 정형화된 로우 어드레스를 발생하기 위한 로우 어드레스 버퍼의 내부 노드에 설정된 신호를 모드설정 제어신호로써 게이팅하기 위한 게이팅 수단과, 상기 게이팅 수단으로 발생되는 신호를 래치하여 상기 특정 동작 모드를 설정하는 모드설정신호를 발생하는 래치 수단을 구비하여, 상기 내부 노드의 특정 신호의 변화에 대응하여 상기 특정 동작 모드를 인에이블하는 상기 모드설정신호를 발생함을 특징으로 하는 모드설정회로.
  2. 제1항에 있어서, 상기 모드설정 제어신호는 모드설정시간을 줄이기 위하여 쇼트 펄스로 발생되는 마스터 제어신호에 대응하여 발생됨을 특징으로 하는 모드설정회로.
  3. 제2항에 있어서, 상기 마스터 제어신호는 로우 어드레스 스트로브 신호에 대하여 독립적으로 발생됨을 특징으로 하는 모드설정회로.
  4. 제1항에 있어서, 상기 게이팅 수단은 상기 모드설정 제어신호 및 반전된 상기 모드설정 제어신호가 각각 게이트 단자에 입력되며 채널이 공통으로 접속하는 엔모오스 트랜지스터 및 피모오스 트랜지스터로 구성됨을 특징으로 하는 모드설정회로.
  5. 제1항에 있어서, 상기 래치 수단은 래치 접속하는 인버톨 구성됨을 특징으로 하는 모드설정회로.
  6. 미리 설정된 동작 모드 특정 동작 모드를 선택적으로 인에이블할 수 있는 반도체 메모리 장치의 모드설정방법에 있어서, 외부에서 인가되는 로우 어드레스 신호를 입력하여 정형화된 로우 어드레스를 발생하기 위한 로우 어드레스 버퍼의 내부 노드에 설정된 신호를 모드설정 제어신호로서 게이팅하기 위한 게이팅 과정과, 상기 게이팅 과정으로 발생되는 신호를 래치하여 상기 특정 동작 모드를 설정하는 모드설정신호를 발생하는 래치 과정을 구비하여, 상기 내부 노드의 특정 신호의 변화에 대응하여 상기 특정 동작 모드를 인에이블하는 상기 모드설정신호를 발생함을 특징으로 하는 모드설정방법.
  7. 제6항에 있어서, 상기 모드설정 제어신호는 모드설정시간을 줄이기 위하여 쇼트 펄스로 발생되는 마스터 제어신호에 대응하여 발생됨을 특징으로 하는 모드설정방법.
  8. 제7항에 있어서, 상기 마스터 제어신호는 로우 어드레스 스트로브 신호에 대하여 독립적으로 발생됨을 특징으로 하는 모드설정방법.
  9. 미리 설정된 동작 모드 중 특정 동작 모드를 선택적으로 인에이블할 수 있는 반도체 메모리 장치에 있어서, 외부에서 인가되는 로우 어드레스 신호를 입력하여 정형화된 로우 어드레스를 발생하기 위한 로우 어드레스 버퍼의 내부 노드에 설정된 신호를 모드설정 제어신호로써 게이팅하기 위한 게이팅 수단과, 상기 게이팅 수단으로 발생되는 신호를 래치하여 상기 특정 동작 모드를 설정하는 모드설정신호를 발생하는 래치수단을 구비하는 모드설정신호 발생부와, 컬럼 어드레스 스트로브 신호 버퍼내의 내부 출력신호와, 라이트 인에이블 신호 버퍼내의 내부 출력신호와, 로우 어드레스스트로브 신호 버퍼내의 내부 출력신호를 조합한 후 일정한 지연수단을 이용하여 쇼트 펄스 형태의 마스터 제어 신호를 발생하는 마스터 제어신호 발생부와, 상기 마스터 제어신호와, 상기 내부 노드에 설정된 신호를 입력하여 상기 모드설정 제어신호를 발생하는 모드설정 제어신호발생부를 구비하여, 상기 내부 노드의 특정 신호의 변화에 대응하여 상기 특정 동작 모드를 인에이블하는 상기 모드설정신호를 발생함을 특징으로 하는 장치.
  10. 제9항에 있어서, 상기 마스터 제어신호는 로우 어드레스 스트로브 신호에 대하여 독립적으로 발생됨을 특징으로 하는 모드설정방법.
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