CN1132190C - 半导体存储器件的输出电路 - Google Patents

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Abstract

本发明提供了半导体存储器件的一种输出电路，它能防止两个晶体管处于导通-导通状态，包括：第一与第二传输门，第一与第二锁存器，预充电信号发生器，第一与第二晶体管驱动器，第一与第二互补的输出晶体管。在互补的第一与第二读总线数据信号分别被第一与第二传输门传输以及由锁存器锁存在第一与第二节点前，第一与第二节点分别由预充电信号预充电到相同电位。

Description

半导体存储器件的输出电路
技术领域
本发明涉及一种半导体存储器件的输出电路，特别是一种输出一对从半导体存储器件的存储单元阵列读出的互补数据信号的半导体存储器件的输出电路。
背景技术
近些年，开发出了各种具有“扩展数据输出(EDO)”功能的动态随机存取存储器(DRAM)，并且实际使用于各种应用领域。这是由于具有EDO功能的DRAM运行速度比已知的“快速页面”模式的DRAM更快。
“EDO”功能是即使在用于控制输出行为的一个外部时钟信号被重新设置以指定一新的列地址之后，从存储单元读出的数据信号的输出行为仍然在一读周期中的特定周期中继续进行这样一种功能。这与已知的“快速页面”模式DRAM不同，在“快速页面”模式DRAM中，从存储单元读出的数据信号输出行为在与外部时钟信号的重新设置同步化的读周期中被停止。一般使用列地址选通脉冲(CAS)信号作为外部时钟信号。
因此，在具有EDO功能的DRAM中，输出电路必需在与一用于输出电路的输入脉冲信号同步化的特定周期中保持从存储单元读出的数据信号。一般使用输出允许(OE)信号作为用于输出电路的输入脉冲信号。
图1示出了一种现有的具有EDO功能的DRAM的输出电路，它是由一个开关部分，一个数据锁存部分，一个驱动电路部分，和一个输出部分构成的。
开关部分有第一和第二传输门701和702。第一传输门701是由一个p-沟道金属氧化物半导体场效应管(MOSFET)701a和一个n-沟道MOSFET 701b形成的。MOSFET 701a和701b的源极耦合在一起连接到一个第一输入接线端T71。MOSFET 701a和701b的漏极耦合在一起连接到一个第一节点71。与此类似，第二传输门702是由一个p-沟道MOSFET 702a和一个n-沟道MOSFET 702b形成的。MOSFET 702a和702b的源极耦合在一起连接到一个第二输入接线端T72。MOSFET 702a和702b的漏极耦合在一起连接到一个第二节点72。
第一输入接线端T71连接到DRAM的一个第一读总线(未示出)，并被施加了一个第一读总线数据信号RBST。第二输入接线端T72连接到DRAM的一个第二读总线(未示出)，并被施加了一个与第一读总线数据信号RBST互补的第二读总线数据信号RBSN。
开关部分还包括三个用于控制传输门701和702的级联的反相器712a，712b和713，其中反相器712a和712b起一个缓冲电路的作用。反相器712a的输入端连接到一个第三输入接线端T73。反相器712a的输出端连接到反相器712b的输入端。反相器712b的输出端连接到反相器713的输入端和第一传输门701的MOSFET 701a的栅极以及第二传输门702的MOSFET 702a的栅极。反相器713的输出端连接到第一传输门701的MOSFET 701b的栅极以及第二传输门702的MOSFET702b的栅极。
第三输入接线端T73连接于DRAM的一个时钟发生器(未示出)，并且施加了一个传输门控制信号φ。
反相器712b根据施加的传输门控制信号φ向反相器713以及MOSFET 701a和702a的栅极输出一个传输门控制信号TG。反相器713根据施加的传输门控制信号TG，向MOSFET 701b和702b的栅极输出一个逆变的传输门控制信号 TG。
传输门控制信号TG和逆变的传输门控制信号 TG控制第一和第二传输门701和702，因而分别向第一和第二节点71和72传输第一和第二读总线数据信号RBST和RBSN。
数据锁存部分有第一和第二触发器705和706。第一触发器705是由两个级联连接形成一个环的反相器705a和705b构成的。反相器705a的输入和输出端分别连接于第一节点71和反相器705b的输入端。反相器705b的输出端连接于第一节点71。同样，第二触发器706是由两个级联连接形成一个环的反相器706a和706b构成的。反相器706a的输入和输出端分别连接于第二节点72和反相器706b的输入端。反相器706b的输出端连接于第二节点72。
第一触发器705把施加的读总线数据信号RBST暂时地保持或锁存在第一节点71。如此锁存在第一触发器705中的第一读总线数据信号RBST被记为第一读总线数据信号RBST’。
同样，第二触发器706把第二读总线数据信号RBSN暂时地保持或锁存在第二节点72。如此锁存在第二触发器706中的第二读总线数据信号RBSN被记为第二读总线数据信号RBSN’。
驱动电路部分有第一和第二晶体管驱动电路708和709，以及一个反相器715。第一晶体管驱动电路708是由一“或非”门708a和一个反相器708b构成的。“或非”门708a的第一和第二输入端分别连接于第一节点71和反相器715的输出端。“或非”门708a的输出端连接于反相器708b的输入端。反相器708b的输出端连接到一个p-沟道输出MOSFET 710的栅极。第二驱动电路709是由一个“或非”门709a构成的。“或非”门709a的第一和第二输入端分别连接到第二节点72和反相器715的输出端。“或非”门709a的输出端连接到一个n-沟道输出MOSFET 711的栅极。
反相器715的输入端连接到一个第四输入接线端T74，接线端T74上施加了一个输出使能信号OE。反相器715用作信号OE的缓冲电路。反相器715根据施加的信号OE向“或非”门708a和709a的第二输入端输出逆变的输出使能信号 OE。
响应第一读总线数据信号RBST’和逆变的输出使能信号 OE，第一驱动电路708向p-沟道MOSFET 710的栅极输出一个第一驱动信号OUTT。响应第二读总线数据信号RBSN’和逆变的输出使能信号 OE，第二驱动电路709向n-沟道MOSFET 711的栅极输出一个第二驱动信号OUTN。
输出部分具有用作输出晶体管的p-和n-沟道MOSFET 710和711。MOSFET 710的源极连接到一个施加了电源电压VDD的电源线。MOSFET 710的漏极连接到MOSFET 711的漏极。MOSFET 711的源极接地。MOSFET 710的栅极连接到第一驱动电路708的反相器708b的输出端。MOSFET 711的栅极连接到第二驱动电路709的“或非”门709a的输出端。MOSFET 710和711的耦合在一起的漏极连接到一个输出接线端T75，通过输出接线端T75导出一个输出数据信号DOUT。
当p-沟道输出MOSFET 710在导通状态并且n-沟道输出MOSFET711在截止状态时，输出数据信号DOUT等于电源电压VDD。反之，当n-沟道输出MOSFET 711在导通状态并且p-沟道输出MOSFET 710在截止状态时，输出数据信号DOUT等于接地电位(GND)，即，零电位。
以下参考图2A至2L说明图1的现有输出电路的操作。
图2A至2L是显示在图1中所示现有输出电路中使用的信号波形的时序图。
在此假设已经触发了一个行地址选通脉冲(RAS)信号，取出了希望的行地址，并且对应于指定行地址的数据信号已经被一个读出放大器(未示出)放大。从对应于指定行地址的数据信号中选出对应于由一CAS信号指定的列的数据信号，然后将其传送到第一和第二读总线。
图2A示出了用作外部时钟信号的信号CAS。图2B示出了一个列地址信号ADD。图2C示出了施加于第三输入接线端T73的传输控制信号φ，它已经与图2A中所示外部时钟信号CAS同步化。图2D和2E分别示出了通过第一和第二输入接线端T71和T72传送的第一和第二读总线数据信号RBST和RBSN，其中RBST和RBSN这两个信号是互补的。图2F示出了从传输控制信号φ产生的传输门控制信号TG。图2G和2H分别示出了锁存在第一和第二触发器705和706中的第一和第二读总线数据信号RBST’和RBSN’，其中RBST’和RBSN’这两个信号是互补的。图2I示出了输出使能信号OE。图2J和2K分别示出了第一和第二驱动信号OUTT和OUTN。图2L示出了输出数据信号DOUT。
如图2B中所示，如果在时刻T1列地址信号ADD被触发(即，从低逻辑“低”状态L转变为高逻辑“高”状态H，或从高逻辑“高”状态H转变为低逻辑“低”状态L)，那么如图2E中所示，在时刻T3第二读总线数据信号RBSN从低逻辑“低”状态L转变为高逻辑“高”状态H。此时，如图2D中所示，第一读总线数据信号RBST保持在高逻辑“高”状态H。
然后，在时刻T5，如图2D中所示，第一读总线数据信号RBST从逻辑“高”状态H转变为逻辑“低”状态L。
当在时刻T6，根据列地址信号ADD的变化，外部时钟信号CAS从逻辑“高”状态H转变为逻辑“低”状态L(即，触发)时，在时刻T7传输控制信号φ转变为逻辑“低”状态L。因此，传输门控制信号TG在时刻T9被转变为逻辑“低”状态L，并且第一和第二传输门701和702被导通，因而如图2D和2E所示，分别把第一和第二读总线数据信号RBST和RBSN传送到第一和第二节点71和72。
因此，如图2G和2E中所示，在时刻T10锁存在第一节点71的第一读总线数据信号RBST’从逻辑“高”状态H转变为逻辑“低”状态L，并且在同一时间，锁存在第二节点72的第二读总线数据信号RBSN’从逻辑“低”状态L转变为逻辑“高”状态H。
如图2J和2K中所示，由于锁存的读总线数据信号RBST’和RBSN’，在时刻T11第二驱动信号OUTN从逻辑“高”状态H转变为逻辑“低”状态L，并且在时刻T12第一驱动信号OUTT从逻辑“高”状态H转变为逻辑“低”状态L。因此，n-沟道MOSFET 711转变为截止状态，并且p-沟道MOSFET 710转变为导通状态。如图2I中所示，由于在读出周期中输出使能信号OE已经被固定在逻辑“高”状态H，所以输出使能信号OE并不影响第一和第二驱动信号OUTT和OUTN。
结果，如图2L中所示，在时刻T14输出信号DOUT从逻辑“低”状态L转变为逻辑“高”状态H。
在这个步骤之后，在时刻T16外部时钟信号CAS被转变为逻辑“高”状态H(即，重新设置了信号CAS)。响应信号CAS的这种改变，在时刻T17传输控制信号φ转变为逻辑“高”状态H。在时刻T19，由于信号φ的改变，传输门控制信号TG被转变为逻辑“高”状态H，因而使第一和第二读总线与第一和第二触发器705和706隔离。在这一阶段，第一和第二读总线数据信号RBST’和RBSN’被第一和第二触发器705和706锁存，并且因此使输出数据信号DOUT保持在逻辑“高”状态H。这意味着实现了EDO功能。
接下来，为了开始下一个读周期，在时刻T20触发列地址信号ADD(即，从逻辑“低”状态L转变为逻辑“高”状态H，或从逻辑“高”状态H转变为逻辑“低”状态L)。然后，在时刻T22第一读总线数据信号RBST从逻辑“低”状态L转变为逻辑“高”状态H。此时，第二读总线数据信号RBSN保持在逻辑“高”状态H。
接着，在时刻T24，第一读总线数据信号RBSN从逻辑“高”状态H转变为逻辑“低”状态L。
当根据列地址信号ADD，外部时钟信号CAS在时刻T25从逻辑“高”状态H转变为逻辑“低”状态L(即，触发)时，传输控制信号φ在时刻T26转变为逻辑“低”状态L。因此，在时刻T28传输门控制信号TG转变为逻辑“低”状态L，因而分别把第一和第二读总线数据信号RBST和RBSN传送到第一和第二节点71和72。
因此，如图2G和2H中所示，在时刻T29锁存在第二节点72的第二读总线数据信号RBSN’从逻辑“高”状态H转变为逻辑“低”状态L，并且在相同时间锁存在第一节点71的第一读总线数据信号RBST’从逻辑“低”状态L转变为逻辑“高”状态H。
由于锁存的读总线数据信号RBST’和RBSN’，在时刻T30第二驱动信号OUTN从逻辑“低”状态L转变为逻辑“高”状态H，并且在时刻T31第一驱动信号OUTT从逻辑“低”状态L转变为逻辑“高”状态H。因此，n-沟道输出MOSFET 711转变为导通状态，p-沟道输出MOSFET 710转变为截止状态。
如从图2J，2K和2L中清楚地看到的，在从T30至T31的时间周期中，第一和第二驱动信号OUTN和OUTT都处于逻辑“低”状态L。因此，如图2L中所示，在从T30至T31的时间周期T中，n-和p-沟道MOSFET 711和710都保持在导通状态(即，在导通-导通状态)。换言之，电源线路和接地线路短路。因此，大电流通过MOSFET 710和711从电源线路流向接地端，结果如图2L所示输出信号DOUT的电平逐渐降低。
接下来，为了读出下一个数据，外部时钟信号CAS转变为逻辑“高”状态H以在时刻T35重新设置。响应信号CAS的这种改变，传输控制信号φ在时刻T36转变为逻辑“高”状态H。由于传输控制信号φ的改变，在时刻T38传输门控制信号TG转变为逻辑“高”状态H，因而将第一和第二读总线从第一和第二触发器705和706隔离。
在这个阶段，第一和第二读总线数据信号RBST’和RBSN’被第一和第二触发器705和706锁存，并因此为EDO功能的目的，将输出数据信号DOUT保持在逻辑“低”状态L。
在时刻T38之后，重复进行以上过程。
如上所述，利用图1中的现有输出电路，在从T30至T31的时间周期T中，n-和p-沟道MOSFET 711和710都处于导通状态(即，在导通-导通状态)。因此，产生了在周期T中大电流从电源线路通过p-和n-沟道输出MOSFET 710和711流到接地线路的问题。
电流从电源线路流到接地线路也改变了电源电平和接地电平。因此，对输出电路本身的操作产生了不良影响。
此外，如显示图1的现有输出电路中使用的信号波形的图3A至3L中所示，可以在图1的现有输出电路中执行不同的操作。
在这种操作中，为了防止由第一和第二驱动信号OUTT和OUTN产生p-和n-沟道MOSFET 710和711的导通-导通状态，如图3I中所示使输出使能信号OE与外部时钟信号CAS同步。
信号CAS，ADD，φ，RBST，RBSN，TG，RBST’和RBSN’的时序图与图2A至2H中的相同。因此，为简明起见，这里省略了对这些信号的解释。
当如图2A中所示在时刻T6触发外部时钟信号CAS时，如图3A中所示输出使能信号OE在时刻T8从逻辑“高”状态H转变为逻辑“低”状态L。信号OE的改变的定时先于被锁存数据信号RBST’和RBSN’的电平被改变的时刻T10。
由于信号OE的改变，逆变的输出使能信号 OE从逻辑“低”状态L转变为逻辑“高”状态H，因而在时刻T10将第二驱动信号OUTN转变为逻辑“低”状态L。因此，n-沟道MOSFET 711转变为截止，导致p-和n-沟道MOSFET 710和711的截止-截止状态。
使用上述图2A至2L操作的同样方式，如图2G和2H中所示在时刻T10锁存的数据信号RBST’和RBSN’被改变。但是，由于输出使能信号OE是逻辑“低”状态L，信号RBST’和RBSN’的改变没有被传输到输出MOSFET 710和711。因此，在这个阶段输出信号DOUT保持在逻辑“低”状态L。
接下来，如果在时刻T12输出使能信号OE转变为逻辑“高”状态H，那么如图3A和3B中所示，第一驱动信号OUTT从逻辑“高”状态H转变为逻辑“低”状态L。因此，如图3D中所示p-沟道MOSFET710转变为导通，这导致了p-沟道MOSFET 710的导通状态而n-沟道MOSFET 711保持在截止状态。结果，输出信号DOUT在时刻T17转变为逻辑“高”状态H。
如果外部时钟信号CAS在时刻T25再次转变为逻辑“低”状态L，那么在时刻T27输出使能信号OE从逻辑“高”状态H转变为逻辑“低”状态L。信号OE改变的定时先于锁存的数据信号RBST’和RBSN’电平改变的时刻T29。这是由于如果在时刻T29之后信号OE被改变，那么将产生输出MOSFET 710和711的导通-导通状态这样的事实。
使用上述图2A至2L操作的同样方式，如图2G和2H中所示在时刻T29锁存的数据信号RBST’和RBSN’被改变。但是，由于输出使能信号OE是逻辑“低”状态L，信号RBST’和RBSN’的改变没有被传输到输出MOSFET 710和711。因此，在这个阶段输出信号DOUT保持在逻辑“高”状态H。
由于输出使能信号OE在时刻T27的改变，逆变的输出使能信号OE从逻辑“低”状态L转变为逻辑“高”状态H，因而在时刻T30把第一驱动信号OUTT改变为逻辑“高”状态H。因此，p-沟道MOSFET710改变为截止，导致在时刻T30p-和n-沟道MOSFET 710和711的截止-截止状态。
接下来，输出使能信号OE在时刻T31再次转变为逻辑“高”状态H，这使第二驱动信号OUTN在时刻T33变为逻辑“高”状态H而同时把第一驱动信号OUTT保持在逻辑“高”状态H。因此，n-沟道MOSFET M711在时刻T33改变为导通，而同时使p-沟道MOSFET 710保持在截止。结果，在时刻T35输出数据信号DOUT转变为逻辑“低”状态L。
如上所述，在图3A至3D中所示的操作中，第一和第二锁存的信号RBST’和RBSN’的改变在输出使能信号OE是逻辑“低”状态L的时刻T27至T31的阶段中没有被传送到p-和n-沟道输出MOSFET 710和711。换言之，在第二驱动信号OUTN在时刻T33转变为逻辑“高”状态H(即，n-MOSFET变为导通)之前，由于信号OE第一驱动信号OUTT在时刻T30被转变为逻辑“高”状态H(即，p-沟道MOSFET变为截止)。
因此，防止了p-和n-沟道输出MOSFET 710和711的导通-导通状态的发生。
但是，图3A至3D中所示操作具有以下问题。
具体地讲，一般乐于在与图1中所示的现有输出电路分离的电路部件中产生输出使能信号OE，然后再把信号OE输入到这个输出电路中。因此，由于被称为“歪斜失真(skew)”现象，输出使能信号OE改变的定时可能相对于锁存的信号RBST’和RBSN’改变的定时产生漂移或偏移。
如果信号OE从逻辑“低”状态L至逻辑“高”状态H改变的发生早于锁存的信号RBST’和RBSN’改变的定时，那么由于p-和n-沟道MOSFET 710和711的导通-导通状态，大电流可能从电源线路流到接地线路。
另一方面，如果信号OE从逻辑“低”状态L至逻辑“高”状态H改变的发生晚于锁存的信号RBST’和RBSN’改变的定时，那么输出数据信号DOUT的输出可能被延迟。
因此，很难调节或设计输出使能信号OE的脉宽，使得能够防止产生p-和n-沟道MOSFET 710和711的导通-导通状态。
发明内容
因此，本发明的一个目的是要提供一种防止由于一对输出晶体管的导通-导通状态而使电流流过该输出晶体管对的半导体存储器件的输出电路。
本发明的另一个目的是要提供一种改进了存取速度的半导体存储器件的输出电路。
本发明的再一个目的是要提供一种便于调节或设计控制信号的脉宽的存储器件的输出电路。
半导体存储器件的输出电路，其特征在于包括：
第一与第二传输门，用于接收第一与第二互补的读总线数据信号，并且根据一传输门控制信号将上述第一与第二读总线数据信号分别传输给第一和第二节点；
第一与第二锁存器，用于分别将由上述第一与第二传输门传输的上述第一与第二读总线数据信号锁存在上述第一与第二节点上；
预充电信号发生器，用于产生预充电信号，控制第一与第二预充电晶体管，以分别将上述第一与第二节点预充电到相同电位；
第一与第二晶体管驱动器，用于分别根据由第一与第二锁存器锁存在第一与第二节点上的第一与第二读总线数据信号，输出第一与第二驱动信号；
第一与第二互补的输出晶体管，它们分别由第一与第二驱动器输出的上述第一与第二驱动信号驱动；
在上述互补的第一与第二读总线数据信号分别被第一与第二传输门传输以及分别被第一与第二锁存器锁存在第一与第二节点上前，第一与第二节点分别由预充电信号预充电到相同电位，
由此从第一与第二晶体管驱动器输出的上述第一与第二驱动信号在不同时间被分别输出到上述第一与第二输出晶体管，从而防止上述第一与第二输出晶体管出现导通状态。
利用根据本发明的半导体存储器件的输出电路，第一和第二节点在互补第一和第二读总线数据信号被第一和第二传输门传输及被第一和第二锁存器锁存之前，被预充电信号分别预充电到相同电位。
因此，来自第一和第二晶体管驱动器的第一和第二驱动信号分别以不同定时被输出到第一和第二输出晶体管。通过合适地选择这些定时可以防止第一和第二晶体管的导通-导通状态的发生。
其意味着没有由于导通-导通状态而产生的电流流过互补第一和第二输出晶体管。
因为没有由于导通-导通状态而产生的电流流过互补第一和第二输出晶体管，将防止电源线和地线的电位发生波动，从而使得半导体存储装置的存取速度得到提高。
另外，由于在根据本发明的输出电路中可以很容易地产生预充电信号，因此将不会发生由于“扭曲时滞”而导致的定时偏差。于是，可以很方便地调节或设计控制信号的脉冲宽度，即预充电信号。
在根据本发明的输出电路的优选实施例中，预充电信号是利用传输门控制信号来产生的。
在根据本发明的输出电路的另一个实施例中，另外提供了由预充电信号控制的第一和第二预充电晶体管。第一和第二预充电晶体管用于将第一和第二节点分别预充电到相同电位。
在根据本发明的输出电路的再一个实施例中，第一和第二节点被预充电到的相同电位等于电源电压或地电压。
附图说明
为了让本发明可以更容易地被实施，接下来将参照附图对其进行详细地说明。
图1所示为具有EDO功能的半导体存储装置的常规输出电路的电路结构的方框图。
图2A到2L分别为图1所示常规输出电路一个操作的时序图。
图3A到3D分别为图1所示的常规输出电路的另一个操作的时序图。
图4所示为根据本发明的第一实施例的具有EDO功能的半导体存储装置输出电路的电路结构的方框图。
图5A到5M分别为根据图4所示的第一实施例的输出电路的一个操作的时序图。
图6所示为根据本发明的第二实施例的具有EDO功能的半导体存储装置输出电路的电路结构的方框图。
图7A到7M分别为根据图6所示的第二实施例的输出电路的一个操作的时序图。
图8所示为根据本发明的第三实施例的具有EDO功能的半导体存储装置输出电路的电路结构的方框图。
图9A到9C分别为根据图8所示的第三实施例的输出电路的一个操作的时序图。
具体实施方式
接下来将参照附图对本发明的优选实施例进行说明。
如图4所示，一个根据本发明的第一实施例的具有EDO功能的DRAM的输出电路由以下几部分组成：一个包括第一和第二传输门101和102的传输门部，一个包括第一和第二预充电晶体管103和104的预充电部，一个包括第一和第二锁存器105和106的锁存器部，一个包括一个控制器107的控制器部，一个包括第一和第二驱动器108和109和一个反相器115的驱动器部，及一个包括第一和第二输出晶体管110和111的输出部。
控制部控制传输门部，预充电部和锁存器部。驱动器部驱动输出部。
传输门部的第一传输门101由一个P沟道MOSFET101a和一个N沟道MOSFET101b构成。MOSFET101a和101b的源被耦合到一起并连到第一输入端T11。MOSFET101a和101b的漏被耦合到一起并连到第一节点1。
传输门部的第二传输门102由一个P沟道MOSFET102a和一个N沟道MOSFET102b构成。MOSFET102a和102b的源被耦合到一起并连到第二输入端T12。MOSFET102a和102b的漏被耦合到一起并连到第二节点2。
第一输入端T11被连到DRAM的一个第一读总线(未示出)并被加载一个第一读总线数据信号RBST。第二输入端T12被连到DRAM的一个第二读总线(未示出)并被加载一个第二读总线数据信号RBSN。第二读总线数据信号RBSN与第一读总线数据信号RBST互补，因此当它们中的一个处于高逻辑状态H时，另一个便处于低逻辑状态L。
控制部的控制器107具有四个反相器112，107a，113和114，一个电容107b，及一个与非门107c。在控制器107中，反相器112用作一个缓冲器，而反相器107a，电容107b和与非门107c的组合用作一个用于预充电信号发生器的单射脉冲发生器。
反相器112的一个输入被连到一个第三输入端T13，而反相器112的一个输出被连到节点3。反相器107a的一个输入通过节点3被连到反相器112的输出。反相器107a的一个输出被连到节点4。电容107b的两个电极中的一个通过节点4被连到反相器107a的输出上。电容107b的另一个电极被接地。
反相器113的一个输入通过节点4被连到反相器107a和电容107b的输出。反相器113的输出被连到节点5。
第一传输门101的P沟道MOSFET101a和第二传输门102的P沟道MOSFET102a的栅通过节点4被共同地连到反相器107的输出。第一传输门101的N沟道MOSFET101b和第二传输门102的N沟道MOSFET102b的栅通过节点5被共同地连到反相器113的输出。
与非门107c的第一输入通过节点4被连到反相器107a和电容107b的输出。与非门107c的第二输入通过节点3被连到反相器112的输出。与非门107c的输出被连到节点6。
预充电部的P沟道预充电MOSFET103和104的栅通过节点6被共同地连到与非门107c的输出。
反相器114的一个输入通过节点3被连到反相器112的输出。反相器114的一个输出被连到节点7。
第一锁存器105的P沟道MOSFET105c和第二锁存器106的P沟道MOSFET106c的栅通过节点3被共同地连到反相器112的输出。第一锁存器105的N沟道MOSFET105d和第二锁存器106的P沟道MOSFET106d的栅通过节点7被共同地连到反相器114的输出。
第三输入端T13被连到DRAM的一个时钟发生器(未示出)并被加载一个传输器控制信号φ。
反相器107a根据所加载的传输器控制信号φ输出一个传输门控制信号TG到与非门107c，及P沟道MOSFET101a和102a的栅。反相器113根据所加载的传输门控制信号TG将一个反相的传输门控制信号 TG输出到N沟道MOSFET101b和102b的栅。
第一和第二传输门101和102由传输门控制信号TG及反相传输门控制信号 TG控制，从而将所加载的第一和第二读总线数据信号RBST和RBSN分别传输到第一和第二节点1和2。
第一预充电晶体管103由一个P沟道MOSFET构成。P沟道MOSFET103的漏被连到一条电源线并被加载电源电压VDD。MOSFET103的源通过第一节点1被连到第一传输门101的N沟道和P沟道MOSFET101a和101b的耦合漏。MOSFET103的栅通过节点6被连到与非门107c的输出。
第二预充电晶体管104也由一个P沟道MOSFET构成。P沟道MOSFET104的漏被连到电压为VDD的电源线。MOSFET104的源通过第二节点2被连到第二传输门102的N沟道和P沟道MOSFET102a和102b的耦合漏。MOSFET104的栅通过节点6被连到与非门107c的输出。
控制器107的反相器107a，电容107b，和与非门107c，其构成了一个单射脉冲发生器，被用作预充电信号发生器。由于有电容107b存在，由反相器107a输出的控制信号TG的波形变得比较平稳，从而由与非门107c产生一个单射脉冲PRE作为一个预充电信号。该预充电信号PRE通过节点6被共同地输入进预充电MOSFET103和104的栅中。
当预充电信号PRE被输入进预充电MOSFET103和104的栅中时，第一和第二预充电MOSFET103和104将第一和第二节点1和2分别预充电到电源电压VDD，即高逻辑状态H。正如接下来将要说明的，该预充电信号PRE是与传输器控制信号φ的下降保持同步地产生的。因此，预充电MOSFET103和104的预充电动作是在第一和第二读总线数据信号RBST和RBSN通过第一和第二传输门101和102分别被传输到第一和第二节点1和2之前被执行的。
第一锁存器105由两个反相器105a和105b，一个P沟道MOSFET105c，和一个N沟道MOSFET105d构成。反相器105a和105b串联以形成一个回路，从而构成了一个第一触发器。反相器105a的一个输入和一个输出被分别连到第一节点1和反相器105b的一个输入上。反相器105b的一个输出被连到第一节点1。
P沟道MOSFET105c被连到反相器105b的电源侧，而N沟道MOSFET105d被连到反相器105b的接地侧。具体地，P沟道MOSFET105c的漏被连到电压为VDD的电源线上。MOSFET105c的源被连到反相器105b的一个接线端。MOSFET105c的栅通过节点3被连到反相器112的输出。N沟道MOSFET105d的源被接地。MOSFET105d的漏被连到反相器105b的另一接线端。MOSFET105d的栅通过节点7被连到反相器114的输出。
第二锁存器106由两个反相器106a和106b，一个P沟道MOSFET106c，和一个N沟道MOSFET106d构成。反相器106a和106b串联以形成一个回路，从而构成了一个第二触发器。反相器105a的一个输入和一个输出被分别连到第二节点2和反相器106b的一个输入上。反相器106b的一个输出被连到第二节点2。
P沟道MOSFET106c被连到反相器106b的电源侧，而N沟道MOSFET106d被连到反相器106b的接地侧。具体地，P沟道MOSFET106c的漏被连到电压为VDD的电源线上。MOSFET106c的源被连到反相器106b的一个接线端。MOSFET106c的栅通过节点3被连到反相器112的输出。N沟道MOSFET106d的源被接地。MOSFET106d的漏被连到反相器106b的另一接线端。MOSFET106d的栅通过节点7被连到反相器114的输出。
第一锁存器105用于暂时保存及锁存所加载的第一读总线数据信号RBST在第一节点1上。随后被第一锁存器105锁存的第一读总线数据信号RBST被称作第一读总线数据信号RBST’。
第二锁存器106用于暂时保存及锁存所加载的第二读总线数据信号RBSN在第二节点2上。随后被第二锁存器106锁存的第二读总线数据信号RBSN被称作第二读总线数据信号RBSN’。
MOSFET105c，105d，106c和106d用于加速由第一和第二预充电MOSFET103和104所执行的预充电动作及限制预充电电流。因此，为了简化可以将MOSFET105c，105d，106c和106d取消。
驱动器部的第一驱动器108由一个或非门108a和一个反相器108b构成。或非门108a的一个第一输入通过第一节点1被连到第一传输门101的输出。或非门108a的一个第二输入通过节点8被连到反相器115的输出。或非门108a的一个输出被连到反相器108b的一个输入。反相器108b的一个输出被连到输出部的P沟道输出MOSFET110的栅上。
驱动器部的第二驱动器109由一个或非门109a构成。或非门109a的一个第一输入通过第二节点2被连到第二传输门102的输出。或非门109a的一个第二输入通过节点8被连到反相器115的输出。或非门109a的一个输出被连到输出部的N沟道输出MOSFET111的栅上。
反相器115的一个输入被连到一个第四输入端T14，其上加载了一个输出使能信号OE。反相器115用作信号OE的一个缓冲器。反相器115根据所加载的信号OE输出一个反相的输出使能信号 OE到或非门108a和109a的第二输入上。
响应第一锁存读总线数据信号REST’及反相输出使能信号 OE，第一驱动器108输出一个第一输出信号OUTT到P沟道MOSFET110的栅。响应第二锁存读总线数据信号RESN’及反相输出使能信号OE，第二驱动器109输出一个第二输出信号OUTN到N沟道MOSFET111的栅。
输出部的P沟道MOSFET110的源被连到电压为VDD的电源线上。MOSFET110的漏被连到N沟道MOSFET111的漏。MOSFET111的源被接地。MOSFET110的栅被连到第一驱动器108的反相器108b的输出。MOSFET111的栅被连到第二驱动器109的或非门109a的输出。MOSFET110和111的耦合漏被连到一个输出接线端T15，通过其一个输出数据信号DOUT被引出。
当第一驱动器108的第一驱动信号OUTT处于高逻辑状态H时，P沟道输出MOSFET110被截止。当第一驱动器108的第一驱动信号OUTT处于低逻辑状态L时，P沟道输出MOSFET110被导通。另一方面，当第二驱动器109的第二驱动信号OUTN处于高逻辑状态H时，N沟道输出MOSFET111被导通。当第二驱动器109的第二驱动信号OUTN处于低逻辑状态L时，N沟道输出MOSFET111被截止。
因此，当P沟道MOSFET110导通而N沟道输出MOSFET111截止时，输出数据信号DOUT等于电源电压VDD，即输出数据信号DOUT处于高逻辑状态H。当N沟道输出MOSFET111导通而P沟道输出MOSFET110截止时，输出数据信号DOUT等于地电位或零，即输出数据信号DOUT处于低逻辑状态L。
接下来，将参照图5A到5M所示的该输出电路所用信号的波形图对根据图4所示的第一实施例的输出电路的操作进行说明。图5A到5M中，字符T0到T42表示任意时刻。
这里，假设信号RAS已被激励，且所需的行地址已被取出，而对应于所选行地址的数据已被一个感应放大器(未示出)放大。对应于由信号CAS所指定的列的数据从对应于所选行地址的数据中选出并被发送到第一和第二读总线。
图5A所示为外部时钟信号CAS。图5B所示为一个列地址信号ADD。图5C所示为加载到第三输入端T13上的传输器控制信号φ，其与图5所示的信号CAS保存同步。图5D和5E所示为分别通过第一和第二输入端T11和T12发送的第一和第二读总线数据信号RBST和RBSN，其中信号RBST和RBSN互补。图5F所示为预充电信号PRE，其是从传输器控制信号φ中产生的。图5G所示为传输门控制信号TG，其也是从传输器控制信号φ中产生的。图5H和5I所示为分别锁存在第一和第二锁存器105和106中的第一和第二读总线数据信号RBST’和RBSN’，其中信号RBST’和RBSN’互补。图5J所示为输出使能信号OE。图5K和5L所示分别为第一和第二驱动信号OUTT和OUTN。图5M所示为输出数据信号DOUT。
如图5B所示，如果列地址信号ADD在时刻T1被激励(即从低逻辑状态L变为高逻辑状态H)，则连到第二读总线上的第二输入端T12被预充电到电源电压VDD。于是如图5E所示，第二读总线数据信号RBSN在时刻T3从低逻辑状态L变为高逻辑状态H。此时，如图5D所示，第一读总线数据信号被保持在高逻辑状态H。
随后如图5D所示，因为新数据已被读出，在时刻T5，第一读总线数据信号RBST从逻辑状态H变为逻辑状态L。
当外部时钟信号CAS在时刻T6根据列地址信号ADD从逻辑状态H变为逻辑状态L(即被激励)时，传输器控制信号φ在时刻T7被变为逻辑状态L。如图5F所示，由于传输器控制信号φ，预充电信号PRE在时刻T9从逻辑状态H变为逻辑状态L，随后其在时刻T11从逻辑状态L变为逻辑状态H。
因此，预充电信号PRE的形式是一个单射脉冲，其脉冲宽度大约等于分别加载到与非门107c第一和第二输入上的反相传输器控制信号 φ与传输门控制信号TG之间的时间差值。
如图5I所示，在预充电信号PRE在时刻T9从逻辑状态H变为逻辑状态L(即被激励)之后，锁存的第二读总线数据信号RBSN’在时刻T10从逻辑状态L变为逻辑状态H。这是由预充电MOSFET103和104的预充电动作所引起的。如图5H所示，由于锁存第一读总线数据信号RBST’已处于逻辑状态H，该数据信号RBST’在时刻T10将保持不变。
由于被锁存的第二读总线数据信号RBSN’的跳变，第二驱动信号OUTN如图5L所示在时刻T11变为逻辑状态L。因此，N沟道输出MOSFET111被截止。这时，如图5K所示，第一驱动信号OUT为逻辑“H”状态，因此，P沟道输出晶体管MOSFET111保持为逻辑低“L”状态。
由于传输门控制信号TG在时刻T11变为逻辑“低”状态L(低电平)，因而第一传输门101和第二传输门102被导通，分别向第一节点1和第二节点2传输第一和第二读总线数据信号RBST和RBSN(如图5H和5I所示)。因此，在时刻T12，锁存在第一节点1的第一读总线数据信号RBST’从逻辑电平H变为逻辑电平L。此时，锁存在第二节点2的第二读总线数据信号RBSN’为逻辑电平H。
由于被锁存的第一读总线数据信号RBST’的变化，第一驱动信号OUTT在时刻T14从逻辑“高”状态H变为逻辑“低”状态L。因此，P沟道MOSFET110在时刻T16变为导通状态，而n沟道MOSFET111还保持在截止状态。第一和第二驱动信号OUTT和OUTN不受输出使能信号OE的影响，因为该输出-使能信号OE一直处于逻辑“高”状态H(如图5J所示)。
结果是，如图5M所示，输出数据信号DOUT在时刻T16从逻辑“低”状态L变为逻辑“高”状态H。
外部时钟信号CAS在时刻T16变为逻辑“低”状态L(即信号CAS被复位)。响应该外部时钟信号CAS的这一变化，传输控制信号Φ在时刻T17变为逻辑“高”状态H。由于传输控制信号Φ的变化，传输门控制信号TG在时刻T21变为逻辑“高”状态H，从而将第一和第二读总线从第一和第二锁存器105和106中分离。在这个阶段，第一和第二读总线数据信号RBST’和RBSN’被触发器105和106锁存，因而输出数据信号DOUT被保持不变。这意味着EDO功能得以实现。
为开始下一读出循环，列地址信号ADD在时刻T20被激活(即从逻辑“低”状态L变为逻辑“高”状态H，或从逻辑“高”状态H变为逻辑“低”状态L)。然后，第一读总线数据信号RBST在时刻T22从逻辑“低”状态L变为逻辑“高”状态H。此时，第二读总线数据信号RBSN保持在逻辑“高”状态H。
接着，在时刻T24，第二读总线数据信号RBST从逻辑“高”状态H变为逻辑“低”状态L。
当外部时钟信号CAS在时刻T25响应列地址信号ADD从逻辑“高”状态H变为逻辑“低”状态L时(即被激活)，传输控制信号Φ在时刻T26变为逻辑“低”状态L。由于受传输控制信号Φ影响，如图5F所示，预充电信号PRE在时刻T28从逻辑“高”状态H变为逻辑“低”状态L，而后它在时刻T30又从逻辑“高”状态H变为逻辑“低”状态L。
因此，预充电信号PRE的形式是一个单射脉冲，其脉冲宽度约等于分别加载于NAND门第一和第二输入的反相传输控制信号和传输门控制信号TG的时序差。
当预充电信号PRE在时刻T28从逻辑“高”状态H变为逻辑“低”状态L(即被激活)后，如图5H所示，第一读总线数据信号RBST’从逻辑“低”状态L变为逻辑“高”状态H。这是由预充电MOSFET103和104的预充电操作造成的。由于第二读总线数据信号RBSN’已处于逻辑“高”状态H，故如图5I所示，该数据信号RBSN’在时刻T29保持不变。
由于第一读总线数据信号RBST’的变化，如图5K所示，第一驱动信号OUTT在时刻T31变为逻辑“高”状态H。因此，P沟道输出MOSFET110被截止。此时，如图5L所示，第二驱动信号OUTN处于逻辑“低”状态L。因此，n沟道输出MOSFET111保持在截止状态。
由于传输门控制信号TG在时刻T30变为逻辑“低”状态L，第一和第二传输门101和102被导通，从而将第一和第二读总线数据信号RBST和RBSN分别传输至第一和第二节点1和2(如图5H和5I所示)。因此，锁存在第二节点2的第二读总线数据信号RBSN’在时刻T31从逻辑“高”状态H变为逻辑“低”状态L。此时，锁存在第一节点1的第一读总线数据信号RBST’处于逻辑“高”状态H。
由于锁存的第二读总线数据信号RBSN’的变化，第二驱动信号OUTN在T32时刻从逻辑“高”状态H变为逻辑“低”状态L。因此，n沟道MOSFET111在时刻T34变为导通状态，而P沟道MOSFET110还保持在截止状态。第一和第二驱动信号OUTT和OUTN不受输出使能信号OE的影响，因为该输出使能信号OE一直处于逻辑“高”状态H(如图5J所示)。
结果是，如图5M所示，输出数据信号DOUT在时刻T34从逻辑“高”状态H变为逻辑“低”状态L。
随后，为读出下一数据，外部时钟信号CAS在时刻T35变为逻辑“高”状态H(或称复位)。为响应信号CAS的这一变化，传输控制信号Φ在时刻T36变为逻辑“高”状态H。由于传输控制信号Φ的变化，传输门控制信号TG在时刻T40变为逻辑“高”状态H，从而将第一和第二读总线从第一和第二锁存器105和106中分离。在这个阶段，第一和第二读总线数据信号RBST’和RBSN’被第一和第二锁存器105和106锁存，因此使输出数据信号DOUT为实现EDO功能被保持不变。
当地址信号ADD在T39时刻变化后，第二读出循环将重复以上的过程。
如以上详细描述，通过图4中的基于第一实施例的DRAM的输出电路，当第一节点1由于预充电操作变为逻辑“高”状态H后，被锁存的第二读总线数据信号RBSN’从逻辑“高”状态H变为逻辑“低”状态L。因此，在第一驱动信号OUTT从逻辑“低”状态L变为逻辑“高”状态H后(即P沟道输出MOSFET110被截止)，第二驱动信号OUTN从逻辑“低”状态L变为逻辑“高”状态H(即n沟道输出MOSFET111被导通)。
结果是，即使用于传输第一和第二读出数据信号RBST和RBSN至输出MOSFET110和111的两个传输时间之间存在差异，仍可以防止输出MOSFET110和111的0N-0N状态的发生。所以，不会有由于MOSFET110和111的0N-0N状态导致的电流流过MOSFET110和111。
因为不会有0N-0N状态导致的电流从MOSFET110和111中间流过，所以防止了电源线(VDD)和地线(GND)的电位的波动，使得半导体存储器件的存取速度得到改善。
而且，由于预充电信号PRE是使用传输门控制信号Φ在基于第一实施例的输出电路中产生的，不会由于“扭曲时滞”而发生时间偏差。所以，控制信号的脉冲宽度的调整或设计得到了简化。
图6显示的是一个基于本发明第二实施例的具有EDO功能的DRAM的输出电路，其中一对预充电晶体管将第一和第二节点充电至接地电位(GND)，而不是电源电压VDD。
基于第二实施例的输出电路与第一实施例的输出电路的结构和操作基本相同，只有涉及以接地电位充电的部的结构有所不同。
如图6所示，基于第二实施例的输出电路包括一个具有第一和第二传输门301和302的传输门部，一个具有第一和第二预充电晶体管303和304的预充电部，一个具有第一和第二锁存器305和306的锁存部，一个具有一个控制器307的控制部，一个具有第一和第二驱动器308和309的驱动器部，和一个具有第一和第二输出晶体管310和311的输出部。
控制部控制传输门部，预充电部和锁存部。驱动器部驱动输出部。
传输门部的第一传输门301由一个P沟道MOSFET301a和一个n沟道MOSFET301b形成。MOSFET301a和301b的源极耦合后连接至一个第一输入端T31。MOSFET301a和301b的漏极耦合后连接至一个第一节点31。
传输门部的第二传输门302由一个P沟道MOSFET302a和一个n沟道MOSFET302b形成。MOSFET302a和302b的源极耦合后连接至一个第二输入端T32。MOSFET302a和302b的漏极耦合后连接至一个第二节点32。
第一输入端T31连接至DRAM的一个第一读总线(未显示)并被加载一个第一读总线数据信号RBST。第二输入端T32连接至DRAM的第二读总线(未显示)并被加载一个第二读总线数据信号RBSN。第二读总线数据信号RBSN与第一读总线数据信号RBST互补，因此二者一个处于逻辑“高”状态H，而另一个处于逻辑“低”状态L。
控制部的控制器307具有四个反相器312，307a，313和314，一个电容器307b和一个NOR门(或非门)307c。在控制器307中，反相器312作为一个缓冲器，反相器307a，电容器307b和NOR门307c这三者组合作为一个用于预充电信号发生器的单射脉冲发生器。
反相器312的一个输入量被连接至一个第三输入端T33，反相器312的一个输出端被连接至一个节点33。反相器307a的一个输入量被连接至第三输入端T33。反相器307a的一个输出被连接至一个节点34。电容器307b两电极中的一个通过节点34被连接至反相器307a的输出端。电容器307b两电极中的另一个被连接至接地点。
反相器313的一个输入通过节点34被连接至反相器307a的输出端和电容器307b。反相器313的一个输出端被连接至一个节点35。
第一传输门301的P沟道MOSFET301a和第二传输门302的P沟道MOSFET302a的栅极共同经节点35连接至反相器313的输出端。第一传输门301的n沟道MOSFET301b和第二传输门302的n沟道MOSFET302b的栅极共同经节点34连接至反相器307a的输出端。
NOR门307c的一个第一输入通过节点34被连接至反相器307a的输出端和电容器307b。NOR门307c的一个第二输入被连接至输入端T33的输出端。NOR门307c的一个输出被连接至一个节点36。
预充电部的n沟道预充电MOSFET303和304的栅极经节点36共接到NOR门307c的输出端上。
反相器314的一个输入通过节点33被连接至反相器312的输出端。反相器314的一个输出被连接至一个节点37。
第一触发器305的P沟道MOSFET305c和第二触发器306的P沟道MOSFET306c的栅极共同经节点33连接至反相器312的输出端。第一触发器305的n沟道MOSFET305d和第二触发器306的n沟道MOSFET306d的栅极共同经节点37连接至反相器314的输出端。
第三输入端口T33被连接至DRAM的一个时钟发生器(未显示)，并被加载以一个传输门控制信号Φ。
反相器307a根据所被加载的传输控制信号Φ将一个反相的传输门控制信号 TG输出至NOR门307c以及n沟道MOSFET301b和302b的栅极。反相器313根据所被加载的反相的传输门控制信号 TG将一个传输门控制信号TG输出至P沟道MOSFET301a和302a的栅极。
第一和第二传输门301和302由反相的传输门控制信号 TG和传输门控制信号TG控制，从而将所被加载的第一和第二读总线数据信号RBST和RBSN分别传输至第一节点31和第二节点32。
与第一实施例不同，第一预充电晶体管303由一个n沟道MOSFET构成。该n沟道MOSFET303的一个源极与地连接。该MOSFET303的一个漏极通过第一节点31与第一传输门301中的n沟道MOSFET301a和P沟道MOSFET301b的栅极连接。该MOSFET303的栅极通过节点36连接至NOR门307c的输出端。
第二预充电晶体管304也由一个n沟道MOSFET构成。该n沟道MOSFET304的源极与地连接。该MOSFET304的漏极通过第二节点32与第二传输门302中的n沟道MOSFET302a和P沟道MOSFET302b的栅极连接。该MOSFET304的栅极通过节点36连接至NOR门307c的输出端。
控制器307中的反相器307a，电容器307b和NOR门307c构成一个单射脉冲发生器作为预充电信号发生器。由反相器307a输出的传输门控制信号TG的波形由于电容器307b的存在变得较为平稳，因而可由NOR门307c产生一个作为预充电信号的单射脉冲PRE。这个预充电信号PRE经过节点36被输入至第一预充电MOSFET303和第二预充电MOSFET304的栅极。
当预充电信号PRE被输入至预充电MOSFET303和304的栅极时，预充电MOSFET303和304将第一节点31和第二节点32分别预充电至接地电位，即低逻辑电平L。这个预充电信号PRE是与传输控制信号Φ的下降同步产生的。因此，在第一读总线数据信号RBST和第二读总线数据信号RBSN分别通过第一传输门301和第二传输门302传输至第一节点31和第二节点32之前，预充电操作立即执行。
第一锁存器305包括两个反相器305a和305b，一个P沟道MOSFET305c，和一个n沟道MOSFET305d。反相器305a和305b串接在一起以形成一个环路，从而构成一个第一触发器。反相器305a的一个输入和一个输出被分别连接至第一节点31和反相器305b的一个输入端。反相器305b的输出接到第一节点31。
P沟道MOSFET305c被连接至反相器305b的电源侧，n沟道MOSFET305d被连接至反相器305b的接地侧。具体地说，P沟道MOSFET305c的漏极被连接至电源线VDD。MOSFET305c的源极被连接至反相器305b的一个接头。MOSFET305c的栅极通过节点33被连接至反相器312的输出端。n沟道MOSFET305d的源极被接地。MOSFET305d的漏极被连接至反相器305b的另一个接头。MOSFET305d的一个栅极通过节点37被连接至反相器314的输出端。
第二锁存器306包括两个反相器306a和306b，一个P沟道MOSFET306c，和一个n沟道MOSFET306d。反相器306a和306b串接在一起以形成一个环路，从而构成一个第二触发器。反相器306a的一个输入和一个输出被分别连接至第一节点32和反相器306b的一个输入端。反相器306b的一个输出端被连接至第二节点32。
P沟道MOSFET306c被连接至反相器306b的电源侧，n沟道MOSFET306d被连接至反相器306b的接地侧。具体地说，P沟道MOSFET306c的一个漏极被连接至电源线VDD。MOSFET306c的源极被连接至反相器306b的一个接头。MOSFET306c的栅极通过节点33被连接至反相器312的输出端。n沟道MOSFET306d的源极被接地。MOSFET306d的漏极被连接至反相器306b的另一个接头。MOSFET306d的栅极通过节点37被连接至反相器314的输出端。
第一锁存器305暂时保持或锁存加载在节点31处的第一读总线数据信号RBST。被锁存在第一锁存器305中的第一读总线数据信号RBST被称为一个第一读总线数据信号RBST’。
第二锁存器306暂时保持或锁存加载在节点32处的第二读总线数据信号RBSN。被锁存在第二锁存器306中的第二读总线数据信号RBSN被称为一个第二读总线数据信号RBSN’。
MOSFET305c，305d，306c，和306d用于加速由预充电MOSFET303和304执行的预充电操作，以及限制预充电电流。因此，这几个MOSFET305c，305d，306c，和306d可以为简化而省去。
驱动器部的第一输出驱动器308由一个NAND门308a构成。该NAND门308a的一个第一输入通过第一节点31被连接至第一传输门301的输出端。该NAND门308a的一个第二输入连接到一个第四输入端T34。该NAND门308a的一个输出被连接至输出部中的P沟道输出MOSFET310的一个栅极。
输出驱动器部的第二驱动器电路309由一个NAND门309a和一个反相器309b构成。该NAND门309a的第一输入通过第二节点32被连接至第二传输门302的输出端。该NAND门309a的一个第二输入连接到第四输入端T34。该NAND门309a的一个输出被连接至反相器309b的一个输入端。反相器309b的一个输出被连接至输出部中的n沟道输出MOSFET311的栅极。
该第四输入端T34被加载一个输出使能信号OE。该输出使能信号OE被施加到NAND门308a和309a的第二输入端。
响应被锁存的第一读总线数据信号RBST’和输出使能信号OE，第一驱动器308输出一个第一驱动信号OUTT至P沟道MOSFET310的栅极。响应被锁存的第二读总线数据信号RBSN’和输出使能信号OE，第二驱动器309输出一个第二驱动信号OUTN至n沟道MOSFET311的栅极。
输出部的P沟道MOSFET310的源极与电源供给线VDD连接。该MOSFET310的漏极与n沟道MOSFET311的漏极连接。该MOSFET311的源极被接地。MOSFET310的栅极被连接至第一驱动器308的NAND门308a的输出端。MOSFET311的栅极被连接至第二驱动器309的反相器309b的输出端。耦合在一起的MOSFET310和311的漏极被连接至一个输出端T35，该输出端所输出的一个输出数据信号为DOUT。
当第一驱动器308的第一驱动信号OUTT处于逻辑“高”状态H时，P沟道输出MOSFET310被截止。当第一驱动器308的第一驱动信号OUTT处于逻辑“低”状态L时，P沟道输出MOSFET310被导通。另一方面，当第二驱动器309的第二驱动信号OUTN处于逻辑“高”状态H时，n沟道输出MOSFET311被导通。当第二驱动信号OUTN处于逻辑“低”状态L时，n沟道输出MOSFET311被截止。
因此，当P沟道MOSFET310导通并且n沟道输出MOSFET311截止时，输出数据信号DOUT等于电源供给电压VDD，即输出数据信号DOUT处于逻辑“高”状态H。当n沟道MOSFET311导通并且P沟道输出MOSFET310截止时，输出数据信号DOUT等于地电位或零，即输出数据信号DOUT处于逻辑“低”状态L。
下面，参考图7A至7M解释基于图6中显示的第二实施例的输出电路的操作过程，图7A至图7M显示了该输出电路中使用的信号的波形。在图7A至7M中，符号T0至T42表示任意的时间段。
第二实施例中的假设条件与第一实施例中的相同。
如果如图7B所示，列地址信号ADD在时刻T1被激活(即从逻辑“低”状态L变为逻辑“高”状态H)，则与第二读总线连接的第二输入端T32被预充电至电源电压VDD。因此，如图7E所示，第二读总线数据信号RBSN在时刻T3从逻辑“高”状态H变为逻辑“低”状态L。此时，如图7D所示，第一读总线数据信号RBST被保持在逻辑“低”状态L。
接着，如图7D所示，在时刻T5，第一读总线数据信号RBST因一个新数据而从逻辑“低”状态L变为逻辑“高”状态H。
当外部时钟信号CAS根据列地址信号ADD在时刻T6从逻辑“高”状态H变为逻辑“低”状态L时(即被激活)，传输控制信号Φ在时刻T7变为逻辑“低”状态L。由于传输控制信号Φ的缘故，如图7F所示，预充电信号PRE在时刻T8从逻辑“低”状态L变为逻辑“高”状态H，而后又在时刻T10从逻辑“高”状态H变为逻辑“低”状态L。
因此，预充电信号PRE的形式是一个单射脉冲，其脉冲宽度约等于分别作用于NAND门307c第一和第二输入的反相传输控制信号Φ和传输门控制信号TG的时序差。
当预充电信号PRE在T8时刻从逻辑“高”状态H变为逻辑“低”状态L(即被激活)后，如图7I所示，被锁存的第二读总线数据信号RBSN’在时刻T9从逻辑“低”状态L变为逻辑“高”状态H。这是由预充电MOSFET303和304的预充电操作造成的。由于第一锁存读总线数据信号RBST’已处于逻辑“低”状态L，在时刻T9该数据信号RBST’保持不变，如图7H所示。
由于第二读总线数据信号RBSN′的跳变，第二驱动信号OUTN在时刻T11变到逻辑“低”状态L，如图7L所示。因而n沟道输出MOSFET311截止。此时第一驱动信号OUTT位于逻辑“高”状态H，如图7K所示。因此p沟道输出MOSFET311保持在截止状态。
另一方面，由于在时刻T10传输门控制信号TG变到逻辑“低”状态L，第一与第二传输门301与302导通，从而分别将读总线数据信号RBST与RBSN传输到第一与第二节点31与32，如图7H与7I所示。因此，锁存在第一节点31的第一读总线数据信号RBST′在时刻T11由逻辑“低”状态L变到逻辑“高”状态H。此时，锁存在第二节点32的第一读总线数据信号RBSN′已经在逻辑“低”状态L。
由于第一锁存读总线数据信号RBST′的跳变，第一驱动信号OUTT在时刻T12由逻辑“高”状态H变到逻辑“低”状态L。因此，p沟道MOSFET310在时刻T14变到导通，而n沟道MOSFET311保持截止。由于输出使能信号OE固定在逻辑“高”状态H，第一与第二驱动信号OUTT与OUTN不受它的影响，如图7J所示。
结果，输出数据信号DOUT在时刻T14由逻辑“低”状态L变到逻辑“高”状态H，如图7M所示。
在T16时刻外部时钟信号CAS变到逻辑“高”状态H(也就是信号CAS被复位)。为了适应外部时钟信号CAS的变化，传输控制信号φ在时刻T17变到逻辑“高”状态H。由于传输控制信号φ的变化，传输门控制信号TG在时刻T20变到逻辑“高”状态H，因此把第一与第二读总线从第一与第二锁存器305与306中分离出来。在这一阶段，第一与第二读总线数据信号RBST′与RBSN′由锁存器305与306锁存，甚至在T20时刻输出数据信号DOUT也保持不变。这意味着EDO功能已经实现。
为了开始下一个读取循环，在时刻T20列地址信号ADD激发(也就是由逻辑“低”状态L变到逻辑“高”状态H，或由逻辑“高”状态H变到逻辑“低”状态L)。因此第一读总线数据信号RBST在T22时刻由逻辑“高”状态H变到逻辑“低”状态L。同时第二读总线数据信号RBSN保持在逻辑“低”状态L。
然后，由于读出新数据第一读总线数据信号RBSN在时刻T24由逻辑“高”状态H变到逻辑“低”状态L。
当外部时钟信号CAS在时刻T25根据列地址信号ADD由逻辑“高”状态H变到逻辑“低”状态L(也就是激发)，传输控制信号φ在时刻T26变到逻辑“低”状态L。如图7F所示，由于传输控制信号φ，预充电信号PRE在时刻T27由逻辑“高”状态H变到逻辑“低”状态L，然后在时刻T29由逻辑“低”状态L回到逻辑“高”状态H。
因此，预充电信号PRE为单射脉冲形式，其脉冲宽度大约等于分别加在NOR门307c的第一与第二输入端的反向传输控制信号φ与传输门控制信号TG之间的时间差。
在预充电信号PRE在时刻T27由逻辑“高”状态H变到逻辑“低”状态L(也就是激发)后，第一锁存读总线数据信号RBST′在时刻T28由逻辑“高”状态H变到逻辑“低”状态L，如图7H所示。这是由预充电MOFSET303与304的预充电操作而引起的。由于第二锁存读总线数据信号RBSN′已经在逻辑“高”状态H，数据信号RBSN′在T28时刻保持不变，如图7I所示。
由于第一锁存读总线数据信号RBST′的跳变，第一驱动信号OUTT在时刻T29变到逻辑“高”状态H，如图7K所示。因此，p沟道输出MOSFET310变到截止。同时，第二驱动信号OUTN位于逻辑“低”状态L，如图7L所示，因此n沟道输出MOSFET311保持在截止。
由于在时刻T29传输门控制信号TG变到逻辑“低”状态L，第一与第二传输门301与302打开，因此将第一与第二读总线数据信号RBST与RBSN分别传输到第一与第二节点31与32，如图7H与7I所示。因此，锁存在第二节点32的第二读总线数据信号RBSN′在时刻T30由逻辑“高”状态H变到逻辑“低”状态L。同时，锁存在第二节点31的第一读总线数据信号RBST′位于逻辑“低”状态L。
由于第二锁存读总线数据信号RBSN′的跳变，第二驱动信号OUTN在时刻T32由逻辑“低”状态L变到逻辑“高”状态H。因此，n沟道MOSFET311在时刻T34变到导通，而p沟道MOSFET310保持截止。因为输出使能信号OE固定在逻辑“高”状态H，第一与第二驱动信号OUTT与OUTN不受它的影响，如图7J所示。
结果，输出数据信号DOUT在时刻T34由逻辑“高”状态H变到逻辑“低”状态L，如图7M所示。
随后，在时刻T35外部时钟信号CAS变到逻辑“高”状态H(或者说被复位)。为了适应信号CAS的变化，传输控制信号φ在时刻T36变到逻辑“高”状态H。由于传输控制信号φ的变化，传输门控制信号TG在时刻T39变到逻辑“高”状态H，因此将第一与第二读总线从第一与第二锁存器305与306中分离。在这一阶段，第一与第二读总线数据信号RBST′与RBSN′由第一与第二锁存器305与306锁存，因此输出数据信号DOUT为了实现EDO功能而保持不变。
在时刻T39地址信号ADD转变后，重复上述步骤，进行第二个读取循环。
正如上面所详细解释的一样，在带有根据图6中第二实施例的DRAM的输出电路的情况下，在第一节点31由于预充电变到逻辑“低”状态L后，第二锁存读总线数据信号RBSN′从逻辑“高”状态H变到逻辑“低”状态L。因此，在第一驱动信号OUTT由逻辑“低”状态L变到逻辑“高”状态H(也就是p沟道输出MOSFET310变到截止)后，第二驱动信号OUTN由逻辑“低”状态L变到逻辑“高”状态H(也就是n沟道输出MOSFET311变到导通)。
结果，甚至在第一与第二读总线数据信号RBST与RBSN到第一与第二输出MOFSET310与311的传输时间之间存在差异时，也能防止p沟道与n沟道输出MOSFET310与311出现导通-导通状态。
由于不会出现导通-导通状态导致的电流流过MOSFET310与311，防止了电源电压(VDD)与地线(GND)电压的波动，使半导体存储器件的存取速度提高。
此外，由于输出电路根据使用传输门控制信号φ的第二实施例产生预充电信号PRE，没有由于“扭曲时滞”而出现时间偏离，从而促进了控制信号的脉冲宽度的调整或设计。第三实施例
图8展示了一个根据本发明的第三实施例的带有EDO功能的DRAM的输出电路，除了第一与第二输出驱动器108与109分别被第一与第二输出驱动器508与509代替外，它与第一实施例中的电路的外形与工作原理相同。
因此，为了简化叙述，这里略去了与第一实施例中相同的外形与工作原理，而在图8的同样电路元件上加上了同样的参考标号与符号。
正如在图8中看到的一样，驱动器部的第一驱动器508由NOR门508a和NAND门508b形成。NOR门508a的第一输入通过第一节点1连接到第一传输门101的输出。NOR门508a的第二输入通过极8连接到反相器115的输出。NOR门508a的输出连接到NAND门508b的第二输入。NAND门508b的输出连接到输出部的p沟道MOFSET110的栅。
驱动器部的第二驱动器509由NOR门509a、NAND门509b以及反相器509c形成。NOR门509a的第一输入通过第二节点2连接到第二传输门102的输出。NOR门509a的第二输入通过极8连接到反相器115的输出。NOR门509a的输出连接到NAND门509b的第二输入。NAND门509b的输出连接到反相器509c的输入。反相器509c的输出连接到输出部的n沟道MOFSET111门。
第一驱动器508的NOR门508a的第一输入连接到第二驱动器509的NAND门509b的第一输入。第二驱动器509的NOR门509a的第一输入连接到第一驱动器508的NAND门508b的第一输入。
因此，NOR与NAND门508a与508b的第一输入和NOR与NAND门509a与509b的第一输入交叉耦合。
与锁存的第一读总线数据信号RBST′和反向输出使能信号 OE相适应，第一驱动器508将第一驱动信号OUTT输出到p沟道MOSFET110栅。与锁存第二读总线数据信号RBSN′和反向输出使能信号 OE相适应，第二驱动器509将第二驱动信号OUTN输出到n沟道MOSFET111的栅。
在根据第三实施例的输出电路中，NOR与NAND门508a与508b的第一输入和NOR与NAND门509a与509b的第一输入交叉连接。因此，当锁存在第二节点2的第二读总线数据信号RBSN′位于逻辑“低”状态L，不依赖于锁存在第一节点1的第一读总线数据信号RBST′的逻辑状态，第一驱动信号OUTT总是位于逻辑“高”状态H。因此可以确保p沟道MOFSET110位于截止。
同样，当第一锁存读总线数据信号RBST′位于逻辑“低”状态L，不依赖于第二读取数据信号RBSN′的逻辑状态，第二驱动信号OUTN总是位于逻辑“低”状态L，因此n沟道MOFSET111位于截止。
与此相似，当第一与第二锁存读总线数据信号RBST′与RBSN′位于逻辑“高”状态H，第一驱动信号OUTT位于逻辑“高”状态H，第二驱动信号OUTN位于逻辑“低”状态L，因此p沟道与n沟道MOFSET111与110都为截止。
结果，根据第三实施例的输出电路另外有如下的优点。
由于第一与第二读总线数据信号RBST与RBSN的电平不稳，锁存在第一与第二节点1与2的互补的第一与第二读总线数据信号RBST′与RBSN′可能同时达到逻辑“低”状态L或H。然而，在第三实施例的这种情况下，p沟道与n沟道MOFSET110与111也能防止出现导通-导通状态。
在另一方面，它也有一个缺点，由于第一与第二驱动电路508与509中NAND门508b与509b的存在，可以达到的存取速度比第一实施例与第二实施例低。
接下来，参考显示了第一与第二驱动信号OUTT与OUTN与输出数据信号DOUT的波形图9A到9C，下面解释了根据图8所示第三实施例的输出电路的工作原理。
在第三实施例中，外部时钟信号CAS、列地址信号ADD、传输控制信号φ、第一与第二读总线数据信号RBST与RBSN、预充电信号PRE、传输门控制信号TG、锁存的第一与第二读总线信号RBST′与RBSN′以及输出使能信号OE都有与图5A～5J所示的同样的定时图。因此，图9A到9C只分别显示了第一与第二驱动信号OUTT与OUTN以及输出数据信号DOUT。
与第一实施例相同，在时刻T9预充电信号PRE由逻辑“高”状态H变到逻辑“低”状态L(也就是被激发)，在时刻T10第二锁存读总线数据信号RBSN′由逻辑“低”状态L变到逻辑“高”状态H，如图5I所示。这是由预充电MOSFET103与104的预充电操作引起的。由于第一锁存读总线数据信号RBST′已经位于逻辑“高”状态H，在时刻T10数据信号RBST′保持不变，如图5H所示。
由于第二锁存读总线数据信号RBSN′的跳变，在时刻T13第二驱动信号OUTN变到逻辑“低”状态L，如图9B所示。因此n沟道输出MOSFET111变到截止。同时，第一驱动信号OUTT位于逻辑“高”状态H，如图5K所示。因此，p沟道输出MOSFET111保持在截止位置。
与第一实施例相同，第一驱动信号OUTT在时刻T14由逻辑“高”状态H变到逻辑“低”状态L，如图9A所示。因此，在时刻T16p沟道MOSFET110变到导通位置，而n沟道MOSFET111保持在截止位置。结果，在T16时刻输出信号DOUT由逻辑“低”状态L变到逻辑“高”状态H，如图9C所示。
更进一步，与第一实施例相同，在时刻T28预充电信号PRE由逻辑“高”状态H变到逻辑“低”状态L(也就是被激发)，如图5F所示。在时刻T29第一锁存读总线数据信号RBST′由逻辑“低”状态L变到逻辑“高”状态H，如图5H所示。这是由预充电MOSFET103与104的预充电操作引起的。由于第二锁存读总线数据信号RBSN′已经在逻辑“高”状态H，在T29时刻数据信号RBSN′保持不变，如图5I所示。
由于第一锁存读总线数据信号RBST′的跳变，在T31时刻第一驱动信号OUTT变到逻辑“高”状态H，如图9A所示。因此，p沟道输出MOSFET110变到截止。同时，第二驱动信号OUTN位于逻辑“低”状态L，如图9B所示。因此，n沟道输出MOSFET111保持在截止状态。
由于在T30时刻传输门控制信号TG变到逻辑“低”状态L，第一与第二传输门101与102打开，因此分别将第一与第二读总线数据信号RBST与RBSN传输到第一与第二节点1与2，如图5H与5I所示。因此，锁存在第二节点2的第二读总线数据信号RBSN′在T31时刻由逻辑“高”状态H变到逻辑“低”状态L。同时，锁存在第一节点1的第一读总线数据信号RBST′位于逻辑“高”状态H。
由于第二锁存读总线数据信号RBSN′的跳变，第二驱动信号OUTN在T34时刻由逻辑“高”状态H变到逻辑“低”状态L。因此，在T34时刻n沟道MOSFET111变到导通状态，而p沟道MOSFET110保持在截止状态。
结果，在T34时刻输出信号DOUT由逻辑“高”状态H变到逻辑“低”状态L，如图9C所示。
在T34随后的步骤与第一实施例中相同。
在第三实施例中，第一与第二预充电MOSFET M103与M104将第一与第二节点1与2预充电到电源电压VDD。然而，不能说第一与第二预充电MOSFET M103与M104可以将第一与第二节点1与2预充电到接地电压(GND)，正如根据图6的第二实施例的输出电路中解释的那样。
尽管本发明适用于第一到第三实施例的DRAM，不能说本发明可以应用于有EDO内存的任何别的半导体存储器件。
这里描述了本发明的更好形式，可以理解，对于那些熟悉本领域工艺的人可以在不背离发明精神的情况下进行改动。因此，下面的权利要求确定了发明的范围。

Claims (3)

1.半导体存储器件的输出电路，其特征在于包括：
第一与第二传输门，用于接收第一与第二互补的读总线数据信号，并且根据一传输门控制信号将上述第一与第二读总线数据信号分别传输给第一和第二节点；
第一与第二锁存器，用于分别将由上述第一与第二传输门传输的上述第一与第二读总线数据信号锁存在上述第一与第二节点上；
预充电信号发生器，用于产生预充电信号，控制第一与第二预充电晶体管，以分别将上述第一与第二节点预充电到相同电位；
第一与第二晶体管驱动器，用于分别根据由第一与第二锁存器锁存在第一与第二节点上的第一与第二读总线数据信号，输出第一与第二驱动信号；
第一与第二互补的输出晶体管，它们分别由第一与第二晶体管驱动器输出的上述第一与第二驱动信号驱动；
在上述互补的第一与第二读总线数据信号分别被第一与第二传输门传输以及分别被第一与第二锁存器锁存在第一与第二节点上前，第一与第二节点分别由预充电信号预充电到相同电位，
由此从第一与第二晶体管驱动器输出的上述第一与第二驱动信号在不同时间被分别输出到上述第一与第二输出晶体管，从而防止上述第一与第二输出晶体管出现导通-导通状态。
2.根据权利要求1所述的半导体存储器件的输出电路，其中上述预充电信号用上述传输门控制信号来产生。
3.根据权利要求1所述的半导体存储器件的输出电路，其中上述第一与第二节点被预充电到的相同电位等于电源电压或接地电压。
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