JP4754264B2 - 半導体集積回路および半導体集積回路を搭載した製品のテスト方法 - Google Patents

Description

この発明は、例えば、複数個の出力端子毎にｎ段階の階調電圧を切り換え出力するような半導体集積回路および半導体集積回路を搭載した製品のテスト方法に関する。

近年、画像表示装置の技術の向上により、精密なＣＧ(コンピュータ・グラフィックス)画像や臨場感あふれる高精細な自然画像等を表示することが可能になってきている。しかしながら、より高階調でより高精細な画像を表示したいという要求は、日益しに高まってきている。

液晶表示装置を構成する液晶パネルにおいても、表示画像に対する一層の高精細化への要求が高まってきており、該液晶パネルに搭載される液晶ドライバＬＳＩ(大規模集積回路)の多出力化および多階調化が進んできている。

この階調表示を行うため、液晶ドライバの各出力は夫々ＤＡコンバータを内蔵し、各ＤＡコンバータから階調電圧を出力するようになっている。以下、この動作について具体的に説明する。

図６に、一般的な液晶ドライバのブロック図を示す。図６において、出力アンプ６の各出力に対応する画像データ(１出力当たり６ビット以上)を、シフトレジスタ１からの出力に基づいて、サンプリングメモリ２で順次サンプリングし、出力数分のデータをホールドメモリ３に取り込んでラッチし、レベルシフタ４を介してＤＡコンバータ５へ出力する。ＤＡコンバータ５では、ラダー抵抗でなる基準電圧発生回路７によって生成された階調電圧を各出力毎に選択して、夫々の出力毎に設けられたオペアンプを有する出力アンプ６を介して、各階調電圧を出力する。

上記基準電圧発生回路７としてのラダー抵抗を図８に示すが、一般的にはこのラダー抵抗を抵抗分割することによって各階調毎の所望の階調電圧を生成する。上記画像データに関し、６ビットＤＡコンバータの場合は６４階調表示が可能であり、８ビットＤＡコンバータの場合は２５６階調表示が可能であり、１０ビットＤＡコンバータの場合は１０２４階調表示が可能である。

上記液晶ドライバ用ＬＳＩの多階調化に伴って、画像の品質を確保するための液晶ドライバ用ＬＳＩのテストには高精度測定が不可欠となる。つまり、ＤＡコンバータ５から出力される夫々の階調電圧値が総て正しい電圧であるか否か、または、ＤＡコンバータ５の各出力端子から出力される同じ階調の電圧値が均一であるか否かを一層高精度にテストする必要がある。

尚、被テストデバイス(Device Under Test)の電源電圧が同一であれば、出力端子の性能が６４階調から２５６階調に向上することにより、測定精度は４倍高精度化する必要がある。

以下、テストの対象となる被テストデバイスは、出力端子数がｍであり、各出力端子にはｎ通りの電圧レベルを選択して出力するためのｎ階調ＤＡコンバータを内蔵している液晶ドライバ用ＬＳＩである場合を例に、従来のテスト方法について説明する。

図５は、高精度電圧計による階調テストを行う半導体試験装置の概略構成を示す図である。半導体試験装置(テスタ)１２は、被テストデバイス(ＤＵＴ)１１に所定の入力信号を入力し、ＤＵＴ１１から出力される信号の良否を判定するものである。すなわち、テスタ１２により、所定の入力信号をＤＵＴ(液晶ドライバＬＳＩ)１１に供給して１階調目のレベルの電圧を出力させる。そして、テスタ１２に内蔵されている高精度アナログ電圧測定器１３を用いて、第１出力端子Ｙ１から第ｍ出力端子Ｙmまで１出力端子ずつ順次１階調目の階調電圧値を測定し、その測定結果をテスタ１２に内蔵されているデータメモリ１４に逐次格納する。この動作をｎ階調分繰り返していき、最終的には全出力端子・全階調分のデータをデータメモリ１４に格納する。その結果、出力状態数が(ｍ×ｎ)個分のデータがデータメモリ１４に格納されることになる。

次に、上記データメモリ１４に格納されたデータ(階調電圧値)を、テスタ１２に内蔵されている演算装置１５に送出し、演算装置１５によって所定の演算を行なって、各出力端子Ｙにおける各階調電圧値のズレ量や各出力端子Ｙ間の階調電圧値のバラツキ(均一性)の判定を行うのである。すなわち、演算装置１５は、図１０に示すように、各出力端子Ｙ１〜Ｙmからの出力電圧の測定値が理想電圧値に対してどの程度ずれているかを算出する(階調偏差)。また、上記測定値の上限値(ＭＡＸ値)と下限値(ＭＩＮ値)との差を算出する(均一性)のである。

このような液晶ドライバのテストにおいては、階調数が増加することによって、階調電圧値をより高精度に測定する必要が生じる。しかしながら、液晶ドライバにおいては、５００ピン程度の出力端子を備えたものも珍しくなく、各出力端子のＤＣ測定に長時間を要することから、上記アナログテストによる方法においては、量産テストの場合において適用し難いという問題を有している。

そこで、特開平１０‐２９３７号公報(特許文献１)に開示された「ＩＣ試験装置」においては、上記アナログテストにおける被試験出力端子の出力レベルを所定の上限値および下限値と比較する比較器を設け、これら比較器の出力結果であるデジタルデータを期待値と比較することによって、上記アナログテストの問題を解決している。しかしながら、それでも、以下のような問題がある。

すなわち、高品質な画像を追求するため、画像表示装置駆動用のデバイスの階調ビット数が年々大きくなっており、出力レベルのレベル変化が非常に小さなってきている。したがって、上記特許文献１のＩＣ試験装置における比較器では、出力レベルのレベル変化を検出することが困難になってきている。液晶ドライバを例に挙げた場合、被テストデバイスの理想出力電圧と実際の出力電圧とのずれ電圧ΔＶ(図１１参照)や出力端子間バラツキ(均一性)に対して規定される仕様はさらに厳しくなり、一般に６４階調仕様では±２０ｍＶ以下、２５６階調仕様では±１０ｍＶ以下であり、さらなる階調数の増加と共に数ｍＶ以下となりつつある。

液晶駆動デバイスには５Ｖの電源に対して出力レベルを１０ビットの階調で出力制御できるものがあり、その場合には、階調ユニットからの５mＶの出力を高精度に測定する必要がある。しかしながら、５mＶの出力を高精度に測定できる高精度ＤＣユニットを備えたテスト装置は高額となってしまうので、量産デバイスのテスト装置には導入することができない。

以上のことより、従来、アナログ回路を含むデバイスを高精度にスクリーニングすることが必要な場合には、例えば、液晶駆動用デバイスが１０個以上使用される大画面用液晶表示装置に使用する場合や、通常よりも高い表示品質が要求される車載用の液晶表示装置に使用する場合には、ユーザが要望する表示品質を満たすことが困難であるという課題がある。したがって、このような用途に使用されるデバイスに対して、量産段階で従来よりも高い出荷品質を確保することが求められている。

そこで、上述した階調電圧の偏差と均一性とのテスト項目を補うために、基本動作の機能試験や、ＡＣ特性等の動作マージンや消費電流・遅延時間等の項目の試験が行われている。

半導体集積回路のテストにおいては、数μＡオーダーの微少リーク電流のテストは重要なファクタである。このような数μＡオーダーの微少リーク電流のテストを行うことによって、動作的には略正常範囲内にあるが、潜在的な故障モード(例えば、内部配線間の干渉やトランジスタに何らかの欠陥(ゲート酸化膜欠陥等)があって、将来的に不良に至ると思われるような信頼性モードの不良)をスクリーニングすることも可能である。

大規模論理ＬＳＩのテストにおいて、微小な電源電流を測定するリークテストは、機能故障検出用テストパターンを用いる機能テストでは出荷品質を確保できない場合であっても高いスクリーニング効果を得ることができるために普及している。ＣＭＯＳＬＳＩにおいては、リーク電流値は通常略０であるのに対して、異常があると０にならない。そのために、リーク電流を測定することによって不良デバイスを検出することができる。このリーク電流測定の一つにＩＤＤＱテストがある。

静止状態の電源電流を測定する先行技術として、例えば特開平５‐２７３２９８号公報(特許文献２)に開示された「半導体集積回路装置及びそのテスト方法」や、特開平６‐５８９８１号公報(特許文献３)に開示された「ＣＭＯＳ集積回路の電流検出回路」がある。上記特許文献２では、ＣＭＯＳ半導体集積回路の外部に測定回路を構成して、同一半導体基板内に上記測定回路を内蔵するようにしている。以上のごとく、様々なＩＤＤＱテスト技術が提案されている。

しかしながら、上述のような微小電源電流の異常値を検出するＩＤＤＱテスト装置においては、正常時でも直流成分に起因する大きな電源電流が流れるアナログ回路部が多く含まれているデバイス、例えば液晶駆動用デバイスに対しては、原理上スクリーニング効果を上げることができないという課題がある。
特開平１０‐２９３７号公報 特開平５‐２７３２９８号公報 特開平６‐５８９８１号公報

そこで、この発明の課題は、正常時でも電源電流が流れるアナログ回路部が含まれる半導体集積回路であっても高いスクリーング効果を得ることができる半導体集積回路のテスト方法を提供することにある。

上記課題を解決するため、この発明の半導体集積回路のテスト方法は、
複数個の出力端子を有する半導体集積回路の出力状態が第１の状態にあるべきときの上記半導体集積回路全体の第１消費電流と、上記半導体集積回路の出力状態が上記第１の状態と下記第１の関係あるいは第２の関係にある第２の状態にあるべきときの上記半導体集積回路全体の第２消費電流とを測定し、
上記半導体集積回路が正常である場合における上記第１消費電流の値と上記第２消費電流の値との差分値は、特定の値を有しており、
上記第１消費電流値と上記第２消費電流値との差分値と、上記特定の値に基づいて予め定められた基準値との比較結果に基づいて、上記半導体集積回路の欠陥を検出する
ことを特徴としている。
上記第１の関係は、上記第１の状態が、駆動時に印加される電流あるいは電圧よりも高い電流あるいは電圧を上記半導体集積回路に印加するストレス印加によって、上記半導体集積回路の内部を活性化させる前の状態であり、上記第２の状態が、上記半導体集積回路の内部に対する上記活性化を終了した後の状態である関係。
上記第２の関係は、上記第１の状態が、上記各出力端子からの出力電圧が、ｎ１(ｎ１は自然数)階調目の階調電圧とこのｎ１階調目とは異なるｎ２(ｎ２は自然数)階調目の階調電圧とが所定順に配列された状態であり、上記第２の状態が、上記各出力端子からの出力電圧を、上記第１の状態における２つの階調電圧のうち上記第１の状態の場合とは異なる方の階調電圧にした状態である関係。

上記構成によれば、上記半導体集積回路の出力状態が第１の状態にあるべきときの第１消費電流と、上記第１の状態と上記第１の関係あるいは第２の関係にある第２の状態にあるべきときの第２消費電流との差分値に基づいて、上記半導体集積回路の欠陥を検出するので、上記半導体集積回路およびこの半導体集積回路の内部回路の不具合を、消費電流によって検出することができる。

その場合、上記第１,第２消費電流値は夫々ｍＡオーダーであるため、将来不良に至るトランジスタ規模の潜在的な欠陥が存在していても、その潜在的な欠陥に起因する電流値の変動はｍＡオーダーでの電流値に埋没してしまい、上記消費電流値から直接上記欠陥を発見することは困難である。しかしながら、この発明においては、各消費電流値の差分値によって判定するため、上記半導体集積回路が正常である場合における上記第１消費電流の値と上記第２消費電流の値との差分値は略０であるとすれば上記差分値はμＡオーダーとなり、上記潜在的な欠陥に起因する電流の変化を検出することが可能になる。

さらに、上記第１,第２消費電流値の差分値をとることによって、上記半導体集積回路の特性および上記半導体集積回路の測定環境(接触状態等の影響)による消費電流の変動量を考慮することなく、同一条件での判定が可能となる。したがって、μＡオーダーでの判定が可能となる。さらに、上記測定環境による消費電流の変動量を考慮する必要がないため、正常時でも電源電流が流れるようなアナログ回路に対しても判定が可能である。したがって、上記半導体集積回路の内部回路がアナログ回路であってもμＡオーダーでの不良検出が可能になる。

また、１実施の形態の半導体集積回路のテスト方法では、
上記半導体集積回路が正常である場合における上記第１消費電流の値と上記第２消費電流の値との差分値は略０である。

ここで、上記「略０」とは、「０」の場合と「±１ｍＡ以内」の場合とを含んでいる。

この実施の形態によれば、上記半導体集積回路が正常である場合における上記第１消費電流の値と上記第２消費電流の値との差分値は、略０である。したがって、上記差分値はμＡオーダーとなり、上記潜在的な欠陥に起因する電流の変化を検出することができる。

また、上記第１の状態と上記第２の状態との関係を、上記第１の状態が、駆動時に印加される電流あるいは電圧よりも高い電流あるいは電圧を上記半導体集積回路に印加するストレス印加によって、上記半導体集積回路の内部を活性化させる前の状態であり、上記第２の状態が、上記半導体集積回路の内部に対する上記活性化を終了した後の状態である上記第１の関係とすれば、特に、現在は正常に動作可能であっても将来不良に至るようなトランジスタ規模での潜在的な欠陥を検出することができる。したがって、信頼性に拘わる不良を検出することができる。

また、１実施の形態の半導体集積回路のテスト方法では、
上記半導体集積回路は、上記各出力端子から多階調電圧を切り換え出力するように構成されており、
上記第１の状態と上記第２の状態との関係は、上記第２の関係である。

この実施の形態によれば、多階調電圧を切り換え出力する半導体集積回路およびこの半導体集積回路の内部回路(特に、出力アンプ)の不具合を、消費電流によって検出することができる。

また、１実施の形態の半導体集積回路のテスト方法では、
上記第１の状態における上記ｎ１階調目の階調電圧と上記ｎ２階調目の階調電圧との配列順は交互である。

この実施の形態によれば、上記第１の状態における上記ｎ１階調目の階調電圧と上記ｎ２階調目の階調電圧との配列が千鳥状態となる一方、上記第２の状態における配列は逆千鳥状態となる。したがって、上記第１の状態および第２の状態を簡単に設定することができる。

また、この発明の半導体集積回路を搭載した製品のテスト方法は、
半導体集積回路が搭載された製品の出力状態が第１の状態にあるべきときの上記製品全体の第１消費電流と、上記製品の出力状態が上記第１の状態と下記第１の関係あるいは第２の関係にある第２の状態にあるべきときの上記製品全体の第２消費電流とを測定し、
上記製品が正常である場合における上記第１消費電流の値と上記第２消費電流の値との差分値は、特定の値を有しており、
上記第１消費電流値と上記第２消費電流値との差分値と、上記特定の値に基づいて予め定められた基準値との比較結果に基づいて、上記製品の欠陥を検出する
ことを特長としている。
上記第１の関係は、上記第１の状態が、駆動時に印加される電流あるいは電圧よりも高い電流あるいは電圧を上記製品に印加するストレス印加によって、上記製品の内部を活性化させる前の状態であり、上記第２の状態が、上記製品の内部に対する上記活性化を終了した後の状態である関係。
上記第２の関係は、上記第１の状態が、上記製品の各出力端子からの出力電圧が、ｎ１(ｎ１は自然数)階調目の階調電圧とこのｎ１階調目とは異なるｎ２(ｎ２は自然数)階調目の階調電圧とが所定順に配列された状態であり、上記第２の状態が、上記各出力端子からの出力電圧を、上記第１の状態における２つの階調電圧のうち上記第１の状態の場合とは異なる方の階調電圧にした状態である関係。

上記構成によれば、上記半導体集積回路のテスト方法の場合と同様に、上記製品,この製品に搭載された半導体集積回路およびこの半導体集積回路の内部回路の不具合を、消費電流によって検出することができる。その場合、将来不良に至るトランジスタ規模の潜在的な欠陥に起因する電流の変化を検出することができる。さらに、上記半導体集積回路の特性および上記半導体集積回路の測定環境(接触状態等の影響)による消費電流の変動量を考慮することなく、また、上記半導体集積回路の内部回路がアナログ回路であっても、μＡオーダーでの不良検出が可能になる。

また、１実施の形態の半導体集積回路を搭載した製品のテスト方法では、
上記製品が正常である場合における上記第１消費電流の値と上記第２消費電流の値との差分値は略０である。

ここで、上記「略０」とは、「０」の場合と「±１ｍＡ以内」の場合とを含んでいる。

この実施の形態によれば、上記製品が正常である場合における上記第１消費電流の値と上記第２消費電流の値との差分値は、略０であるため、上記差分値はμＡオーダーとなり、上記潜在的な欠陥に起因する電流の変化を検出することができる。

以上より明らかなように、この発明の半導体集積回路のテスト方法は、上記半導体集積回路の出力状態が第１の状態にあるべきときの第１消費電流と、上記第１の状態と下記第１の関係あるいは第２の関係にある第２の状態にあるべきときの第２消費電流との差分値に基づいて、上記半導体集積回路の欠陥を検出するので、上記半導体集積回路およびこの半導体集積回路の内部回路の不具合を、消費電流によって検出することができる。
上記第１の関係は、上記第１の状態が、駆動時に印加される電流あるいは電圧よりも高い電流あるいは電圧を上記半導体集積回路に印加するストレス印加によって、上記半導体集積回路の内部を活性化させる前の状態であり、上記第２の状態が、上記半導体集積回路の内部に対する上記活性化を終了した後の状態である関係。
上記第２の関係は、上記第１の状態が、上記各出力端子からの出力電圧が、ｎ１(ｎ１は自然数)階調目の階調電圧とこのｎ１階調目とは異なるｎ２(ｎ２は自然数)階調目の階調電圧とが所定順に配列された状態であり、上記第２の状態が、上記各出力端子からの出力電圧を、上記第１の状態における２つの階調電圧のうち上記第１の状態の場合とは異なる方の階調電圧にした状態である関係。

さらに、上記第１,第２消費電流値の差分値によって判定するため、上記半導体集積回路が正常である場合における上記両消費電流値の差分値は略０であるとすれば、上記差分値はμＡオーダーとなり、上記潜在的な欠陥に起因する電流の変化を検出することが可能になる。

さらに、上記第１,第２の消費電流値の差分をとることによって、上記半導体集積回路の特性および上記半導体集積回路の測定環境(接触状態等の影響)による消費電流の変動量を考慮することなく、同一条件での判定が可能となる。したがって、μＡオーダーでの判定が可能となる。

さらに、上記測定環境による消費電流の変動量を考慮する必要がないため、正常時でも電源電流が流れるようなアナログ回路に対しても判定が可能である。したがって、上記半導体集積回路の内部回路がアナログ回路であってもμＡオーダーでの不良検出が可能になる。

また、この発明の半導体集積回路を搭載した製品のテスト方法は、半導体集積回路が搭載された製品の出力状態が第１の状態にあるべきときの第１消費電流と、上記第１の状態と上記第１の状態と下記第１の関係あるいは第２の関係にある第２の状態にあるべきときの第２消費電流との差分値に基づいて、上記製品の欠陥を検出するので、上記半導体集積回路のテスト方法の場合と同様に、上記製品,この製品に搭載された半導体集積回路およびこの半導体集積回路の内部回路の不具合を、消費電流によって検出することができる。
上記第１の関係は、上記第１の状態が、駆動時に印加される電流あるいは電圧よりも高い電流あるいは電圧を上記製品に印加するストレス印加によって、上記製品の内部を活性化させる前の状態であり、上記第２の状態が、上記製品の内部に対する上記活性化を終了した後の状態である関係。
上記第２の関係は、上記第１の状態が、上記製品の各出力端子からの出力電圧が、ｎ１(ｎ１は自然数)階調目の階調電圧とこのｎ１階調目とは異なるｎ２(ｎ２は自然数)階調目の階調電圧とが所定順に配列された状態であり、上記第２の状態が、上記各出力端子からの出力電圧を、上記第１の状態における２つの階調電圧のうち上記第１の状態の場合とは異なる方の階調電圧にした状態である関係。

さらに、将来不良に至るトランジスタ規模での潜在的な欠陥に起因する電流の変化を検出することができる。さらに、上記半導体集積回路の特性および上記半導体集積回路の測定環境(接触状態等の影響)による消費電流の変動量を考慮することなく、また、上記半導体集積回路の内部回路がアナログ回路であっても、μＡオーダーでの不良検出が可能になる。

すなわち、これらの発明によれば、上記半導体集積回路およびそれを搭載した製品の出荷品質レベルを、従来と比べて格段に向上させることができるのである。

以下、この発明を図示の実施の形態により詳細に説明する。尚、本実施の形態においては、ＤＡコンバータを内蔵した多階調・多出力の液晶ドライバを例に挙げて、この発明の半導体集積回路のテスト方法について説明する。

図６は、一般的な液晶ドライバのブロック図である。また、図７は、図６における基準電圧発生回路７の概略構成と、ＤＡコンバータ５および出力アンプ６との関係とを示す。また、図８は、図６における基準電圧発生回路７としてのラダー抵抗を示す。また、図９は、図７に示す基準電圧発生回路７によって生成された各階調電圧を示す。尚、図６に示す液晶ドライバの構成および動作は、上記〔背景技術〕で説明した通りである。

図５は、図６および図７に示す液晶ドライバに対して本実施の形態におけるテスト方法を実行する半導体試験装置(テスタ)の概略構成を示す。尚、図５に示す半導体試験装置の構成および動作は、上記〔背景技術〕で説明した通りである。

ところで、上記〔背景技術〕で述べたように、ＣＭＯＳＬＳＩの場合には、リーク電流値は通常略０であるのに対し、異常があると０にはならない。そのため、リーク電流を測定することによって不良デバイスを検出することができる。ところが、液晶ドライバの場合には、出力回路にアナログ回路としてオペアンプを搭載しているため、バイアス電流が定常的に流れ、数ｍＡオーダーの電流が静止状態でも流れている。そのために、上記大規模論理ＬＳＩ等で行われている微小電流の測定を行うことができない。

そこで、上記被テストデバイスが「液晶ドライバ」である本実施の形態では、上記ＣＭＯＳＬＳＩの場合に行われている微小リーク電流の測定に追加するテストとして、以下のようなテストを行うのである。

図６に示す液晶ドライバは、上記レベルシフタ４の前後において、ロジック系(サンプリングメモリ２およびホールドメモリ３)と中耐圧系(ＤＡコンバータ５および出力アンプ６)に分けることができ、各々に供給される電源の系統が異なる。先にも述べたが、中耐圧系回路である出力アンプ６にはオペアンプが内蔵されているためバイアス電流が定常的に流れ、中耐圧系電源の静止電流は数ｍＡオーダーの電流となる。したがって、微小リーク電流による静止電流の変化は他の原因による変動の中に埋没してまう。そのために、中耐圧系回路については微小リーク電流の測定ができず、潜在的な不良要因を含む欠陥等をスクリーンニングしきれないのである。尚、図６に示す液晶ドライバの回路ブロックにおいては、一般的にトランジスタ数の６０％ぐらいが中耐圧系のブロック内にある。

そこで、この中耐圧系回路に注力して、中耐圧系回路の出力状態を第１状態と第２状態とに設定する。その場合に、上記第１状態と第２状態との消費電流が理論的に同じである(実測値では±１ｍＡの許容範囲内にある)とすると、もし上記中耐圧系回路のうちの上記第１状態を生成する回路(トランジスタ等)に潜在的な不良要因がある場合には、上記第１状態での消費電流値は上記第２状態での消費電流値と比べて大きくなる。そこで、上記第１状態での消費電流値と上記第２状態での消費電流値の差分値を、上記階調テスト装置の演算装置１５によって求め、例えば基準値と比較することによって、出力アンプ６や出力アンプ６を構成するオペアンプ等の回路ブロック単位での潜在的な欠陥をスクリーニングすることが可能になるのである。

以下、６ビットの画像データが入力される液晶ドライバを例にさらに詳しく説明する。出力アンプ６の各出力に対応する入力データ(１出力当たり６ビット)が、図５に示すテスタ１２から入力される。そうすると、上記入力データをサンプリングメモリ２で順次サンプリングし、出力数分のデータをホールドメモリ３に取り込んでラッチし、レベルシフタ４を介してＤＡコンバータ５に入力する。ＤＡコンバータ５では、基準電圧発生回路７によって生成された階調電圧を上記入力データに基づいて各出力毎に選択し、夫々の出力毎に設けられたオペアンプを有する出力アンプ６を介して各階調電圧を出力する。例えば、上記入力データが＃００(６ビット)であるとすると０階調目の階調電圧、＃３Ｆ(６ビット)であるとすると６３階調目の階調電圧が、出力アンプ６の出力端子から出力される。

そこで、本実施例では、上述の動作と各回路ブロックの状態とを加味して、上記第１状態として、例えば出力アンプ６の奇数番目の出力端子に対する入力データとして、最大レベルの階調電圧(６３階調目の階調電圧)を出力させる入力データ「＃３Ｆ」を入力する。一方、偶数番目の出力端子に対する入力データとして、最小レベルの階調電圧(０階調目の階調電圧)を出力させる入力データ「＃００」を入力した状態を設定する。その結果、出力アンプ６の出力状態は、図１に示すような千鳥状態となる。これに対して、上記第２状態として、上記第１状態とは逆に、出力アンプ６の奇数番目の出力端子に対する入力データとして、０階調目の階調電圧を出力させる入力データ「＃００」を入力する。一方、偶数番目の出力端子に対する入力データとして、６３階調目の階調電圧を出力させる入力データ「＃３Ｆ」を入力した状態を設定する。そうすると、出力アンプ６の出力状態は、図２に示すような逆千鳥状態となる。そして、上記第１状態と第２状態とにおける各々の電源電流(上記液晶ドライバ全体の消費電流)の値を測定し、その電流値の差分値を基準値と比較検証することによって、回路に存在する潜在的な欠陥(動作的には正常であるが微少リークがあるようなトランジスタレベルでの欠陥)を間接的にスクリーンニングすることができるのである。

図３は、２５６階調用のラダー抵抗を図７に示すように２個用いた場合における上記千鳥状態(第１状態)と逆千鳥状態(第２状態)とにおける出力アンプ６の出力電圧の変化を示す。この場合、上記第１状態には、例えば出力アンプ６の奇数番目の出力端子からの出力値として、２個のラダー抵抗のうちの低電圧側のラダー抵抗からの０階調目の階調電圧を選択する。一方、偶数番目の出力端子からの出力値として、２個のラダー抵抗のうちの高電圧側のラダー抵抗からの０階調目の階調電圧を選択する。これに対し、上記第２状態には、奇数番目の出力端子からの出力値として、上記高電圧側のラダー抵抗からの０階調目の階調電圧を選択する。一方、偶数番目の出力端子からの出力値として、上記低電圧側のラダー抵抗からの０階調目の階調電圧を選択するのである。

以上のごとく、本実施例においては、上記出力状態として上記出力アンプ６の各出力端子からの２つの出力電圧の配列パターンを用いると共に、上記第１状態と第２状態との所定の関係は、上記２つの出力電圧の配列パターンが互いに逆である関係としている。具体的には、上記出力アンプ６からの出力信号の電圧レベルの配列順を反転させて上記千鳥状態(第１状態)と上記逆千鳥状態(第２状態)とを設定することによって、出力信号を生成する出力アンプ６および出力アンプ６内のオペアンプの不具合を検出することができるのである。

尚、本実施例では、最大レベルの階調電圧と最小レベルの階調電圧との配列順を反転させているが、必ずしも最大・最小レベルの階調電圧である必要は無く、例えば中央レベルからの電圧差が同じ２つの電圧レベルの階調電圧であってもよい。また、２つの電圧レベルの配列順序は１つの出力端子毎でなく、複数の出力端子毎であっても差し支えない。

また、本実施例では、上記第１状態および第２状態として、液晶ドライバの出力アンプ６の出力端子から出力される電圧値とその配列パターンとを用いている。しかしながら、この発明はこれに限定されるものではなく、上記第１,第２状態は、互いが所定の関係にある半導体集積回路の出力状態であればよいのである。

次に、上記中耐圧系回路の状態を第１状態と第２状態とに設定する他の実施例について述べる。

この実施例では、上記６ビット入力の液晶ドライバの内部回路における状態の反転を考慮して、上記第１状態として、出力アンプ６の奇数番目の出力端子からの出力に対応する入力データとして「＃１５」を入力する一方、偶数番目の出力端子からの出力に対応する入力データとして、「＃１５」の各ビットを反転させた、つまり「＃１５」と１の補数の関係にある「＃２Ａ」を入力した状態を設定する。これに対し、上記第２状態として、出力アンプ６の奇数番目の出力端子からの出力に対応する入力データとして「＃２Ａ」を入力する。一方、偶数番目の出力端子からの出力に対応する入力データとして、「＃２Ａ」の各ビットを反転させた、つまり「＃２Ａ」と１の補数の関係にある「＃１５」を入力した状態を設定する。そして、上記第１状態と第２状態とにおける各々の電源電流の値を測定し、その電流値の差分値と基準値とを比較検証することによって、μＡオーダーの判定が可能となる。結果として、微少リークの測定と同等のテストを実現することができ、回路に存在する潜在的な欠陥を間接的にスクリーンニングすることができるのである。

図４は、２５６階調用のラダー抵抗を図７に示すように２個用いた場合における上記第１状態と第２状態とにおける出力アンプ６の出力電圧の変化を示す。この場合は、上記第１状態には、例えば出力アンプ６の奇数番目の出力端子からの出力に対応する入力データとして、２個のラダー抵抗のうちの低電圧側のラダー抵抗用に「＃００」を入力する。一方、偶数番目の出力端子からの出力に対応する入力データとして、２個のラダー抵抗のうちの高電圧側のラダー抵抗用に「＃００」を入力した状態を設定する。こうして、出力アンプ６の出力状態を千鳥状態とする。これに対して、上記第２状態には、奇数番目の出力端子からの出力に対応する入力データとして、上記低電圧側のラダー抵抗用に「＃００」と１の補数の関係にある「＃３Ｆ」を入力する。一方、偶数番目の出力端子からの出力に対応する入力データとして、上記高電圧側のラダー抵抗用に「＃３Ｆ」を入力した状態を設定する。そうすると、出力アンプ６の出力状態は、出力レベルの変化幅が小さい千鳥状態となる。

以上のごとく、本実施例においては、上記第２状態に対応する入力データを、上記第１状態に対応する入力データに対して１の補数の関係を有するように設定している。こうして、上記入力データの各ビットを反転させて上記第１状態と第２状態とを設定することによって、主に入力データによって制御されるＤＡコンバータ５およびレベルシフタ４の不具合を検出することができるのである。

次に、上記中耐圧系回路の状態を第１状態と第２状態とに設定する他の実施例について述べる。

この実施例では、先ず、静止状態の上記液晶ドライバを第１状態とする。次に、液晶ドライバに対して駆動時に印加される電流または電圧よりも高い電流または電圧を印加するストレス印加によって、液晶ドライバ内部を活性化させる。そして、上記活性化を終了した後の静止状態の液晶ドライバを第２状態とする。このように、液晶ドライバ内部を活性化させる前後等、外部要因の有無によって第１状態と第２状態とを設定する。そして、この第１状態と第２状態での差分電流値と基準値とを比較検証することによって、液晶ドライバの不具合を検出するのである。したがって、現在は正常に動作可能であっても将来不良に至るようなトランジスタ規模での潜在的な欠陥を検出することができるのである。

すなわち、この実施例によれば、上記液晶ドライバの信頼性に拘わる不良を検出することができ、出荷品質を格段に向上させることが可能となる。

尚、上記各実施例における差分電流値との比較を行う基準値は、被テストデバイスの実力値や測定機器の測定精度等を考慮した上で、統計的データから最適な値を設定する。上記液晶ドライバに適用する場合には、複数の液晶ドライバの差分電流値の分布データを集計し、その集計値から最適な基準値を抽出するようにしている。

以上のごとく、本実施の形態においては、液晶ドライバ等の被テストデバイスにおける入力信号の状態または出力信号の状態を第１状態とこの第１状態とは相反する第２状態との２つの状態に設定し、この２つの状態での消費電流値の差分値と基準値とを比較検証するテストを行うようにしている。したがって、以下のような効果を奏することができる。
（１）上記第１状態と第２状態との各消費電流値の差分値によって判定するため、上記第１状態での消費電流と上記第２状態での消費電流とが略等しい関係である場合には、上記消費電流のレベルがｍＡのオーダーであっても上記差分値はμＡオーダーとなり、上記潜在的な欠陥に起因する電流の変化を検出することができる。
（２）同じ被テストデバイスの異なる２つの状態における消費電流値の差分で判定するため、被テストデバイス特性や測定条件や環境温度に依存して電流値が変動したとしても上記電流値の差分は一定となる。したがって、上記変動の判定結果に対する影響を抑制することができる。すなわち、本実施の形態におけるテスト方法によれば、被テストデバイスのデバイス特性や測定条件や環境温度等の影響を受けることがないのである。
（３）上記測定環境による消費電流の変動量を考慮する必要がないため、正常時でも電源電流が流れるようなアナログ回路に対しても判定が可能である。したがって、液晶ドライバの出力アンプ６等のように内部回路がアナログ回路であってもμＡオーダーでの不良検出が可能になる。
（４）被テストデバイスが液晶ドライバである場合には、上記２つの状態を、図１〜図３に示すように、上記出力アンプ６に内蔵されているオペアンプの状態のみによって異なるように、つまり出力信号の状態が異なるように設定することによって、上記オペアンプの欠陥(トランジスタレベルでの欠陥)を微少なリーク電流によってスクリーニングすることができる。

尚、この場合にスクリーニングできる上記欠陥としては、ゲート酸化膜不良,配線間干渉不良,Ｐ型Ｎ型領域エッチング不良,ゲート電極上異物不良,ゲート電極形状異常およびパターン不良等がある。また、このパターン不良の具体例として、Ｐ型領域パターンあるいはＮ型領域パターンから周囲のロコス領域にかけて生じた段差や、Ｐ型領域パターンあるいはＮ型領域パターンのコンタクト部に生じた欠陥等があり、何れも動作的には略正常範囲内にあるが将来不良に至る可能性のある潜在的な欠陥である。

本実施の形態においては、被テスト半導体集積回路として液晶ドライバを例に挙げて説明した。しかしながら、この発明は、互いが所定の関係にある出力状態であって、互いの消費電流が略等しいような第１状態と第２状態とが設定可能であれば、液晶ドライバ以外の総ての半導体集積回路やその半導体集積回路を搭載した製品にも適用することができ、その適用範囲は広範囲である。

例えば、上記液晶ドライバを搭載した製品である液晶パネルに適用した例として、液晶表示パネルの全画素を総て赤表示にした上記第１状態と青表示または緑表示にした上記第２状態とにおける消費電流値の差分値を基準値と比較検証することによって、実装部品や実装基板の不具合を検出することも可能である。

この発明の半導体集積回路のテスト方法における第１状態の説明図である。 図１に続く第２状態の説明図である。 千鳥状態(第１状態)と逆千鳥状態(第２状態)とにおける出力レベルの変化例を示す図である。 図１とは異なるテスト方法における出力レベルの変化例を示す図である。 図１〜図４に示すテスト方法を実行する半導体試験装置(テスタ)の概略構成を示す図である。 液晶ドライバのブロック図である。 図６における基準電圧発生回路の概略構成とＤＡコンバータおよび出力アンプとの関係を示す図である。 図６における基準電圧発生回路としてのラダー抵抗を示す図である。 図７に示す基準電圧発生回路で生成された各階調電圧を示す図である。 従来の階調テストの説明図である。 被テストデバイスの理想出力電圧と実際の出力電圧とのずれ電圧を示す図である。

１…シフトレジスタ、
２…サンプリングメモリ、
３…ホールドメモリ、
４…レベルシフタ、
５…ＤＡコンバータ、
６…出力アンプ、
７…基準電圧発生回路、
１１…被テストデバイス(ＤＵＴ)、
１２…半導体試験装置(テスタ)、
１３…高精度アナログ電圧測定器、
１４…データメモリ、
１５…演算装置。

Claims (6)

1. 複数個の出力端子を有する半導体集積回路の出力状態が第１の状態にあるべきときの上記半導体集積回路全体の第１消費電流と、上記半導体集積回路の出力状態が上記第１の状態と下記第１の関係あるいは第２の関係にある第２の状態にあるべきときの上記半導体集積回路全体の第２消費電流とを測定し、
   上記半導体集積回路が正常である場合における上記第１消費電流の値と上記第２消費電流の値との差分値は、特定の値を有しており、
   上記第１消費電流値と上記第２消費電流値との差分値と、上記特定の値に基づいて予め定められた基準値との比較結果に基づいて、上記半導体集積回路の欠陥を検出する
   ことを特長とする半導体集積回路のテスト方法。
   上記第１の関係は、上記第１の状態が、駆動時に印加される電流あるいは電圧よりも高い電流あるいは電圧を上記半導体集積回路に印加するストレス印加によって、上記半導体集積回路の内部を活性化させる前の状態であり、上記第２の状態が、上記半導体集積回路の内部に対する上記活性化を終了した後の状態である関係。
   上記第２の関係は、上記第１の状態が、上記各出力端子からの出力電圧が、ｎ１(ｎ１は自然数)階調目の階調電圧とこのｎ１階調目とは異なるｎ２(ｎ２は自然数)階調目の階調電圧とが所定順に配列された状態であり、上記第２の状態が、上記各出力端子からの出力電圧を、上記第１の状態における２つの階調電圧のうち上記第１の状態の場合とは異なる方の階調電圧にした状態である関係。
2. 請求項１に記載の半導体集積回路のテスト方法において、
   上記半導体集積回路が正常である場合における上記第１消費電流の値と上記第２消費電流の値との差分値は、略０である
   ことを特長とする半導体集積回路のテスト方法。
3. 請求項１に記載の半導体集積回路のテスト方法において、
   上記半導体集積回路は、上記各出力端子から多階調電圧を切り換え出力するように構成されており、
   上記第１の状態と上記第２の状態との関係は、上記第２の関係である
   ことを特長とする半導体集積回路のテスト方法。
4. 請求項３に記載の半導体集積回路のテスト方法において、
   上記第１の状態における上記ｎ１階調目の階調電圧と上記ｎ２階調目の階調電圧との配列順は交互である
   ことを特長とする半導体集積回路のテスト方法。
5. 半導体集積回路が搭載された製品の出力状態が第１の状態にあるべきときの上記製品全体の第１消費電流と、上記製品の出力状態が上記第１の状態と下記第１の関係あるいは第２の関係にある第２の状態にあるべきときの上記製品全体の第２消費電流とを測定し、
   上記製品が正常である場合における上記第１消費電流の値と上記第２消費電流の値との差分値は、特定の値を有しており、
   上記第１消費電流値と上記第２消費電流値との差分値と、上記特定の値に基づいて予め定められた基準値との比較結果に基づいて、上記製品の欠陥を検出する
   ことを特長とする半導体集積回路を搭載した製品のテスト方法。
   上記第１の関係は、上記第１の状態が、駆動時に印加される電流あるいは電圧よりも高い電流あるいは電圧を上記製品に印加するストレス印加によって、上記製品の内部を活性化させる前の状態であり、上記第２の状態が、上記製品の内部に対する上記活性化を終了した後の状態である関係。
   上記第２の関係は、上記第１の状態が、上記製品の各出力端子からの出力電圧が、ｎ１(ｎ１は自然数)階調目の階調電圧とこのｎ１階調目とは異なるｎ２(ｎ２は自然数)階調目の階調電圧とが所定順に配列された状態であり、上記第２の状態が、上記各出力端子からの出力電圧を、上記第１の状態における２つの階調電圧のうち上記第１の状態の場合とは異なる方の階調電圧にした状態である関係。
6. 請求項５に記載の半導体集積回路を搭載した製品のテスト方法において、
   上記製品が正常である場合における上記第１消費電流の値と上記第２消費電流の値との差分値は、略０である
   ことを特長とする半導体集積回路を搭載した製品のテスト方法。

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