JPH08315597A - Ic試験装置 - Google Patents
Ic試験装置Info
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- JPH08315597A JPH08315597A JP7142607A JP14260795A JPH08315597A JP H08315597 A JPH08315597 A JP H08315597A JP 7142607 A JP7142607 A JP 7142607A JP 14260795 A JP14260795 A JP 14260795A JP H08315597 A JPH08315597 A JP H08315597A
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- JP
- Japan
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- test
- fail
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- memory
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】 (修正有)
【目的】 トータルの試験時間を大幅に低減できるよう
にする。 【構成】 試験信号発生手段は試験信号をそれぞれの入
力タイミングや振幅などの条件に従って変化させて出力
する。IC読み書き手段は試験信号に応じたデータを被
測定ICに書き込んだり、書き込まれたデータを読み出
したりする。判定手段はIC読み書き手段によって読み
出されたデータを基準データと比較判定して、その判定
結果を示すパス/フェイルデータを出力する。レジスタ
ファイルは、被測定ICメモリに対してそれぞれ異なる
条件に従った複数の試験が一連の試験動作として行われ
た場合や異なる領域に対して所定の条件に従った複数の
試験が一連の試験動作として行われた場合には、その試
験毎に出力されるパス/フェイルデータを複数のファイ
ルに記憶する。制御手段は、レジスタファイルの各ファ
イルに記憶されているパス/フェイルデータを読み出
し、被測定ICの電気的特性を検査する。
にする。 【構成】 試験信号発生手段は試験信号をそれぞれの入
力タイミングや振幅などの条件に従って変化させて出力
する。IC読み書き手段は試験信号に応じたデータを被
測定ICに書き込んだり、書き込まれたデータを読み出
したりする。判定手段はIC読み書き手段によって読み
出されたデータを基準データと比較判定して、その判定
結果を示すパス/フェイルデータを出力する。レジスタ
ファイルは、被測定ICメモリに対してそれぞれ異なる
条件に従った複数の試験が一連の試験動作として行われ
た場合や異なる領域に対して所定の条件に従った複数の
試験が一連の試験動作として行われた場合には、その試
験毎に出力されるパス/フェイルデータを複数のファイ
ルに記憶する。制御手段は、レジスタファイルの各ファ
イルに記憶されているパス/フェイルデータを読み出
し、被測定ICの電気的特性を検査する。
Description
【0001】
【産業上の利用分野】本発明は、IC(集積回路)の電
気的特性を検査するIC試験装置に係り、特に試験条件
などが異なる場合でも一連の処理によって試験を行い、
試験時間を大幅に短縮することのできるIC試験装置に
関する。
気的特性を検査するIC試験装置に係り、特に試験条件
などが異なる場合でも一連の処理によって試験を行い、
試験時間を大幅に短縮することのできるIC試験装置に
関する。
【0002】
【従来の技術】性能や品質の保証されたICを最終製品
として出荷するためには、製造部門、検査部門の各工程
でIC製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。IC試験装置はこのような電気
的特性を検査する装置である。IC試験装置は、被測定
ICに所定の試験用パターンデータを与え、それによる
被測定ICの出力データを読み取り、被測定ICの基本
的動作及び機能に問題が無いかどうかを被測定ICの出
力データから不良情報を解析し、電気的特性を検査して
いる。
として出荷するためには、製造部門、検査部門の各工程
でIC製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。IC試験装置はこのような電気
的特性を検査する装置である。IC試験装置は、被測定
ICに所定の試験用パターンデータを与え、それによる
被測定ICの出力データを読み取り、被測定ICの基本
的動作及び機能に問題が無いかどうかを被測定ICの出
力データから不良情報を解析し、電気的特性を検査して
いる。
【0003】IC試験装置における試験は直流試験(D
C測定試験)とファンクション試験(FC測定試験)と
に大別される。直流試験は被測定ICの入出力端子にD
C測定手段から所定の電圧又は電流を印加することによ
り、被測定ICの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験は被測定
ICの入力端子にパターン発生手段から所定の試験用パ
ターンデータを与え、それによる被測定ICの出力デー
タを読み取り、被測定ICの基本的動作及び機能に問題
が無いかどうかを検査するものである。すなわち、ファ
ンクション試験は、アドレス、データ、ライトイネーブ
ル信号、チップセレクト信号などの被測定ICの各入力
信号の入力タイミングや振幅などの入力条件などを変化
させて、その出力タイミングや出力振幅などを試験した
りするものである。
C測定試験)とファンクション試験(FC測定試験)と
に大別される。直流試験は被測定ICの入出力端子にD
C測定手段から所定の電圧又は電流を印加することによ
り、被測定ICの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験は被測定
ICの入力端子にパターン発生手段から所定の試験用パ
ターンデータを与え、それによる被測定ICの出力デー
タを読み取り、被測定ICの基本的動作及び機能に問題
が無いかどうかを検査するものである。すなわち、ファ
ンクション試験は、アドレス、データ、ライトイネーブ
ル信号、チップセレクト信号などの被測定ICの各入力
信号の入力タイミングや振幅などの入力条件などを変化
させて、その出力タイミングや出力振幅などを試験した
りするものである。
【0004】図2は従来のIC試験装置の概略構成を示
すブロック図である。IC試験装置は大別してテスタ部
50とIC取付装置70とから構成される。テスタ部5
0は制御手段51、DC測定手段52、タイミング発生
手段53、パターン発生手段54、ピン制御手段55、
ピンエレクトロニクス56、フェイルメモリ57及び入
出力切替手段58から構成される。テスタ部50はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。
すブロック図である。IC試験装置は大別してテスタ部
50とIC取付装置70とから構成される。テスタ部5
0は制御手段51、DC測定手段52、タイミング発生
手段53、パターン発生手段54、ピン制御手段55、
ピンエレクトロニクス56、フェイルメモリ57及び入
出力切替手段58から構成される。テスタ部50はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。
【0005】テスタ部50とIC取付装置70との間
は、IC取付装置70の全入出力端子数(m個)に対応
する複数本(m本)の同軸ケーブル等から成る信号線に
よって接続され、端子と同軸ケーブルとの間の接続関係
は図示していないリレーマトリックスによって対応付け
られており、各種信号の伝送が所定の端子と同軸ケーブ
ルとの間で行なわれるように構成されている。なお、こ
の信号線は、物理的にはIC取付装置70の全入出力端
子数mと同じ数だけ存在する。
は、IC取付装置70の全入出力端子数(m個)に対応
する複数本(m本)の同軸ケーブル等から成る信号線に
よって接続され、端子と同軸ケーブルとの間の接続関係
は図示していないリレーマトリックスによって対応付け
られており、各種信号の伝送が所定の端子と同軸ケーブ
ルとの間で行なわれるように構成されている。なお、こ
の信号線は、物理的にはIC取付装置70の全入出力端
子数mと同じ数だけ存在する。
【0006】IC取付装置70は、複数個の被測定IC
71をソケットに搭載できるように構成されている。被
測定IC71の入出力端子とIC取付装置70の入出力
端子とはそれぞれ1対1に対応付けられて接続されてい
る。例えば、入出力端子数28個の被測定IC71を1
0個搭載可能なIC取付装置70の場合は、全体で28
0個の入出力端子を有することになる。
71をソケットに搭載できるように構成されている。被
測定IC71の入出力端子とIC取付装置70の入出力
端子とはそれぞれ1対1に対応付けられて接続されてい
る。例えば、入出力端子数28個の被測定IC71を1
0個搭載可能なIC取付装置70の場合は、全体で28
0個の入出力端子を有することになる。
【0007】制御手段51はIC試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、制御手
段51はシステムプログラムを格納するROMや各種デ
ータ等を格納するRAM等を有する。制御手段51は、
DC測定手段52、タイミング発生手段53、パターン
発生手段54、ピン制御手段55及びフェイルメモリ5
7にテスタバス(データバス、アドレスバス、制御バ
ス)69を介して接続されている。
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、制御手
段51はシステムプログラムを格納するROMや各種デ
ータ等を格納するRAM等を有する。制御手段51は、
DC測定手段52、タイミング発生手段53、パターン
発生手段54、ピン制御手段55及びフェイルメモリ5
7にテスタバス(データバス、アドレスバス、制御バ
ス)69を介して接続されている。
【0008】制御手段51は、直流試験用のデータをD
C測定手段52に、ファンクション試験開始用のタイミ
ングデータをタイミング発生手段53に、テストパター
ン発生に必要なプログラムや各種データ等をパターン発
生手段54に、期待値データ等をピン制御手段55に、
それぞれ出力する。この他にも制御手段51は各種のデ
ータをテスタバス69を介してそれぞれの構成部品に出
力している。また、制御手段51は、DC測定手段52
内の内部レジスタ、フェイルメモリ57及びピン制御手
段55内のパス/フェイル(PASS/FAIL)レジ
スタ65から試験結果を示すデータ(直流データやフェ
イルデータ)を読み出して、それらを解析し、被測定I
C71の良否を判定する。
C測定手段52に、ファンクション試験開始用のタイミ
ングデータをタイミング発生手段53に、テストパター
ン発生に必要なプログラムや各種データ等をパターン発
生手段54に、期待値データ等をピン制御手段55に、
それぞれ出力する。この他にも制御手段51は各種のデ
ータをテスタバス69を介してそれぞれの構成部品に出
力している。また、制御手段51は、DC測定手段52
内の内部レジスタ、フェイルメモリ57及びピン制御手
段55内のパス/フェイル(PASS/FAIL)レジ
スタ65から試験結果を示すデータ(直流データやフェ
イルデータ)を読み出して、それらを解析し、被測定I
C71の良否を判定する。
【0009】DC測定手段52は、制御手段51からの
直流試験データを受け取り、これに基づいてIC取付装
置70の被測定IC71に対して直流試験を行う。DC
測定手段52は制御手段51から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。DC測定手段52は
試験結果データの書込みを終了するとエンド信号を制御
手段51に出力する。内部レジスタに書き込まれたデー
タはテスタバス69を介して制御手段51に読み取ら
れ、そこで解析される。このようにして直流試験は行わ
れる。また、DC測定手段52はピンエレクトロニクス
56のドライバ64及びアナログコンパレータ65に対
して基準電圧VIH,VIL,VOH,VOLを供給す
る。
直流試験データを受け取り、これに基づいてIC取付装
置70の被測定IC71に対して直流試験を行う。DC
測定手段52は制御手段51から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。DC測定手段52は
試験結果データの書込みを終了するとエンド信号を制御
手段51に出力する。内部レジスタに書き込まれたデー
タはテスタバス69を介して制御手段51に読み取ら
れ、そこで解析される。このようにして直流試験は行わ
れる。また、DC測定手段52はピンエレクトロニクス
56のドライバ64及びアナログコンパレータ65に対
して基準電圧VIH,VIL,VOH,VOLを供給す
る。
【0010】タイミング発生手段53は、制御手段71
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段54やピン制御手段55に高
速の動作クロックφを出力すると共にデータの書込及び
読出のタイミング信号PHをピン制御手段55及びフェ
イルメモリ57に出力する。従って、パターン発生手段
54及びピン制御手段55の動作速度は、この高速動作
クロックφによって決定し、被測定IC71に対するデ
ータ書込及び読出のタイミングはこのタイミング信号P
Hによって決定する。また、フェイルメモリ57に対す
るパス/フェイルデータの書込タイミングもこのタイミ
ング信号PHによって決定する。従って、フォーマッタ
60からピンエレクトロニクス56に出力される試験信
号S2、及びI/Oフォーマッタ61から入出力切替手
段58に出力される切替信号S6の出力タイミングもタ
イミング発生手段53からの高速動作クロックφ及びタ
イミング信号PHに応じて制御される。また、タイミン
グ発生手段53は、パターン発生手段54からのタイミ
ング切替用制御信号CHを入力し、それに基づいて動作
周期や位相等を適宜切り替えるようになっている。
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段54やピン制御手段55に高
速の動作クロックφを出力すると共にデータの書込及び
読出のタイミング信号PHをピン制御手段55及びフェ
イルメモリ57に出力する。従って、パターン発生手段
54及びピン制御手段55の動作速度は、この高速動作
クロックφによって決定し、被測定IC71に対するデ
ータ書込及び読出のタイミングはこのタイミング信号P
Hによって決定する。また、フェイルメモリ57に対す
るパス/フェイルデータの書込タイミングもこのタイミ
ング信号PHによって決定する。従って、フォーマッタ
60からピンエレクトロニクス56に出力される試験信
号S2、及びI/Oフォーマッタ61から入出力切替手
段58に出力される切替信号S6の出力タイミングもタ
イミング発生手段53からの高速動作クロックφ及びタ
イミング信号PHに応じて制御される。また、タイミン
グ発生手段53は、パターン発生手段54からのタイミ
ング切替用制御信号CHを入力し、それに基づいて動作
周期や位相等を適宜切り替えるようになっている。
【0011】パターン発生手段54は、制御手段51か
らのパターン作成用のデータ(マイクロプログラム又は
パターンデータ)を入力し、それに基づいたパターンデ
ータPDをピン制御手段55のデータセレクタ59に出
力する。すなわち、パターン発生手段54はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ICに書き込まれるデータと同じデータを内部メモリ
(パターンメモリと称する)に予め書き込んでおき、そ
れを被測定ICと同じアドレスで読み出すことによって
不規則(ランダム)なパターンデータ(期待値データ)
を出力するメモリストアド方式で動作する。プログラム
方式は被測定ICがRAM(Random Acces
s Memory)等の揮発性メモリの試験に対応し、
メモリストアド方式はROM(Random Acce
ss Memory)等の不揮発性メモリの試験に対応
している。なお、メモリストアド方式の場合でも被測定
ICに供給されるアドレスの発生はプログラム方式で行
われる。
らのパターン作成用のデータ(マイクロプログラム又は
パターンデータ)を入力し、それに基づいたパターンデ
ータPDをピン制御手段55のデータセレクタ59に出
力する。すなわち、パターン発生手段54はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ICに書き込まれるデータと同じデータを内部メモリ
(パターンメモリと称する)に予め書き込んでおき、そ
れを被測定ICと同じアドレスで読み出すことによって
不規則(ランダム)なパターンデータ(期待値データ)
を出力するメモリストアド方式で動作する。プログラム
方式は被測定ICがRAM(Random Acces
s Memory)等の揮発性メモリの試験に対応し、
メモリストアド方式はROM(Random Acce
ss Memory)等の不揮発性メモリの試験に対応
している。なお、メモリストアド方式の場合でも被測定
ICに供給されるアドレスの発生はプログラム方式で行
われる。
【0012】ピン制御手段55はデータセレクタ59、
フォーマッタ60、I/Oフォーマッタ61、コンパレ
ータロジック回路62及びパス/フェイル(PASS/
FALI)レジスタ63Pから構成される。データセレ
クタ59は、各種の試験信号作成データ(アドレスデー
タ・書込データ)S1、切替信号作成データS5及び期
待値データS4を記憶したメモリで構成されており、パ
ターン発生手段54からのパターンデータをアドレスと
して入力し、そのアドレスに応じた試験信号作成データ
S1及び切替信号作成データS5をフォーマッタ60及
びI/Oフォーマッタ61に、期待値データS4をコン
パレータロジック回路62にそれぞれ出力する。
フォーマッタ60、I/Oフォーマッタ61、コンパレ
ータロジック回路62及びパス/フェイル(PASS/
FALI)レジスタ63Pから構成される。データセレ
クタ59は、各種の試験信号作成データ(アドレスデー
タ・書込データ)S1、切替信号作成データS5及び期
待値データS4を記憶したメモリで構成されており、パ
ターン発生手段54からのパターンデータをアドレスと
して入力し、そのアドレスに応じた試験信号作成データ
S1及び切替信号作成データS5をフォーマッタ60及
びI/Oフォーマッタ61に、期待値データS4をコン
パレータロジック回路62にそれぞれ出力する。
【0013】フォーマッタ60は、フリップフロップ回
路及び論理回路が多段構成されたものであり、データセ
レクタ59からの試験信号作成データ(アドレスデータ
・書込データ)S1を加工して所定の印加波形を作成
し、それを試験信号S2としてタイミング発生手段53
からのタイミング信号PHに同期したタイミングでピン
エレクトロニクス56のドライバ64に出力する。I/
Oフォーマッタ61もフォーマッタ60と同様にフリッ
プフロップ回路及び論理回路の多段構成されたものであ
り、データセレクタ59からの切替信号作成データS5
を加工して所定の印加波形を作成し、それを切替信号S
6としてタイミング発生手段53からのタイミング信号
PHに同期したタイミング入出力切替手段58に出力す
る。
路及び論理回路が多段構成されたものであり、データセ
レクタ59からの試験信号作成データ(アドレスデータ
・書込データ)S1を加工して所定の印加波形を作成
し、それを試験信号S2としてタイミング発生手段53
からのタイミング信号PHに同期したタイミングでピン
エレクトロニクス56のドライバ64に出力する。I/
Oフォーマッタ61もフォーマッタ60と同様にフリッ
プフロップ回路及び論理回路の多段構成されたものであ
り、データセレクタ59からの切替信号作成データS5
を加工して所定の印加波形を作成し、それを切替信号S
6としてタイミング発生手段53からのタイミング信号
PHに同期したタイミング入出力切替手段58に出力す
る。
【0014】コンパレータロジック回路62は、ピンエ
レクトロニクス56のアナログコンパレータ65からの
デジタル信号S3と、データセレクタ59からの期待値
データS4とを比較判定し、その判定結果を示すパス/
フェイルデータPASS/FAILをパス/フェイルレ
ジスタ63P及びフェイルメモリ57に出力する。パス
/フェイルレジスタ63Pは、ファンクション試験にお
いてコンパレータロジック回路62によってフェイル
(FAIL)と判定されたかどうかを記憶するレジスタ
であり、IC取付装置70に搭載可能な被測定IC71
の個数に対応したビット数で構成されている。すなわ
ち、被測定IC71がIC取付装置70に最大32個搭
載可能な場合には、パス/フェイルレジスタ63Pは3
2ビット構成となる。このパス/フェイルレジスタ63
Pの対応するビットがハイレベル“1”のパス(PAS
S)の場合にはその被測定IC71は良品であると判定
され、ローレベル“0”のフェイル(FAIL)の場合
にはその被測定IC71には何らかの欠陥があり、不良
品であると判定される。従って、その不良箇所を詳細に
解析する場合にはフェイルメモリ57を用いる必要があ
る。
レクトロニクス56のアナログコンパレータ65からの
デジタル信号S3と、データセレクタ59からの期待値
データS4とを比較判定し、その判定結果を示すパス/
フェイルデータPASS/FAILをパス/フェイルレ
ジスタ63P及びフェイルメモリ57に出力する。パス
/フェイルレジスタ63Pは、ファンクション試験にお
いてコンパレータロジック回路62によってフェイル
(FAIL)と判定されたかどうかを記憶するレジスタ
であり、IC取付装置70に搭載可能な被測定IC71
の個数に対応したビット数で構成されている。すなわ
ち、被測定IC71がIC取付装置70に最大32個搭
載可能な場合には、パス/フェイルレジスタ63Pは3
2ビット構成となる。このパス/フェイルレジスタ63
Pの対応するビットがハイレベル“1”のパス(PAS
S)の場合にはその被測定IC71は良品であると判定
され、ローレベル“0”のフェイル(FAIL)の場合
にはその被測定IC71には何らかの欠陥があり、不良
品であると判定される。従って、その不良箇所を詳細に
解析する場合にはフェイルメモリ57を用いる必要があ
る。
【0015】ピンエレクトロニクス56は、複数のドラ
イバ64及びアナログコンパレータ65から構成され
る。ドライバ64及びアナログコンパレータ65はIC
取付装置70のそれぞれの入出力端子に対して1個ずつ
設けられており、入出力切替手段58を介していずれか
一方が接続されるようになっている。入出力切替手段5
8は、I/Oフォーマッタ61からの切替信号S6に応
じてドライバ64及びアナログコンパレータ65のいず
れか一方と、IC取付装置70の入出力端子との間の接
続状態を切り替えるものである。すなわち、IC取付装
置70の入出力端子の数がm個の場合、ドライバ64、
アナログコンパレータ65及び入出力切替手段58はそ
れぞれm個で構成される。但し、メモリIC等を測定す
る場合には、アドレス端子やチップセレクト端子等に対
してはアナログコンパレータは必要ないので、アナログ
コンパレータ及び入出力切替手段の数が少ない場合もあ
る。
イバ64及びアナログコンパレータ65から構成され
る。ドライバ64及びアナログコンパレータ65はIC
取付装置70のそれぞれの入出力端子に対して1個ずつ
設けられており、入出力切替手段58を介していずれか
一方が接続されるようになっている。入出力切替手段5
8は、I/Oフォーマッタ61からの切替信号S6に応
じてドライバ64及びアナログコンパレータ65のいず
れか一方と、IC取付装置70の入出力端子との間の接
続状態を切り替えるものである。すなわち、IC取付装
置70の入出力端子の数がm個の場合、ドライバ64、
アナログコンパレータ65及び入出力切替手段58はそ
れぞれm個で構成される。但し、メモリIC等を測定す
る場合には、アドレス端子やチップセレクト端子等に対
してはアナログコンパレータは必要ないので、アナログ
コンパレータ及び入出力切替手段の数が少ない場合もあ
る。
【0016】ドライバ64は、IC取付装置70の入出
力端子、すなわち被測定IC71のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段58を介して、
ピン制御手段55のフォーマッタ60からの試験信号S
2に応じたハイレベル“H”又はローレベル“L”の信
号を印加し、所望のテストパターンを被測定IC71に
書き込む。
力端子、すなわち被測定IC71のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段58を介して、
ピン制御手段55のフォーマッタ60からの試験信号S
2に応じたハイレベル“H”又はローレベル“L”の信
号を印加し、所望のテストパターンを被測定IC71に
書き込む。
【0017】アナログコンパレータ65は、被測定IC
71のデータ出力端子から入出力切替手段58を介して
出力される信号を入力し、それをタイミング発生手段5
3からのストローブ信号(図示せず)のタイミングで基
準電圧VOH,VOLと比較し、その比較結果をハイレ
ベル“PASS”又はローレベル“FAIL”のデジタ
ル信号S3としてコンパレータロジック回路62に出力
する。通常、アナログコンパレータ65は基準電圧VO
H用と基準電圧VOL用の2つのコンパレータから構成
されるが、図4では省略してある。
71のデータ出力端子から入出力切替手段58を介して
出力される信号を入力し、それをタイミング発生手段5
3からのストローブ信号(図示せず)のタイミングで基
準電圧VOH,VOLと比較し、その比較結果をハイレ
ベル“PASS”又はローレベル“FAIL”のデジタ
ル信号S3としてコンパレータロジック回路62に出力
する。通常、アナログコンパレータ65は基準電圧VO
H用と基準電圧VOL用の2つのコンパレータから構成
されるが、図4では省略してある。
【0018】フェイルメモリ57は、コンパレータロジ
ック回路62から出力されるパス/フェイルデータPA
SS/FAILをパターン発生手段からのアドレス信号
ADDに対応したアドレス位置にタイミング発生手段5
3からのタイミング信号PHの入力タイミングで記憶す
るものである。フェイルメモリ57は被測定IC71と
同程度の記憶容量を有する随時読み書き可能なRAMで
構成されており、被測定IC71が不良だと判定された
場合にその不良箇所などを詳細に解析する場合に用いら
れるものである。従って、通常の簡単な良否判定におい
ては、このフェイルメモリ57は使用されることはな
い。
ック回路62から出力されるパス/フェイルデータPA
SS/FAILをパターン発生手段からのアドレス信号
ADDに対応したアドレス位置にタイミング発生手段5
3からのタイミング信号PHの入力タイミングで記憶す
るものである。フェイルメモリ57は被測定IC71と
同程度の記憶容量を有する随時読み書き可能なRAMで
構成されており、被測定IC71が不良だと判定された
場合にその不良箇所などを詳細に解析する場合に用いら
れるものである。従って、通常の簡単な良否判定におい
ては、このフェイルメモリ57は使用されることはな
い。
【0019】また、フェイルメモリ57は、IC取付装
置70のデータ出力端子に固定的に対応するデータ入出
力端子を有する。例えば、IC取付装置70の全入出力
端子数が280個であり、その中の160個がデータ出
力端子である場合には、フェイルメモリ57はこのデー
タ出力端子数と同じか又はそれ以上のデータ入力端子を
有するメモリで構成される。このフェイルメモリ57に
記憶されたフェイルデータFDは制御手段51によって
読み出され、図示していないデータ処理用のメモリに転
送され、解析される。
置70のデータ出力端子に固定的に対応するデータ入出
力端子を有する。例えば、IC取付装置70の全入出力
端子数が280個であり、その中の160個がデータ出
力端子である場合には、フェイルメモリ57はこのデー
タ出力端子数と同じか又はそれ以上のデータ入力端子を
有するメモリで構成される。このフェイルメモリ57に
記憶されたフェイルデータFDは制御手段51によって
読み出され、図示していないデータ処理用のメモリに転
送され、解析される。
【0020】
【発明が解決しようとする課題】上述のようなIC試験
装置においては、パス/フェイルレジスタの1ビットが
1個の被測定IC71に対応しているので、第1の条件
でファンクション試験を行った場合には、その試験結果
の判定はその第1の条件における試験を行った後に、パ
ス/フェイルレジスタを読み出さないと、行うことがで
きない。従って、試験条件を第1の条件から第2の条件
に変更設定した場合には、第1の条件における試験が終
了した時点でその試験結果をパス/フェイルレジスタか
ら読み出し、読み出しが終了した時点で今度は第2の条
件に対応して各種データの書き換えを行ってから第2の
条件における試験を行っていた。すなわち、1個の被測
定ICに対して条件を変えて試験を行う場合、その条件
変更の度に各種データの書き換えを行う必要があった。
従って、実際に試験を行っている時間の他にその試験条
件を変更するための各種データの書き換えに要する時間
(条件設定時間)が大きくなり、トータルの試験時間も
大幅に増大するという問題を有していた。また、被測定
ICのメモリ領域を所定の領域(例えばマット単位)に
区切って試験するような場合、その所定領域に対する試
験が終了する度にパス/フェイルレジスタから試験結果
を読みだして判定を行い、次の領域に対する試験を行っ
ていたため、所定領域の試験が終了してから次の領域の
試験を起動するまでに要する時間(起動処理時間)の蓄
積がトータルの試験時間を増大させるという問題があっ
た。
装置においては、パス/フェイルレジスタの1ビットが
1個の被測定IC71に対応しているので、第1の条件
でファンクション試験を行った場合には、その試験結果
の判定はその第1の条件における試験を行った後に、パ
ス/フェイルレジスタを読み出さないと、行うことがで
きない。従って、試験条件を第1の条件から第2の条件
に変更設定した場合には、第1の条件における試験が終
了した時点でその試験結果をパス/フェイルレジスタか
ら読み出し、読み出しが終了した時点で今度は第2の条
件に対応して各種データの書き換えを行ってから第2の
条件における試験を行っていた。すなわち、1個の被測
定ICに対して条件を変えて試験を行う場合、その条件
変更の度に各種データの書き換えを行う必要があった。
従って、実際に試験を行っている時間の他にその試験条
件を変更するための各種データの書き換えに要する時間
(条件設定時間)が大きくなり、トータルの試験時間も
大幅に増大するという問題を有していた。また、被測定
ICのメモリ領域を所定の領域(例えばマット単位)に
区切って試験するような場合、その所定領域に対する試
験が終了する度にパス/フェイルレジスタから試験結果
を読みだして判定を行い、次の領域に対する試験を行っ
ていたため、所定領域の試験が終了してから次の領域の
試験を起動するまでに要する時間(起動処理時間)の蓄
積がトータルの試験時間を増大させるという問題があっ
た。
【0021】本発明は上述の点に鑑みてなされたもので
あり、前述のように条件の異なる試験を複数回行った場
合でも、異なる領域に対して同じ試験を複数回行った場
合でも、条件設定時間や起動処理時間を短縮し、トータ
ルの試験時間を大幅に低減することのできるIC試験装
置を提供することを目的とする。
あり、前述のように条件の異なる試験を複数回行った場
合でも、異なる領域に対して同じ試験を複数回行った場
合でも、条件設定時間や起動処理時間を短縮し、トータ
ルの試験時間を大幅に低減することのできるIC試験装
置を提供することを目的とする。
【0022】
【課題を解決するための手段】第1の発明に係るIC試
験装置は、被測定ICメモリのアドレスを指定するため
のアドレスデータ、この指定アドレスに書込むべきデー
タ、及び動作の基準となるクロック信号等から構成され
る試験信号を所定の条件に従って発生する試験信号発生
手段と、前記被測定ICメモリに対して前記試験信号に
応じたデータを書込み、書き込まれたデータを前記アド
レスデータに応じて読み出すIC読み書き制御手段と、
このIC読み書き制御手段によって読み出されたデータ
を基準データと比較判定し、その判定結果を示すパス/
フェイルデータを出力する判定手段と、前記被測定IC
メモリに対してそれぞれ異なる条件に従った複数の試験
を一連の試験動作として行った場合又は前記被測定IC
メモリの異なる領域に対して所定の条件に従った複数の
試験を一連の試験動作として行った場合における前記判
定手段から出力される前記パス/フェイルデータを前記
条件毎に又は前記領域毎に記憶可能な複数のファイルで
構成されたレジスタファイルと、前記レジスタファイル
に記憶されている前記パス/フェイルデータを読み出
し、前記被測定ICの電気的特性を検査する制御手段と
を具えたものである。
験装置は、被測定ICメモリのアドレスを指定するため
のアドレスデータ、この指定アドレスに書込むべきデー
タ、及び動作の基準となるクロック信号等から構成され
る試験信号を所定の条件に従って発生する試験信号発生
手段と、前記被測定ICメモリに対して前記試験信号に
応じたデータを書込み、書き込まれたデータを前記アド
レスデータに応じて読み出すIC読み書き制御手段と、
このIC読み書き制御手段によって読み出されたデータ
を基準データと比較判定し、その判定結果を示すパス/
フェイルデータを出力する判定手段と、前記被測定IC
メモリに対してそれぞれ異なる条件に従った複数の試験
を一連の試験動作として行った場合又は前記被測定IC
メモリの異なる領域に対して所定の条件に従った複数の
試験を一連の試験動作として行った場合における前記判
定手段から出力される前記パス/フェイルデータを前記
条件毎に又は前記領域毎に記憶可能な複数のファイルで
構成されたレジスタファイルと、前記レジスタファイル
に記憶されている前記パス/フェイルデータを読み出
し、前記被測定ICの電気的特性を検査する制御手段と
を具えたものである。
【0023】第2の発明に係るIC試験装置は、被測定
ICメモリのアドレスを指定するためのアドレスデー
タ、この指定アドレスに書込むべきデータ、及び動作の
基準となるクロック信号等から構成される試験信号を所
定の条件に従って発生する試験信号発生手段と、前記被
測定ICメモリに対して前記試験信号に応じたデータを
書込み、書き込まれたデータを前記アドレスデータに応
じて読み出すIC読み書き制御手段と、このIC読み書
き制御手段によって読み出されたデータを基準データと
比較判定し、その判定結果を示すパス/フェイルデータ
を出力する判定手段と、前記パス/フェイルデータを前
記アドレスデータによって指定されたアドレスに取り込
み記憶するメモリであって、前記被測定ICメモリに対
してそれぞれ異なる条件に従った複数の試験を一連の試
験動作として行った場合又は前記被測定ICメモリの異
なる領域に対して所定の条件に従った複数の試験を一連
の試験動作として行った場合における前記判定手段から
出力される前記パス/フェイルデータを前記条件毎に又
は前記領域毎に記憶するフェイルメモリと、前記フェイ
ルメモリに記憶されている前記パス/フェイルデータを
読み出し、前記被測定ICの電気的特性を検査する制御
手段とを具えたものである。
ICメモリのアドレスを指定するためのアドレスデー
タ、この指定アドレスに書込むべきデータ、及び動作の
基準となるクロック信号等から構成される試験信号を所
定の条件に従って発生する試験信号発生手段と、前記被
測定ICメモリに対して前記試験信号に応じたデータを
書込み、書き込まれたデータを前記アドレスデータに応
じて読み出すIC読み書き制御手段と、このIC読み書
き制御手段によって読み出されたデータを基準データと
比較判定し、その判定結果を示すパス/フェイルデータ
を出力する判定手段と、前記パス/フェイルデータを前
記アドレスデータによって指定されたアドレスに取り込
み記憶するメモリであって、前記被測定ICメモリに対
してそれぞれ異なる条件に従った複数の試験を一連の試
験動作として行った場合又は前記被測定ICメモリの異
なる領域に対して所定の条件に従った複数の試験を一連
の試験動作として行った場合における前記判定手段から
出力される前記パス/フェイルデータを前記条件毎に又
は前記領域毎に記憶するフェイルメモリと、前記フェイ
ルメモリに記憶されている前記パス/フェイルデータを
読み出し、前記被測定ICの電気的特性を検査する制御
手段とを具えたものである。
【0024】
【作用】第1の発明に係るIC試験装置において、試験
信号発生手段は、アドレス、データ、ライトイネーブル
信号、チップセレクト信号などの試験信号をそれぞれの
入力タイミングや振幅などを所定の条件に従って変化さ
せて出力する。IC読み書き手段は試験信号に応じたデ
ータを被測定ICに書き込んだり、書き込まれたデータ
を読み出したりする。従って、入力タイミングや振幅な
どが変化することによって、被測定ICの中には正確に
データの書き込まれないものや、正確にデータの読み出
されないものが存在する。判定手段はIC読み書き手段
によって読み出されたデータを基準データと比較判定し
て、両者が一致している場合にはその条件に対する被測
定ICのデータ読み書き処理は正常であることを示すパ
スデータを出力し、不一致の場合には異常であることを
示すフェイルデータを出力する。レジスタファイルは、
ある条件に従った試験を行った場合に、判定手段から出
力されるパス/フェイルデータを所定のファイルに記憶
する。従って、被測定ICメモリに対してそれぞれ異な
る条件に従った複数の試験が一連の試験動作として行わ
れた場合には、それぞれ異なる条件に従った試験毎に判
定手段からパス/フェイルデータが出力されるので、レ
ジスタファイルはその試験毎に出力されるパス/フェイ
ルデータを複数のファイルに記憶する。あるいは、被測
定ICメモリの異なる領域に対して所定の条件に従った
複数の試験が一連の試験動作として行われた場合には、
それぞれの領域に対する試験毎に判定手段からパス/フ
ェイルデータが出力されるので、レジスタファイルはそ
の試験毎に出力されるパス/フェイルデータを複数のフ
ァイルに記憶する。制御手段は、レジスタファイルの各
ファイルに記憶されているパス/フェイルデータを読み
出し、被測定ICの電気的特性を検査する。第2の発明
に係るIC試験装置は、従来用いられているフェイルメ
モリを第1の発明のレジスタファイルと同じように使用
したものである。これによって、条件の異なる試験を複
数回行っても、異なる領域に対して同じ試験を複数回行
っても、各試験毎に得られたパス/フェイルデータはレ
ジスタファイル(フェイルメモリ)に別々に記憶されて
いるので、このレジスタファイル(フェイルメモリ)か
らパス/フェイルデータを読み出すことによって容易に
試験の結果を認識することができ、条件設定時間や起動
処理時間を短縮でき、トータルの試験時間を大幅に低減
することができるようになる。
信号発生手段は、アドレス、データ、ライトイネーブル
信号、チップセレクト信号などの試験信号をそれぞれの
入力タイミングや振幅などを所定の条件に従って変化さ
せて出力する。IC読み書き手段は試験信号に応じたデ
ータを被測定ICに書き込んだり、書き込まれたデータ
を読み出したりする。従って、入力タイミングや振幅な
どが変化することによって、被測定ICの中には正確に
データの書き込まれないものや、正確にデータの読み出
されないものが存在する。判定手段はIC読み書き手段
によって読み出されたデータを基準データと比較判定し
て、両者が一致している場合にはその条件に対する被測
定ICのデータ読み書き処理は正常であることを示すパ
スデータを出力し、不一致の場合には異常であることを
示すフェイルデータを出力する。レジスタファイルは、
ある条件に従った試験を行った場合に、判定手段から出
力されるパス/フェイルデータを所定のファイルに記憶
する。従って、被測定ICメモリに対してそれぞれ異な
る条件に従った複数の試験が一連の試験動作として行わ
れた場合には、それぞれ異なる条件に従った試験毎に判
定手段からパス/フェイルデータが出力されるので、レ
ジスタファイルはその試験毎に出力されるパス/フェイ
ルデータを複数のファイルに記憶する。あるいは、被測
定ICメモリの異なる領域に対して所定の条件に従った
複数の試験が一連の試験動作として行われた場合には、
それぞれの領域に対する試験毎に判定手段からパス/フ
ェイルデータが出力されるので、レジスタファイルはそ
の試験毎に出力されるパス/フェイルデータを複数のフ
ァイルに記憶する。制御手段は、レジスタファイルの各
ファイルに記憶されているパス/フェイルデータを読み
出し、被測定ICの電気的特性を検査する。第2の発明
に係るIC試験装置は、従来用いられているフェイルメ
モリを第1の発明のレジスタファイルと同じように使用
したものである。これによって、条件の異なる試験を複
数回行っても、異なる領域に対して同じ試験を複数回行
っても、各試験毎に得られたパス/フェイルデータはレ
ジスタファイル(フェイルメモリ)に別々に記憶されて
いるので、このレジスタファイル(フェイルメモリ)か
らパス/フェイルデータを読み出すことによって容易に
試験の結果を認識することができ、条件設定時間や起動
処理時間を短縮でき、トータルの試験時間を大幅に低減
することができるようになる。
【0025】
【実施例】以下、本発明の実施例を添付図面に従って詳
細に説明する。図1は、本発明に係るIC試験装置の概
略構成を示す図である。図1において図2と同じ構成の
ものには同一の符号が付してあるので、その説明は省略
する。本発明が図2の従来技術と異なる点は、従来のパ
ス/フェイルレジスタ63Pに代えて、IC取付装置7
0に搭載可能な被測定IC71の個数に対応したビット
数で構成されているレジスタを1ファイルとし、それを
複数ファイル分備えたレジスタファイル63を設け、こ
のレジスタファイル63のファイルの切り換えをパター
ン発生手段54からのファイル切換信号FCHによって
行うようにした点である。例えば、IC取付装置70に
搭載可能な被測定IC71の数が32個の場合、レジス
タファイル63は32ビット構成のファイルを16ファ
イル分備えたものとなる。すなわち、レジスタファイル
63は全部で512ビットで構成される。
細に説明する。図1は、本発明に係るIC試験装置の概
略構成を示す図である。図1において図2と同じ構成の
ものには同一の符号が付してあるので、その説明は省略
する。本発明が図2の従来技術と異なる点は、従来のパ
ス/フェイルレジスタ63Pに代えて、IC取付装置7
0に搭載可能な被測定IC71の個数に対応したビット
数で構成されているレジスタを1ファイルとし、それを
複数ファイル分備えたレジスタファイル63を設け、こ
のレジスタファイル63のファイルの切り換えをパター
ン発生手段54からのファイル切換信号FCHによって
行うようにした点である。例えば、IC取付装置70に
搭載可能な被測定IC71の数が32個の場合、レジス
タファイル63は32ビット構成のファイルを16ファ
イル分備えたものとなる。すなわち、レジスタファイル
63は全部で512ビットで構成される。
【0026】次に、このIC試験装置の動作例について
説明する。ここでは、レジスタファイル63が32ビッ
トの16ファイルで構成され、被測定IC71に対して
第1から第8までの8つの条件で試験を行う場合につい
て説明する。このような場合には、まず、制御手段51
はタイミング発生手段53に第1から第8までの8つの
条件(最大で16条件)に関するタイミングデータを出
力し、パターン発生手段54にも同じく8つの条件に関
するパターン作成用のデータ(マイクロプログラム又は
パターンデータ)を出力する。このパターン作成用のデ
ータは条件の切り換わり時点でパターン発生手段54か
らレジスタファイル63に対してファイル切換信号FC
Hが出力されるように構成されている。
説明する。ここでは、レジスタファイル63が32ビッ
トの16ファイルで構成され、被測定IC71に対して
第1から第8までの8つの条件で試験を行う場合につい
て説明する。このような場合には、まず、制御手段51
はタイミング発生手段53に第1から第8までの8つの
条件(最大で16条件)に関するタイミングデータを出
力し、パターン発生手段54にも同じく8つの条件に関
するパターン作成用のデータ(マイクロプログラム又は
パターンデータ)を出力する。このパターン作成用のデ
ータは条件の切り換わり時点でパターン発生手段54か
らレジスタファイル63に対してファイル切換信号FC
Hが出力されるように構成されている。
【0027】この後、制御手段51はタイミング発生手
段53に起動パルスを出力する。すると、第1の条件に
従ったファンクション試験が行われる。この時点では、
レジスタファイル63には第1のファイルに対するファ
イル切換信号FCHが入力しているので、第1の条件に
よる試験結果はレジスタファイル63の第1のファイル
に全て記憶される。次に、パターン発生手段54は第2
の条件に従ったファンクション試験が起動する前に、フ
ァイル切換信号FCHをレジスタファイル63に出力
し、第2のファイルを選択する。そして、第2の条件に
従ったファンクション試験が終了すると、第2の条件に
よる試験結果がレジスタファイル63の第2のファイル
に記憶される。このようにして、第3から第8の条件に
従ったファンクション試験が行われると共にそれに対応
した試験結果がレジスタファイル63の第3から第8の
ファイルに記憶される。
段53に起動パルスを出力する。すると、第1の条件に
従ったファンクション試験が行われる。この時点では、
レジスタファイル63には第1のファイルに対するファ
イル切換信号FCHが入力しているので、第1の条件に
よる試験結果はレジスタファイル63の第1のファイル
に全て記憶される。次に、パターン発生手段54は第2
の条件に従ったファンクション試験が起動する前に、フ
ァイル切換信号FCHをレジスタファイル63に出力
し、第2のファイルを選択する。そして、第2の条件に
従ったファンクション試験が終了すると、第2の条件に
よる試験結果がレジスタファイル63の第2のファイル
に記憶される。このようにして、第3から第8の条件に
従ったファンクション試験が行われると共にそれに対応
した試験結果がレジスタファイル63の第3から第8の
ファイルに記憶される。
【0028】このようにして、第1から第8のファンク
ション試験が終了した時点で、制御手段51はレジスタ
ファイル63の各ファイルからパス/フェイルデータを
読み出すことによって、第1から第8までのどの条件の
試験おいてどの被測定ICにフェイルが発生したかを容
易に認識することができ、従来のように試験条件が変更
される度に各種データの書き換えを行う必要がないの
で、トータルの試験時間を大幅に低減することが可能と
なる。また、被測定ICのメモリ領域を所定の領域(例
えばマット単位)に区切って試験する場合でも、各領域
の試験結果をレジスタファイル63の各ファイルに対応
付けることによって同様に起動処理時間の短縮化を図れ
トータルの試験時間を大幅に低減することができる。
ション試験が終了した時点で、制御手段51はレジスタ
ファイル63の各ファイルからパス/フェイルデータを
読み出すことによって、第1から第8までのどの条件の
試験おいてどの被測定ICにフェイルが発生したかを容
易に認識することができ、従来のように試験条件が変更
される度に各種データの書き換えを行う必要がないの
で、トータルの試験時間を大幅に低減することが可能と
なる。また、被測定ICのメモリ領域を所定の領域(例
えばマット単位)に区切って試験する場合でも、各領域
の試験結果をレジスタファイル63の各ファイルに対応
付けることによって同様に起動処理時間の短縮化を図れ
トータルの試験時間を大幅に低減することができる。
【0029】なお、上述の実施例では、レジスタファイ
ル63を用いる場合について説明したが、フェイルメモ
リ57で代用してもよい。すなわち、図1に示すように
フェイルメモリ57の内部アドレス発生器を動作させ、
パターン発生手段54からのファイル切換信号FCHに
応じてアドレスを進め、コンパレータロジック回路62
からのパス/フェイルデータを条件変更毎又は領域変更
毎に順次フェイルメモリ57に書き込むようにしてもよ
い。また、フェイル切換信号FCHをフェイルメモリ5
7に供給されているアドレス信号ADDにパターン発生
手段54側にて割り込ませるようにしてもよい。
ル63を用いる場合について説明したが、フェイルメモ
リ57で代用してもよい。すなわち、図1に示すように
フェイルメモリ57の内部アドレス発生器を動作させ、
パターン発生手段54からのファイル切換信号FCHに
応じてアドレスを進め、コンパレータロジック回路62
からのパス/フェイルデータを条件変更毎又は領域変更
毎に順次フェイルメモリ57に書き込むようにしてもよ
い。また、フェイル切換信号FCHをフェイルメモリ5
7に供給されているアドレス信号ADDにパターン発生
手段54側にて割り込ませるようにしてもよい。
【0030】
【発明の効果】本発明によれば、条件の異なる試験を複
数回行った場合でも、異なる領域に対して同じ試験を複
数回行った場合でも、条件設定時間や起動処理時間を短
縮し、トータルの試験時間を大幅に低減することができ
るという効果がある。
数回行った場合でも、異なる領域に対して同じ試験を複
数回行った場合でも、条件設定時間や起動処理時間を短
縮し、トータルの試験時間を大幅に低減することができ
るという効果がある。
【図1】 本発明のIC試験装置の概略構成を示す図で
ある。
ある。
【図2】 従来のIC試験装置の概略構成を示すブロッ
ク図である。
ク図である。
50…テスタ部、51…制御手段、52…DC測定手
段、53…タイミング発生手段、54…パターン発生手
段、55…ピン制御手段、56…ピンエレクトロニク
ス、57…フェイルメモリ、58…入出力切替手段、5
9…データセレクタ、60…フォーマッタ、61…I/
Oフォーマッタ、62…コンパレータロジック回路、6
3…レジスタファイル、64…ドライバ、65…アナロ
グコンパレータ、69…バス、70…IC取付装置、7
1…被測定IC、S1…試験信号作成データ、S2…試
験信号、S3…読出データ、S4…期待値データ、S5
…切替信号作成データ、S6…切替信号、PH…タイミ
ング信号、PD…パターンデータ、CH…タイミング切
替用制御信号、φ…高速動作クロック、FCH…ファイ
ル切換信号、ADD…アドレス信号、PASS/FAI
L…パス/フェイルデータ
段、53…タイミング発生手段、54…パターン発生手
段、55…ピン制御手段、56…ピンエレクトロニク
ス、57…フェイルメモリ、58…入出力切替手段、5
9…データセレクタ、60…フォーマッタ、61…I/
Oフォーマッタ、62…コンパレータロジック回路、6
3…レジスタファイル、64…ドライバ、65…アナロ
グコンパレータ、69…バス、70…IC取付装置、7
1…被測定IC、S1…試験信号作成データ、S2…試
験信号、S3…読出データ、S4…期待値データ、S5
…切替信号作成データ、S6…切替信号、PH…タイミ
ング信号、PD…パターンデータ、CH…タイミング切
替用制御信号、φ…高速動作クロック、FCH…ファイ
ル切換信号、ADD…アドレス信号、PASS/FAI
L…パス/フェイルデータ
Claims (2)
- 【請求項1】 被測定ICメモリのアドレスを指定する
ためのアドレスデータ、この指定アドレスに書込むべき
データ、及び動作の基準となるクロック信号等から構成
される試験信号を所定の条件に従って発生する試験信号
発生手段と、 前記被測定ICメモリに対して前記試験信号に応じたデ
ータを書込み、書き込まれたデータを前記アドレスデー
タに応じて読み出すIC読み書き制御手段と、 このIC読み書き制御手段によって読み出されたデータ
を基準データと比較判定し、その判定結果を示すパス/
フェイルデータを出力する判定手段と、 前記被測定ICメモリに対してそれぞれ異なる条件に従
った複数の試験を一連の試験動作として行った場合又は
前記被測定ICメモリの異なる領域に対して所定の条件
に従った複数の試験を一連の試験動作として行った場合
における前記判定手段から出力される前記パス/フェイ
ルデータを前記条件毎に又は前記領域毎に記憶可能な複
数のファイルで構成されたレジスタファイルと、 前記レジスタファイルに記憶されている前記パス/フェ
イルデータを読み出し、前記被測定ICの電気的特性を
検査する制御手段とを具えたことを特徴とするIC試験
装置。 - 【請求項2】 被測定ICメモリのアドレスを指定する
ためのアドレスデータ、この指定アドレスに書込むべき
データ、及び動作の基準となるクロック信号等から構成
される試験信号を所定の条件に従って発生する試験信号
発生手段と、 前記被測定ICメモリに対して前記試験信号に応じたデ
ータを書込み、書き込まれたデータを前記アドレスデー
タに応じて読み出すIC読み書き制御手段と、 このIC読み書き制御手段によって読み出されたデータ
を基準データと比較判定し、その判定結果を示すパス/
フェイルデータを出力する判定手段と、 前記パス/フェイルデータを前記アドレスデータによっ
て指定されたアドレスに取り込み記憶するメモリであっ
て、前記被測定ICメモリに対してそれぞれ異なる条件
に従った複数の試験を一連の試験動作として行った場合
又は前記被測定ICメモリの異なる領域に対して所定の
条件に従った複数の試験を一連の試験動作として行った
場合における前記判定手段から出力される前記パス/フ
ェイルデータを前記条件毎に又は前記領域毎に記憶する
フェイルメモリと、 前記フェイルメモリに記憶されている前記パス/フェイ
ルデータを読み出し、前記被測定ICの電気的特性を検
査する制御手段とを具えたことを特徴とするIC試験装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7142607A JPH08315597A (ja) | 1995-05-17 | 1995-05-17 | Ic試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7142607A JPH08315597A (ja) | 1995-05-17 | 1995-05-17 | Ic試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08315597A true JPH08315597A (ja) | 1996-11-29 |
Family
ID=15319265
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7142607A Pending JPH08315597A (ja) | 1995-05-17 | 1995-05-17 | Ic試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08315597A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008078529A1 (ja) * | 2006-12-26 | 2008-07-03 | Advantest Corporation | 試験装置および試験方法 |
-
1995
- 1995-05-17 JP JP7142607A patent/JPH08315597A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008078529A1 (ja) * | 2006-12-26 | 2008-07-03 | Advantest Corporation | 試験装置および試験方法 |
US7945826B2 (en) | 2006-12-26 | 2011-05-17 | Advantest Corporation | Test apparatus and test method |
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