JPH08315597A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 トータルの試験時間を大幅に低減できるよう
にする。 【構成】 試験信号発生手段は試験信号をそれぞれの入
力タイミングや振幅などの条件に従って変化させて出力
する。ＩＣ読み書き手段は試験信号に応じたデータを被
測定ＩＣに書き込んだり、書き込まれたデータを読み出
したりする。判定手段はＩＣ読み書き手段によって読み
出されたデータを基準データと比較判定して、その判定
結果を示すパス／フェイルデータを出力する。レジスタ
ファイルは、被測定ＩＣメモリに対してそれぞれ異なる
条件に従った複数の試験が一連の試験動作として行われ
た場合や異なる領域に対して所定の条件に従った複数の
試験が一連の試験動作として行われた場合には、その試
験毎に出力されるパス／フェイルデータを複数のファイ
ルに記憶する。制御手段は、レジスタファイルの各ファ
イルに記憶されているパス／フェイルデータを読み出
し、被測定ＩＣの電気的特性を検査する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣ（集積回路）の電
気的特性を検査するＩＣ試験装置に係り、特に試験条件
などが異なる場合でも一連の処理によって試験を行い、
試験時間を大幅に短縮することのできるＩＣ試験装置に
関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣを最終製品
として出荷するためには、製造部門、検査部門の各工程
でＩＣ製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。ＩＣ試験装置はこのような電気
的特性を検査する装置である。ＩＣ試験装置は、被測定
ＩＣに所定の試験用パターンデータを与え、それによる
被測定ＩＣの出力データを読み取り、被測定ＩＣの基本
的動作及び機能に問題が無いかどうかを被測定ＩＣの出
力データから不良情報を解析し、電気的特性を検査して
いる。

【０００３】ＩＣ試験装置における試験は直流試験（Ｄ
Ｃ測定試験）とファンクション試験（ＦＣ測定試験）と
に大別される。直流試験は被測定ＩＣの入出力端子にＤ
Ｃ測定手段から所定の電圧又は電流を印加することによ
り、被測定ＩＣの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験は被測定
ＩＣの入力端子にパターン発生手段から所定の試験用パ
ターンデータを与え、それによる被測定ＩＣの出力デー
タを読み取り、被測定ＩＣの基本的動作及び機能に問題
が無いかどうかを検査するものである。すなわち、ファ
ンクション試験は、アドレス、データ、ライトイネーブ
ル信号、チップセレクト信号などの被測定ＩＣの各入力
信号の入力タイミングや振幅などの入力条件などを変化
させて、その出力タイミングや出力振幅などを試験した
りするものである。

【０００４】図２は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから構成される。テスタ部５
０は制御手段５１、ＤＣ測定手段５２、タイミング発生
手段５３、パターン発生手段５４、ピン制御手段５５、
ピンエレクトロニクス５６、フェイルメモリ５７及び入
出力切替手段５８から構成される。テスタ部５０はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。

【０００５】テスタ部５０とＩＣ取付装置７０との間
は、ＩＣ取付装置７０の全入出力端子数（ｍ個）に対応
する複数本（ｍ本）の同軸ケーブル等から成る信号線に
よって接続され、端子と同軸ケーブルとの間の接続関係
は図示していないリレーマトリックスによって対応付け
られており、各種信号の伝送が所定の端子と同軸ケーブ
ルとの間で行なわれるように構成されている。なお、こ
の信号線は、物理的にはＩＣ取付装置７０の全入出力端
子数ｍと同じ数だけ存在する。

【０００６】ＩＣ取付装置７０は、複数個の被測定ＩＣ
７１をソケットに搭載できるように構成されている。被
測定ＩＣ７１の入出力端子とＩＣ取付装置７０の入出力
端子とはそれぞれ１対１に対応付けられて接続されてい
る。例えば、入出力端子数２８個の被測定ＩＣ７１を１
０個搭載可能なＩＣ取付装置７０の場合は、全体で２８
０個の入出力端子を有することになる。

【０００７】制御手段５１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、制御手
段５１はシステムプログラムを格納するＲＯＭや各種デ
ータ等を格納するＲＡＭ等を有する。制御手段５１は、
ＤＣ測定手段５２、タイミング発生手段５３、パターン
発生手段５４、ピン制御手段５５及びフェイルメモリ５
７にテスタバス（データバス、アドレスバス、制御バ
ス）６９を介して接続されている。

【０００８】制御手段５１は、直流試験用のデータをＤ
Ｃ測定手段５２に、ファンクション試験開始用のタイミ
ングデータをタイミング発生手段５３に、テストパター
ン発生に必要なプログラムや各種データ等をパターン発
生手段５４に、期待値データ等をピン制御手段５５に、
それぞれ出力する。この他にも制御手段５１は各種のデ
ータをテスタバス６９を介してそれぞれの構成部品に出
力している。また、制御手段５１は、ＤＣ測定手段５２
内の内部レジスタ、フェイルメモリ５７及びピン制御手
段５５内のパス／フェイル（ＰＡＳＳ／ＦＡＩＬ）レジ
スタ６５から試験結果を示すデータ（直流データやフェ
イルデータ）を読み出して、それらを解析し、被測定Ｉ
Ｃ７１の良否を判定する。

【０００９】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置７０の被測定ＩＣ７１に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。ＤＣ測定手段５２は
試験結果データの書込みを終了するとエンド信号を制御
手段５１に出力する。内部レジスタに書き込まれたデー
タはテスタバス６９を介して制御手段５１に読み取ら
れ、そこで解析される。このようにして直流試験は行わ
れる。また、ＤＣ測定手段５２はピンエレクトロニクス
５６のドライバ６４及びアナログコンパレータ６５に対
して基準電圧ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯＬを供給す
る。

【００１０】タイミング発生手段５３は、制御手段７１
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段５４やピン制御手段５５に高
速の動作クロックφを出力すると共にデータの書込及び
読出のタイミング信号ＰＨをピン制御手段５５及びフェ
イルメモリ５７に出力する。従って、パターン発生手段
５４及びピン制御手段５５の動作速度は、この高速動作
クロックφによって決定し、被測定ＩＣ７１に対するデ
ータ書込及び読出のタイミングはこのタイミング信号Ｐ
Ｈによって決定する。また、フェイルメモリ５７に対す
るパス／フェイルデータの書込タイミングもこのタイミ
ング信号ＰＨによって決定する。従って、フォーマッタ
６０からピンエレクトロニクス５６に出力される試験信
号Ｓ２、及びＩ／Ｏフォーマッタ６１から入出力切替手
段５８に出力される切替信号Ｓ６の出力タイミングもタ
イミング発生手段５３からの高速動作クロックφ及びタ
イミング信号ＰＨに応じて制御される。また、タイミン
グ発生手段５３は、パターン発生手段５４からのタイミ
ング切替用制御信号ＣＨを入力し、それに基づいて動作
周期や位相等を適宜切り替えるようになっている。

【００１１】パターン発生手段５４は、制御手段５１か
らのパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を入力し、それに基づいたパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。すなわち、パターン発生手段５４はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ＩＣに書き込まれるデータと同じデータを内部メモリ
（パターンメモリと称する）に予め書き込んでおき、そ
れを被測定ＩＣと同じアドレスで読み出すことによって
不規則（ランダム）なパターンデータ（期待値データ）
を出力するメモリストアド方式で動作する。プログラム
方式は被測定ＩＣがＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）等の揮発性メモリの試験に対応し、
メモリストアド方式はＲＯＭ（Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）等の不揮発性メモリの試験に対応
している。なお、メモリストアド方式の場合でも被測定
ＩＣに供給されるアドレスの発生はプログラム方式で行
われる。

【００１２】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレ
ータロジック回路６２及びパス／フェイル（ＰＡＳＳ／
ＦＡＬＩ）レジスタ６３Ｐから構成される。データセレ
クタ５９は、各種の試験信号作成データ（アドレスデー
タ・書込データ）Ｓ１、切替信号作成データＳ５及び期
待値データＳ４を記憶したメモリで構成されており、パ
ターン発生手段５４からのパターンデータをアドレスと
して入力し、そのアドレスに応じた試験信号作成データ
Ｓ１及び切替信号作成データＳ５をフォーマッタ６０及
びＩ／Ｏフォーマッタ６１に、期待値データＳ４をコン
パレータロジック回路６２にそれぞれ出力する。

【００１３】フォーマッタ６０は、フリップフロップ回
路及び論理回路が多段構成されたものであり、データセ
レクタ５９からの試験信号作成データ（アドレスデータ
・書込データ）Ｓ１を加工して所定の印加波形を作成
し、それを試験信号Ｓ２としてタイミング発生手段５３
からのタイミング信号ＰＨに同期したタイミングでピン
エレクトロニクス５６のドライバ６４に出力する。Ｉ／
Ｏフォーマッタ６１もフォーマッタ６０と同様にフリッ
プフロップ回路及び論理回路の多段構成されたものであ
り、データセレクタ５９からの切替信号作成データＳ５
を加工して所定の印加波形を作成し、それを切替信号Ｓ
６としてタイミング発生手段５３からのタイミング信号
ＰＨに同期したタイミング入出力切替手段５８に出力す
る。

【００１４】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のアナログコンパレータ６５からの
デジタル信号Ｓ３と、データセレクタ５９からの期待値
データＳ４とを比較判定し、その判定結果を示すパス／
フェイルデータＰＡＳＳ／ＦＡＩＬをパス／フェイルレ
ジスタ６３Ｐ及びフェイルメモリ５７に出力する。パス
／フェイルレジスタ６３Ｐは、ファンクション試験にお
いてコンパレータロジック回路６２によってフェイル
（ＦＡＩＬ）と判定されたかどうかを記憶するレジスタ
であり、ＩＣ取付装置７０に搭載可能な被測定ＩＣ７１
の個数に対応したビット数で構成されている。すなわ
ち、被測定ＩＣ７１がＩＣ取付装置７０に最大３２個搭
載可能な場合には、パス／フェイルレジスタ６３Ｐは３
２ビット構成となる。このパス／フェイルレジスタ６３
Ｐの対応するビットがハイレベル“１”のパス（ＰＡＳ
Ｓ）の場合にはその被測定ＩＣ７１は良品であると判定
され、ローレベル“０”のフェイル（ＦＡＩＬ）の場合
にはその被測定ＩＣ７１には何らかの欠陥があり、不良
品であると判定される。従って、その不良箇所を詳細に
解析する場合にはフェイルメモリ５７を用いる必要があ
る。

【００１５】ピンエレクトロニクス５６は、複数のドラ
イバ６４及びアナログコンパレータ６５から構成され
る。ドライバ６４及びアナログコンパレータ６５はＩＣ
取付装置７０のそれぞれの入出力端子に対して１個ずつ
設けられており、入出力切替手段５８を介していずれか
一方が接続されるようになっている。入出力切替手段５
８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｓ６に応
じてドライバ６４及びアナログコンパレータ６５のいず
れか一方と、ＩＣ取付装置７０の入出力端子との間の接
続状態を切り替えるものである。すなわち、ＩＣ取付装
置７０の入出力端子の数がｍ個の場合、ドライバ６４、
アナログコンパレータ６５及び入出力切替手段５８はそ
れぞれｍ個で構成される。但し、メモリＩＣ等を測定す
る場合には、アドレス端子やチップセレクト端子等に対
してはアナログコンパレータは必要ないので、アナログ
コンパレータ及び入出力切替手段の数が少ない場合もあ
る。

【００１６】ドライバ６４は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｓ
２に応じたハイレベル“Ｈ”又はローレベル“Ｌ”の信
号を印加し、所望のテストパターンを被測定ＩＣ７１に
書き込む。

【００１７】アナログコンパレータ６５は、被測定ＩＣ
７１のデータ出力端子から入出力切替手段５８を介して
出力される信号を入力し、それをタイミング発生手段５
３からのストローブ信号（図示せず）のタイミングで基
準電圧ＶＯＨ，ＶＯＬと比較し、その比較結果をハイレ
ベル“ＰＡＳＳ”又はローレベル“ＦＡＩＬ”のデジタ
ル信号Ｓ３としてコンパレータロジック回路６２に出力
する。通常、アナログコンパレータ６５は基準電圧ＶＯ
Ｈ用と基準電圧ＶＯＬ用の２つのコンパレータから構成
されるが、図４では省略してある。

【００１８】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるパス／フェイルデータＰＡ
ＳＳ／ＦＡＩＬをパターン発生手段からのアドレス信号
ＡＤＤに対応したアドレス位置にタイミング発生手段５
３からのタイミング信号ＰＨの入力タイミングで記憶す
るものである。フェイルメモリ５７は被測定ＩＣ７１と
同程度の記憶容量を有する随時読み書き可能なＲＡＭで
構成されており、被測定ＩＣ７１が不良だと判定された
場合にその不良箇所などを詳細に解析する場合に用いら
れるものである。従って、通常の簡単な良否判定におい
ては、このフェイルメモリ５７は使用されることはな
い。

【００１９】また、フェイルメモリ５７は、ＩＣ取付装
置７０のデータ出力端子に固定的に対応するデータ入出
力端子を有する。例えば、ＩＣ取付装置７０の全入出力
端子数が２８０個であり、その中の１６０個がデータ出
力端子である場合には、フェイルメモリ５７はこのデー
タ出力端子数と同じか又はそれ以上のデータ入力端子を
有するメモリで構成される。このフェイルメモリ５７に
記憶されたフェイルデータＦＤは制御手段５１によって
読み出され、図示していないデータ処理用のメモリに転
送され、解析される。

【００２０】

【発明が解決しようとする課題】上述のようなＩＣ試験
装置においては、パス／フェイルレジスタの１ビットが
１個の被測定ＩＣ７１に対応しているので、第１の条件
でファンクション試験を行った場合には、その試験結果
の判定はその第１の条件における試験を行った後に、パ
ス／フェイルレジスタを読み出さないと、行うことがで
きない。従って、試験条件を第１の条件から第２の条件
に変更設定した場合には、第１の条件における試験が終
了した時点でその試験結果をパス／フェイルレジスタか
ら読み出し、読み出しが終了した時点で今度は第２の条
件に対応して各種データの書き換えを行ってから第２の
条件における試験を行っていた。すなわち、１個の被測
定ＩＣに対して条件を変えて試験を行う場合、その条件
変更の度に各種データの書き換えを行う必要があった。
従って、実際に試験を行っている時間の他にその試験条
件を変更するための各種データの書き換えに要する時間
（条件設定時間）が大きくなり、トータルの試験時間も
大幅に増大するという問題を有していた。また、被測定
ＩＣのメモリ領域を所定の領域（例えばマット単位）に
区切って試験するような場合、その所定領域に対する試
験が終了する度にパス／フェイルレジスタから試験結果
を読みだして判定を行い、次の領域に対する試験を行っ
ていたため、所定領域の試験が終了してから次の領域の
試験を起動するまでに要する時間（起動処理時間）の蓄
積がトータルの試験時間を増大させるという問題があっ
た。

【００２１】本発明は上述の点に鑑みてなされたもので
あり、前述のように条件の異なる試験を複数回行った場
合でも、異なる領域に対して同じ試験を複数回行った場
合でも、条件設定時間や起動処理時間を短縮し、トータ
ルの試験時間を大幅に低減することのできるＩＣ試験装
置を提供することを目的とする。

【００２２】

【課題を解決するための手段】第１の発明に係るＩＣ試
験装置は、被測定ＩＣメモリのアドレスを指定するため
のアドレスデータ、この指定アドレスに書込むべきデー
タ、及び動作の基準となるクロック信号等から構成され
る試験信号を所定の条件に従って発生する試験信号発生
手段と、前記被測定ＩＣメモリに対して前記試験信号に
応じたデータを書込み、書き込まれたデータを前記アド
レスデータに応じて読み出すＩＣ読み書き制御手段と、
このＩＣ読み書き制御手段によって読み出されたデータ
を基準データと比較判定し、その判定結果を示すパス／
フェイルデータを出力する判定手段と、前記被測定ＩＣ
メモリに対してそれぞれ異なる条件に従った複数の試験
を一連の試験動作として行った場合又は前記被測定ＩＣ
メモリの異なる領域に対して所定の条件に従った複数の
試験を一連の試験動作として行った場合における前記判
定手段から出力される前記パス／フェイルデータを前記
条件毎に又は前記領域毎に記憶可能な複数のファイルで
構成されたレジスタファイルと、前記レジスタファイル
に記憶されている前記パス／フェイルデータを読み出
し、前記被測定ＩＣの電気的特性を検査する制御手段と
を具えたものである。

【００２３】第２の発明に係るＩＣ試験装置は、被測定
ＩＣメモリのアドレスを指定するためのアドレスデー
タ、この指定アドレスに書込むべきデータ、及び動作の
基準となるクロック信号等から構成される試験信号を所
定の条件に従って発生する試験信号発生手段と、前記被
測定ＩＣメモリに対して前記試験信号に応じたデータを
書込み、書き込まれたデータを前記アドレスデータに応
じて読み出すＩＣ読み書き制御手段と、このＩＣ読み書
き制御手段によって読み出されたデータを基準データと
比較判定し、その判定結果を示すパス／フェイルデータ
を出力する判定手段と、前記パス／フェイルデータを前
記アドレスデータによって指定されたアドレスに取り込
み記憶するメモリであって、前記被測定ＩＣメモリに対
してそれぞれ異なる条件に従った複数の試験を一連の試
験動作として行った場合又は前記被測定ＩＣメモリの異
なる領域に対して所定の条件に従った複数の試験を一連
の試験動作として行った場合における前記判定手段から
出力される前記パス／フェイルデータを前記条件毎に又
は前記領域毎に記憶するフェイルメモリと、前記フェイ
ルメモリに記憶されている前記パス／フェイルデータを
読み出し、前記被測定ＩＣの電気的特性を検査する制御
手段とを具えたものである。

【００２４】

【作用】第１の発明に係るＩＣ試験装置において、試験
信号発生手段は、アドレス、データ、ライトイネーブル
信号、チップセレクト信号などの試験信号をそれぞれの
入力タイミングや振幅などを所定の条件に従って変化さ
せて出力する。ＩＣ読み書き手段は試験信号に応じたデ
ータを被測定ＩＣに書き込んだり、書き込まれたデータ
を読み出したりする。従って、入力タイミングや振幅な
どが変化することによって、被測定ＩＣの中には正確に
データの書き込まれないものや、正確にデータの読み出
されないものが存在する。判定手段はＩＣ読み書き手段
によって読み出されたデータを基準データと比較判定し
て、両者が一致している場合にはその条件に対する被測
定ＩＣのデータ読み書き処理は正常であることを示すパ
スデータを出力し、不一致の場合には異常であることを
示すフェイルデータを出力する。レジスタファイルは、
ある条件に従った試験を行った場合に、判定手段から出
力されるパス／フェイルデータを所定のファイルに記憶
する。従って、被測定ＩＣメモリに対してそれぞれ異な
る条件に従った複数の試験が一連の試験動作として行わ
れた場合には、それぞれ異なる条件に従った試験毎に判
定手段からパス／フェイルデータが出力されるので、レ
ジスタファイルはその試験毎に出力されるパス／フェイ
ルデータを複数のファイルに記憶する。あるいは、被測
定ＩＣメモリの異なる領域に対して所定の条件に従った
複数の試験が一連の試験動作として行われた場合には、
それぞれの領域に対する試験毎に判定手段からパス／フ
ェイルデータが出力されるので、レジスタファイルはそ
の試験毎に出力されるパス／フェイルデータを複数のフ
ァイルに記憶する。制御手段は、レジスタファイルの各
ファイルに記憶されているパス／フェイルデータを読み
出し、被測定ＩＣの電気的特性を検査する。第２の発明
に係るＩＣ試験装置は、従来用いられているフェイルメ
モリを第１の発明のレジスタファイルと同じように使用
したものである。これによって、条件の異なる試験を複
数回行っても、異なる領域に対して同じ試験を複数回行
っても、各試験毎に得られたパス／フェイルデータはレ
ジスタファイル（フェイルメモリ）に別々に記憶されて
いるので、このレジスタファイル（フェイルメモリ）か
らパス／フェイルデータを読み出すことによって容易に
試験の結果を認識することができ、条件設定時間や起動
処理時間を短縮でき、トータルの試験時間を大幅に低減
することができるようになる。

【００２５】

【実施例】以下、本発明の実施例を添付図面に従って詳
細に説明する。図１は、本発明に係るＩＣ試験装置の概
略構成を示す図である。図１において図２と同じ構成の
ものには同一の符号が付してあるので、その説明は省略
する。本発明が図２の従来技術と異なる点は、従来のパ
ス／フェイルレジスタ６３Ｐに代えて、ＩＣ取付装置７
０に搭載可能な被測定ＩＣ７１の個数に対応したビット
数で構成されているレジスタを１ファイルとし、それを
複数ファイル分備えたレジスタファイル６３を設け、こ
のレジスタファイル６３のファイルの切り換えをパター
ン発生手段５４からのファイル切換信号ＦＣＨによって
行うようにした点である。例えば、ＩＣ取付装置７０に
搭載可能な被測定ＩＣ７１の数が３２個の場合、レジス
タファイル６３は３２ビット構成のファイルを１６ファ
イル分備えたものとなる。すなわち、レジスタファイル
６３は全部で５１２ビットで構成される。

【００２６】次に、このＩＣ試験装置の動作例について
説明する。ここでは、レジスタファイル６３が３２ビッ
トの１６ファイルで構成され、被測定ＩＣ７１に対して
第１から第８までの８つの条件で試験を行う場合につい
て説明する。このような場合には、まず、制御手段５１
はタイミング発生手段５３に第１から第８までの８つの
条件（最大で１６条件）に関するタイミングデータを出
力し、パターン発生手段５４にも同じく８つの条件に関
するパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を出力する。このパターン作成用のデ
ータは条件の切り換わり時点でパターン発生手段５４か
らレジスタファイル６３に対してファイル切換信号ＦＣ
Ｈが出力されるように構成されている。

【００２７】この後、制御手段５１はタイミング発生手
段５３に起動パルスを出力する。すると、第１の条件に
従ったファンクション試験が行われる。この時点では、
レジスタファイル６３には第１のファイルに対するファ
イル切換信号ＦＣＨが入力しているので、第１の条件に
よる試験結果はレジスタファイル６３の第１のファイル
に全て記憶される。次に、パターン発生手段５４は第２
の条件に従ったファンクション試験が起動する前に、フ
ァイル切換信号ＦＣＨをレジスタファイル６３に出力
し、第２のファイルを選択する。そして、第２の条件に
従ったファンクション試験が終了すると、第２の条件に
よる試験結果がレジスタファイル６３の第２のファイル
に記憶される。このようにして、第３から第８の条件に
従ったファンクション試験が行われると共にそれに対応
した試験結果がレジスタファイル６３の第３から第８の
ファイルに記憶される。

【００２８】このようにして、第１から第８のファンク
ション試験が終了した時点で、制御手段５１はレジスタ
ファイル６３の各ファイルからパス／フェイルデータを
読み出すことによって、第１から第８までのどの条件の
試験おいてどの被測定ＩＣにフェイルが発生したかを容
易に認識することができ、従来のように試験条件が変更
される度に各種データの書き換えを行う必要がないの
で、トータルの試験時間を大幅に低減することが可能と
なる。また、被測定ＩＣのメモリ領域を所定の領域（例
えばマット単位）に区切って試験する場合でも、各領域
の試験結果をレジスタファイル６３の各ファイルに対応
付けることによって同様に起動処理時間の短縮化を図れ
トータルの試験時間を大幅に低減することができる。

【００２９】なお、上述の実施例では、レジスタファイ
ル６３を用いる場合について説明したが、フェイルメモ
リ５７で代用してもよい。すなわち、図１に示すように
フェイルメモリ５７の内部アドレス発生器を動作させ、
パターン発生手段５４からのファイル切換信号ＦＣＨに
応じてアドレスを進め、コンパレータロジック回路６２
からのパス／フェイルデータを条件変更毎又は領域変更
毎に順次フェイルメモリ５７に書き込むようにしてもよ
い。また、フェイル切換信号ＦＣＨをフェイルメモリ５
７に供給されているアドレス信号ＡＤＤにパターン発生
手段５４側にて割り込ませるようにしてもよい。

【００３０】

【発明の効果】本発明によれば、条件の異なる試験を複
数回行った場合でも、異なる領域に対して同じ試験を複
数回行った場合でも、条件設定時間や起動処理時間を短
縮し、トータルの試験時間を大幅に低減することができ
るという効果がある。

【図面の簡単な説明】

【図１】 本発明のＩＣ試験装置の概略構成を示す図で
ある。

【図２】 従来のＩＣ試験装置の概略構成を示すブロッ
ク図である。

【符号の説明】

５０…テスタ部、５１…制御手段、５２…ＤＣ測定手
段、５３…タイミング発生手段、５４…パターン発生手
段、５５…ピン制御手段、５６…ピンエレクトロニク
ス、５７…フェイルメモリ、５８…入出力切替手段、５
９…データセレクタ、６０…フォーマッタ、６１…Ｉ／
Ｏフォーマッタ、６２…コンパレータロジック回路、６
３…レジスタファイル、６４…ドライバ、６５…アナロ
グコンパレータ、６９…バス、７０…ＩＣ取付装置、７
１…被測定ＩＣ、Ｓ１…試験信号作成データ、Ｓ２…試
験信号、Ｓ３…読出データ、Ｓ４…期待値データ、Ｓ５
…切替信号作成データ、Ｓ６…切替信号、ＰＨ…タイミ
ング信号、ＰＤ…パターンデータ、ＣＨ…タイミング切
替用制御信号、φ…高速動作クロック、ＦＣＨ…ファイ
ル切換信号、ＡＤＤ…アドレス信号、ＰＡＳＳ／ＦＡＩ
Ｌ…パス／フェイルデータ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 被測定ＩＣメモリのアドレスを指定する
   ためのアドレスデータ、この指定アドレスに書込むべき
   データ、及び動作の基準となるクロック信号等から構成
   される試験信号を所定の条件に従って発生する試験信号
   発生手段と、 前記被測定ＩＣメモリに対して前記試験信号に応じたデ
   ータを書込み、書き込まれたデータを前記アドレスデー
   タに応じて読み出すＩＣ読み書き制御手段と、 このＩＣ読み書き制御手段によって読み出されたデータ
   を基準データと比較判定し、その判定結果を示すパス／
   フェイルデータを出力する判定手段と、 前記被測定ＩＣメモリに対してそれぞれ異なる条件に従
   った複数の試験を一連の試験動作として行った場合又は
   前記被測定ＩＣメモリの異なる領域に対して所定の条件
   に従った複数の試験を一連の試験動作として行った場合
   における前記判定手段から出力される前記パス／フェイ
   ルデータを前記条件毎に又は前記領域毎に記憶可能な複
   数のファイルで構成されたレジスタファイルと、 前記レジスタファイルに記憶されている前記パス／フェ
   イルデータを読み出し、前記被測定ＩＣの電気的特性を
   検査する制御手段とを具えたことを特徴とするＩＣ試験
   装置。
2. 【請求項２】 被測定ＩＣメモリのアドレスを指定する
   ためのアドレスデータ、この指定アドレスに書込むべき
   データ、及び動作の基準となるクロック信号等から構成
   される試験信号を所定の条件に従って発生する試験信号
   発生手段と、 前記被測定ＩＣメモリに対して前記試験信号に応じたデ
   ータを書込み、書き込まれたデータを前記アドレスデー
   タに応じて読み出すＩＣ読み書き制御手段と、 このＩＣ読み書き制御手段によって読み出されたデータ
   を基準データと比較判定し、その判定結果を示すパス／
   フェイルデータを出力する判定手段と、 前記パス／フェイルデータを前記アドレスデータによっ
   て指定されたアドレスに取り込み記憶するメモリであっ
   て、前記被測定ＩＣメモリに対してそれぞれ異なる条件
   に従った複数の試験を一連の試験動作として行った場合
   又は前記被測定ＩＣメモリの異なる領域に対して所定の
   条件に従った複数の試験を一連の試験動作として行った
   場合における前記判定手段から出力される前記パス／フ
   ェイルデータを前記条件毎に又は前記領域毎に記憶する
   フェイルメモリと、 前記フェイルメモリに記憶されている前記パス／フェイ
   ルデータを読み出し、前記被測定ＩＣの電気的特性を検
   査する制御手段とを具えたことを特徴とするＩＣ試験装
   置。