JP2944307B2 - Ａ／ｄコンバータの非直線性の検査方法 - Google Patents
Ａ／ｄコンバータの非直線性の検査方法Info
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- JP2944307B2 JP2944307B2 JP16520792A JP16520792A JP2944307B2 JP 2944307 B2 JP2944307 B2 JP 2944307B2 JP 16520792 A JP16520792 A JP 16520792A JP 16520792 A JP16520792 A JP 16520792A JP 2944307 B2 JP2944307 B2 JP 2944307B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＡ／Ｄコンバータの非直
線性の検査方法に係わり、特に半導体ＬＳＩを構成する
Ａ／Ｄコンバータの非直線性の検査方法に関する。
線性の検査方法に係わり、特に半導体ＬＳＩを構成する
Ａ／Ｄコンバータの非直線性の検査方法に関する。
【０００２】
【従来の技術】従来のＡ／Ｄコンバータの非直線性の検
査方法では、図３に示すように非検査Ａ／Ｄコンバータ
（以下ＤＵＴと略す）１より分解能の高く高精度の基準
Ｄ／Ａコンバータ（以下ＲＥＦ Ｄ／Ａと略す）１８を
用い、計算機１９にあらかじめプログラムされたＲＥＦ
入力２２を出力ポート２０を介してＲＥＦ Ｄ／Ａ１８
に与え、ＲＥＦ Ｄ／Ａ１８からアナログ入力２４をＤ
ＵＴ１に与えてＤＵＴ１のデジタルＤＵＴ出力２３を計
算機１９の入力ポート２１から取り込む。計算機１９の
ＣＰＵ２５はこれらＲＥＦ入力２２とＤＵＴ出力２３か
らＤＵＴ１の変化点入力を全て計算し規格との比較を行
いハンドラ９に良、不良の判定出力を行う。尚、符号４
はＤＵＴ１およびＲＥＦ Ｄ／Ａ１８にクロック信号を
与えるクロック発生器を示す。
査方法では、図３に示すように非検査Ａ／Ｄコンバータ
（以下ＤＵＴと略す）１より分解能の高く高精度の基準
Ｄ／Ａコンバータ（以下ＲＥＦ Ｄ／Ａと略す）１８を
用い、計算機１９にあらかじめプログラムされたＲＥＦ
入力２２を出力ポート２０を介してＲＥＦ Ｄ／Ａ１８
に与え、ＲＥＦ Ｄ／Ａ１８からアナログ入力２４をＤ
ＵＴ１に与えてＤＵＴ１のデジタルＤＵＴ出力２３を計
算機１９の入力ポート２１から取り込む。計算機１９の
ＣＰＵ２５はこれらＲＥＦ入力２２とＤＵＴ出力２３か
らＤＵＴ１の変化点入力を全て計算し規格との比較を行
いハンドラ９に良、不良の判定出力を行う。尚、符号４
はＤＵＴ１およびＲＥＦ Ｄ／Ａ１８にクロック信号を
与えるクロック発生器を示す。
【０００３】
【発明が解決しようとする課題】この従来のＡ／Ｄコン
バータの非直線性の検査方法では、ＲＥＦ Ｄ／Ａにデ
ータを与えＤＵＴが出力したデータを読込むというサイ
クルをゼロスケールからフルスケールにわたって実行す
る必要があり、ＤＵＴが並列型Ａ／Ｄのような高速動作
を行うものであっても、計算機のＣＰＵ処理時間と入出
力ポートの制御時間が１サイクルのほとんどを占めてし
まい検査時間が著しく長くなるという欠点があった。８
ＢＩＴのＤＵＴを１１ＢＩＴのＲＥＦ Ｄ／Ａで検査す
る例では、ＲＥＦ入力データ０〜２０４７で１回の入出
力サイクルが５ｍＳでは、５ｍＳ×２０４８＝１０２４
０ｍＳで約１０秒となる。ビデオ用並列型Ａ／Ｄコンバ
ータでは３０ｎＳの高速変換が可能であり実質検査時間
は３０ｎＳ×２×２０４８＝１２２．８８ｍＳでしかな
い。
バータの非直線性の検査方法では、ＲＥＦ Ｄ／Ａにデ
ータを与えＤＵＴが出力したデータを読込むというサイ
クルをゼロスケールからフルスケールにわたって実行す
る必要があり、ＤＵＴが並列型Ａ／Ｄのような高速動作
を行うものであっても、計算機のＣＰＵ処理時間と入出
力ポートの制御時間が１サイクルのほとんどを占めてし
まい検査時間が著しく長くなるという欠点があった。８
ＢＩＴのＤＵＴを１１ＢＩＴのＲＥＦ Ｄ／Ａで検査す
る例では、ＲＥＦ入力データ０〜２０４７で１回の入出
力サイクルが５ｍＳでは、５ｍＳ×２０４８＝１０２４
０ｍＳで約１０秒となる。ビデオ用並列型Ａ／Ｄコンバ
ータでは３０ｎＳの高速変換が可能であり実質検査時間
は３０ｎＳ×２×２０４８＝１２２．８８ｍＳでしかな
い。
【０００４】またこの従来の方法では高分解能でかつ高
精度の一般に高価なＲＥＦ Ｄ／Ａや入力ポートをもつ
プログラマブルな計算機が必要でありコストが大きいと
いう欠点があった。
精度の一般に高価なＲＥＦ Ｄ／Ａや入力ポートをもつ
プログラマブルな計算機が必要でありコストが大きいと
いう欠点があった。
【０００５】
【課題を解決するための手段】本発明のＡ／Ｄコンバー
タの非直線性の検査方法では、被検査Ａ／Ｄコンバータ
と同機能同種で良品とわかっている基準コンバータを用
い、可変アナログ入力を両Ａ／Ｄコンバータに同時に与
え、両Ａ／Ｄコンバータからのデジタル出力が不一致の
期間に所定周期の不一致パルスを繰り返し発生させ続
け、両Ａ／Ｄコンバータからのデジタル出力が一致した
際にリセットされるカウンタにより前記不一致パルスの
数をカウントすることにより被検査Ａ／Ｄコンバータの
良、不良を判定することを特徴とする。
タの非直線性の検査方法では、被検査Ａ／Ｄコンバータ
と同機能同種で良品とわかっている基準コンバータを用
い、可変アナログ入力を両Ａ／Ｄコンバータに同時に与
え、両Ａ／Ｄコンバータからのデジタル出力が不一致の
期間に所定周期の不一致パルスを繰り返し発生させ続
け、両Ａ／Ｄコンバータからのデジタル出力が一致した
際にリセットされるカウンタにより前記不一致パルスの
数をカウントすることにより被検査Ａ／Ｄコンバータの
良、不良を判定することを特徴とする。
【０００６】
【実施例】次に本発明を図面を参照して説明する。図１
は本発明の一実施例のブロック図である。被検査ＤＵＴ
１と同機能同種で所定の特性を有して良品とわかってい
る基準Ａ／Ｄコンバータ（以下ＲＥＦという）２とに可
変電源３から同電位のアナログ入力を与える。またＤＵ
Ｔ１とＲＥＦ２にはクロック発生器４から変換クロック
が入力されており、ただちにＤＵＴデジタル出力１０及
びＲＥＦデジタル出力１１が出力される。この両方の出
力を不一致検出器５（この例ではＮＡＮＤゲート）に取
り込むと、図２のタイミングチャートに示すようにＡ部
タイミング１５のような不一致信号を取り出せる。
は本発明の一実施例のブロック図である。被検査ＤＵＴ
１と同機能同種で所定の特性を有して良品とわかってい
る基準Ａ／Ｄコンバータ（以下ＲＥＦという）２とに可
変電源３から同電位のアナログ入力を与える。またＤＵ
Ｔ１とＲＥＦ２にはクロック発生器４から変換クロック
が入力されており、ただちにＤＵＴデジタル出力１０及
びＲＥＦデジタル出力１１が出力される。この両方の出
力を不一致検出器５（この例ではＮＡＮＤゲート）に取
り込むと、図２のタイミングチャートに示すようにＡ部
タイミング１５のような不一致信号を取り出せる。
【０００７】この不一致信号をクロックに同期した不一
致パルス発生器６（この例ではモノマルチ回路）よりＢ
部タイミング１６のようなパルスに変換する。カウンタ
７は不一致パルスを常にカウントし、上限設定データ８
に達するとハンドラ９に対しＣ部タイミング１７のよう
に不良判定指示を出力する。
致パルス発生器６（この例ではモノマルチ回路）よりＢ
部タイミング１６のようなパルスに変換する。カウンタ
７は不一致パルスを常にカウントし、上限設定データ８
に達するとハンドラ９に対しＣ部タイミング１７のよう
に不良判定指示を出力する。
【０００８】なおカウンタ９は不一致検出器５が一致を
検出した時点でリセットされ常に１コードずつのカウン
トを行う。
検出した時点でリセットされ常に１コードずつのカウン
トを行う。
【０００９】
【発明の効果】以上説明したように本発明は、データを
与え読み込むというサイクルが存在せず、かつ一度でも
設定カウントを越えると不良判定できるので、ゼロスケ
ールからフルスケールまで検査する必要がなく、しかも
全てハードウェアで構成するため、ＤＵＴが並列型Ａ／
Ｄのような高速動作を行うのであってもＤＵＴの動作に
応じた高速検査ができるという効果がある。
与え読み込むというサイクルが存在せず、かつ一度でも
設定カウントを越えると不良判定できるので、ゼロスケ
ールからフルスケールまで検査する必要がなく、しかも
全てハードウェアで構成するため、ＤＵＴが並列型Ａ／
Ｄのような高速動作を行うのであってもＤＵＴの動作に
応じた高速検査ができるという効果がある。
【００１０】また、本発明の方法では良品とわかってい
る同一ＤＵＴを使用し計算器が不要なためコストが小さ
いという効果もある。
る同一ＤＵＴを使用し計算器が不要なためコストが小さ
いという効果もある。
【００１１】この方法による検査時間は可変電源の立ち
上がりの速さで決まり８ＢｉｔＤＵＴなら１秒以内の検
査が可能である。
上がりの速さで決まり８ＢｉｔＤＵＴなら１秒以内の検
査が可能である。
【図１】本発明の一実施例を示すブロック図。
【図２】図１に示した検査回路のタイミングチャート。
【図３】従来技術を示すブロック図。
１ 被検査Ａ／Ｄコンバータ ２ 基準Ａ／Ｄコンバータ ３ 可変電源 ４ クロック発生器 ５ 不一致検出器 ６ 不一致パルス発生器 ７ カウンタ ８ 上限設定データ ９ ハンドラ １８ 基準Ｄ／Ａコンバータ １９ 計算器 ２０ 出力ポート ２１ 入力ポート ２５ ＣＰＵ
Claims (1)
- 【請求項１】 検査すべきＡ／Ｄコンバータにアナログ
入力を与えて出力されたデジタルコードの変化点を知っ
て非直線性を検査するＡ／Ｄコンバータの非直線性の検
査方法において、被検査Ａ／Ｄコンバータと同機能，同
種類でかつ所定の特性を有する良品であることが判明し
ている基準Ａ／Ｄコンバータを用い、可変アナログ入力
を両Ａ／Ｄコンバータに同時に与え、両Ａ／Ｄコンバー
タからのデジタル出力が不一致の期間に所定周期の不一
致パルスを繰り返し発生させ続け、両Ａ／Ｄコンバータ
からのデジタル出力が一致した際にリセットされるカウ
ンタにより前記不一致パルスの数をカウントすることに
より被検査Ａ／Ｄコンバータの良、不良を判定すること
を特徴とするＡ／Ｄコンバータの非直線性の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16520792A JP2944307B2 (ja) | 1992-06-24 | 1992-06-24 | Ａ／ｄコンバータの非直線性の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16520792A JP2944307B2 (ja) | 1992-06-24 | 1992-06-24 | Ａ／ｄコンバータの非直線性の検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH066221A JPH066221A (ja) | 1994-01-14 |
| JP2944307B2 true JP2944307B2 (ja) | 1999-09-06 |
Family
ID=15807880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16520792A Expired - Fee Related JP2944307B2 (ja) | 1992-06-24 | 1992-06-24 | Ａ／ｄコンバータの非直線性の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944307B2 (ja) |
-
1992
- 1992-06-24 JP JP16520792A patent/JP2944307B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH066221A (ja) | 1994-01-14 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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