JP3206975B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関する。さらに詳しくは、強誘電体膜を使用した金属
膜−強誘電体膜−半導体層構造のＦＥＴ（以下、ＭＦＳ
−ＦＥＴという）を使用した選択的に書込み、非破壊読
出しが可能な不揮発性半導体記憶装置に関する。
に関する。さらに詳しくは、強誘電体膜を使用した金属
膜−強誘電体膜−半導体層構造のＦＥＴ（以下、ＭＦＳ
−ＦＥＴという）を使用した選択的に書込み、非破壊読
出しが可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】強誘電体膜は図３に示すように、ヒステ
リシスを有するため、一旦充分な分極がえられる電界
（図３のＡ）以上の電圧が印加されると、分極した分極
電荷は印加電圧が０になっても残留し、電源がＯＦＦに
なっても記憶を保持できる。しかも、ゲート電極とチャ
ネル領域のあいだにこの強誘電体膜を配置することによ
り、読出し時にソース−ドレイン間に電流が流れても、
強誘電体膜中の分極は影響を受けず、非破壊で読出すこ
とができ、ＭＦＳ−ＦＥＴ構造のメモリセルの開発が進
められている。
リシスを有するため、一旦充分な分極がえられる電界
（図３のＡ）以上の電圧が印加されると、分極した分極
電荷は印加電圧が０になっても残留し、電源がＯＦＦに
なっても記憶を保持できる。しかも、ゲート電極とチャ
ネル領域のあいだにこの強誘電体膜を配置することによ
り、読出し時にソース−ドレイン間に電流が流れても、
強誘電体膜中の分極は影響を受けず、非破壊で読出すこ
とができ、ＭＦＳ−ＦＥＴ構造のメモリセルの開発が進
められている。
【０００３】このようなＭＦＳ−ＦＥＴ構造の例を図４
の（ａ）〜（ｃ）に、また強誘電体膜が分極したときの
チャネルの状態を図４の（ｄ）に示す。図４の（ａ）は
ＭＦＳ−ＦＥＴの最も簡単な構造の例で、たとえばｐ型
の半導体基板21の表面に強誘電体膜27およびゲート電極
28が形成され、該強誘電体膜27の下側の半導体基板21の
表面のチャネル領域26の両側にたとえばｎ＋型の不純物
領域が形成されてソース領域22、ドレイン領域23が形成
され、ＭＦＳ−ＦＥＴが構成されている。ここで、強誘
電体膜27は酸化物ペロブスカイト構造を有するＰＺＴ
（Pb（Zr1-x Tix)O3 ）、ＰＬＺＴ（Pb1-x Lax （Zr
1-y Tiy ）1-x/4 O3 ）、ＰｂＴｉＯ3 、ＢａＴｉＯ3
などが下地との整合性の点から結晶性の良い膜がえら
れ、好ましい。また、ゲート電極28は強誘電体膜27の配
向性から白金が好ましい。
の（ａ）〜（ｃ）に、また強誘電体膜が分極したときの
チャネルの状態を図４の（ｄ）に示す。図４の（ａ）は
ＭＦＳ−ＦＥＴの最も簡単な構造の例で、たとえばｐ型
の半導体基板21の表面に強誘電体膜27およびゲート電極
28が形成され、該強誘電体膜27の下側の半導体基板21の
表面のチャネル領域26の両側にたとえばｎ＋型の不純物
領域が形成されてソース領域22、ドレイン領域23が形成
され、ＭＦＳ−ＦＥＴが構成されている。ここで、強誘
電体膜27は酸化物ペロブスカイト構造を有するＰＺＴ
（Pb（Zr1-x Tix)O3 ）、ＰＬＺＴ（Pb1-x Lax （Zr
1-y Tiy ）1-x/4 O3 ）、ＰｂＴｉＯ3 、ＢａＴｉＯ3
などが下地との整合性の点から結晶性の良い膜がえら
れ、好ましい。また、ゲート電極28は強誘電体膜27の配
向性から白金が好ましい。
【０００４】図４の（ｂ）の構造は強誘電体膜27と半導
体基板21とのあいだにたとえばＣａＦ2 やＳｉＯ2 など
の絶縁膜25を介在させたもので、これは強誘電体膜27で
あるＰＺＴのＰｂが半導体基板21に溶け込むのを防止す
るためのものである。
体基板21とのあいだにたとえばＣａＦ2 やＳｉＯ2 など
の絶縁膜25を介在させたもので、これは強誘電体膜27で
あるＰＺＴのＰｂが半導体基板21に溶け込むのを防止す
るためのものである。
【０００５】また、図４の（ｃ）の構造は（ｂ）の強誘
電体膜27と絶縁膜25とのあいだにさらに白金などの電極
膜24を介在させたもので、この電極膜24は強誘電体膜27
の配向性を向上させるものである。すなわち、ＳｉＯ2
などの絶縁膜25はアモルファスであり、ＰＺＴなどの強
誘電体膜27は結晶質であり、アモルファス上に強誘電体
膜27を形成すると、配向性のない膜となる。しかし白金
膜は＜１１１＞配向性を有する膜がえられ、その上に形
成されるＰＺＴも配向性を有する結晶膜になるからであ
る。
電体膜27と絶縁膜25とのあいだにさらに白金などの電極
膜24を介在させたもので、この電極膜24は強誘電体膜27
の配向性を向上させるものである。すなわち、ＳｉＯ2
などの絶縁膜25はアモルファスであり、ＰＺＴなどの強
誘電体膜27は結晶質であり、アモルファス上に強誘電体
膜27を形成すると、配向性のない膜となる。しかし白金
膜は＜１１１＞配向性を有する膜がえられ、その上に形
成されるＰＺＴも配向性を有する結晶膜になるからであ
る。
【０００６】このＭＦＳ−ＦＥＴのゲート電極28と半導
体基板21とのあいだに、ゲート電極28が正電圧となるよ
うに充分な分極がえられる電圧が印加されると、図４の
（ｄ）に示すように分極され、半導体基板21のチャネル
領域26に電子が誘起されて空乏層が形成される。そのた
めゲート電極が０Ｖであっても、ｎ＋型領域のソース領
域22、ドレイン領域23に電圧が印加されていると導通状
態になり、ソース領域22に連結されたセンスアンプ（図
示せず）などを通じて強誘電体膜27の記憶状態を読み出
せる。
体基板21とのあいだに、ゲート電極28が正電圧となるよ
うに充分な分極がえられる電圧が印加されると、図４の
（ｄ）に示すように分極され、半導体基板21のチャネル
領域26に電子が誘起されて空乏層が形成される。そのた
めゲート電極が０Ｖであっても、ｎ＋型領域のソース領
域22、ドレイン領域23に電圧が印加されていると導通状
態になり、ソース領域22に連結されたセンスアンプ（図
示せず）などを通じて強誘電体膜27の記憶状態を読み出
せる。
【０００７】しかし、このＭＦＳ−ＦＥＴをメモリセル
として、マトリックス状に並べ、記憶装置として使用す
るばあい、各セルごとに選択的に書込みや読出しをでき
るような選択回路が必要となる。このような選択回路と
して従来考えられている回路はたとえば、特開平2-6499
3 号公報に開示されているように、２つのＭＯＳトラン
ジスタがメモリ用ＭＦＳ−ＦＥＴの両側に直列に接続さ
れた回路が提案されている。
として、マトリックス状に並べ、記憶装置として使用す
るばあい、各セルごとに選択的に書込みや読出しをでき
るような選択回路が必要となる。このような選択回路と
して従来考えられている回路はたとえば、特開平2-6499
3 号公報に開示されているように、２つのＭＯＳトラン
ジスタがメモリ用ＭＦＳ−ＦＥＴの両側に直列に接続さ
れた回路が提案されている。
【０００８】このようなメモリセルＭＣの等価回路を図
５に示す。この構成で、まず書込みをするには、トラン
ジスタＴ1 をＯＮにすると共に、トランジスタＴ2 をＯ
ＦＦにし、ビット線ＢＬからのデータをＭＦＳ−ＦＥＴ
のメモリ用トランジスタＴＭに印加し、このトランジス
タＴＭのゲート電極−基板間に所定の向きの電圧1/2Ｖc
cを印加する。これにより、トランジスタＴＭは強誘電
体膜が所定の向きの電気分極状態になり、データの書込
みができる。
５に示す。この構成で、まず書込みをするには、トラン
ジスタＴ1 をＯＮにすると共に、トランジスタＴ2 をＯ
ＦＦにし、ビット線ＢＬからのデータをＭＦＳ−ＦＥＴ
のメモリ用トランジスタＴＭに印加し、このトランジス
タＴＭのゲート電極−基板間に所定の向きの電圧1/2Ｖc
cを印加する。これにより、トランジスタＴＭは強誘電
体膜が所定の向きの電気分極状態になり、データの書込
みができる。
【０００９】一方、読出し動作においては、トランジス
タＴ2 をオンにしておきトランジスタＴ1 もオンにす
る。その結果、強誘電体膜の電気分極の向きにより、メ
モリトランジスタＴＭが導通になったり、非導通になっ
たりして、記憶状態「１」、「０」の状態に対応され、
ビット線ＢＬの電位変化を検出することでデータの読出
しをすることができる。
タＴ2 をオンにしておきトランジスタＴ1 もオンにす
る。その結果、強誘電体膜の電気分極の向きにより、メ
モリトランジスタＴＭが導通になったり、非導通になっ
たりして、記憶状態「１」、「０」の状態に対応され、
ビット線ＢＬの電位変化を検出することでデータの読出
しをすることができる。
【００１０】
【発明が解決しようとする課題】前述のＭＦＳ−ＦＥＴ
を使用したメモリセルの構造はメモリ用のＭＦＳ−ＦＥ
Ｔ１つと、ＭＯＳＦＥＴ２つとで構成されているため、
１つのセルに３個のトランジスタを形成することにな
り、大きなセル面積を必要とする。したがって、小さな
面積のチップにセル数を沢山形成する高集積化を図れな
いという問題がある。
を使用したメモリセルの構造はメモリ用のＭＦＳ−ＦＥ
Ｔ１つと、ＭＯＳＦＥＴ２つとで構成されているため、
１つのセルに３個のトランジスタを形成することにな
り、大きなセル面積を必要とする。したがって、小さな
面積のチップにセル数を沢山形成する高集積化を図れな
いという問題がある。
【００１１】さらに、このような強誘電体膜を使用した
メモリセルでは、ゲート電極にしきい値電圧より低い電
圧が印加されても、分極状態が変化してデータエラーが
発生し易く、寄生容量などの影響で不要な電位差が生じ
易いという問題がある。
メモリセルでは、ゲート電極にしきい値電圧より低い電
圧が印加されても、分極状態が変化してデータエラーが
発生し易く、寄生容量などの影響で不要な電位差が生じ
易いという問題がある。
【００１２】本発明はこのような問題を解消して簡単な
構成でセルの選択ができ、高集積化ができると共に、書
込み、消去時以外は強誘電体に不要な電位差が生じない
で、データエラーの発生しないメモリセルを有する半導
体記憶装置を提供することを目的とする。
構成でセルの選択ができ、高集積化ができると共に、書
込み、消去時以外は強誘電体に不要な電位差が生じない
で、データエラーの発生しないメモリセルを有する半導
体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明による半導体記憶
装置は、ゲート電極と半導体基板とのあいだに少なくと
も強誘電体膜を有する不揮発性メモリトランジスタと、
該メモリトランジスタの前記ゲート電極と前記半導体基
板とのあいだに接続され、前記ゲート電極と半導体基板
とのあいだに電圧が印加される場合には該電圧を維持
し、前記ゲート電極と半導体基板とのあいだに電圧が印
加されない場合には前記ゲート電極の浮遊電荷を放電す
る作用をする電位等価手段と、前記ゲート電極に接続さ
れたＭＯＳトランジスタとからなるメモリセルを有して
いるものである。
装置は、ゲート電極と半導体基板とのあいだに少なくと
も強誘電体膜を有する不揮発性メモリトランジスタと、
該メモリトランジスタの前記ゲート電極と前記半導体基
板とのあいだに接続され、前記ゲート電極と半導体基板
とのあいだに電圧が印加される場合には該電圧を維持
し、前記ゲート電極と半導体基板とのあいだに電圧が印
加されない場合には前記ゲート電極の浮遊電荷を放電す
る作用をする電位等価手段と、前記ゲート電極に接続さ
れたＭＯＳトランジスタとからなるメモリセルを有して
いるものである。
【００１４】また、本発明によるマトリックス化した半
導体記憶装置は、前記メモリセルが、該セルの前記メモ
リトランジスタのソース電極またはドレイン電極にダイ
オードが接続されてマトリックス状に配列され、前記Ｍ
ＯＳトランジスタおよび前記ダイオードにより各メモリ
セルを選択的にスイッチングすることを特徴とするもの
である。
導体記憶装置は、前記メモリセルが、該セルの前記メモ
リトランジスタのソース電極またはドレイン電極にダイ
オードが接続されてマトリックス状に配列され、前記Ｍ
ＯＳトランジスタおよび前記ダイオードにより各メモリ
セルを選択的にスイッチングすることを特徴とするもの
である。
【００１５】
【作用】本発明によれば、ＭＦＳ−ＦＥＴのゲート電極
を電位等価手段を介して半導体基板に接続している。こ
の電位等価手段として、たとえば１Ｇ〜１ＭΩ位の高抵
抗を使用しているため、ゲート電極に寄生容量などに起
因する浮遊電荷が発生しても電位等価手段を介して放電
され、分極状態に悪影響を及ぼさない。また書込みや読
出しなどのとき、ゲート電極と半導体基板間に電圧が印
加されると、電位等価手段を介してゲート電極に電圧が
保持され、書込み、読出しをすることができる。
を電位等価手段を介して半導体基板に接続している。こ
の電位等価手段として、たとえば１Ｇ〜１ＭΩ位の高抵
抗を使用しているため、ゲート電極に寄生容量などに起
因する浮遊電荷が発生しても電位等価手段を介して放電
され、分極状態に悪影響を及ぼさない。また書込みや読
出しなどのとき、ゲート電極と半導体基板間に電圧が印
加されると、電位等価手段を介してゲート電極に電圧が
保持され、書込み、読出しをすることができる。
【００１６】さらに、この各セルに選択的に書込み、読
出し、消去を行うため、メモリトランジスタのゲート電
極に接続されたＭＯＳトランジスタおよびメモリトラン
ジスタのソース（ドレイン）電極側に接続されたダイオ
ードをスイッチング手段として利用しているため、各セ
ルを選択的に低電圧で駆動することができ、小さいセル
面積で半導体記憶装置を構成できる。
出し、消去を行うため、メモリトランジスタのゲート電
極に接続されたＭＯＳトランジスタおよびメモリトラン
ジスタのソース（ドレイン）電極側に接続されたダイオ
ードをスイッチング手段として利用しているため、各セ
ルを選択的に低電圧で駆動することができ、小さいセル
面積で半導体記憶装置を構成できる。
【００１７】
【実施例】つぎに、図面を参照しながら本発明の半導体
記憶装置のメモリセルについて説明する。図１は本発明
の一実施例であるメモリセル部の要部の等価回路図であ
る。
記憶装置のメモリセルについて説明する。図１は本発明
の一実施例であるメモリセル部の要部の等価回路図であ
る。
【００１８】図１において、ＴＭがメモリ用のＭＦＳ−
ＦＥＴで、メモリ用トランジスタＴＭのゲート電極ｇは
電位等価手段としての高抵抗の抵抗体Ｒの一端と接続さ
れ、抵抗体Ｒの他端はメモリトランジスタＴＭのドレイ
ン（またはソース）電極３、基板１と共に連結されてい
る。メモリトランジスタＴＭのソース（またはドレイ
ン）電極２はビット線に接続されるように独立して引き
出されている。この構成でメモリトランジスタＴＭに書
込みをするばあいには、端子ｇと基板間に充分な分極が
えられる電界以上の電圧が印加されることにより、電位
等価手段としての抵抗体Ｒは高抵抗であるため電流は殆
ど流れないで強誘電体膜の両端間に電圧が印加され、強
誘電体膜に分極を生じせしめることができる。この際、
ゲート電極側に正の電圧が印加されれば、強誘電体膜の
半導体基板側に正の電荷が分極され、書込み電圧が除去
されたのちの半導体基板表面（チャネル領域）に電子が
誘起される。また、逆にゲート電極側に負の電圧が印加
されれば、強誘電体膜の半導体基板側に負の電荷が分極
され、書込み電圧が除去されたのちの半導体基板表面に
正孔が誘起される。従ってＭＦＳ−ＦＥＴがｐチャネル
かｎチャネルかに応じて、またしきい値電圧の設定に応
じて、ゲート電極すなわち端子ｇに正か負の電圧を印加
することにより書込みなどがなされる。
ＦＥＴで、メモリ用トランジスタＴＭのゲート電極ｇは
電位等価手段としての高抵抗の抵抗体Ｒの一端と接続さ
れ、抵抗体Ｒの他端はメモリトランジスタＴＭのドレイ
ン（またはソース）電極３、基板１と共に連結されてい
る。メモリトランジスタＴＭのソース（またはドレイ
ン）電極２はビット線に接続されるように独立して引き
出されている。この構成でメモリトランジスタＴＭに書
込みをするばあいには、端子ｇと基板間に充分な分極が
えられる電界以上の電圧が印加されることにより、電位
等価手段としての抵抗体Ｒは高抵抗であるため電流は殆
ど流れないで強誘電体膜の両端間に電圧が印加され、強
誘電体膜に分極を生じせしめることができる。この際、
ゲート電極側に正の電圧が印加されれば、強誘電体膜の
半導体基板側に正の電荷が分極され、書込み電圧が除去
されたのちの半導体基板表面（チャネル領域）に電子が
誘起される。また、逆にゲート電極側に負の電圧が印加
されれば、強誘電体膜の半導体基板側に負の電荷が分極
され、書込み電圧が除去されたのちの半導体基板表面に
正孔が誘起される。従ってＭＦＳ−ＦＥＴがｐチャネル
かｎチャネルかに応じて、またしきい値電圧の設定に応
じて、ゲート電極すなわち端子ｇに正か負の電圧を印加
することにより書込みなどがなされる。
【００１９】本実施例では、メモリトランジスタＴＭの
ゲート電極と基板間に、該メモリトランジスタＴＭと並
列に電位等価手段（たとえば抵抗体Ｒ）が接続されてい
るため、端子ｇに電圧が印加されていないときは、たと
え浮遊電荷が発生しても電位等価手段を介して放電さ
れ、ゲート電極ｇは基板と同電位に保持され、浮遊電荷
などにより強誘電体膜に分極した電荷に悪影響を及ぼさ
ない。
ゲート電極と基板間に、該メモリトランジスタＴＭと並
列に電位等価手段（たとえば抵抗体Ｒ）が接続されてい
るため、端子ｇに電圧が印加されていないときは、たと
え浮遊電荷が発生しても電位等価手段を介して放電さ
れ、ゲート電極ｇは基板と同電位に保持され、浮遊電荷
などにより強誘電体膜に分極した電荷に悪影響を及ぼさ
ない。
【００２０】本発明では、前述の端子ｇに選択的に電圧
を印加するのに、メモリトランジスタＴＭのゲート電極
側にＭＯＳトランジスタＴＳを接続して該ＭＯＳトラン
ジスタＴＳの基板側端子ｃに印加する電圧を制御してメ
モリトランジスタＴＭのゲート電極に電圧が印加された
り、されなかったりするスイッチング作用を行うもので
ある。なお、メモリトランジスタＴＭのソース（ドレイ
ン）側である端子ｂにダイオードを接続すれば、このメ
モリセルをマトリックスに組んで半導体記憶装置とした
とき、各メモリトランジスタを選択的に読み出すことが
できる。マトリックス状に配列された各メモリセルの横
方向に並んだこのＭＯＳトランジスタＴＳの基板ｃまた
はＭＯＳトランジスタのゲート電極ｅを連結して第２の
ワード線ｃ1 、ｃ2 …ｃｎとし、また横方向に並んだ各
セルの電位等価手段の他端側、メモリ用トランジスタＴ
Ｍのドレイン（ソース）電極およびメモリ用トランジス
タの基板との接続部を連結して第２のビット線ｄ1 、ｄ
2 …ｄｎとする。またマトリックス状に配列された各メ
モリセルの縦方向に並んだＭＯＳトランジスタのドレイ
ン電極（ソース電極）を連結して第１のワード線ａ1 、
ａ2 …ａｎとし、メモリ用トランジスタＴＭのソース
（ドレイン）電極側端子を連結して第１のビット線
ｂ1 、ｂ2 …ｂｎとすることにより、マトリックス状に
配列されたメモリセルを２本ずつのワード線とビット線
で連結して、各セルに選択的に書込み、読出し、消去を
できるように構成することができる。なお、前述の各セ
ルの横方向および縦方向の連結はそれぞれ逆にすること
もできる。
を印加するのに、メモリトランジスタＴＭのゲート電極
側にＭＯＳトランジスタＴＳを接続して該ＭＯＳトラン
ジスタＴＳの基板側端子ｃに印加する電圧を制御してメ
モリトランジスタＴＭのゲート電極に電圧が印加された
り、されなかったりするスイッチング作用を行うもので
ある。なお、メモリトランジスタＴＭのソース（ドレイ
ン）側である端子ｂにダイオードを接続すれば、このメ
モリセルをマトリックスに組んで半導体記憶装置とした
とき、各メモリトランジスタを選択的に読み出すことが
できる。マトリックス状に配列された各メモリセルの横
方向に並んだこのＭＯＳトランジスタＴＳの基板ｃまた
はＭＯＳトランジスタのゲート電極ｅを連結して第２の
ワード線ｃ1 、ｃ2 …ｃｎとし、また横方向に並んだ各
セルの電位等価手段の他端側、メモリ用トランジスタＴ
Ｍのドレイン（ソース）電極およびメモリ用トランジス
タの基板との接続部を連結して第２のビット線ｄ1 、ｄ
2 …ｄｎとする。またマトリックス状に配列された各メ
モリセルの縦方向に並んだＭＯＳトランジスタのドレイ
ン電極（ソース電極）を連結して第１のワード線ａ1 、
ａ2 …ａｎとし、メモリ用トランジスタＴＭのソース
（ドレイン）電極側端子を連結して第１のビット線
ｂ1 、ｂ2 …ｂｎとすることにより、マトリックス状に
配列されたメモリセルを２本ずつのワード線とビット線
で連結して、各セルに選択的に書込み、読出し、消去を
できるように構成することができる。なお、前述の各セ
ルの横方向および縦方向の連結はそれぞれ逆にすること
もできる。
【００２１】つぎに、本発明によるメモリセルをマトリ
ックス状に配列した半導体記憶装置の書込み、読出し、
消去の駆動法について説明する。
ックス状に配列した半導体記憶装置の書込み、読出し、
消去の駆動法について説明する。
【００２２】図２は本発明によるメモリセルをマトリッ
クス状に配列した半導体記憶装置の一部の等価回路図で
ある。同図において、横に並んだ各行のメモリセルのＭ
ＯＳトランジスタＴＳの基板を連結して第２のワード線
ｃ1 、ｃ2 …ｃｎとし、電位等価手段である抵抗体の他
端とメモリトランジスタＴＭのソース（ドレイン）電極
と基板との接続点を連結した第２のビット線ｄ1 、ｄ2
…ｄｎが形成され、縦方向に並んだ各列のメモリセルの
ＭＯＳトランジスタＴＳのドレイン（ソース）電極を連
結した第１のワード線ａ1 、ａ2 …ａｎおよびメモリト
ランジスタＴＭのドレイン（ソース）電極にダイオード
を介した端子を接続した第１のビット線ｂ1 、ｂ2 …ｂ
ｎが形成されて半導体記憶装置が構成されている。な
お、この構成はメモリトランジスタＴＭがｐチャネル
で、ＭＯＳトランジスタＴＳもｐチャネルの例のばあい
で、ｎチャネルになればダイオードの極性も逆になり、
ドレインとソースの関係も逆になる。
クス状に配列した半導体記憶装置の一部の等価回路図で
ある。同図において、横に並んだ各行のメモリセルのＭ
ＯＳトランジスタＴＳの基板を連結して第２のワード線
ｃ1 、ｃ2 …ｃｎとし、電位等価手段である抵抗体の他
端とメモリトランジスタＴＭのソース（ドレイン）電極
と基板との接続点を連結した第２のビット線ｄ1 、ｄ2
…ｄｎが形成され、縦方向に並んだ各列のメモリセルの
ＭＯＳトランジスタＴＳのドレイン（ソース）電極を連
結した第１のワード線ａ1 、ａ2 …ａｎおよびメモリト
ランジスタＴＭのドレイン（ソース）電極にダイオード
を介した端子を接続した第１のビット線ｂ1 、ｂ2 …ｂ
ｎが形成されて半導体記憶装置が構成されている。な
お、この構成はメモリトランジスタＴＭがｐチャネル
で、ＭＯＳトランジスタＴＳもｐチャネルの例のばあい
で、ｎチャネルになればダイオードの極性も逆になり、
ドレインとソースの関係も逆になる。
【００２３】この構成でセルＱ1 にまず書込みをするば
あいは、メモリトランジスタＴＭのゲート電極ｇに負の
電圧−Ｖccが印加されなければならないので、ａ1 に−
Ｖccの電圧が印加され、スイッチング用のＭＯＳトラン
ジスタＴＳがＯＮになるように、ｃ1 に正の電圧Ｖccが
印加され、他のｂ1 、ｄ1 、ａ2 …ａn 、ｂ2 …ｂn、
ｃ2 …ｃn 、ｄ2 …ｄn は０Ｖにする。そうすることに
よりセルＱ1 のメモリトランジスタＴＭのゲート電極と
基板間のみに、ゲート電極が負となるような電圧が印加
されることになり、セルＱ2 ではａ2 が０Ｖのため、Ｍ
ＯＳトランジスタＴＳがＯＮになってもメモリトランジ
スタＴＭのゲート電極ｇは０Ｖで書込みはされず、また
セルＱ3 、Ｑ4 ではｃ2 が０Ｖであるため、ＭＯＳトラ
ンジスタＴＳがＯＦＦになりメモリトランジスタＴＭの
ゲート電極ｇには電圧が印加されず、電位等価手段Ｒに
よってゲート電極ｇと基板とは同電位になっており、書
込みは行われない。
あいは、メモリトランジスタＴＭのゲート電極ｇに負の
電圧−Ｖccが印加されなければならないので、ａ1 に−
Ｖccの電圧が印加され、スイッチング用のＭＯＳトラン
ジスタＴＳがＯＮになるように、ｃ1 に正の電圧Ｖccが
印加され、他のｂ1 、ｄ1 、ａ2 …ａn 、ｂ2 …ｂn、
ｃ2 …ｃn 、ｄ2 …ｄn は０Ｖにする。そうすることに
よりセルＱ1 のメモリトランジスタＴＭのゲート電極と
基板間のみに、ゲート電極が負となるような電圧が印加
されることになり、セルＱ2 ではａ2 が０Ｖのため、Ｍ
ＯＳトランジスタＴＳがＯＮになってもメモリトランジ
スタＴＭのゲート電極ｇは０Ｖで書込みはされず、また
セルＱ3 、Ｑ4 ではｃ2 が０Ｖであるため、ＭＯＳトラ
ンジスタＴＳがＯＦＦになりメモリトランジスタＴＭの
ゲート電極ｇには電圧が印加されず、電位等価手段Ｒに
よってゲート電極ｇと基板とは同電位になっており、書
込みは行われない。
【００２４】つぎに、読出しについて説明する。セルＱ
1 の読出しをするには、ｂ1 をセンスアンプＳＡの測定
手段に接続し、ｃ1 、ｄ1 にそれぞれＶccを印加し、ａ
1 に０Ｖを印加する。また、ｂ2 …ｂn にもＶccを印加
し、他のａ2 …ａn 、ｃ2 …ｃn 、ｄ2 …ｄn は０Ｖと
する。その結果セルＱ1 ではＭＯＳトランジスタＴＳは
ゲート電極、基板共にＶccの電圧が印加されてＯＦＦに
なり、メモリ用トランジスタＴＭのゲート電極と基板は
電位等価手段により同電位のＶcc電圧となる。しかし書
込みにより強誘電体膜の基板側に負の電荷が分極されて
いると、チャネル領域に正孔が誘起され導通状態となっ
てドレイン−ソース間に電流が流れ「１」の状態を読み
出すことができる。書込みがなされていないと非導通で
「０」の状態を読み出すことができる。セルＱ2 ではｄ
1 、ｂ2 が共にＶccであるため記憶状態に拘らずドレイ
ン−ソース間に電流が流れず読み出すことができない。
また、セルＱ3 、Ｑ4 ではｂ1 、ｂ2 の電位がｄ2 の電
位より高くダイオードＤが逆方向となりドレイン−ソー
ス間に電流は流れず読み出すことはできない。
1 の読出しをするには、ｂ1 をセンスアンプＳＡの測定
手段に接続し、ｃ1 、ｄ1 にそれぞれＶccを印加し、ａ
1 に０Ｖを印加する。また、ｂ2 …ｂn にもＶccを印加
し、他のａ2 …ａn 、ｃ2 …ｃn 、ｄ2 …ｄn は０Ｖと
する。その結果セルＱ1 ではＭＯＳトランジスタＴＳは
ゲート電極、基板共にＶccの電圧が印加されてＯＦＦに
なり、メモリ用トランジスタＴＭのゲート電極と基板は
電位等価手段により同電位のＶcc電圧となる。しかし書
込みにより強誘電体膜の基板側に負の電荷が分極されて
いると、チャネル領域に正孔が誘起され導通状態となっ
てドレイン−ソース間に電流が流れ「１」の状態を読み
出すことができる。書込みがなされていないと非導通で
「０」の状態を読み出すことができる。セルＱ2 ではｄ
1 、ｂ2 が共にＶccであるため記憶状態に拘らずドレイ
ン−ソース間に電流が流れず読み出すことができない。
また、セルＱ3 、Ｑ4 ではｂ1 、ｂ2 の電位がｄ2 の電
位より高くダイオードＤが逆方向となりドレイン−ソー
ス間に電流は流れず読み出すことはできない。
【００２５】つぎに消去について説明する。消去のばあ
いはｃ1 にＶccを印加し、ｄ1 およびａ2 …ａn に−Ｖ
ccを印加して他は全て０ＶにすることによりセルＱ1 の
みを消去することができる。すなわち、セルＱ1 のスイ
ッチング用のＭＯＳトランジスタＴＳはｐチャネルで、
ｃ1 の電位はｄ1 の電位より大であるためＯＮになり、
メモリトランジスタＴＭのゲート電極はａ1 の電位すな
わち０Ｖで基板の電位（ｄ1 ）の−Ｖccより高くなる。
従って書込みのときと逆の電圧関係になり、書き込まれ
た分極状態がキャンセルされ消去される。セルＱ2 では
やはりスイッチング用のＭＯＳトランジスタＴＳはＯＮ
になるが、ａ2 に−Ｖccが印加されているため、メモリ
トランジスタＴＭのゲート電極と基板間は同電位とな
り、消去は行われない。さらにセルＱ3 、Ｑ4 ではＭＯ
ＳトランジスタＴＳのゲート電極と基板が共に０Ｖであ
るためＯＦＦになりメモリトランジスタのゲート電極も
メモリトランジスタの基板と同電位になり消去は行われ
ない。
いはｃ1 にＶccを印加し、ｄ1 およびａ2 …ａn に−Ｖ
ccを印加して他は全て０ＶにすることによりセルＱ1 の
みを消去することができる。すなわち、セルＱ1 のスイ
ッチング用のＭＯＳトランジスタＴＳはｐチャネルで、
ｃ1 の電位はｄ1 の電位より大であるためＯＮになり、
メモリトランジスタＴＭのゲート電極はａ1 の電位すな
わち０Ｖで基板の電位（ｄ1 ）の−Ｖccより高くなる。
従って書込みのときと逆の電圧関係になり、書き込まれ
た分極状態がキャンセルされ消去される。セルＱ2 では
やはりスイッチング用のＭＯＳトランジスタＴＳはＯＮ
になるが、ａ2 に−Ｖccが印加されているため、メモリ
トランジスタＴＭのゲート電極と基板間は同電位とな
り、消去は行われない。さらにセルＱ3 、Ｑ4 ではＭＯ
ＳトランジスタＴＳのゲート電極と基板が共に０Ｖであ
るためＯＦＦになりメモリトランジスタのゲート電極も
メモリトランジスタの基板と同電位になり消去は行われ
ない。
【００２６】以上説明したスイッチング用のＭＯＳトラ
ンジスタＴＳおよびメモリトランジスタＴＭを共にｐチ
ャネルで形成し、書込み、読出し、消去をセルＱ1 につ
いて行うばあいの印加する電圧の関係を表にまとめると
表１のようになる。ここで、Ｖccは３Ｖ位にすれば、強
誘電体の分極が充分えられる電圧以上となるが、通常３
〜12Ｖの範囲で設定される。
ンジスタＴＳおよびメモリトランジスタＴＭを共にｐチ
ャネルで形成し、書込み、読出し、消去をセルＱ1 につ
いて行うばあいの印加する電圧の関係を表にまとめると
表１のようになる。ここで、Ｖccは３Ｖ位にすれば、強
誘電体の分極が充分えられる電圧以上となるが、通常３
〜12Ｖの範囲で設定される。
【００２７】
【表１】
【００２８】つぎに、メモリトランジスタＴＭはｐチャ
ネルのままで、スイッチング用のＭＯＳトランジスタＴ
Ｓをｎチャネルにしたばあいの駆動法について説明す
る。
ネルのままで、スイッチング用のＭＯＳトランジスタＴ
Ｓをｎチャネルにしたばあいの駆動法について説明す
る。
【００２９】まず、書込みのばあいは、ａ1 、ｃ1 、ｃ
2 …ｃn 、ｄ2 …ｄn に−Ｖccを印加し、他のｂ1 、ｄ
1 、ａ2 …ａn およびｂ2 …ｂn を０Ｖにする。すなわ
ち、セルＱ1 でみると、ＭＯＳトランジスタＴＳはｎチ
ャネルのためゲート電極の電位（ｄ1 ）より基板の電位
（ｃ1 ）が低く、ＯＮになる。その結果ａ1 の電位−Ｖ
ccがメモリトランジスタＴＭのゲート電極に印加され、
メモリトランジスタＴＭの基板（ｄ1 ＝０）とのあいだ
に印加された電圧が強誘電体の基板側に負の電荷が分極
されて、書込みがなされる。一方セルＱ2 ではスイッチ
ング用のＭＯＳトランジスタＴＳはＯＮになるが、ａ2
が０Ｖで、メモリトランジスタのゲート電極と基板間は
同電位となり、書込みはなされない。また、セルＱ3 、
Ｑ4 ではｃ2 、ｄ2 に共に−Ｖccが印加されているた
め、ＭＯＳトランジスタがＯＦＦとなり、メモリトラン
ジスタのゲート電極には電圧が印加されず書込みはなさ
れない。
2 …ｃn 、ｄ2 …ｄn に−Ｖccを印加し、他のｂ1 、ｄ
1 、ａ2 …ａn およびｂ2 …ｂn を０Ｖにする。すなわ
ち、セルＱ1 でみると、ＭＯＳトランジスタＴＳはｎチ
ャネルのためゲート電極の電位（ｄ1 ）より基板の電位
（ｃ1 ）が低く、ＯＮになる。その結果ａ1 の電位−Ｖ
ccがメモリトランジスタＴＭのゲート電極に印加され、
メモリトランジスタＴＭの基板（ｄ1 ＝０）とのあいだ
に印加された電圧が強誘電体の基板側に負の電荷が分極
されて、書込みがなされる。一方セルＱ2 ではスイッチ
ング用のＭＯＳトランジスタＴＳはＯＮになるが、ａ2
が０Ｖで、メモリトランジスタのゲート電極と基板間は
同電位となり、書込みはなされない。また、セルＱ3 、
Ｑ4 ではｃ2 、ｄ2 に共に−Ｖccが印加されているた
め、ＭＯＳトランジスタがＯＦＦとなり、メモリトラン
ジスタのゲート電極には電圧が印加されず書込みはなさ
れない。
【００３０】つぎに、読出しについて説明する。読出し
のばあいはａ1 、ｃ1 、ｄ1 およびａ2 …ａn 、ｂ2 …
ｂn にそれぞれＶccを印加し、ｂ1 をセンスアンプＳＡ
にｃ2 …ｃn およびｄ2 …ｄn を０Ｖにして行う。すな
わち、セルＱ1 についてみると、ｃ1 とｄ1 は同電位で
スイッチング用のＭＯＳトランジスタＴＳはＯＦＦであ
り、メモリトランジスタＴＭのゲート電極ｇと基板は同
電位であるが、強誘電体が記憶されて分極されていれば
チャネル領域に正孔を誘起し、ドレイン−ソース間に電
流が流れ読出しができる。一方、セルＱ2 では、ドレイ
ン−ソース間が同電位でチャネル領域がたとえ導通状態
になっていても電流は流れない。さらに、セルＱ3 、Ｑ
4 ではドレイン−ソース間の電圧が逆方向になり、ダイ
オードＤにより流れず、読出しを行えず、セルＱ1 のみ
の読出しを行うことができる。
のばあいはａ1 、ｃ1 、ｄ1 およびａ2 …ａn 、ｂ2 …
ｂn にそれぞれＶccを印加し、ｂ1 をセンスアンプＳＡ
にｃ2 …ｃn およびｄ2 …ｄn を０Ｖにして行う。すな
わち、セルＱ1 についてみると、ｃ1 とｄ1 は同電位で
スイッチング用のＭＯＳトランジスタＴＳはＯＦＦであ
り、メモリトランジスタＴＭのゲート電極ｇと基板は同
電位であるが、強誘電体が記憶されて分極されていれば
チャネル領域に正孔を誘起し、ドレイン−ソース間に電
流が流れ読出しができる。一方、セルＱ2 では、ドレイ
ン−ソース間が同電位でチャネル領域がたとえ導通状態
になっていても電流は流れない。さらに、セルＱ3 、Ｑ
4 ではドレイン−ソース間の電圧が逆方向になり、ダイ
オードＤにより流れず、読出しを行えず、セルＱ1 のみ
の読出しを行うことができる。
【００３１】つぎに、消去については、ａ1 にＶcc、ｃ
1 に−Ｖccを印加し、他は全て０Ｖにすることにより、
セルＱ1 のみを消去できる。すなわち、スイッチングト
ランジスタＴＳがｎチャネルで基板側の電位（ｃ1 ＝−
Ｖcc）がゲート電極の電位（ｄ1 ＝０）より低いためス
イッチング用のＭＯＳトランジスタＴＳがＯＮとなり、
メモリトランジスタＴＭのゲート電極ｇが正の電位Ｖcc
となり、書込みのばあいと逆の電圧関係になり消去され
る。一方、セルＱ2 においては、ＭＯＳトランジスタＴ
Ｓは同様にＯＮになるが、ａ2 が０Ｖでメモリトランジ
スタＴＭのゲート電極ｇは基板と同電位（ｄ1 ＝０）と
なり消去されない。さらにセルＱ3 、Ｑ4 ではＭＯＳト
ランジスタＴＳがＯＦＦとなり、メモリトランジスタＴ
Ｍのゲート電極には電圧は印加されず、消去はされな
い。
1 に−Ｖccを印加し、他は全て０Ｖにすることにより、
セルＱ1 のみを消去できる。すなわち、スイッチングト
ランジスタＴＳがｎチャネルで基板側の電位（ｃ1 ＝−
Ｖcc）がゲート電極の電位（ｄ1 ＝０）より低いためス
イッチング用のＭＯＳトランジスタＴＳがＯＮとなり、
メモリトランジスタＴＭのゲート電極ｇが正の電位Ｖcc
となり、書込みのばあいと逆の電圧関係になり消去され
る。一方、セルＱ2 においては、ＭＯＳトランジスタＴ
Ｓは同様にＯＮになるが、ａ2 が０Ｖでメモリトランジ
スタＴＭのゲート電極ｇは基板と同電位（ｄ1 ＝０）と
なり消去されない。さらにセルＱ3 、Ｑ4 ではＭＯＳト
ランジスタＴＳがＯＦＦとなり、メモリトランジスタＴ
Ｍのゲート電極には電圧は印加されず、消去はされな
い。
【００３２】以上説明した、スイッチング用ＭＯＳトラ
ンジスタＴＳがｎチャネルでメモリトランジスタＴＭが
ｐチャネルで形成され、書込み、読出し、消去がセルＱ
1 について行われるばあいの印加する電圧の関係を表２
にまとめる。
ンジスタＴＳがｎチャネルでメモリトランジスタＴＭが
ｐチャネルで形成され、書込み、読出し、消去がセルＱ
1 について行われるばあいの印加する電圧の関係を表２
にまとめる。
【００３３】
【表２】
【００３４】なお前述の例では、いずれもメモリトラン
ジスタＴＭをｐチャネルのばあいの例で説明したが、ｎ
チャネルにしても同様に形成できることは言うまでもな
い。
ジスタＴＭをｐチャネルのばあいの例で説明したが、ｎ
チャネルにしても同様に形成できることは言うまでもな
い。
【００３５】
【発明の効果】本発明によれば、強誘電体膜を使用した
不揮発性メモリセルをメモリトランジスタのゲート電極
と基板のあいだに電位等価手段を接続すると共に、該ゲ
ート電極にスイッチング用ＭＯＳトランジスタを接続し
て形成し、ソース電極（ドレイン電極）側にダイオード
を接続してマトリックス状に配設しているため、各メモ
リセルを選択的に書込み、読出し、消去ができ、電位等
価手段、ダイオードは小面積で形成できるため、小さな
セル面積で強誘電体膜を使用した不揮発性半導体記憶装
置を構成できる。
不揮発性メモリセルをメモリトランジスタのゲート電極
と基板のあいだに電位等価手段を接続すると共に、該ゲ
ート電極にスイッチング用ＭＯＳトランジスタを接続し
て形成し、ソース電極（ドレイン電極）側にダイオード
を接続してマトリックス状に配設しているため、各メモ
リセルを選択的に書込み、読出し、消去ができ、電位等
価手段、ダイオードは小面積で形成できるため、小さな
セル面積で強誘電体膜を使用した不揮発性半導体記憶装
置を構成できる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体記憶装置のメモ
リセルの等価回路図である。
リセルの等価回路図である。
【図２】本発明の一実施例であるメモリセルをマトリッ
クス状に形成したばあいの等価回路図である。
クス状に形成したばあいの等価回路図である。
【図３】強誘電体材料のヒステリシス特性を示す図であ
る。
る。
【図４】（ａ）〜（ｃ）はＭＦＳ構造の例を示す図で、
（ｄ）は強誘電体膜が分極されたときの状態を説明する
図である。
（ｄ）は強誘電体膜が分極されたときの状態を説明する
図である。
【図５】従来のＭＦＳ−ＦＥＴを用いた半導体記憶装置
のメモリセルの回路構成の例である。
のメモリセルの回路構成の例である。
ｇ ゲート電極 ＴＭ メモリトランジスタ（ＭＦＳ−ＦＥＴ） ＴＳ ＭＯＳトランジスタ Ｒ 抵抗体 Ｄ ダイオード
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 G11C 16/04 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 ゲート電極と半導体基板とのあいだに少
なくとも強誘電体膜を有する不揮発性メモリトランジス
タと、該メモリトランジスタの前記ゲート電極と前記半
導体基板とのあいだに接続され、前記ゲート電極と半導
体基板とのあいだに電圧が印加される場合には該電圧を
維持し、前記ゲート電極と半導体基板とのあいだに電圧
が印加されない場合には前記ゲート電極の浮遊電荷を放
電する作用をする電位等価手段と、前記ゲート電極に接
続されたＭＯＳトランジスタとからなるメモリセルを有
する半導体記憶装置。 - 【請求項２】 請求項１記載のメモリセルが、該セルの
前記メモリトランジスタのソース電極またはドレイン電
極にダイオードが接続されてマトリックス状に配列さ
れ、前記ＭＯＳトランジスタおよび前記ダイオードによ
り各メモリセルを選択的にスイッチングすることを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21921992A JP3206975B2 (ja) | 1992-08-18 | 1992-08-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21921992A JP3206975B2 (ja) | 1992-08-18 | 1992-08-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669465A JPH0669465A (ja) | 1994-03-11 |
| JP3206975B2 true JP3206975B2 (ja) | 2001-09-10 |
Family
ID=16732073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21921992A Expired - Lifetime JP3206975B2 (ja) | 1992-08-18 | 1992-08-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206975B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100298439B1 (ko) * | 1998-06-30 | 2001-08-07 | 김영환 | 비휘발성 강유전체 메모리 |
-
1992
- 1992-08-18 JP JP21921992A patent/JP3206975B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669465A (ja) | 1994-03-11 |
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Legal Events
| Date | Code | Title | Description |
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