JP2647527B2 - センス増幅回路 - Google Patents
センス増幅回路Info
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- JP2647527B2 JP2647527B2 JP4008290A JP4008290A JP2647527B2 JP 2647527 B2 JP2647527 B2 JP 2647527B2 JP 4008290 A JP4008290 A JP 4008290A JP 4008290 A JP4008290 A JP 4008290A JP 2647527 B2 JP2647527 B2 JP 2647527B2
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は半導体メモリのセンス増幅回路に関する。
＜従来の技術＞ 従来、半導体メモリ、例えばマスクROMのセンス増幅
回路としては第４図に示すようなものがある。このセン
ス増幅回路は、カレントミラー型差動増幅回路10と、PM
OSトランジスタQP2を介して電源につながる参照線PEF
と、オン状態のNMOSトランジスタQN5と、このNMOSトラ
ンジスタQN5を介して参照線REFにつながるダミービット
線DBLと、このダミービット線DBLとグランドとの間に直
列接続されたダミーメモリセルトランジスタQN2,QN3を
備えている。また、参照線REF側と対称にPMOSトランジ
スタQP1を介して電源につながるデータ線DLと、コラム
選択信号CselによりスイッチングされるNMOSトランジス
タQN4と、このNMOSトランジスタQN4を介してデータ線DL
につながるビット線BLを備えている。ビット線BLとグラ
ンドとの間には複数のNMOSメモリセルトランジスタQN1
（図中、１つのみ示す）が接続されている。上記カレン
トミラー型差動増幅回路10は、同一特性を有し電源につ
ながる一対のPMOSトランジスタQP3,QP4と、同じく同一
特性を有しこのQP3,QP4にそれぞれ直列接続された一対
のNMOSトランジスタQN6,QN7と、これらのトランジスタQ
N6,QP7の接続点とグランドとの間に接続されたNMOSトラ
ンジスタQN8からなっている。NMOSトランジスタQN6,QN7
のゲートはそれぞれ参照線REF,データ線DLに接続されて
いる。上記メモリセルトランジスタQN1は、論理状態
“1"すなわち低しきい値のとき、通常のエンハンスメン
トトランジスタと同様にゲートにワード線WLを通して電
圧が印加されるとオンとなる一方、論理状態“0"すなわ
ち高いしきい値のとき、ほとんど電流を流さないオフ状
態となる。NMOSダミーメモリセルトランジスタQN2,QN3
は、いずれも論理状態“1"のときのメモリセルトランジ
スタQN1と同一特性となっている。
回路としては第４図に示すようなものがある。このセン
ス増幅回路は、カレントミラー型差動増幅回路10と、PM
OSトランジスタQP2を介して電源につながる参照線PEF
と、オン状態のNMOSトランジスタQN5と、このNMOSトラ
ンジスタQN5を介して参照線REFにつながるダミービット
線DBLと、このダミービット線DBLとグランドとの間に直
列接続されたダミーメモリセルトランジスタQN2,QN3を
備えている。また、参照線REF側と対称にPMOSトランジ
スタQP1を介して電源につながるデータ線DLと、コラム
選択信号CselによりスイッチングされるNMOSトランジス
タQN4と、このNMOSトランジスタQN4を介してデータ線DL
につながるビット線BLを備えている。ビット線BLとグラ
ンドとの間には複数のNMOSメモリセルトランジスタQN1
（図中、１つのみ示す）が接続されている。上記カレン
トミラー型差動増幅回路10は、同一特性を有し電源につ
ながる一対のPMOSトランジスタQP3,QP4と、同じく同一
特性を有しこのQP3,QP4にそれぞれ直列接続された一対
のNMOSトランジスタQN6,QN7と、これらのトランジスタQ
N6,QP7の接続点とグランドとの間に接続されたNMOSトラ
ンジスタQN8からなっている。NMOSトランジスタQN6,QN7
のゲートはそれぞれ参照線REF,データ線DLに接続されて
いる。上記メモリセルトランジスタQN1は、論理状態
“1"すなわち低しきい値のとき、通常のエンハンスメン
トトランジスタと同様にゲートにワード線WLを通して電
圧が印加されるとオンとなる一方、論理状態“0"すなわ
ち高いしきい値のとき、ほとんど電流を流さないオフ状
態となる。NMOSダミーメモリセルトランジスタQN2,QN3
は、いずれも論理状態“1"のときのメモリセルトランジ
スタQN1と同一特性となっている。
参照線REFに対して、PMOSトランジスタQP2を介して電
源（電位Vcc）より流れ込む充電電流は、第３図中に破
線13で示すように、参照線REFの電位（以下、「参照電
位」という）Vrefが上昇するにつれて減少する。一方、
参照線REFからダミーメモリセルトランジスタQN2,QN3を
介してグランドへ流出する放電電流は、参照電位Vrefが
上昇すると同図中に一点鎖線14で示すように増加する。
したがって、参照電位Vrefは、上に述べた充電電流と放
電電流とのバランスによって定まり、破線13と一点鎖線
14との交点Ｃで表わされる電位Vcとなる。また、データ
線DLに対して、PMOSトランジスタQP1を介して電源より
流れ込む充電電流は、参照線REF側と同様に、データ線
の電位（以下、「データ線電位」という）がVdlが上昇
すると破線13で示すように減少する。データ線DLからグ
ランドへ流出する放電電流は、メモリセルトランジスタ
QN1が“1"状態のとき、データ線電位Vdlが上昇すると実
線11で示すように増加する。一方、メモリセルトランジ
スタQN1が“0"状態のとき、実線12で示すようにデータ
線電位Vdlの値に関わらずほとんどゼロとなる。なお、
ダミーメモリセルトランジスタQN2,QN3の直列抵抗によ
って参照線REFの放電電流14はデータ線DLの放電電流11
の略半分の値となっている。データ線電位Vdlは、充電
電流と放電電流とのバランスによって、メモリセルトラ
ンジスタQN1が“1"状態のとき、破線13と実線11との交
点Ａで表わされる電位Va（＜Vc）となる。逆に、メモリ
セルトランジスタQN1が“0"状態のときは、破線13と実
線12との交点Ｂで表わされる電位Vb（＞Vc）となる。そ
して、メモリセルトランジスタQN1が“1"状態のとき、
カレントミラー型差動増幅回路10は、NMOSトランジスタ
QN6,QN7のゲートに、それぞれ参照電位Vref＝Vc,データ
線電位Vdl＝Vaを受けて差動増幅し、この電位差に基づ
いて電位Vsaを高レベルにして出力する。メモリセルト
ランジスタQN1が“0"状態のときは、上記NMOSトランジ
スタQN6,QN7のゲートにそれぞれ参照電位Vref＝Vc,デー
タ線電位Vdl＝Vbを受けて差動増幅し、電位Vsaを低レベ
ルにして出力する。このようにしてメモリセルQN1の論
理状態を検出するようにしている。
源（電位Vcc）より流れ込む充電電流は、第３図中に破
線13で示すように、参照線REFの電位（以下、「参照電
位」という）Vrefが上昇するにつれて減少する。一方、
参照線REFからダミーメモリセルトランジスタQN2,QN3を
介してグランドへ流出する放電電流は、参照電位Vrefが
上昇すると同図中に一点鎖線14で示すように増加する。
したがって、参照電位Vrefは、上に述べた充電電流と放
電電流とのバランスによって定まり、破線13と一点鎖線
14との交点Ｃで表わされる電位Vcとなる。また、データ
線DLに対して、PMOSトランジスタQP1を介して電源より
流れ込む充電電流は、参照線REF側と同様に、データ線
の電位（以下、「データ線電位」という）がVdlが上昇
すると破線13で示すように減少する。データ線DLからグ
ランドへ流出する放電電流は、メモリセルトランジスタ
QN1が“1"状態のとき、データ線電位Vdlが上昇すると実
線11で示すように増加する。一方、メモリセルトランジ
スタQN1が“0"状態のとき、実線12で示すようにデータ
線電位Vdlの値に関わらずほとんどゼロとなる。なお、
ダミーメモリセルトランジスタQN2,QN3の直列抵抗によ
って参照線REFの放電電流14はデータ線DLの放電電流11
の略半分の値となっている。データ線電位Vdlは、充電
電流と放電電流とのバランスによって、メモリセルトラ
ンジスタQN1が“1"状態のとき、破線13と実線11との交
点Ａで表わされる電位Va（＜Vc）となる。逆に、メモリ
セルトランジスタQN1が“0"状態のときは、破線13と実
線12との交点Ｂで表わされる電位Vb（＞Vc）となる。そ
して、メモリセルトランジスタQN1が“1"状態のとき、
カレントミラー型差動増幅回路10は、NMOSトランジスタ
QN6,QN7のゲートに、それぞれ参照電位Vref＝Vc,データ
線電位Vdl＝Vaを受けて差動増幅し、この電位差に基づ
いて電位Vsaを高レベルにして出力する。メモリセルト
ランジスタQN1が“0"状態のときは、上記NMOSトランジ
スタQN6,QN7のゲートにそれぞれ参照電位Vref＝Vc,デー
タ線電位Vdl＝Vbを受けて差動増幅し、電位Vsaを低レベ
ルにして出力する。このようにしてメモリセルQN1の論
理状態を検出するようにしている。
＜発明が解決しようとする課題＞ ところで、上記メモリセルトラジスタQN1は、“0"状
態のとき第３図に実線12で示したデータ線DLの放電電流
がほとんどゼロになるように設計されている。しかしな
がら、製造ばらつきによって無視できない大きさの放電
電流が流れることがある。すると、データ線電位Vdlの
値が低下してVb以下となり、上記参照電位Vrefとの差が
設計値（（Vb−Va）/2程度）よりも小さくなる。このた
め、上記従来のセンス増幅回路は、動作余裕が少なく安
定性に欠けるという問題がある。極端な場合、メモリセ
ルトランジスタQN1が“0"状態であるにもかかわらずVdl
＜Vref（＝Vc）となって誤動作することがある。
態のとき第３図に実線12で示したデータ線DLの放電電流
がほとんどゼロになるように設計されている。しかしな
がら、製造ばらつきによって無視できない大きさの放電
電流が流れることがある。すると、データ線電位Vdlの
値が低下してVb以下となり、上記参照電位Vrefとの差が
設計値（（Vb−Va）/2程度）よりも小さくなる。このた
め、上記従来のセンス増幅回路は、動作余裕が少なく安
定性に欠けるという問題がある。極端な場合、メモリセ
ルトランジスタQN1が“0"状態であるにもかかわらずVdl
＜Vref（＝Vc）となって誤動作することがある。
また、EPROMやEEPROMのセンス増幅回路の場合も、メ
モリセルの書き換えに伴ってメモリセルトランジスタの
“0"状態の特性が劣化して同様の問題を生じることがあ
る。
モリセルの書き換えに伴ってメモリセルトランジスタの
“0"状態の特性が劣化して同様の問題を生じることがあ
る。
そこで、この発明の目的は、製造ばらつきや書き換え
に伴う特性劣化等によってメモリセルトランジスタの
“0"状態の電流特性が劣化したとしても、誤動作するこ
となく安定にセンス増幅できるセンス増幅回路を提供す
ることにある。
に伴う特性劣化等によってメモリセルトランジスタの
“0"状態の電流特性が劣化したとしても、誤動作するこ
となく安定にセンス増幅できるセンス増幅回路を提供す
ることにある。
＜課題を解決するための手段＞ 上記目的を達成するために、この発明のセンス増幅回
路は、トランジスタからなるメモリセルの論理状態が
“1"または“0"のいずれであるかを上記トランジスタに
つながるデータ線を介して検出するセンス増幅回路であ
って、上記メモリセルの“1"状態と同一特性を有するト
ランジスタからなる第１のダミーメモリセルと、上記メ
モリセルの“0"状態と同一特性を有するトランジスタか
らなる第２のダミーメモリセルと、上記第１のダミーメ
モリセルに接続され、第１のダミーメモリセルのトラン
ジスタの特性に応じて低レベルの参照電位（Vref1）が
与えられる第１の参照線と、上記第２のダミーメモリセ
ルに接続され、第２のダミーメモリセルのトラジスタの
特性に応じて高レベルの参照電位（Vref2）が与えられ
る第２の参照線と、検出すべきメモリセルの“1"状態又
は“0"状態に対応するデータ線の電位（Vdl）と第1,第
２の参照線の２つの参照電位（Vref1,Vref2）とを差動
入力として受けて、上記２つの参照電位（Vref1,Vre
f2）のうち上記データ線の電位（Vdl）と異なる方の参
照電位と上記データ線の電位（Vdl）との差に基づいて
上記メモリセルの論理状態に応じた高低いずれかのレベ
ルを出力する差動増幅回路を備えたことを特徴としてい
る。
路は、トランジスタからなるメモリセルの論理状態が
“1"または“0"のいずれであるかを上記トランジスタに
つながるデータ線を介して検出するセンス増幅回路であ
って、上記メモリセルの“1"状態と同一特性を有するト
ランジスタからなる第１のダミーメモリセルと、上記メ
モリセルの“0"状態と同一特性を有するトランジスタか
らなる第２のダミーメモリセルと、上記第１のダミーメ
モリセルに接続され、第１のダミーメモリセルのトラン
ジスタの特性に応じて低レベルの参照電位（Vref1）が
与えられる第１の参照線と、上記第２のダミーメモリセ
ルに接続され、第２のダミーメモリセルのトラジスタの
特性に応じて高レベルの参照電位（Vref2）が与えられ
る第２の参照線と、検出すべきメモリセルの“1"状態又
は“0"状態に対応するデータ線の電位（Vdl）と第1,第
２の参照線の２つの参照電位（Vref1,Vref2）とを差動
入力として受けて、上記２つの参照電位（Vref1,Vre
f2）のうち上記データ線の電位（Vdl）と異なる方の参
照電位と上記データ線の電位（Vdl）との差に基づいて
上記メモリセルの論理状態に応じた高低いずれかのレベ
ルを出力する差動増幅回路を備えたことを特徴としてい
る。
＜作用＞ 差動増幅回路は、検出すべきメモリセルの“1"状態又
は“0"状態に対するデータ線の電位（Vdl）と第1,第２
の参照線の２つの参照電位（Vref1,Vref2）とを差動入
力として受けて、上記２つの参照電位（Vref1,Vref2）
のうち上記データ線の電位（Vdl）と異なる方の参照電
位と上記データ線の電位（Vdl）との差に基づいて動作
する。例えば、メモリセルトランジスタが“1"状態、し
たがってデータ線電位（Vdl）が低レベルのとき、第２
の参照線の高レベルにある参照電位（以下「第２の参照
電位」という。）（Vref2）と低レベルにあるデータ線
電位（Vdl）との差を入力として差動増幅する。逆に、
メモリセルトラジスタが“0"状態、したがってデータ線
電位（Vdl）が高レベルのとき、第１の参照点の低レベ
ルにある参照電位（以下「第１の参照電位」という。）
（Vref1）と高レベルにあるデータ線電位（Vdl）との差
を入力として差動増幅する。このように参照電位（Vref
1,Vref2）とデータ線電位（Vdl）との差は、データ線電
位（Vdl）が高低いずれのレベルであっても、上記高レ
ベルと低レベルとの差となっている。すなわち、差動増
幅回路の入力の電位差は従来に比して設計上約２倍とな
っており、差動増幅回路の動作余裕が増えている。
は“0"状態に対するデータ線の電位（Vdl）と第1,第２
の参照線の２つの参照電位（Vref1,Vref2）とを差動入
力として受けて、上記２つの参照電位（Vref1,Vref2）
のうち上記データ線の電位（Vdl）と異なる方の参照電
位と上記データ線の電位（Vdl）との差に基づいて動作
する。例えば、メモリセルトランジスタが“1"状態、し
たがってデータ線電位（Vdl）が低レベルのとき、第２
の参照線の高レベルにある参照電位（以下「第２の参照
電位」という。）（Vref2）と低レベルにあるデータ線
電位（Vdl）との差を入力として差動増幅する。逆に、
メモリセルトラジスタが“0"状態、したがってデータ線
電位（Vdl）が高レベルのとき、第１の参照点の低レベ
ルにある参照電位（以下「第１の参照電位」という。）
（Vref1）と高レベルにあるデータ線電位（Vdl）との差
を入力として差動増幅する。このように参照電位（Vref
1,Vref2）とデータ線電位（Vdl）との差は、データ線電
位（Vdl）が高低いずれのレベルであっても、上記高レ
ベルと低レベルとの差となっている。すなわち、差動増
幅回路の入力の電位差は従来に比して設計上約２倍とな
っており、差動増幅回路の動作余裕が増えている。
製造ばらつき等によって、メモリセルトランジスタが
“0"状態のときにデータ線の放電電流が生じると、デー
タ線電位（Vdl）が低下する。このとき、第２のダミー
メモリセルトランジスタがメモリセルトランジスタの
“0"状態と同一特性を有しているので、第２の参照電位
（Vref2）もデータ線電位（Vdl）と同じだけ低下する。
したがって、第１の参照電位（Vref1）と第２の参照電
位（Vref2）との差が減少し、上記差動増幅回路の入力
の電位差が減少する。しかしながら、上記第1,第２の参
照電位の差は、従来に比して設計上約２倍となっている
ため、極端な場合、この電位差が設計値の半分程度にな
ったとしても、従来のセンス増幅回路の設計レベル並み
であるから上記差動増幅回路は正常に動作する。したが
って、従来に比してセンス増幅が安定に行われる。
“0"状態のときにデータ線の放電電流が生じると、デー
タ線電位（Vdl）が低下する。このとき、第２のダミー
メモリセルトランジスタがメモリセルトランジスタの
“0"状態と同一特性を有しているので、第２の参照電位
（Vref2）もデータ線電位（Vdl）と同じだけ低下する。
したがって、第１の参照電位（Vref1）と第２の参照電
位（Vref2）との差が減少し、上記差動増幅回路の入力
の電位差が減少する。しかしながら、上記第1,第２の参
照電位の差は、従来に比して設計上約２倍となっている
ため、極端な場合、この電位差が設計値の半分程度にな
ったとしても、従来のセンス増幅回路の設計レベル並み
であるから上記差動増幅回路は正常に動作する。したが
って、従来に比してセンス増幅が安定に行われる。
＜実施例＞ 以下、この発明のセンス増幅回路を図示の実施例によ
り詳細に説明する。なお、マスクROMセンス増幅回路に
ついて説明するものとする。
り詳細に説明する。なお、マスクROMセンス増幅回路に
ついて説明するものとする。
第１図に示すように、このセンス増幅回路は、カレン
トミラー型差動増幅回路20と、PMOSトランジスタQP1を
介して電源につながるデータ線DLと、コラム選択信号Cs
elによりスイッチングされるNMOSトランジスタQN4と、N
MOSトランジスタQN4を介してデータ線DLにつながるビッ
ト線BLを備えている。ビット線BLとグランドとの間には
複数のNMOSメモリセルトランジスタQN1（図中、１つの
み示す）が接続されている。また、このセンス増幅回路
は、PMOSトランジスタQP2,QP3を介してそれぞれ電源に
つながる第１の参照線REF1,第２の参照線REF2と、オン
状態のNMOSトランジスタQN5,QN6と、NMOSトランジスタQ
N5,QN6を介してそれぞれ第1,第２の参照線REF1,REF2に
つながる第１のダミービット線DBL1,第２のダミービッ
ト線DBL2と、この第1,第２のダミービット線DBL1,DBL2
とグランドとの間にそれぞれ接続されたダミーメモリセ
ルトランジスタQN2,QN3を備えている。上記カレントミ
ラー型差動増幅回路20は、電源につながる一対のPMOSト
ラジスタQP4,QP5と、このQP4,QP5にそれぞれ接続された
各一対のNMOSトランジスタQN7,QN8;QN9,Q10と、これらQ
N7,QN8,QN9,QN10の接続点とグランドとの間に接続され
たNMOSトランジスタQN11からなっている。NMOSトランジ
スタQN7,QN8,QN9およびQN10は互いに同一特性を有して
いる。QN7,QN8のゲートはともにデータ線DLに接続され
る一方、QN9,QN10のゲートはそれぞれ第1,第２の参照線
REF1,REF2に接続されている。上記メモリセルトランジ
スタQN1は、論理状態“1"すなわち低しきい値のとき、
通常のエンハンスメントトランジスタと同様に、ゲート
にワード線WLを通して電圧が印加されるとオンとなる一
方、論理状態“0"すなわち高しきい値のとき、ほとんど
電流を流さないオフ状態となる。ダミーメモリセルトラ
ジスタQN2,QN3は、それぞれメモリセルトランジスタQN1
の“1"状態，“0"状態と同一特性となっている。またPM
OSトランジスタQP1,QP2,およびQP3は互いに同一特性を
有しており、それぞれQN1,QN2,QN3の負荷として動作す
る。
トミラー型差動増幅回路20と、PMOSトランジスタQP1を
介して電源につながるデータ線DLと、コラム選択信号Cs
elによりスイッチングされるNMOSトランジスタQN4と、N
MOSトランジスタQN4を介してデータ線DLにつながるビッ
ト線BLを備えている。ビット線BLとグランドとの間には
複数のNMOSメモリセルトランジスタQN1（図中、１つの
み示す）が接続されている。また、このセンス増幅回路
は、PMOSトランジスタQP2,QP3を介してそれぞれ電源に
つながる第１の参照線REF1,第２の参照線REF2と、オン
状態のNMOSトランジスタQN5,QN6と、NMOSトランジスタQ
N5,QN6を介してそれぞれ第1,第２の参照線REF1,REF2に
つながる第１のダミービット線DBL1,第２のダミービッ
ト線DBL2と、この第1,第２のダミービット線DBL1,DBL2
とグランドとの間にそれぞれ接続されたダミーメモリセ
ルトランジスタQN2,QN3を備えている。上記カレントミ
ラー型差動増幅回路20は、電源につながる一対のPMOSト
ラジスタQP4,QP5と、このQP4,QP5にそれぞれ接続された
各一対のNMOSトランジスタQN7,QN8;QN9,Q10と、これらQ
N7,QN8,QN9,QN10の接続点とグランドとの間に接続され
たNMOSトランジスタQN11からなっている。NMOSトランジ
スタQN7,QN8,QN9およびQN10は互いに同一特性を有して
いる。QN7,QN8のゲートはともにデータ線DLに接続され
る一方、QN9,QN10のゲートはそれぞれ第1,第２の参照線
REF1,REF2に接続されている。上記メモリセルトランジ
スタQN1は、論理状態“1"すなわち低しきい値のとき、
通常のエンハンスメントトランジスタと同様に、ゲート
にワード線WLを通して電圧が印加されるとオンとなる一
方、論理状態“0"すなわち高しきい値のとき、ほとんど
電流を流さないオフ状態となる。ダミーメモリセルトラ
ジスタQN2,QN3は、それぞれメモリセルトランジスタQN1
の“1"状態，“0"状態と同一特性となっている。またPM
OSトランジスタQP1,QP2,およびQP3は互いに同一特性を
有しており、それぞれQN1,QN2,QN3の負荷として動作す
る。
データ線DLに対して、PMOSトラジスタQP1を介して電
源（電位Vcc）より流れ込む充電電流は、データ線電位V
dlが上昇すると第２図中に破線３で示すように減少す
る。データ線DLからグランドへ流出する放電電流は、メ
モリセルトラジスタQN1が“1"状態のとき、データ線電
位Vdlが上昇すると同図中に実線１で示すように増加す
る。逆に、メモリセルトランジスタQN1が“0"状態のと
き、実線２で示すようにデータ線電位Vdlの値に関わら
ずほとんどゼロとなる。したがって、データ線電位Vdl
は、上に述べた充電電流と放電電流とのバランスによっ
て定まり、メモリセルトランジスタQN1が“1"状態のと
き、破線３と実線１との交点Ａで表わされる電位Vaとな
る。逆に、メモリセルトランジスタQN1が“0"状態のと
きは、破線３と実線２との交点Ｂで表わされる電位Vbと
なる。
源（電位Vcc）より流れ込む充電電流は、データ線電位V
dlが上昇すると第２図中に破線３で示すように減少す
る。データ線DLからグランドへ流出する放電電流は、メ
モリセルトラジスタQN1が“1"状態のとき、データ線電
位Vdlが上昇すると同図中に実線１で示すように増加す
る。逆に、メモリセルトランジスタQN1が“0"状態のと
き、実線２で示すようにデータ線電位Vdlの値に関わら
ずほとんどゼロとなる。したがって、データ線電位Vdl
は、上に述べた充電電流と放電電流とのバランスによっ
て定まり、メモリセルトランジスタQN1が“1"状態のと
き、破線３と実線１との交点Ａで表わされる電位Vaとな
る。逆に、メモリセルトランジスタQN1が“0"状態のと
きは、破線３と実線２との交点Ｂで表わされる電位Vbと
なる。
また、第１の参照線REF1,第２の参照線REF2に対し
て、それぞれPMOSトランジスタQP2,QP3を介して電源か
ら流れ込む充電電流は、データ線DL側と同様に、いずれ
も第２図中に破線３で示すように、第1,第２の参照電位
Vref1,Vref2が上昇するにつれて減少する。第１の参照
線REF1からダミーメモリセルトランジスタQN2を介して
グランドへ流出する放電電流は、第１の参照電位Vref1
が上昇すると実線１で示すように増加する一方、第２の
参照線REF2からダミーメモリセルトランジスタQN3を介
してグランドへ流出する放電電流は、第２の参照電位Vr
ef2の値に関わらずほとんどゼロとなる。したがって、
第1,第２の参照電位Vref1,Vref2は、充電電流，放電電
流のバランスによってそれぞれ点A,点Ｂで表わされる電
位Va,Vbとなる。
て、それぞれPMOSトランジスタQP2,QP3を介して電源か
ら流れ込む充電電流は、データ線DL側と同様に、いずれ
も第２図中に破線３で示すように、第1,第２の参照電位
Vref1,Vref2が上昇するにつれて減少する。第１の参照
線REF1からダミーメモリセルトランジスタQN2を介して
グランドへ流出する放電電流は、第１の参照電位Vref1
が上昇すると実線１で示すように増加する一方、第２の
参照線REF2からダミーメモリセルトランジスタQN3を介
してグランドへ流出する放電電流は、第２の参照電位Vr
ef2の値に関わらずほとんどゼロとなる。したがって、
第1,第２の参照電位Vref1,Vref2は、充電電流，放電電
流のバランスによってそれぞれ点A,点Ｂで表わされる電
位Va,Vbとなる。
上記差動増幅回路20は、第1,第２の参照電位Vref1,Vr
ef2のうちデータ線DLの電位Vdlと異なる方の参照電位と
データ線の電位Vdlとの差に基づいて動作する。例え
ば、メモリセルトランジスタQN1が“1"状態、したがっ
てデータ線電位Vdlが低レベルVaのとき、第１の参照電
位Vref1の低レベルVaであるから、まずトランジスタ
QN7,QN8およびQN9を流れる電流が同一の大きさになる。
ここで、第２の参照電位Vref2は高レベルVbであるか
ら、トランジスタQN10を流れる電流は上記QN7,QN8,QN9
を流れる電流よりも大きくなる。したがって、この差動
増幅回路20は、高レベルVbの第２の参照電位に基づいて
電位Vsaを低レベルにして出力する。逆に、メモリセル
トランジスタQN1が“0"状態、したがってデータ線電位V
dlが高レベルVbのときは、第２の参照電位Vref2が高レ
ベルVbであるから、トランジスタQN7,QN8およびQN10を
流れる電流が同一の大きさになる。ここで、第１の参照
電位Vref1は低レベルVaであるから、トランジスタQN9を
流れる電流は上記QN7,QN8,QN10を流れる電流よりも小さ
くなる。したがって、この差動増幅回路20は、低レベル
Vaの第１の参照電位に基づいて電位Vsaを高レベルにし
て出力する。このように基準とした参照電位Vref1また
はVref2とデータ線電位Vdlとの差は、データ線電位Vdl
が高低いずれのレベルであっても、上記高レベルVbと低
レベルVaとの差となっている。この差動増幅回路の入力
の電位差（Vb−Va）は、従来に比して設計上約２倍とな
っており、したがって差動増幅回路20の動作余裕が増え
ている。
ef2のうちデータ線DLの電位Vdlと異なる方の参照電位と
データ線の電位Vdlとの差に基づいて動作する。例え
ば、メモリセルトランジスタQN1が“1"状態、したがっ
てデータ線電位Vdlが低レベルVaのとき、第１の参照電
位Vref1の低レベルVaであるから、まずトランジスタ
QN7,QN8およびQN9を流れる電流が同一の大きさになる。
ここで、第２の参照電位Vref2は高レベルVbであるか
ら、トランジスタQN10を流れる電流は上記QN7,QN8,QN9
を流れる電流よりも大きくなる。したがって、この差動
増幅回路20は、高レベルVbの第２の参照電位に基づいて
電位Vsaを低レベルにして出力する。逆に、メモリセル
トランジスタQN1が“0"状態、したがってデータ線電位V
dlが高レベルVbのときは、第２の参照電位Vref2が高レ
ベルVbであるから、トランジスタQN7,QN8およびQN10を
流れる電流が同一の大きさになる。ここで、第１の参照
電位Vref1は低レベルVaであるから、トランジスタQN9を
流れる電流は上記QN7,QN8,QN10を流れる電流よりも小さ
くなる。したがって、この差動増幅回路20は、低レベル
Vaの第１の参照電位に基づいて電位Vsaを高レベルにし
て出力する。このように基準とした参照電位Vref1また
はVref2とデータ線電位Vdlとの差は、データ線電位Vdl
が高低いずれのレベルであっても、上記高レベルVbと低
レベルVaとの差となっている。この差動増幅回路の入力
の電位差（Vb−Va）は、従来に比して設計上約２倍とな
っており、したがって差動増幅回路20の動作余裕が増え
ている。
製造ばらつき等によって、メモリセルトランジスタQ
N1が“0"状態のときに、データ線DLの放電電流が生じる
と、データ線電位Vdlが低下して、Vb以下の値となる。
このとき、ダミーメモリセルトランジスタQN3がメモリ
セルトランジスタQN1の“0"状態と同一特性を有してい
るので、第２の参照電位Vref2もデータ線電位Vdlと同じ
だけ低下する。したがって、第１の参照電位と第２の参
照電位の差（Vref2−Vref1）が減少し、これに伴って上
記差動増幅回路20の入力電位差が減少する。しかしなが
ら、上記第1,第２の参照電位の差（Vref2−Vref1）は設
計上（Vb−Va）となっているため、半分程度になったと
しても、従来のセンス増幅回路の設計レベル並みである
から上記差動増幅回路20は正常に動作する。したがっ
て、従来に比して安定にセンス増幅動作を行うことがで
きる。
N1が“0"状態のときに、データ線DLの放電電流が生じる
と、データ線電位Vdlが低下して、Vb以下の値となる。
このとき、ダミーメモリセルトランジスタQN3がメモリ
セルトランジスタQN1の“0"状態と同一特性を有してい
るので、第２の参照電位Vref2もデータ線電位Vdlと同じ
だけ低下する。したがって、第１の参照電位と第２の参
照電位の差（Vref2−Vref1）が減少し、これに伴って上
記差動増幅回路20の入力電位差が減少する。しかしなが
ら、上記第1,第２の参照電位の差（Vref2−Vref1）は設
計上（Vb−Va）となっているため、半分程度になったと
しても、従来のセンス増幅回路の設計レベル並みである
から上記差動増幅回路20は正常に動作する。したがっ
て、従来に比して安定にセンス増幅動作を行うことがで
きる。
なお、この実施例はマスクROMのセンス増幅回路とし
たが、これに限られるものではなく、この発明は、EPRO
M,EEPROMなど、メモリセルが各１つのMOSトランジスタ
で構成された半導体メモリに広く適用することができ
る。
たが、これに限られるものではなく、この発明は、EPRO
M,EEPROMなど、メモリセルが各１つのMOSトランジスタ
で構成された半導体メモリに広く適用することができ
る。
＜発明の効果＞ 以上より明らかなように、この発明のセンス増幅回路
によれば、マスクROM,EPROM,EEPROMなどの半導体メモリ
において、製造ばらつきや書き換えに伴う特性劣化等に
よってメモリセルの“0"状態（高しきい値）の電流特性
が悪化したとしても、安定にセンス増幅動作を行うこと
ができる。
によれば、マスクROM,EPROM,EEPROMなどの半導体メモリ
において、製造ばらつきや書き換えに伴う特性劣化等に
よってメモリセルの“0"状態（高しきい値）の電流特性
が悪化したとしても、安定にセンス増幅動作を行うこと
ができる。
第１図はこの発明の一実施例のセンス増幅回路を示す回
路図、第２図は上記センス増幅回路のデータ線と第1,第
２の参照線の電流−電圧特性を示す図、第３図は従来の
センス増幅回路のデータ線と参照線の電流−電圧特性を
示す図、第４図は従来のセンス増幅回路を示す回路図で
ある。 20……カレントミラー型差動増幅回路、 BL……ビット線、 DBL1,DBL2……ダミービット線、 DL……データ線、 QN1……メモリセルトランジスタ、 QN2,QN3……ダミーメモリセルトランジスタ、 QN4,QN5,QN6,QN7,QN8,QN9,QN10,QN11……NMOSトランジ
スタ、 QP1,QP2,QP3,QP4,QP5……PMOSトランジスタ、 REF1……第１の参照線、 REF2……第２の参照線、 WL……ワード線。
路図、第２図は上記センス増幅回路のデータ線と第1,第
２の参照線の電流−電圧特性を示す図、第３図は従来の
センス増幅回路のデータ線と参照線の電流−電圧特性を
示す図、第４図は従来のセンス増幅回路を示す回路図で
ある。 20……カレントミラー型差動増幅回路、 BL……ビット線、 DBL1,DBL2……ダミービット線、 DL……データ線、 QN1……メモリセルトランジスタ、 QN2,QN3……ダミーメモリセルトランジスタ、 QN4,QN5,QN6,QN7,QN8,QN9,QN10,QN11……NMOSトランジ
スタ、 QP1,QP2,QP3,QP4,QP5……PMOSトランジスタ、 REF1……第１の参照線、 REF2……第２の参照線、 WL……ワード線。
Claims (1)
- 【請求項１】トランジスタからなるメモリセルの論理状
態が“1"または“0"のいずれであるかを上記トランジス
タにつながるデータ線を介して検出するセンス増幅回路
であって、 上記メモリセルの“1"状態と同一特性を有するトランジ
スタからなる第１のダミーメモリセルと、 上記メモリセルの“0"状態と同一特性を有するトランジ
スタからなる第２のダミーメモリセルと、 上記第１のダミーメモリセルに接続され、第１のダミー
メモリセルのトランジスタの特性に応じて低レベルの参
照電位（Vref1）が与えられる第１の参照線と、 上記第２のダミーメモリセルに接続され、第２のダミー
メモリセルのトランジスタの特性に応じて高レベルの参
照電位（Vref2）が与えられる第２の参照線と、 検出すべきメモリセルの“1"状態又は“0"状態に対応す
るデータ線の電位（Vdl）と第1,第２の参照線の２つの
参照電位（Vref1,Vref2）とを差動入力として受けて、
上記２つの参照電位（Vref1,Vref2）のうち上記データ
線の電位（Vdl）と異なる方の参照電位と上記データ線
の電位（Vdl）との差に基づいて上記メモリセルの論理
状態に応じた高低いずれかのレベルを出力する差動増幅
回路を備えたことを特徴とするセンス増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008290A JP2647527B2 (ja) | 1990-02-21 | 1990-02-21 | センス増幅回路 |
| US07/658,039 US5148063A (en) | 1990-02-21 | 1991-02-20 | Sense amplifier circuit using dummy memory cells |
| KR1019910002795A KR970010647B1 (ko) | 1990-02-21 | 1991-02-21 | 더미 메모리 셀을 사용하는 감지증폭회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008290A JP2647527B2 (ja) | 1990-02-21 | 1990-02-21 | センス増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03242898A JPH03242898A (ja) | 1991-10-29 |
| JP2647527B2 true JP2647527B2 (ja) | 1997-08-27 |
Family
ID=12570981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008290A Expired - Lifetime JP2647527B2 (ja) | 1990-02-21 | 1990-02-21 | センス増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5148063A (ja) |
| JP (1) | JP2647527B2 (ja) |
| KR (1) | KR970010647B1 (ja) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990016069A1 (en) * | 1989-06-12 | 1990-12-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| IT1246241B (it) * | 1990-02-23 | 1994-11-17 | Sgs Thomson Microelectronics | Circuito per la lettura dell'informazione contenuta in celle di memoria non volatili |
| DE69029968T2 (de) * | 1990-11-19 | 1997-06-05 | Sgs Thomson Microelectronics | Speichern mit ungleichen Lasten und mit Kompensation |
| EP0491105B1 (en) * | 1990-12-13 | 1996-05-01 | STMicroelectronics S.r.l. | Improved sense circuit for storage devices such as non-volatile memories, with enhanced sensing discrimination |
| KR920022293A (ko) * | 1991-05-16 | 1992-12-19 | 김광호 | 비정기적인 리프레쉬 동작을 실행하는 반도체 메모리 장치 |
| JP3495337B2 (ja) * | 1991-12-19 | 2004-02-09 | 株式会社東芝 | メモリベリファイ回路 |
| JP3883534B2 (ja) * | 1991-12-19 | 2007-02-21 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6781895B1 (en) | 1991-12-19 | 2004-08-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| US5321660A (en) * | 1992-05-06 | 1994-06-14 | Waferscale Integration, Inc. | Structure and method for compensating for programming threshold shift due to neighbor effect in an array |
| JPH0660677A (ja) * | 1992-08-13 | 1994-03-04 | Nippondenso Co Ltd | 半導体メモリ用センスアンプ |
| JPH0685564A (ja) * | 1992-09-01 | 1994-03-25 | Mitsubishi Electric Corp | 増幅器回路 |
| JP3311059B2 (ja) * | 1993-01-28 | 2002-08-05 | 沖電気工業株式会社 | 半導体メモリ回路 |
| US5349302A (en) * | 1993-05-13 | 1994-09-20 | Honeywell Inc. | Sense amplifier input stage for single array memory |
| JP3365650B2 (ja) * | 1993-05-31 | 2003-01-14 | 沖電気工業株式会社 | 半導体メモリ装置 |
| US5608676A (en) * | 1993-08-31 | 1997-03-04 | Crystal Semiconductor Corporation | Current limited current reference for non-volatile memory sensing |
| SE502429C2 (sv) * | 1994-02-21 | 1995-10-16 | Ellemtel Utvecklings Ab | Signalmottagande och signalbehandlande krets |
| JP3610621B2 (ja) * | 1994-11-11 | 2005-01-19 | ソニー株式会社 | 不揮発性半導体メモリ装置 |
| EP0726578A1 (en) * | 1995-02-09 | 1996-08-14 | International Business Machines Corporation | Multiple reference sense amplifier |
| KR0164385B1 (ko) * | 1995-05-20 | 1999-02-18 | 김광호 | 센스앰프회로 |
| JP3604524B2 (ja) * | 1997-01-07 | 2004-12-22 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性強誘電体メモリ |
| KR100246325B1 (ko) * | 1997-02-27 | 2000-03-15 | 김영환 | 가상접지플랫셀용센스앰프 |
| KR100254568B1 (ko) * | 1997-06-25 | 2000-05-01 | 윤종용 | 반도체 독출 전용 메모리 장치 |
| KR100268444B1 (ko) * | 1997-08-30 | 2000-10-16 | 윤종용 | 강유전체 랜덤 액세스 메모리 장치 |
| JP3061126B2 (ja) * | 1998-03-18 | 2000-07-10 | 日本電気株式会社 | 入力レシーバ回路 |
| JP3110407B2 (ja) * | 1998-12-11 | 2000-11-20 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| KR100336840B1 (ko) * | 1999-06-10 | 2002-05-16 | 윤종용 | 반도체 메모리 장치의 감지 증폭기 |
| US6816554B1 (en) * | 1999-07-12 | 2004-11-09 | Intel Corporation | Communication bus for low voltage swing data signals |
| JP3651767B2 (ja) * | 2000-04-24 | 2005-05-25 | シャープ株式会社 | 半導体記憶装置 |
| JP2002175694A (ja) * | 2000-09-26 | 2002-06-21 | Toshiba Corp | 半導体記憶装置及びメモリセルのデータセンス方法 |
| US6563743B2 (en) * | 2000-11-27 | 2003-05-13 | Hitachi, Ltd. | Semiconductor device having dummy cells and semiconductor device having dummy cells for redundancy |
| JPWO2004075200A1 (ja) * | 2003-02-19 | 2006-06-01 | 富士通株式会社 | メモリ装置 |
| ITMI20031619A1 (it) * | 2003-08-06 | 2005-02-07 | St Microelectronics Srl | Amplificatore di rilevamento perfezionato. |
| JP4660163B2 (ja) * | 2004-10-29 | 2011-03-30 | 東芝メモリシステムズ株式会社 | 半導体記憶装置 |
| KR100935949B1 (ko) * | 2005-06-28 | 2010-01-12 | 스펜션 엘엘씨 | 반도체 장치 및 그의 제어 방법 |
| JP2007053229A (ja) * | 2005-08-18 | 2007-03-01 | Nec Electronics Corp | 半導体記憶装置およびその製造方法 |
| US7715246B1 (en) | 2008-06-27 | 2010-05-11 | Juhan Kim | Mask ROM with light bit line architecture |
| US7715247B2 (en) * | 2008-09-06 | 2010-05-11 | Juhan Kim | One-time programmable read-only memory with a time-domain sensing scheme |
| KR20100098954A (ko) * | 2009-03-02 | 2010-09-10 | 삼성전자주식회사 | 레벨 검출기 및 이를 구비하는 전압 발생기 |
| WO2014097914A1 (ja) * | 2012-12-19 | 2014-06-26 | 新電元工業株式会社 | 点火制御装置および点火制御方法 |
| KR102508532B1 (ko) | 2016-05-02 | 2023-03-09 | 삼성전자주식회사 | 감지 증폭기 및 이를 포함하는 메모리 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4604732A (en) | 1984-05-29 | 1986-08-05 | Thomson Components-Mostek Corporation | Power supply dependent voltage reference circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271098A (ja) * | 1985-09-25 | 1987-04-01 | Hitachi Ltd | 半導体記憶装置 |
| JPS6276098A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | センスアンプ回路 |
-
1990
- 1990-02-21 JP JP4008290A patent/JP2647527B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-20 US US07/658,039 patent/US5148063A/en not_active Expired - Lifetime
- 1991-02-21 KR KR1019910002795A patent/KR970010647B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4604732A (en) | 1984-05-29 | 1986-08-05 | Thomson Components-Mostek Corporation | Power supply dependent voltage reference circuit |
Also Published As
| Publication number | Publication date |
|---|---|
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| JPH03242898A (ja) | 1991-10-29 |
| KR920000081A (ko) | 1992-01-10 |
| KR970010647B1 (ko) | 1997-06-28 |
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