JP3505758B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体メモリに
関するものであり、特にＭＦＳ（メタル・強誘電体・シ
リコン）電界効果トランジスタ型のメモリに関する。 【０００２】 【従来の技術】従来提案されているこの種ＭＦＳ・ＦＥ
Ｔ（ＭＦＳ電界効果トランジスタ）は図１１に示すよう
に、シリコン基板１００に形成されたソース領域１０１
とドレイン領域１０２間の基板１００上に直接強誘電体
薄膜１０３を形成し、その上に金属薄膜１０４を設けた
構造となっていた。 【０００３】 【発明が解決しようとする課題】しかし、この構造では
以下のような問題があった。まず、シリコンと格子定数
が合う強誘電体がないため、シリコン基板１００と強誘
電体膜１０３間で格子定数のミスマッチが大きく、良好
な結晶性の強誘電体薄膜が形成できない。また、主に用
いられている強誘電体は酸化物であるため成膜時（６０
０゜Ｃ）に誘電率の低いＳｉＯ2等の不要な膜が基板１
００と強誘電体薄膜１０１との間にできてしまう。この
不要な膜ができると、膜質の低下や動作電圧の増大、ト
ラップ準位の増大等が生じてしまう。動作電圧の増大は
電圧を加えたときに誘電率の低いＳｉＯ2膜（不要な
膜）に電界が殆どかかってしまい、強誘電体薄膜１０３
にかかりにくくなるので、その分、動作電圧を増大しな
ければならないために生じる。トラップ準位の増大は不
要な膜に電荷が注入し、強誘電体の分極を打ち消してし
まうために生じる。 【０００４】また、上記従来の半導体メモリでは強誘電
体薄膜１０３の成分元素が基板１００に拡散してチャン
ネル部分の電荷のバランスが崩れて所望のＦＥＴ特性が
得られないという問題も生じる。このようなことから、
従来の構造を用いたＭＦＳ・ＦＥＴデバイスは実用化に
至っていない。更に、従来の半導体メモリでは、図１２
に示すように、書込み、読出しのためにＭＦＳ・ＦＥＴ
１０５の１つについて、２つの選択トランジスタ１０
６、１０７を必要とするので、メモリセル１０８の面積
が大きくなるという欠点もあった。 【０００５】本発明は強誘電体薄膜の結晶性が良好で、
膜質の低下等を生じることがなく、且つメモリセルの面
積が小さくて済む不揮発性半導体メモリを提供すること
を目的とする。 【０００６】 【課題を解決するための手段】上記の目的を達成するた
め本発明では、半導体基板と、前記半導体基板に形成さ
れたウェルと、前記ウェルに形成されたソース領域と、
前記ウェルに形成されたドレイン領域と、前記ソース領
域とドレイン領域の間の前記半導体基板上に形成された
絶縁膜と、前記絶縁膜上に形成されフローティング電極
として用いられる第１導電性薄膜と、第１導電性薄膜上
に形成された強誘電体薄膜と、前記強誘電体薄膜上に形
成されコントロール電極として用いられる第２導電性薄
膜とから成り、書き込みがなされた状態でも書き込みが
なされていない状態であってもコントロール電極に印加
されるゲート電圧が０ＶのときにＯＦＦ状態となってい
る１つのトランジスタで１つの記憶セルを構成し、前記
コントロール電極と前記ウェルとの間の電位差を前記強
誘電体薄膜の極性を反転するようにコントロールするこ
とによって書き込み又は消去を行うようになっていると
ともに、第２導電性薄膜がワードラインに接続され、ソ
ース領域と前記ウェルがビットラインに接続され、ドレ
インがドライブラインに接続されている記憶セルをマト
リクス状に設けて成る不揮発性半導体メモリにおいて、
選択セルの読出しを行なう場合は該選択セルにつながる
ワード線に強誘電体薄膜における分極を反転させない程
度の読出し電圧をかけ、前記選択セルにつながるビット
線をグランドレベルにし前記選択セルにつながるドライ
ブ線にセンシング電流を流すようになっている。 【０００７】 【作用】このように、基板にウェルを形成し、そのウェ
ル内にソース領域、ドレイン領域を形成し、そのソース
領域とウェルをビットラインに共通に接続するので、ウ
ェルを所定電位点に接続するための別個の接続ラインが
不要となり、その分、メモリを小型化できる。 【０００８】また、このメモリ素子は大きなバイアス電
圧をかけると強誘電体薄膜に充分な電界がかかり、強誘
電体の分極が反転する。一方、小さなバイアス電圧をか
けると、強誘電体薄膜には電界が充分かからないので、
強誘電体の分極は反転せず、ゲート絶縁膜にのみ電界が
かかる。従って、大きな電圧をかけることによって書込
み又は消去ができ、小さな電圧をかけることによって読
出しができることになる。 【０００９】 【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１はＮチャンネル型ＦＥＴとして構成した
メモリトランジスタの実施例であり、１はＰ型のシリコ
ン基板、２はＮ型のソース領域、３はＮ型のドレイン領
域、４はソース領域２とドレイン領域３の間の基板上に
成膜されたゲート絶縁膜、５は導電性薄膜のフローティ
ングゲート、６は強誘電体薄膜、７は導電性薄膜のコン
トロール電極である。 【００１０】ゲート絶縁膜４はＳｉＯ2で構成されてお
り、このゲート絶縁膜を設けることにより、フローティ
ングゲート５として強誘電体薄膜６との整合性のよい金
属、例えば白金（Ｐｔ）を用いることができる。そのた
め強誘電体薄膜６はこの整合性の良い白金を成長面とし
て形成されるので、非常に結晶性の良いものが得られ
る。 【００１１】また、この構造はフローティングゲート５
とゲート絶縁膜４と基板１とがＭＯＳ構造となっている
ので、これらは一般に行なわれているＭＯＳ作成技術を
利用して形成でき、その上に強誘電体薄膜６、コントロ
ール電極７を形成すればよい。従って、製造技術的にも
容易になるという利点がある。尚、上述の通りフローテ
ィングゲート５として白金を用いるのがよいが、白金だ
けでは密着性やバリア性（拡散防止能力）がやや弱いの
で、これらの密着性やバリア性を向上させるために白金
と他の金属との積層構造として形成してもよい。この例
として、Ｐｔ／Ｔｉ、Ｐｔ／Ｔａ、Ｐｔ／ＴｉＮ等の２
層構造例を挙げることができる。また、金属ではない
が，ＲｕＯ2等のように導電性をもつものであればＴ
ｉ、Ｔａ、ＴｉＮ等と同様に用いることができる。 【００１２】ゲート絶縁膜４としてはＳｉＯ2を用いる
のが一番好ましいが、容量を大きくすることができて、
半導体基板との整合性が良いものであれば、ＣａＦ2，
ＭｇＯ等の絶縁体を用いることもできる。 【００１３】次に、図２は前記構造のトランジスタをＯ
Ｎさせた場合（ａ）と、ＯＦＦにした場合（ｂ）をそれ
ぞれ示している。ＯＮさせる場合は、コントロール電極
７に正の電圧＋Ｖを印加する。この電圧＋Ｖは強誘電体
薄膜６の分極が反転するに充分な電圧とする。強誘電体
薄膜６における分極反転によりフローティングゲート５
に負の電荷が蓄積される。それに従ってゲート絶縁膜４
の上表面に、その電荷を打ち消そうとする正の電荷が発
生する。 【００１４】また、その正の電荷を打ち消すために基板
１の表面には負の電荷が発生する。その負の電荷が空乏
層となる或る値以上の電圧がコントロール電極７に加え
られていれば、反転層が形成されＦＥＴがＯＮ状態にな
る。コントロール電極７に負の電圧−Ｖを印加したとき
は、（ａ）と同様の作用により（ｂ）の如く基板１の表
面には正の電荷が発生するためＦＥＴはＯＦＦ状態とな
る。尚、基板１はいずれの場合もグランドに接続してい
る。 【００１５】図３は、コントロール電極７と基板１との
間で測定した容量Ｃ（図２参照）とバイアス電圧Ｖとの
間の特性図である。通常のＭＯＳトランジスタではバイ
アスを負から正に変化させていき、しかる後、正から負
へと戻していくと、同一の特性曲線となるが、本実施例
のＦＥＴは図示の如くヒステリシス曲線となる。これ
は、電圧を負から正へ変えていったときと、逆に正から
負へと変えていったときとでチャンネル部の電荷密度が
変わることに起因している。 【００１６】この図３の特性に関し、印加電圧Ｖ＝±１
０Ｖであり、強誘電体薄膜６の材料としてはＰＺＴ（Ｐ
ｂＺrxＴｉ1-xＯ3）を用いた。ＰＺＴの代わりにＰｂＴ
ｉＯ，Ｂｉ4Ｔｉ3Ｏ12等でも同様な結果が得られる。
尚、強誘電体薄膜６の比誘電率、膜厚を制御することに
より書込み電圧を制御できる。強誘電体薄膜６の成膜方
法としてはＳｏｌ−Ｇｅｌ法を用いたが、その他、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法等が可能である。 【００１７】図４はＦＥＴをＰチャンネル型とした場合
のＯＦＦ状態（Ａ）と、ＯＮ状態（Ｂ）を示している。
ここでも基板１はグランドに接続されている。Ｐチャン
ネル型ではコントロール電極７に正の電圧をかけたとき
ＯＦＦとなり、負の電圧をかけたときＯＮとなる点が図
２のＮチャンネル型と相違する。 【００１８】データの書き込み、読出しについてはＮチ
ャンネル型であっても、Ｐチャンネル型であっても次の
ようにする。まず、本実施例のメモリ素子では大きなバ
イアス電圧をかけると強誘電体薄膜６に電界がかかり分
極が生じるが、小さなバイアス電圧では強誘電体薄膜６
にあまり電界がかからないので、分極は発生せず、ゲー
ト絶縁膜４にのみに電界がかかる。 【００１９】そこで、書込み時には大きなバイアス電圧
をかけ、読み出し時には小さなバイアス電圧をかけて行
なう。 【００２０】図５は上記のメモリ素子を用いたメモリ回
路の実施例を示している。この回路を構成するメモリ素
子（ＦＥＴ）は書込み状態「１」でも書込まれていない
状態「０」でもゲート電圧（コントロール電極７に印加
される電圧）が０ＶのときはＯＦＦ状態となっているエ
ンハンスメント型（ノーマリオフ）とし、強誘電体膜６
での分極によるスレッショルド電圧Ｖthの変化を読取る
ことによって「１」、「０」を判別する。尚、図５のメ
モリ素子（ＦＥＴ）はＰチャンネル型であるとする。 【００２１】図６に、この回路の動作方法の一例をまと
めて示している。この図６に従って動作を説明する。
尚、図５において丸１０で囲んだメモリセル（ｍ、ｎ）
を選択されるセルとして、このセルへの書込み、消去、
読出しを説明する。ＢＬm、ＢＬm+1はビット線，Ｗ
Ｌn、ＷＬn+1はワード線、ＤＬn、ＤＬn+1はドライブ線
である。 【００２２】（１）書込み・・・（ｍ、ｎ）の選択セル
に書込みを行なうためには、ビット線ＢＬmに書込み電
圧（＋Ｖ1＝Ｈｉｇｈ）をかける。この電圧は強誘電体
薄膜６に分極反転を起こすのに充分な電圧であり、約１
０Ｖである。そして、選択セルにつながるワード線ＷＬ
nをグランドレベル（電圧０Ｖ）にする。このとき、非
選択セルが書込まれないように他のワード線ＷＬn+1を
オープン状態とする。 【００２３】（２）消去・・・書込みと逆の動作を行な
う。ワード線ＷＬnに消去電圧（＋Ｖ1＝Ｈｉｇｈ）をか
け、ビット線ＢＬmをグランドレベルにする。このとき
に、非選択セルのデータが消去セルのデータが消去され
ないように他のビット線ＢＬm+1に＋Ｖ1をかけ、他のワ
ード線ＷＬn+1をオープン状態とする。 【００２４】（３）読出し・・・ワード線ＷＬnに読出
し電圧ＳＶをかける。この電圧はＦＥＴの「１」状態で
のスレッショルド電圧Ｖthと「０」状態でのスレッショ
ルド電圧Ｖthの間の電圧であり、強誘電体薄膜６におけ
る分極を反転させない程度の電圧である。この電圧は例
えば３〜５Ｖ程度でよい。ビット線ＢＬmをグランドレ
ベルにしてドライブ線ＤＬnにセンシング電流ＳＡを流
すと、選択セル（ｍ、ｎ）が書込み状態ならＢＬmに電
流が流れる。 【００２５】図５では、メモリ素子が図４に示すフロー
ティングゲート５を有するトランジスタ単体のものとし
て説明したが、図７に示すように強誘電体キャパシタ１
１をＭＯＳＦＥＴ１２のゲートに接続したものをメモリ
セルとしても図６に示すような方法で書込み、消去、読
出しができる。 【００２６】図８はメモリセルの断面構造図を示してい
る。ビット線ＢＬmはＦＥＴのソース領域２とショート
させている。ワード線ＷＬnはコントロール電極７を用
いる。ドライブ線ＤＬnはドレイン領域３とダイレクト
コンタクトになるように配線している。Ｎウエルとビッ
ト線ＢＬmのコンタクト部にＮ+層１５を設けたが、充分
に抵抗が小さいコンタクトが作成できるなら、特にＮ+
層１５は削除してもよい。図９は強誘電体薄膜６を加工
しなくても差し支えないことを示している。図１０に平
面レイアウト図を示す。尚、図８、図９において、基板
１にウェル（N-well）が形成され、このウェルにソース
領域２とドレイン領域３が設けられている。また、ビッ
ト線ＢＬｍはソース領域２に接続されるとともに、Ｎ +
領域１５を介してウェルにも接続されている。従って、
ウェルを所定電位点に接続するための別個の接続ライン
が不要となり、その分、メモリを小型化できる。 【００２７】 【発明の効果】以上説明したように本発明によれば、ゲ
ート絶縁膜を設けることにより、その上にフローティン
グゲートを設けることができ、しかもメモリは大きな電
圧をかけることによって書込みと消去ができ、小さな電
圧をかけることによって読出しができるので、従来のよ
うな選択トランジスタは不要となり、セルとしてのチッ
プ面積が小さくできる。また、基板にウェルを形成し、
そのウェル内にソース領域、ドレイン領域を形成し、そ
のソース領域とウェルがをビットラインに共通に接続し
た場合には、ウェルを所定電位点に接続するための別個
の接続ラインが不要となり、その分、メモリを小型化で
きる。
関するものであり、特にＭＦＳ（メタル・強誘電体・シ
リコン）電界効果トランジスタ型のメモリに関する。 【０００２】 【従来の技術】従来提案されているこの種ＭＦＳ・ＦＥ
Ｔ（ＭＦＳ電界効果トランジスタ）は図１１に示すよう
に、シリコン基板１００に形成されたソース領域１０１
とドレイン領域１０２間の基板１００上に直接強誘電体
薄膜１０３を形成し、その上に金属薄膜１０４を設けた
構造となっていた。 【０００３】 【発明が解決しようとする課題】しかし、この構造では
以下のような問題があった。まず、シリコンと格子定数
が合う強誘電体がないため、シリコン基板１００と強誘
電体膜１０３間で格子定数のミスマッチが大きく、良好
な結晶性の強誘電体薄膜が形成できない。また、主に用
いられている強誘電体は酸化物であるため成膜時（６０
０゜Ｃ）に誘電率の低いＳｉＯ2等の不要な膜が基板１
００と強誘電体薄膜１０１との間にできてしまう。この
不要な膜ができると、膜質の低下や動作電圧の増大、ト
ラップ準位の増大等が生じてしまう。動作電圧の増大は
電圧を加えたときに誘電率の低いＳｉＯ2膜（不要な
膜）に電界が殆どかかってしまい、強誘電体薄膜１０３
にかかりにくくなるので、その分、動作電圧を増大しな
ければならないために生じる。トラップ準位の増大は不
要な膜に電荷が注入し、強誘電体の分極を打ち消してし
まうために生じる。 【０００４】また、上記従来の半導体メモリでは強誘電
体薄膜１０３の成分元素が基板１００に拡散してチャン
ネル部分の電荷のバランスが崩れて所望のＦＥＴ特性が
得られないという問題も生じる。このようなことから、
従来の構造を用いたＭＦＳ・ＦＥＴデバイスは実用化に
至っていない。更に、従来の半導体メモリでは、図１２
に示すように、書込み、読出しのためにＭＦＳ・ＦＥＴ
１０５の１つについて、２つの選択トランジスタ１０
６、１０７を必要とするので、メモリセル１０８の面積
が大きくなるという欠点もあった。 【０００５】本発明は強誘電体薄膜の結晶性が良好で、
膜質の低下等を生じることがなく、且つメモリセルの面
積が小さくて済む不揮発性半導体メモリを提供すること
を目的とする。 【０００６】 【課題を解決するための手段】上記の目的を達成するた
め本発明では、半導体基板と、前記半導体基板に形成さ
れたウェルと、前記ウェルに形成されたソース領域と、
前記ウェルに形成されたドレイン領域と、前記ソース領
域とドレイン領域の間の前記半導体基板上に形成された
絶縁膜と、前記絶縁膜上に形成されフローティング電極
として用いられる第１導電性薄膜と、第１導電性薄膜上
に形成された強誘電体薄膜と、前記強誘電体薄膜上に形
成されコントロール電極として用いられる第２導電性薄
膜とから成り、書き込みがなされた状態でも書き込みが
なされていない状態であってもコントロール電極に印加
されるゲート電圧が０ＶのときにＯＦＦ状態となってい
る１つのトランジスタで１つの記憶セルを構成し、前記
コントロール電極と前記ウェルとの間の電位差を前記強
誘電体薄膜の極性を反転するようにコントロールするこ
とによって書き込み又は消去を行うようになっていると
ともに、第２導電性薄膜がワードラインに接続され、ソ
ース領域と前記ウェルがビットラインに接続され、ドレ
インがドライブラインに接続されている記憶セルをマト
リクス状に設けて成る不揮発性半導体メモリにおいて、
選択セルの読出しを行なう場合は該選択セルにつながる
ワード線に強誘電体薄膜における分極を反転させない程
度の読出し電圧をかけ、前記選択セルにつながるビット
線をグランドレベルにし前記選択セルにつながるドライ
ブ線にセンシング電流を流すようになっている。 【０００７】 【作用】このように、基板にウェルを形成し、そのウェ
ル内にソース領域、ドレイン領域を形成し、そのソース
領域とウェルをビットラインに共通に接続するので、ウ
ェルを所定電位点に接続するための別個の接続ラインが
不要となり、その分、メモリを小型化できる。 【０００８】また、このメモリ素子は大きなバイアス電
圧をかけると強誘電体薄膜に充分な電界がかかり、強誘
電体の分極が反転する。一方、小さなバイアス電圧をか
けると、強誘電体薄膜には電界が充分かからないので、
強誘電体の分極は反転せず、ゲート絶縁膜にのみ電界が
かかる。従って、大きな電圧をかけることによって書込
み又は消去ができ、小さな電圧をかけることによって読
出しができることになる。 【０００９】 【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１はＮチャンネル型ＦＥＴとして構成した
メモリトランジスタの実施例であり、１はＰ型のシリコ
ン基板、２はＮ型のソース領域、３はＮ型のドレイン領
域、４はソース領域２とドレイン領域３の間の基板上に
成膜されたゲート絶縁膜、５は導電性薄膜のフローティ
ングゲート、６は強誘電体薄膜、７は導電性薄膜のコン
トロール電極である。 【００１０】ゲート絶縁膜４はＳｉＯ2で構成されてお
り、このゲート絶縁膜を設けることにより、フローティ
ングゲート５として強誘電体薄膜６との整合性のよい金
属、例えば白金（Ｐｔ）を用いることができる。そのた
め強誘電体薄膜６はこの整合性の良い白金を成長面とし
て形成されるので、非常に結晶性の良いものが得られ
る。 【００１１】また、この構造はフローティングゲート５
とゲート絶縁膜４と基板１とがＭＯＳ構造となっている
ので、これらは一般に行なわれているＭＯＳ作成技術を
利用して形成でき、その上に強誘電体薄膜６、コントロ
ール電極７を形成すればよい。従って、製造技術的にも
容易になるという利点がある。尚、上述の通りフローテ
ィングゲート５として白金を用いるのがよいが、白金だ
けでは密着性やバリア性（拡散防止能力）がやや弱いの
で、これらの密着性やバリア性を向上させるために白金
と他の金属との積層構造として形成してもよい。この例
として、Ｐｔ／Ｔｉ、Ｐｔ／Ｔａ、Ｐｔ／ＴｉＮ等の２
層構造例を挙げることができる。また、金属ではない
が，ＲｕＯ2等のように導電性をもつものであればＴ
ｉ、Ｔａ、ＴｉＮ等と同様に用いることができる。 【００１２】ゲート絶縁膜４としてはＳｉＯ2を用いる
のが一番好ましいが、容量を大きくすることができて、
半導体基板との整合性が良いものであれば、ＣａＦ2，
ＭｇＯ等の絶縁体を用いることもできる。 【００１３】次に、図２は前記構造のトランジスタをＯ
Ｎさせた場合（ａ）と、ＯＦＦにした場合（ｂ）をそれ
ぞれ示している。ＯＮさせる場合は、コントロール電極
７に正の電圧＋Ｖを印加する。この電圧＋Ｖは強誘電体
薄膜６の分極が反転するに充分な電圧とする。強誘電体
薄膜６における分極反転によりフローティングゲート５
に負の電荷が蓄積される。それに従ってゲート絶縁膜４
の上表面に、その電荷を打ち消そうとする正の電荷が発
生する。 【００１４】また、その正の電荷を打ち消すために基板
１の表面には負の電荷が発生する。その負の電荷が空乏
層となる或る値以上の電圧がコントロール電極７に加え
られていれば、反転層が形成されＦＥＴがＯＮ状態にな
る。コントロール電極７に負の電圧−Ｖを印加したとき
は、（ａ）と同様の作用により（ｂ）の如く基板１の表
面には正の電荷が発生するためＦＥＴはＯＦＦ状態とな
る。尚、基板１はいずれの場合もグランドに接続してい
る。 【００１５】図３は、コントロール電極７と基板１との
間で測定した容量Ｃ（図２参照）とバイアス電圧Ｖとの
間の特性図である。通常のＭＯＳトランジスタではバイ
アスを負から正に変化させていき、しかる後、正から負
へと戻していくと、同一の特性曲線となるが、本実施例
のＦＥＴは図示の如くヒステリシス曲線となる。これ
は、電圧を負から正へ変えていったときと、逆に正から
負へと変えていったときとでチャンネル部の電荷密度が
変わることに起因している。 【００１６】この図３の特性に関し、印加電圧Ｖ＝±１
０Ｖであり、強誘電体薄膜６の材料としてはＰＺＴ（Ｐ
ｂＺrxＴｉ1-xＯ3）を用いた。ＰＺＴの代わりにＰｂＴ
ｉＯ，Ｂｉ4Ｔｉ3Ｏ12等でも同様な結果が得られる。
尚、強誘電体薄膜６の比誘電率、膜厚を制御することに
より書込み電圧を制御できる。強誘電体薄膜６の成膜方
法としてはＳｏｌ−Ｇｅｌ法を用いたが、その他、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法等が可能である。 【００１７】図４はＦＥＴをＰチャンネル型とした場合
のＯＦＦ状態（Ａ）と、ＯＮ状態（Ｂ）を示している。
ここでも基板１はグランドに接続されている。Ｐチャン
ネル型ではコントロール電極７に正の電圧をかけたとき
ＯＦＦとなり、負の電圧をかけたときＯＮとなる点が図
２のＮチャンネル型と相違する。 【００１８】データの書き込み、読出しについてはＮチ
ャンネル型であっても、Ｐチャンネル型であっても次の
ようにする。まず、本実施例のメモリ素子では大きなバ
イアス電圧をかけると強誘電体薄膜６に電界がかかり分
極が生じるが、小さなバイアス電圧では強誘電体薄膜６
にあまり電界がかからないので、分極は発生せず、ゲー
ト絶縁膜４にのみに電界がかかる。 【００１９】そこで、書込み時には大きなバイアス電圧
をかけ、読み出し時には小さなバイアス電圧をかけて行
なう。 【００２０】図５は上記のメモリ素子を用いたメモリ回
路の実施例を示している。この回路を構成するメモリ素
子（ＦＥＴ）は書込み状態「１」でも書込まれていない
状態「０」でもゲート電圧（コントロール電極７に印加
される電圧）が０ＶのときはＯＦＦ状態となっているエ
ンハンスメント型（ノーマリオフ）とし、強誘電体膜６
での分極によるスレッショルド電圧Ｖthの変化を読取る
ことによって「１」、「０」を判別する。尚、図５のメ
モリ素子（ＦＥＴ）はＰチャンネル型であるとする。 【００２１】図６に、この回路の動作方法の一例をまと
めて示している。この図６に従って動作を説明する。
尚、図５において丸１０で囲んだメモリセル（ｍ、ｎ）
を選択されるセルとして、このセルへの書込み、消去、
読出しを説明する。ＢＬm、ＢＬm+1はビット線，Ｗ
Ｌn、ＷＬn+1はワード線、ＤＬn、ＤＬn+1はドライブ線
である。 【００２２】（１）書込み・・・（ｍ、ｎ）の選択セル
に書込みを行なうためには、ビット線ＢＬmに書込み電
圧（＋Ｖ1＝Ｈｉｇｈ）をかける。この電圧は強誘電体
薄膜６に分極反転を起こすのに充分な電圧であり、約１
０Ｖである。そして、選択セルにつながるワード線ＷＬ
nをグランドレベル（電圧０Ｖ）にする。このとき、非
選択セルが書込まれないように他のワード線ＷＬn+1を
オープン状態とする。 【００２３】（２）消去・・・書込みと逆の動作を行な
う。ワード線ＷＬnに消去電圧（＋Ｖ1＝Ｈｉｇｈ）をか
け、ビット線ＢＬmをグランドレベルにする。このとき
に、非選択セルのデータが消去セルのデータが消去され
ないように他のビット線ＢＬm+1に＋Ｖ1をかけ、他のワ
ード線ＷＬn+1をオープン状態とする。 【００２４】（３）読出し・・・ワード線ＷＬnに読出
し電圧ＳＶをかける。この電圧はＦＥＴの「１」状態で
のスレッショルド電圧Ｖthと「０」状態でのスレッショ
ルド電圧Ｖthの間の電圧であり、強誘電体薄膜６におけ
る分極を反転させない程度の電圧である。この電圧は例
えば３〜５Ｖ程度でよい。ビット線ＢＬmをグランドレ
ベルにしてドライブ線ＤＬnにセンシング電流ＳＡを流
すと、選択セル（ｍ、ｎ）が書込み状態ならＢＬmに電
流が流れる。 【００２５】図５では、メモリ素子が図４に示すフロー
ティングゲート５を有するトランジスタ単体のものとし
て説明したが、図７に示すように強誘電体キャパシタ１
１をＭＯＳＦＥＴ１２のゲートに接続したものをメモリ
セルとしても図６に示すような方法で書込み、消去、読
出しができる。 【００２６】図８はメモリセルの断面構造図を示してい
る。ビット線ＢＬmはＦＥＴのソース領域２とショート
させている。ワード線ＷＬnはコントロール電極７を用
いる。ドライブ線ＤＬnはドレイン領域３とダイレクト
コンタクトになるように配線している。Ｎウエルとビッ
ト線ＢＬmのコンタクト部にＮ+層１５を設けたが、充分
に抵抗が小さいコンタクトが作成できるなら、特にＮ+
層１５は削除してもよい。図９は強誘電体薄膜６を加工
しなくても差し支えないことを示している。図１０に平
面レイアウト図を示す。尚、図８、図９において、基板
１にウェル（N-well）が形成され、このウェルにソース
領域２とドレイン領域３が設けられている。また、ビッ
ト線ＢＬｍはソース領域２に接続されるとともに、Ｎ +
領域１５を介してウェルにも接続されている。従って、
ウェルを所定電位点に接続するための別個の接続ライン
が不要となり、その分、メモリを小型化できる。 【００２７】 【発明の効果】以上説明したように本発明によれば、ゲ
ート絶縁膜を設けることにより、その上にフローティン
グゲートを設けることができ、しかもメモリは大きな電
圧をかけることによって書込みと消去ができ、小さな電
圧をかけることによって読出しができるので、従来のよ
うな選択トランジスタは不要となり、セルとしてのチッ
プ面積が小さくできる。また、基板にウェルを形成し、
そのウェル内にソース領域、ドレイン領域を形成し、そ
のソース領域とウェルがをビットラインに共通に接続し
た場合には、ウェルを所定電位点に接続するための別個
の接続ラインが不要となり、その分、メモリを小型化で
きる。
【図面の簡単な説明】
【図１】 本発明を実施した不揮発性半導体メモリの模
式適構造図。 【図２】 その動作を示す図。 【図３】 そのバイアス電圧対容量の関係を示す特性
図。 【図４】 Ｐチャンネル型のメモリ素子ＦＥＴの動作を
示す図。 【図５】 メモリ回路の一部を示す図。 【図６】 その動作を説明するための図。 【図７】 他の実施例のメモリ素子を用いたメモリ回路
を示す図。 【図８】 メモリセルの断面構造図。 【図９】 異なるメモリセルの断面構造図。 【図１０】 平面のレイアウト図。 【図１１】 従来の不揮発性半導体メモリの模式的構造
図。 【図１２】 その従来のメモリ素子を用いたメモリセル
の回路図。 【符号の説明】 １ 半導体基板 ２ ソース領域 ３ ドレイン領域 ４ 絶縁膜 ５ フローティングゲート ６ 強誘電体薄膜 ７ コントロール電極
式適構造図。 【図２】 その動作を示す図。 【図３】 そのバイアス電圧対容量の関係を示す特性
図。 【図４】 Ｐチャンネル型のメモリ素子ＦＥＴの動作を
示す図。 【図５】 メモリ回路の一部を示す図。 【図６】 その動作を説明するための図。 【図７】 他の実施例のメモリ素子を用いたメモリ回路
を示す図。 【図８】 メモリセルの断面構造図。 【図９】 異なるメモリセルの断面構造図。 【図１０】 平面のレイアウト図。 【図１１】 従来の不揮発性半導体メモリの模式的構造
図。 【図１２】 その従来のメモリ素子を用いたメモリセル
の回路図。 【符号の説明】 １ 半導体基板 ２ ソース領域 ３ ドレイン領域 ４ 絶縁膜 ５ フローティングゲート ６ 強誘電体薄膜 ７ コントロール電極
フロントページの続き
(56)参考文献 特開 平５−304299（ＪＰ，Ａ)
特開 昭49−131646（ＪＰ，Ａ)
特開 昭57−172771（ＪＰ，Ａ)
特開 昭52−42381（ＪＰ，Ａ)
特開 昭55−128873（ＪＰ，Ａ)
特開 平４−192173（ＪＰ，Ａ)
特開 平２−64993（ＪＰ，Ａ)
特開 平５−110113（ＪＰ，Ａ)
国際公開92／12518（ＷＯ，Ａ１)
Claims (1)
- (57)【特許請求の範囲】 【請求項１】半導体基板と、前記半導体基板に形成され
たウェルと、前記ウェルに形成されたソース領域と、前
記ウェルに形成されたドレイン領域と、前記ソース領域
とドレイン領域の間の前記半導体基板上に形成された絶
縁膜と、前記絶縁膜上に形成されフローティング電極と
して用いられる第１導電性薄膜と、第１導電性薄膜上に
形成された強誘電体薄膜と、前記強誘電体薄膜上に形成
されコントロール電極として用いられる第２導電性薄膜
とから成り、書き込みがなされた状態でも書き込みがな
されていない状態であってもコントロール電極に印加さ
れるゲート電圧が０ＶのときにＯＦＦ状態となっている
１つのトランジスタで１つの記憶セルを構成し、前記コ
ントロール電極と前記ウェルとの間の電位差を前記強誘
電体薄膜の極性を反転するようにコントロールすること
によって書き込み又は消去を行うようになっているとと
もに、第２導電性薄膜がワードラインに接続され、ソー
ス領域と前記ウェルがビットラインに接続され、ドレイ
ンがドライブラインに接続されている記憶セルをマトリ
クス状に設けて成る不揮発性半導体メモリにおいて、 選択セルの読出しを行なう場合は該選択セルにつながる
ワード線に強誘電体薄膜における分極を反転させない程
度の読出し電圧をかけ、前記選択セルにつながるビット
線をグランドレベルにし前記選択セルにつながるドライ
ブ線にセンシング電流を流すようになっていることを特
徴とする不揮発性半導体メモリ。
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|---|---|---|---|
| JP33633793A JP3505758B2 (ja) | 1993-12-28 | 1993-12-28 | 不揮発性半導体メモリ |
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| US09/069,214 US6128212A (en) | 1993-12-28 | 1998-04-29 | Metal ferroelectric silicon field effect transistor memory |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP33633793A JP3505758B2 (ja) | 1993-12-28 | 1993-12-28 | 不揮発性半導体メモリ |
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| Publication Number | Publication Date |
|---|---|
| JPH07202035A JPH07202035A (ja) | 1995-08-04 |
| JP3505758B2 true JP3505758B2 (ja) | 2004-03-15 |
Family
ID=18298084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33633793A Expired - Fee Related JP3505758B2 (ja) | 1993-12-28 | 1993-12-28 | 不揮発性半導体メモリ |
Country Status (2)
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| KR100695139B1 (ko) * | 2005-02-07 | 2007-03-14 | 삼성전자주식회사 | 강유전체 기록 매체 및 그의 기록 방법 |
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| CN110071115A (zh) * | 2019-04-28 | 2019-07-30 | 中国科学院微电子研究所 | 一种铁电存储器、制作方法及操作方法 |
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|---|---|---|---|---|
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| JPH0336763A (ja) * | 1989-07-03 | 1991-02-18 | Hitachi Ltd | 半導体集積回路装置 |
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-
1993
- 1993-12-28 JP JP33633793A patent/JP3505758B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-19 US US08/715,967 patent/US5768185A/en not_active Expired - Lifetime
-
1998
- 1998-04-29 US US09/069,214 patent/US6128212A/en not_active Expired - Fee Related
Also Published As
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| US5768185A (en) | 1998-06-16 |
| US6128212A (en) | 2000-10-03 |
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