JP3251699B2 - 不揮発性記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラシュEEPROM(Elect
rically Erasable Programable Read Only Memory)等
の、半導体基板上に、電荷を注入したり、取り出したり
することで情報の記憶を行う、メモリトランジスタのみ
からなる複数のメモリセルが、行方向及び列方向に沿っ
てマトリクス状に配列形成されている不揮発性記憶装置
に関する。

【０００２】

【従来の技術】近年の半導体産業の発展に伴い、情報を
半永久的に記憶する不揮発性記憶装置の集積化及び低電
圧駆動化が要望されている。この要求に応える不揮発性
記憶装置は、例えば「1993年 IEDM 」等で開示されてい
る。図７は上記不揮発性記憶装置の構成を示しており、
同図（ａ）はパッシベーション膜を剥がした状態を示す
平面図、同図（ｂ）は同図（ａ）のＩ−Ｉ線断面図であ
る。この不揮発性記憶装置は、図７（ａ）に示すよう
に、Ｐ型シリコン基板１０上に、メモリトランジスタ１
Ａ，１Ｂ，１Ｃ，１Ｄのみからなるメモリセル２Ａ，２
Ｂ，２Ｃ，２Ｄが、行方向Ｘ及び列方向Ｙに沿ってマト
リクス状に配列形成されている。つまり、１トランジス
タ／１セル構造を有している。

【０００３】各メモリトランジスタ１Ａ，１Ｂ，１Ｃ，
１Ｄは、図７（ｂ）（メモリセル２Ａ，２Ｃのみ現れて
いる。）に示すように、シリコン基板１０の表面層に所
定の間隔をあけて形成されたＮ⁺ 型ソース領域１１及び
Ｎ型ドレイン領域１２と、ソース領域１１及びドレイン
領域１２で挟まれるように生じるチャネル領域１３上に
形成されたトンネル酸化膜１４と、トンネル酸化膜１４
上に形成されたフローティングゲート１５と、フローテ
ィングゲート１５上に形成されたＯＮＯ (oxide-nitrid
e-oxide)膜１６と、ＯＮＯ膜１６上に形成されたコント
ロールゲート１７とを備えている。

【０００４】全面は層間絶縁膜１８で覆われており、層
間絶縁膜１８のドレイン領域１２と対応する部分には、
コンタクトホール１９が開口されている。それゆえ、フ
ローティングゲート１５は、トンネル酸化膜１４、ＯＮ
Ｏ膜１５及び層間絶縁膜１８で囲まれ、外部と接続がと
られていない。コントロールゲート１７は、図７（ａ）
に示すように、行方向Ｘに沿って延ばされており、行方
向Ｘに配列するメモリセル２Ａ，２Ｂ及び２Ｃ，２Ｄで
共有されてワードラインＷＬ１，ＷＬ２となっている。

【０００５】ドレイン領域１２は、図７（ｂ）に示すよ
うに、Ｎ⁺ 層１２ａと、Ｎ⁺ 層１２ａを囲むＮ^- 層１２
ｂとからなる、いわゆる二重拡散構造を有しており、図
７（ａ）に示すように、列方向Ｙに隣接するメモリトラ
ンジスタ１Ａ，１Ｃ及び１Ｂ，１Ｄ同士で共有されてい
る。Ｎ⁺ 層１２ａには、図７（ｂ）に示すように、コン
タクトホール１９を通してビットラインＢＬ１，ＢＬ２
が接触している。ビットラインＢＬ１，ＢＬ２は、図７
（ａ）に示すように、列方向Ｙに沿って延ばされてお
り、列方向Ｙに配列するメモリセル２Ａ，２Ｃ及び２
Ｂ，２Ｄで共有されている。

【０００６】図８は上記不揮発性記憶装置の電気的構成
を示す等価回路図である。同図を参照して、行方向Ｘに
沿って配列するメモリトランジスタ１Ａ，１Ｂのコント
ロールゲートＣＧには、ワードラインＷＬ１が接続され
ており、同様に、行方向Ｘに沿って配列するメモリトラ
ンジスタ１Ｃ，１ＤのコントロールゲートＣＧには、ワ
ードラインＷＬ２が接続されている。

【０００７】列方向Ｙに隣接するメモリトランジスタ１
Ａ，１ＣのドレインＤ同士が接続されており、同様に、
列方向Ｙに隣接するメモリトランジスタ１Ｂ，１Ｄのド
レインＤ同士が接続されている。メモリトランジスタ１
Ａ，１Ｃのドレイン接続中間点には、ビットラインＢＬ
１が接続されており、メモリトランジスタ１Ｂ，１Ｄの
ドレイン接続中間点には、ビットラインＢＬ２が接続さ
れている。

【０００８】各メモリトランジスタ１Ａ，１Ｂ，１Ｃ，
１ＤのソースＳには、ソースラインＳＬが共通接続され
ている。ここで、図８及び表１を参照しつつ、上記不揮
発性記憶装置における情報の書込、消去及び読出の各動
作について説明する。

【０００９】

【表１】

【００１０】＜書込（ＷＲＩＴＥ）＞図８において、メ
モリセル２Ａに情報の書込を行うとする。まず、情報の
書込に際し、予め全てのメモリセル２Ａ，２Ｂ，２Ｃ，
２Ｄ内のメモリトランジスタ１Ａ，１Ｂ，１Ｃ，１Ｄの
フローティングゲートＦＧに、エレクトロンを一括注入
して消去状態とする。そして、ソースラインＳＬを開放
(open)状態とすると共に、基板ＳＵＢに対して０Ｖを印
加しておく。メモリセル２Ａが接続されているワードラ
インＷＬ１に対して−７Ｖを印加し、メモリセル２Ａを
選択するため、メモリセル２Ａが接続されているビット
ラインＢＬ１に対して５Ｖを印加する。また、非選択の
メモリセル２Ｂ，２Ｄが接続されているワードラインＷ
Ｌ２、及び非選択のメモリセル２Ｃ，２Ｄが接続されて
いるビットラインＢＬ２に対して０Ｖをそれぞれ印加す
る。

【００１１】そうすると、選択されたメモリセル２Ａに
あっては、そのメモリトランジスタ１Ａのフローティン
グゲートＦＧに蓄積されているエレクトロンが、ＦＮ(F
owler-Nordheim) トンネリングによりドレインＤ側に引
き抜かれる。その結果、メモリセル２Ａは、情報の書込
状態となる。 ＜消去（ＥＲＡＳＥ）＞情報の消去は一括して行われ
る。すなわち、全てのビットラインＢＬ１，ＢＬ２及び
ソースラインＳＬ、基板ＳＵＢに対して０Ｖをそれぞれ
印加すると共に、全てのワードラインＷＬ１，ＷＬ２に
対して２０Ｖを印加する。

【００１２】そうすると、全てのメモリセル２Ａ，２
Ｂ，２Ｃ，２Ｄでは、メモリトランジスタ１Ａ，１Ｂ，
１Ｃ，１ＤのコントロールゲートＣＧ−基板間にＦＮト
ンネル電流が発生し、このＦＮトンネル電流によりフロ
ーティングゲートＦＧ内にエレクトロンが注入される。
その結果、全てのメモリセル２Ａ，２Ｂ，２Ｃ，２Ｄ
は、情報の消去状態となる。 ＜読出（ＲＥＡＤ）＞図８において、メモリセル２Ａに
記憶されている情報の読出を行うとする。まず、ソース
ラインＳＬ及び基板ＳＵＢに対して０Ｖを印加してお
く。メモリセル２Ａが接続されているワードラインＷＬ
１に対して３Ｖを印加し、メモリセル２Ａを選択するた
め、メモリセル２Ａが接続されているビットラインＢＬ
１に対して１Ｖを印加する。また、非選択のメモリセル
２Ｃ，２Ｄが接続されているワードラインＷＬ２に対し
て０Ｖを印加し、非選択のメモリセル２Ｂ，２Ｄが接続
されているビットラインＢＬ２を開放状態とする。

【００１３】そうすると、メモリセル２Ａにあっては、
そのメモリトランジスタ１ＡのフローティングゲートＦ
Ｇにエレクトロンが蓄積されていない書込状態にある
と、メモリトランジスタ１ＡのソースＳ−ドレインＤが
導通し、チャネルが形成される。つまり、メモリセル２
Ａ内に電流が流れる。一方、メモリトランジスタ１Ａの
フローティングゲートＦＧにエレクトロンが蓄積されて
いる消去状態にあると、メモリトランジスタ１Ａのソー
スＳ−ドレインＤが導通せず、チャネルが形成されな
い。つまり、メモリセル２Ａ内に電流が流れない。この
状態をセンシングすることにより、メモリセル２Ａに記
憶されている情報の読出が達成される。

【００１４】

【発明が解決しようとする課題】図７及び図８に示した
不揮発性記憶装置では、情報の書換えに際し、ＦＮトン
ネリングを用いているため、低電圧駆動が可能となり、
消費電力を低減できる。その結果、外部供給電圧３〜５
Ｖの単一電源で対応でき、内部昇圧回路で十分に賄える
ようになる。よって、外部の昇圧回路が不要となって、
装置が小型化する。また、１トランジスタ／１セル構造
を有し、しかも列方向に隣接するメモリトランジスタ同
士でドレイン領域を共有しているので、セル面積が縮小
し、ある程度高集積化に貢献する。

【００１５】ところで、次世代の装置に対応するために
は、さらなる高集積化が必要となっている。しかしなが
ら、上記不揮発性記憶装置では、ビットラインとドレイ
ン領域とのコンタクトをとっているため、いかに素子を
微細化したとしても、必ずコンタクトマージンを確保す
る必要がある。つまり、このコンタクトマージン分だけ
セル面積を縮小できず、次世代装置に対応できない。

【００１６】上記に対処するため、近年では基板上で不
純物拡散層とのコンタクトをとらない、いわゆるＦＡＣ
Ｅ(Flash Array Contactless EPROM) 構造が提案されて
いる。このＦＡＣＥ構造では、コンタクトを必要としな
いので、次世代装置に十分に対応できるとされている。
そこで、上記不揮発性記憶装置をＦＡＣＥ構造とする
と、図９に示すような構成となる。図９はＦＡＣＥ構造
を有する不揮発性記憶装置の構成を示しており、同図
（ａ）はパッシベーション膜を剥がした状態を示す平面
図、同図（ｂ）は同図（ａ）のII−II線断面図である。
この不揮発性記憶装置では、Ｐ型シリコン基板１０の表
面層に、図９（ｂ）（メモリセル２Ａ，２Ｂのみ現れて
いる。）に示すように、行方向Ｘに隣接するメモリトラ
ンジスタ同士のソース領域及びドレイン領域となるＮ型
不純物拡散層２１，２２，２３が、基板３０上でコンタ
クトをとることなく所定の間隔をあけて形成されてい
る。

【００１７】各不純物拡散層２１，２２，２３は、図９
（ａ）に示すように、列方向Ｙに沿って延ばされてお
り、予め定める箇所で基板３０の裏側からコンタクトが
とられている。つまり、図において左端の不純物拡散層
２１は、列方向Ｙに沿って配列するメモリセル２Ａ，２
Ｃ及び図示しないメモリセルで共有されてビットライン
ＢＬ１となっている。不純物拡散層２２は、列方向Ｙに
沿って配列するメモリセル２Ａ，２Ｃ及び２Ｂ，２Ｄで
共有されてビットラインＢＬ２となっている。右端の不
純物拡散層２３は、列方向Ｙに沿って配列するメモリセ
ル２Ｂ，２Ｄ及び図示しないメモリセルで共有されてビ
ットラインＢＬ３となっている。なお、その他の構成
は、図７に示した不揮発性記憶装置と同様である。

【００１８】図１０は上記ＦＡＣＥ構造を有する不揮発
性記憶装置の電気的構成を示す等価回路図である。同図
を参照して、行方向Ｘに沿って配列するメモリトランジ
スタ１Ａ，１ＢのコントロールゲートＣＧには、ワード
ラインＷＬ１が接続されており、同様に、行方向Ｘに沿
って配列するメモリトランジスタ１Ｃ，１Ｄのコントロ
ールゲートＣＧには、ワードラインＷＬ２が接続されて
いる。

【００１９】ワードラインＷＬ１に沿って配列するメモ
リトランジスタは、隣接するメモリトランンジスタのソ
ースＳ−ドレインＤ同士が接続されてアレー状につなが
っている。同様に、ワードラインＷＬ２に沿って配列す
るメモリトランジスタも、アレー状につながっている。
図において左端のメモリトランジスタ１ＡのソースＳ
と、図示しないメモリトランジスタのドレインとの接続
中間点、及び左端のメモリトランジスタ１ＣのソースＳ
と、図示しないメモリトランジスタのドレインとの接続
中間点には、ビットラインＢＬ１が接続されている。メ
モリトランジスタ１ＡのドレインＤと、メモリトランジ
スタ１ＢのソースＳとの接続中間点、及びメモリトラン
ジスタ１ＣのドレインＤと、メモリトランジスタ１Ｄの
ソースＳとの接続中間点には、ビットラインＢＬ２が接
続されている。図において右端のメモリトランジスタ１
Ｂのドレインと、図示しないメモリトランジスタのソー
スとの接続中間点、及び右端のメモリトランジスタ１Ｄ
のドレインＤと、図示しないメモリトランジスタのソー
スとの接続中間点には、ビットラインＢＬ３が接続され
ている。

【００２０】しかしながら、上記不揮発性記憶装置で
は、表１に示す駆動方法で情報の書込を行うと、書込選
択性がなくなり、選択メモリセルとワードラインを共有
している非選択メモリセルに書込ディスターブが発生す
る。すなわち、図１０に示すように、例えば情報の書込
時にメモリセル２Ａを選択した場合には、ワードライン
ＷＬ１に対して−７Ｖが、ビットラインＢＬ１，ＢＬ３
に対して０Ｖが、ビットラインＢＬ２に対して５Ｖがそ
れぞれ印加されることになる。そのため、非選択のメモ
リセル２Ｂも、選択されたメモリセル２Ａと同様の電圧
条件で印加される。したがって、メモリセル２Ｂ内のメ
モリトランジスタ１ＢのフローティングゲートＦＧに蓄
積されているエレクトロンが、ＦＮトンネリングにより
ソースＳ側に引き抜かれる。その結果、非選択のメモリ
セル２Ｂ内に、誤って情報の書込が行われてしまう。

【００２１】本発明は、上記に鑑み、情報の書込時のデ
ィスターブの発生を防止して書込選択性を確保しつつ、
セル面積を縮小できる不揮発性記憶装置の提供を目的と
する。

【００２２】

【課題を解決するための手段及び作用】上記目的を達成
するための、本発明による不揮発性記憶装置は、予め定
める第１の導電型式をした半導体基板上に、電荷を注入
したり、取り出したりすることで情報の記憶を行う、メ
モリトランジスタからなる複数のメモリセルが、行方向
及び列方向に沿ってマトリクス状に配列形成されている
ものであって、上記半導体基板の表面層に、所定の間隔
をあけて列方向に沿って形成され、行方向に隣接するメ
モリトランジスタ同士のソース領域及びドレイン領域と
なり、かつ列方向に沿って配列するメモリセルで共有さ
れたビットラインとなっている、上記第１の導電型式と
は反対の第２の導電型式をした複数の不純物拡散層と、
上記隣合う不純物拡散層で挟まれるように生じる各チャ
ネル領域上に、ソース領域と所定のオフセット間隔をあ
けて形成され、チャネル領域で発生した電荷を通過させ
得るトンネル絶縁膜と、上記各トンネル絶縁膜上に形成
され、トンネル絶縁膜を通過してきた電荷を蓄積する電
荷蓄積層と、上記各電荷蓄積層上に形成されたコントロ
ールゲートと、上記各チャネル領域の残りの領域上に、
チャネル領域、並びに電荷蓄積層及びコントロールゲー
トと絶縁状態で形成されたサイドウォールゲートと、上
記各サイドウォールゲート及びコントロールゲート上
に、行方向に沿って形成され、かつ行方向に沿って配列
するメモリセルで共有されており、行方向に隣接するメ
モリトランジスタのコントロールゲート及びサイドウォ
ールゲートに所定の制御電圧が印加できるようになって
いるワードラインと、情報の消去時に、全てのワードラ
インに対して基板と同一極性の高電圧を印加すると共
に、全てのビットラインを接地電位として、全てのメモ
リセル内のメモリトランジスタのコントロールゲート−
基板間にＦＮトンネル電流を発生させ、このＦＮトンネ
ル電流により電荷蓄積層に電荷を一括注入する消去手段
と、情報の書込時に、情報の書込を行うメモリセルが接
続されているワードラインに対して、メモリトランジス
タのサイドウォールゲート直下の基板表面を反転さ せず
にオフセット領域を形成し得る、不純物拡散層と同一極
性の高電圧を印加し、情報の書込を行うメモリセルを選
択するため、当該メモリセル内のメモリトランジスタの
ドレイン領域が接続されているビットラインに対して書
込電圧を印加すると共に、その他のワードライン及びビ
ットラインを接地電位として、ＦＮトンネリングによ
り、選択されたメモリセル内のメモリトランジスタの電
荷蓄積層に蓄積されている電荷をドレイン領域側に引き
抜く書込手段と、情報の読出時に、情報の読出を行うメ
モリセルが接続されているワードラインに対して、メモ
リトランジスタのサイドウォールゲート直下の基板表面
が反転し得るセンス電圧を印加し、情報の読出を行うメ
モリセルを選択するため、当該メモリセル内のメモリト
ランジスタのソース領域が接続されているビットライン
を接地電位とすると共に、ドレイン領域が接続されてい
るビットラインに対してセル電流が発生し得る読出電圧
を印加しておき、その他のワードラインを接地電位と
し、その他のビットラインを開放状態とする読出手段と
を備えていることを特徴とする。

【００２３】上記構成において、基板上で不純物拡散層
とのコンタクトをとらない、いわゆるＦＡＣＥ構造を有
しているため、コンタクトマージンを確保する必要がな
く、しかも１トランジスタ／１セル構造を有しているの
で、セル面積を大幅に縮小することができる。

【００２４】情報の書込に際して、予め全てのメモリセ
ル内のメモリトランジスタの電荷蓄積層に、電荷を一括
注入して消去状態としておく。各メモリトランジスタ
は、ソース領域に対してオフセット配置された電荷蓄積
層及びコントロールゲートと、オフセット領域上に配置
されたサイドウォールゲートとに分割されており、両ゲ
ートに対して所定の制御電圧が印加されるようになって
いる。そのため、情報の書込時には、書込手段により、
選択されたメモリセル内のメモリトランジスタ、及び選
択メモリセルとワードラインを共有している非選択メモ
リセル内のメモリトランジスタの各コントロールゲート
及びサイドウォールゲートには、不純物拡散層と同一極
性の高電圧が印加されることになる。それによって、各
サイドウォールゲート直下の基板の表面は、反転せず、
オフセット領域が形成される。

【００２５】このとき、選択メモリセル内のメモリトラ
ンジスタでは、ＦＮトンネリングにより電荷蓄積層内の
電荷がドレイン領域側に引き抜かれる。その結果、選択
メモリトランジスタは、電荷蓄積層内に電荷が蓄積され
ていない書込状態となる。一方、選択メモリセルとワー
ドラインを共有している非選択メモリセルでは、書込電
圧が印加されているものの、非選択メモリトランジスタ
のソース領域側にはオフセット領域が形成されているた
め、電荷蓄積層−ソース領域間でＦＮトンネル機構が働
かない。その結果、電荷蓄積層内に電荷が蓄積されたま
まとなり、消去状態を保つ。つまり、非選択メモリセル
に書込ディスターブが発生せず、誤って情報が書込まれ
ることはない。

【００２６】情報の消去時には、消去手段により、全て
のメモリトランジスタのコントロールゲートには不純物
拡散層と同一極性の高電圧がかけられる結果、コントロ
ールゲート−基板間にＦＮトンネル電流が発生する。こ
れに伴って、電荷蓄積層内に電荷が全体的に注入され
る。その結果、全てのメモリトランジスタは、電荷蓄積
層内に電荷が蓄積されている消去状態となる。このよう
に、ＦＮトンネル電流により電荷蓄積層内に電荷を全体
的に注入させることで、情報の消去を行っているため、
トンネル絶縁膜の劣化を防止でき、書換回数が増加する
と共に、書換速度も速くなる。

【００２７】情報の読出時には、選択メモリセル、及び
選択メモリセルとワードラインを共有している非選択メ
モリセル内のメモリトランジスタの各コントロールゲー
ト及びサイドウォールゲートには、センス電圧が印加さ
れる。そのため、各サイドウォールゲート直下の基板の
表面は、反転し、反転層が生じる。このとき、選択メモ
リセル内のメモリトランジスタでは、電荷蓄積層に電荷
が蓄積されていない書込状態にあれば、コントロールゲ
ートに印加されているセンス電圧の影響が電荷蓄積層直
下の基板表面まで到達する。そのため、電荷蓄積層直下
の基板表面が反転し、基板表面に電荷が誘起される。こ
れに伴い、誘起された電荷と反転層とが接続する。その
結果、ソース領域−ドレイン領域間が導通し、チャネル
が形成される。つまり、選択メモリセルに電流が流れ
る。一方、非選択メモリトランジスタの電荷蓄積層に電
荷が蓄積されている消去状態であれば、コントロールゲ
ートに印加されるセンス電圧の影響が電荷蓄積層内に蓄
積されている電荷により遮断され、電荷蓄積層直下の基
板表面まで到達しない。その結果、ソース領域−ドレイ
ン領域間が導通せず、チャネルが形成されない。つま
り、非選択メモリセルに電流が流れない。このように、
オフセット領域の反転を利用して情報の読出を行えるの
で、読出速度は速くなる。

【００２８】

【実施例】以下、本発明の一実施例を図１ないし図６に
基づき詳述する。図１は本発明の一実施例に係る不揮発
性記憶装置の構成を示しており、同図（ａ）はパッシベ
ーション膜を剥した状態を示す平面図、同図（ｂ）は同
図（ａ）のIV−IV線断面図である。同図を参照しつつ、
本実施例に係る不揮発性記憶装置の構成について説明す
る。

【００２９】本実施例の不揮発性記憶装置は、図１
（ａ）に示すように、Ｐ型シリコン基板３０上に、メモ
リトランジスタ１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０
Ｅ，１０Ｆのみからなるメモリセル２０Ａ，２０Ｂ，２
０Ｃ，２０Ｄ，２０Ｅ，２０Ｆが、行方向Ｘ及び列方向
Ｙに沿って配列形成されている。シリコン基板３０の表
面層には、図１（ｂ）（メモリセル２０Ａ，２０Ｂ，２
０Ｃのみ現れている。）に示すように、行方向Ｘに隣接
するメモリトランジスタ同士のソース領域及びドレイン
領域となるＮ型不純物拡散層３１，３２が、所定の間隔
をあけて形成されている。不純物拡散層３１，３２は、
Ｎ⁺ 層３１ａ，３２ａと、Ｎ⁺ 層３１ａ，３２ａを囲む
Ｎ^- 層３１ｂ，３２ｂとからなる、いわゆる二重拡散構
造を有している。また、図において左側の不純物拡散層
３１は、図１（ａ）に示すように、列方向Ｙに沿って延
ばされており、列方向Ｙに沿って配列するメモリセル２
０Ａ，２０Ｄ及び２０Ｂ，２０Ｅで共有されたビットラ
インＢＬ１となっている。同様に、右側の不純物拡散層
３２も列方向Ｙに沿って延ばされており、列方向Ｙに沿
って配列するメモリセル２０Ｂ，２０Ｅ及び２０Ｃ，２
０Ｆで共有されたビットラインＢＬ２となっている。

【００３０】不純物拡散層３１，３２で挟まれるように
生じる各チャネル領域３３上には、図１（ｂ）に示すよ
うに、ソース領域と所定のオフセット間隔をあけてトン
ネル酸化膜３４が形成されている。トンネル酸化膜３４
は、チャネル領域３３で発生した電荷をトンネルさせる
ものである。それゆえ、トンネル酸化膜３３は、ＳｉＯ
₂ からなり、その膜厚は、電荷をトンネルさせ得るよ
う、例えば１００Å程度に極めて薄く設定されている。

【００３１】各トンネル酸化膜３４上には、フローティ
ングゲート３５が形成されている。フローティングゲー
ト３５は、トンネル酸化膜３４をトンネルしてきた電荷
を蓄積するものであって、例えばＡｓ、Ｐ等を高濃度に
ドープして低抵抗化したポリシリコンからなる。また、
各フローティングゲート３５は、図１（ａ）に示すよう
に、島状に配置されている。

【００３２】各フローティングゲート３５上には、図１
（ｂ）に示すように、ＯＮＯ膜３６が形成されている。
ＯＮＯ膜３６は、電荷をフローティングゲート３５内に
長時間閉じ込めておくためのものであって、Ｓｉ₃Ｎ₄膜
を上下からＳｉＯ₂ 膜でサンドイッチした構造を有して
いる。最下層のＳｉＯ₂膜の膜厚は１２０Å程度に、Ｓ
ｉ₃Ｎ₄膜の膜厚は２００Å程度に、最上層のＳｉＯ₂ 膜
の膜厚は５０Å程度にそれぞれ設定されている。

【００３３】ＯＮＯ膜３６上には、コントロールゲート
３７が形成されている。各コントロールゲート３７は、
例えばＡｓ、Ｐ等を高濃度にドープして低抵抗化したポ
リシリコンからなり、図１（ａ）に示すように、島状に
配置されている。各チャネル領域３３の残りの領域上に
は、図１（ｂ）に示すように、チャネル領域３３、並び
にフローティングゲート３５、ＯＮＯ膜３６及びコント
ロールゲート３７と絶縁状態でサイドウォールゲート３
８が形成されている。サイドウォールゲート３８は、例
えばＡｓ、Ｐ等を高濃度にドープして低抵抗化したポリ
シリコンからなり、図１（ａ）に示すように、島状に配
置されている。

【００３４】各メモリトランジスタ１０Ａ，１０Ｂ，１
０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ間には、図１（ｂ）に示
すように、各コントロールゲート３７及びサイドウォー
ルゲート３８の上面を露出させた状態で層間絶縁膜３９
が充たされている。それゆえ、各フローティングゲート
３５は、絶縁膜で囲まれ、外部と接続がとられていな
い。層間絶縁膜３９は、ＰドープのＳｉＯ₂ であるＰＳ
Ｇ(phosho-silicate-glass) 中にＢを混入したＢＰＳＧ
(boron-phosho-silicate-glass)等からなる。

【００３５】メモリトランジスタ１０Ａ，１０Ｂ，１０
Ｃのコントロールゲート３７及びサイドウォールゲート
３８上には、ワードラインＷＬ１が形成されている。ワ
ードラインＷＬ１は、行方向Ｘに沿って延ばされてお
り、行方向Ｘに配列するメモリセル２０Ａ，２０Ｂ，２
０Ｃで共有されている。同様に、メモリトランジスタ１
０Ｄ，１０Ｅ，１０Ｆのコントロールゲート３７及びサ
イドウォールゲート３８上には、図１（ａ）に示すよう
に、ワードラインＷＬ２が行方向Ｘに沿って延ばされて
形成されており、行方向Ｘに配列するメモリセル２０
Ｄ，２０Ｅ，２０Ｆで共有されている。ワードラインＷ
Ｌ１，ＷＬ２は、例えばタングステンポリサイド等の配
線材料でできている。つまり、各メモリトランジスタ１
０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆのゲー
トは、ソース領域に対してオフセット配置されたフロー
ティングゲート３５及びコントロールゲート３７と、オ
フセット領域上に配置されたサイドウォールゲート３８
とに分割されており、情報の書込、消去及び読出の際
に、両ゲート３７，３８に対して所定のコントロール電
圧が印加されるようになっている。

【００３６】なお、図中×印は基板３０での表面リーク
電流を抑制するために打ち込まれたチャネルストップイ
オンを示している。このように、上記不揮発性記憶装置
は、基板３０上で不純物拡散層３１，３２とのコンタク
トをとらない、いわゆるＦＡＣＥ構造を有しているた
め、コンタクトマージンを確保する必要がなく、しかも
１トランジスタ／１セル構造を有しているため、セル面
積を大幅に縮小することができる。

【００３７】図２は不揮発性記憶装置の製造方法を工程
順に示す概略断面図であって、説明の便宜上、１つのメ
モリセルのみを示している。同図を参照しつつ、上記不
揮発性記憶装置の製造方法について説明する。まず、ト
ンネル酸化膜、フローティングゲート、ＯＮＯ膜及びコ
ントロールゲートを形成する。すなわち、図２（ａ）に
示すように、Ｐ型シリコン基板２０を熱酸化し、全面に
ＳｉＯ₂ 膜を成長させトンネル酸化膜３４を形成する。
続いて、ＬＰＣＶＤ(low pressure chemical vapor dep
osition)法により、トンネル酸化膜３４上に一層目のポ
リシリコン膜４０を堆積をする。さらに、ポリシリコン
膜４０上にＯＮＯ膜３６を積層する。続けて、ＬＰＣＶ
Ｄ法によりＯＮＯ膜３６上に二層目のポリシリコン膜４
１を堆積する。次に、二層目のポリシリコン膜４１上
に、レジストを島状に形成した後、このレジストをマス
クとして、レジストからはみ出た部分のポリシリコン膜
４１、ＯＮＯ膜３６及びポリシリコン膜４０をエッチン
グする。これにより、図２（ｂ）に示すように、フロー
ティングゲート３５及びコントロールゲート３７が島状
に形成される。フローティングゲート３５及びコントロ
ールゲート３７を形成した後、例えばＢ⁺ 等のチャネル
ストップイオンを注入する。なお、マスクとして使用し
たレジストは用済みとなるので取り除く。

【００３８】上記ゲート形成工程が終了すると、サイド
ウォールゲートを形成する。すなわち、図２（ｃ）に示
すように、シリコン基板３０を熱酸化し、全面にＳｉＯ
₂ 膜４２を成長させる。続けて、ＬＰＣＶＤ法により、
全面にサイドウォールゲート形成用のポリシリコン膜を
堆積した後、コントロールゲート３７上のＳｉＯ₂ 膜５
２が露出するまでサイドウォールゲート形成用のポリシ
リコン膜をエッチバックし、フローティングゲート３
５、ＯＮＯ膜３６及びコントロールゲート３７の両側に
一対のサイドウォールを形成する。その後、一方のサイ
ドウォールを異方性エッチングする。この段階で残存し
たサイドウォールが、図２（ｄ）に示すように、サイド
ウォールゲート３８となる。

【００３９】上記サイドウォールゲート形成工程が終了
すると、不純物拡散層を形成する。まず、図２（ｄ）に
示すように、コントロールゲート３７、ＯＮＯ膜３６及
びフローティングゲート３５をマスクとして、Ｐ⁺ を高
エネルギーをもってインプラする。続いて、コントロー
ルゲート３７、ＯＮＯ膜３６及びフローティングゲート
３５をマスクとして、Ａｓ⁺ を低エネルギーをもってイ
ンプラする。その後、所定時間アニールする。そうする
と、Ｎ⁺ 層３１ａ，３２ａ及びＮ^- 層３１ｂ，３２ｂか
らなる不純物拡散層３１，３２が、自己整合的に列方向
に沿って形成される。

【００４０】上記不純物拡散層形成工程が終了すると、
層間絶縁膜の形成及びメタライゼーションを行う。すな
わち、図２（ｅ）に示すように、ＣＶＤ(chemical vapo
r deposition) 法により、全面にＢＰＳＧを堆積した
後、コントロールゲート３７及びサイドウォールゲート
３８の上面が露出するまでＢＰＳＧをエッチバックして
層間絶縁膜３９を形成する。その後、ＰＶＤ(physical
vapor deposition) 法により、全面にタングステンポリ
サイドを堆積し、マスク合わせ及びＲＩＥを用いてタン
グステンポリサイドを行方向に沿ってストライプ状にパ
ターニングする。その結果、図２（ｆ）に示すように、
ワードラインＷＬ１，ＷＬ２が行方向に沿って形成され
る。

【００４１】上記層間絶縁膜形成工程及びメタライゼー
ションが終了すると、パッシベーション膜を形成する。
すなわち、図２（ｆ）に示すように、ＣＶＤ法により、
全面にＳｉ₃Ｎ₄ 等の絶縁物質を堆積して、パッシベー
ション膜４３を形成する。このとき、不純物拡散層３
１，３２のところどころ（例えば、３２ビットおき）
に、Ａｌ等を埋め込んでコンタクトを裏打ちし、ボンデ
ィングワイヤーで接続する。

【００４２】図３は不揮発性記憶装置の電気的構成を示
す等価回路図である。同図を参照して、行方向Ｘに沿っ
て配列するメモリトランジスタ１０Ａ，１０Ｂのコント
ロールゲートＣＧ及びサイドウォールゲートＳＧには、
ワードラインＷＬ１が接続されており、同様に、行方向
Ｘに沿って配列するメモリトランジスタ１０Ｃ，１０Ｄ
のコントロールゲートＣＧ及びサイドウォールゲートＳ
Ｇには、ワードラインＷＬ２が接続されている。

【００４３】ワードラインＷＬ１に沿って配列するメモ
リトランジスタは、隣接するメモリトランンジスタのソ
ースＳ−ドレインＤ同士が接続されてアレー状につなが
っている。同様に、ワードラインＷＬ２に沿って配列す
るメモリトランジスタも、アレー状につながっている。
図において左端のメモリトランジスタ１０ＡのソースＳ
と、図示しないメモリトランジスタのドレインとの接続
中間点、及び左端のメモリトランジスタ１０Ｃのソース
Ｓと、図示しないメモリトランジスタのドレインとの接
続中間点には、ビットラインＢＬ１が接続されている。
メモリトランジスタ１０ＡのドレインＤと、メモリトラ
ンジスタ１０ＢのソースＳとの接続中間点、及びメモリ
トランジスタ１０ＣのドレインＤと、メモリトランジス
タ１０ＤのソースＳとの接続中間点には、ビットライン
ＢＬ２が接続されている。右端のメモリトランジスタ１
０Ｂのドレインと、図示しないメモリトランジスタのソ
ースとの接続中間点、及び右端のメモリトランジスタ１
０ＤのドレインＤと、図示しないメモリトランジスタの
ソースとの接続中間点には、ビットラインＢＬ３が接続
されている。

【００４４】ワードラインＷＬ１，ＷＬ２の一端（図に
おいて左側）には、Ｘ（正）デコーダ５１が接続されて
おり、他端にはＸ（負）デコーダ５２が接続されてい
る。Ｘデコーダ５１，５２は、情報の書込、消去及び読
出の際に、ワードラインＷＬ１，ＷＬ２に所定の電圧を
印加するものである。Ｘ（正）デコーダ５１には、正電
圧昇圧回路５３が接続されており、Ｘ（負）デコーダ５
２には、負電圧昇圧回路５４が接続されている。

【００４５】ビットラインＢＬ１，ＢＬ２，ＢＬ３に
は、Ｙデコーダ６０が接続されている。Ｙデコーダ６０
は、情報の書込、消去及び読出の際に、ビットラインＢ
Ｌ１，ＢＬ２，ＢＬ３に対して所定の電圧を印加するも
のである。Ｙデコーダ６０の一端には、電圧発生器６１
が接続されており、他端にはセンスアンプ（ＳＡ）６２
が接続されている。

【００４６】Ｘ（正）デコーダ５１、Ｘ（負）デコーダ
５２、正電圧昇圧回路５３、負電圧昇圧回路５４及びＹ
デコーダ６０は、制御回路７０から制御信号が与えら
れ、この制御信号により制御される。ここで、図３及び
表１を参照しつつ、上記不揮発性記憶装置における情報
の書込、消去及び読出の各動作について説明する。

【００４７】

【表２】

【００４８】＜書込（ＷＲＩＴＥ）＞ 図３において、メモリセル２０Ａに情報の書込を行うと
する。まず、情報の書込に際し、予め全てのメモリセル
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ内のメモリトランジス
タ１０Ａ，１０Ｂ，１０Ｃ，１０Ｄのフローティングゲ
ートＦＧに、エレクトロンを一括注入して消去状態とす
る。そして、Ｘ（負）デコーダ５２及び負電圧昇圧回路
５４により、メモリセル２０Ａが接続されているワード
ラインＷＬ１に対して−７Ｖを印加する。メモリセル２
０Ａを選択するため、Ｙデコーダ６０により、メモリセ
ル２０Ａ内のメモリトランジスタ１０ＡのソースＳが接
続されているビットラインＢＬ１に対して０Ｖを、ドレ
インＤが接続されているビットラインＢＬ２に対して５
Ｖをそれぞれ印加する。また、Ｘ（正）デコーダ５１及
びＹデコーダ６０により、非選択のメモリセル２０Ｂ，
２０Ｄが接続されているワードラインＷＬ２、及び非選
択のメモリセル２０Ｃ，２０Ｄが接続されているビット
ラインＢＬ２に対して０Ｖをそれぞれ印加する。

【００４９】そうすると、選択されたメモリセル２０Ａ
にあっては、そのメモリトランジスタ１０Ａのフローテ
ィングゲートＦＧに蓄積されているエレクトロンが、Ｆ
ＮトンネリングによりドレインＤ側に引き抜かれる。そ
の結果、メモリセル２０Ａは、情報の書込状態となる。
フローティングゲートにエレクトロンが蓄積されている
状態と、蓄積されていない状態とでは、ソース−ドレイ
ン間を導通させるために必要なゲート電圧が異なる。す
なわち、ソース−ドレイン間を導通させるためのしきい
値電圧Ｖ_THは、フローティングゲートのエレクトロンを
注入した状態で高いしきい値Ｖ１（例えば５Ｖ）をと
り、エレクトロンが未注入の状態で低いしきい値Ｖ２
（例えば２Ｖ）をとる。このように、しきい値電圧Ｖ_TH
を２種類に設定することで「０」または「１」の２値デ
ータをメモリセルに記憶させることができる。 ＜消去（ＥＲＡＳＥ）＞情報の消去は一括して行われ
る。すなわち、Ｙデコーダ６０により、全てのビットラ
インＢＬ１，ＢＬ２，ＢＬ３に対して０Ｖを印加すると
共に、Ｘ（正）デコーダ５１及び正電圧昇圧回路５３に
より、全てのワードラインＷＬ１，ＷＬ２に対して２０
Ｖを印加する。

【００５０】そうすると、全てのメモリセル２０Ａ，２
０Ｂ，２０Ｃ，２０Ｄでは、メモリトランジスタ１０
Ａ，１０Ｂ，１０Ｃ，１０ＤのコントロールゲートＣＧ
−基板間にＦＮトンネル電流が発生し、このＦＮトンネ
ル電流によりフローティングゲートＦＧ内にエレクトロ
ンが注入される。その結果、全てのメモリセル２０Ａ，
２０Ｂ，２０Ｃ，２０Ｄは、情報の消去状態となる。 ＜読出（ＲＥＡＤ）＞ 図３において、メモリセル２０Ａに記憶されている情報
の読出を行うとする。Ｘ（正）デコーダ５１により、メ
モリセル２０Ａが接続されているワードラインＷＬ１に
対して３Ｖを印加する。メモリセル２０Ａを選択するた
め、Ｙデコーダ６０により、メモリセル２０Ａ内のメモ
リトランジスタ１０ＡのソースＳが接続されているビッ
トラインＢＬ１に対して０Ｖを、ドレインＤに接続され
ているビットラインＢＬ２に対して１Ｖをそれぞれ印加
する。また、Ｘ（正）デコーダ５１により、非選択のメ
モリセル２０Ｃ，２０Ｄが接続されているワードライン
ＷＬ２に対して０Ｖを印加し、Ｙデコーダ６０により、
非選択のメモリセル２０Ｂ，２０Ｄが接続されているビ
ットラインＢＬ３を開放状態とする。

【００５１】そうすると、メモリセル２０Ａにあって
は、そのメモリトランジスタ１０Ａのフローティングゲ
ートＦＧにエレクトロンが蓄積されていない書込状態に
あると、メモリトランジスタ１０ＡのソースＳ−ドレイ
ンＤが導通し、チャネルが形成される。つまり、メモリ
セル２０Ａ内に電流が流れる。一方、メモリトランジス
タ１０ＡのフローティングゲートＦＧにエレクトロンが
蓄積されている消去状態にあると、メモリトランジスタ
１０ＡのソースＳ−ドレインＤが導通せず、チャネルが
形成されない。つまり、メモリセル２０Ａ内に電流が流
れない。この状態をデコーダ５１，６０及びセンスアン
プ６２でセンシングすることにより、メモリセル２０Ａ
に記憶されている情報の読出が達成される。

【００５２】ここで、センス電圧とは、上記しきい値電
圧Ｖ_THの２種類のＶ１，Ｖ２の中間的な電圧である。し
たがって、このセンス電圧を印加すると、フローティン
グゲートにエレクトロンが蓄積されているか否かで、ソ
ース−ドレイン間の導通／非導通が決定される。このよ
うに、情報の書換えに際し、ＦＮトンネリングを用いて
いるため、低電圧駆動が可能となる。

【００５３】図４は書込時のメモリトランジスタの動作
原理を示す図、図５は消去時のメモリトランジスタの動
作原理を示す図、図６は読出時のメモリトランジスタの
動作原理を示す図である。図４ないし図６を参照しつ
つ、上記メモリトランジスタの動作原理について説明す
る。 ＜書込＞ 図３に示すメモリセル２０Ａに情報を書込むとする。こ
のとき、前述した如く、各メモリトランジスタは、ソー
ス領域に対してオフセット配置されたフローティングゲ
ート及びコントロールゲートと、オフセット領域上に配
置されたサイドウォールゲートとに分割されており、両
ゲートに対して所定のコントロール電圧が印加されるよ
うになっているので、図４（ａ）（ｂ）に示すように、
選択されたメモリセル２０Ａ内のメモリトランジスタ１
０Ａ、及び選択メモリセル２０ＡとワードラインＷＬ１
を共有している非選択メモリセル２０Ｂ内のメモリトラ
ンジスタ１０Ｂの各コントロールゲート３７及びサイド
ウォールゲート３８には、−７Ｖが印加されることにな
る。そのため、各サイドウォールゲート３８直下の基板
３０の表面は、反転せず、オフセット領域ＯＳが形成さ
れる。

【００５４】このとき、選択メモリセル２０Ａ内のメモ
リトランジスタ１０Ａでは、図４（ａ）に示すように、
ＦＮトンネリングによりフローティングゲート３５内の
エレクトロンがドレイン領域側に引き抜かれる。その結
果、メモリトランジスタ１０Ａは、図４（ｂ）に示すよ
うに、フローティングゲート３５内にエレクトロンが蓄
積されていない書込状態となる。

【００５５】一方、選択メモリセル２０Ａとワードライ
ンＷＬ１を共有している非選択メモリセル２０Ｂでは、
ビットラインＢＬ２に５Ｖが印加されているものの、図
４（ａ）に示すように、そのメモリトランジスタ１０Ｂ
のソース領域側にはオフセット領域ＯＳが形成されてい
るため、フローティングゲート３５−ソース領域間でＦ
Ｎトンネル機構が働かない。その結果、図４（ｂ）に示
すように、フローティングゲート３５内にエレクトロン
が蓄積されたままとなり、消去状態を保つ。つまり、非
選択メモリセル２０Ｂに書込ディスターブが発生せず、
誤って情報が書込まれることはない。 ＜消去＞図５（ａ）に示すように、全てのメモリトラン
ジスタ１０Ａ，１０Ｂ，１０Ｃ，１０Ｄのコントロール
ゲート３７−基板３０間には、高いバイアスがかかり、
コントロールゲート３７−基板３０間にＦＮトンネル電
流が発生する。これに伴って、フローティングゲート３
５内にエレクトロンが全体的に注入される。その結果、
全てのメモリトランジスタ１０Ａ，１０Ｂ，１０Ｃ，１
０Ｄは、図５（ｂ）に示すように、フローティングゲー
ト３５内にエレクトロンが蓄積されている消去状態とな
る。

【００５６】このように、ＦＮトンネル電流によりフロ
ーティングゲート３５内にエレクトロンを全体的に注入
させることで、情報の消去を行っているため、トンネル
酸化膜３４の劣化を防止でき、書換回数が増加すると共
に、書換速度も速くなる。 ＜読出＞図３に示すメモリセル２０Ａに記憶されている
情報を読出すとする。このとき、図６（ａ）（ｂ）に示
すように、選択メモリセル２０Ａ、及び選択メモリセル
２０ＡとワードラインＷＬ１を共有している非選択メモ
リセル２０Ｂ内のメモリトランジスタ１０Ａ，１０Ｂの
各コントロールゲート３７及びサイドウォールゲート３
８には、センス電圧３Ｖが印加される。そのため、各サ
イドウォールゲート３８直下の基板３０の表面は、反転
し、反転層６０が生じる。

【００５７】このとき、選択メモリセル２０Ａ内のメモ
リトランジスタ２０Ａでは、図６（ａ）に示すように、
フローティングゲート３５にエレクトロンが蓄積されて
いない書込状態にあれば、コントロールゲート３７に印
加されているセンス電圧の影響がフローティングゲート
３７直下の基板３０の表面まで到達する。そのため、フ
ローティングゲート３７直下の基板３０の表面が反転
し、基板３０の表面にエレクトロンが誘起される。これ
に伴い、誘起されたエレクトロンと反転層６０とが接続
する。その結果、ソース領域−ドレイン領域間が導通
し、チャネルＣＨが形成される。つまり、メモリトラン
ジスタ１０Ａに電流が流れる。

【００５８】一方、図６（ｂ）に示すように、メモリト
ランジスタ１０Ａのフローティングゲート３５にエレク
トロンが蓄積されている消去状態であれば、コントロー
ルゲートに印加されるセンス電圧の影響がフローティン
グゲート３５内に蓄積されているエレクトロンにより遮
断され、フローティングゲート３５直下の基板３０の表
面まで到達しない。その結果、ソース領域−ドレイン領
域間が導通せず、チャネルが形成されない。つまり、メ
モリトランジスタ１０Ａに電流が流れない。

【００５９】また、選択メモリセル２０Ａとワードライ
ンＷＬ１を共有している非選択メモリセル２０Ｂでは、
ビットラインＢＬ３を開放状態としているため、図６
（ａ）（ｂ）に示すように、そのメモリトランジスタ１
０Ｂの状態に関係なく、セル電流は流れない。このよう
に、オフセット領域ＯＳの反転を利用して情報の読出を
行えるので、読出速度は速くなる。

【００６０】以上のことから、本実施例の不揮発性記憶
装置によれば、情報の書込時のディスターブの発生を防
止して書込選択性を確保しつつ、セル面積を縮小できる
ので、次世代装置の開発に有用なものとなる。なお、本
発明は上記実施例に限定されるものではなく、本発明の
範囲内で多くの修正及び変更を加え得ることは勿論であ
る。

【００６１】例えば、上記実施例においては、フローテ
ィングゲートに電荷を蓄えるメモリトランジスタを利用
した例について記載したが、フローティングゲートを排
除して、メモリトランジスタをＭＯＮＯＳ構造、あるい
はＭＮＯＳ構造としても、同様な効果を得る。

【００６２】

【発明の効果】以上の説明から明らかな通り、本発明に
よると、情報の書込時のディスターブの発生を防止して
書込選択性を確保しつつ、セル面積を縮小できるといっ
た優れた効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係る不揮発性記憶装置の構
成を示しており、同図（ａ）はパッシベーション膜を剥
した状態を示す平面図、同図（ｂ）は同図（ａ）のIV−
IV線断面図である。

【図２】不揮発性記憶装置の製造方法を工程順に示す概
略断面図である。

【図３】不揮発性記憶装置の電気的構成を示す等価回路
図である。

【図４】書込時のメモリトランジスタの動作原理を示す
図である。

【図５】消去時のメモリトランジスタの動作原理を示す
図である。

【図６】読出時のメモリトランジスタの動作原理を示す
図である。

【図７】従来の不揮発性記憶装置の構成を示しており、
同図（ａ）はパッシベーション膜を剥がした状態を示す
平面図、同図（ｂ）は同図（ａ）のＩ−Ｉ線断面図であ
る。

【図８】従来の不揮発性記憶装置の電気的構成を示す等
価回路図である。

【図９】ＦＡＣＥ構造を有する不揮発性記憶装置の構成
を示しており、同図（ａ）はパッシベーション膜を剥が
した状態を示す平面図、同図（ｂ）は同図（ａ）のII−
II線断面図である。

【図１０】ＦＡＣＥ構造を有する不揮発性記憶装置の電
気的構成を示す等価回路図である。

【符号の説明】

１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ メモリトランジスタ ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ メモリセル ３０ シリコン基板 ３１，３２ 不純物拡散層 ３３ チャネル領域 ３４ トンネル酸化膜 ３５ フローティングゲート ３６ ＯＮＯ膜 ３７ コントロールゲート ３８ サイドウォールゲート ５１ Ｘ（正）デコーダ ５２ Ｘ（負）デコーダ ６０ Ｙデコーダ ６２ センスアンプ ＷＬ１，ＷＬ２ ワードライン ＢＬ１，ＢＬ２，ＢＬ３ ビットライン

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−36986（ＪＰ，Ａ) 特開 平２−114674（ＪＰ，Ａ) 特開 平５−82798（ＪＰ，Ａ) 特開 平６−204493（ＪＰ，Ａ) 特開 平６−196663（ＪＰ，Ａ) 特開 平６−177395（ＪＰ，Ａ) 特開 平６−177358（ＪＰ，Ａ) 特開 平６−151782（ＪＰ，Ａ) 特開 平６−196714（ＪＰ，Ａ) 特開 平５−152579（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】予め定める第１の導電型式をした半導体基
   板上に、電荷を注入したり、取り出したりすることで情
   報の記憶を行う、メモリトランジスタからなる複数のメ
   モリセルが、行方向及び列方向に沿ってマトリクス状に
   配列形成されているものであって、 上記半導体基板の表面層に、所定の間隔をあけて列方向
   に沿って形成され、行方向に隣接するメモリトランジス
   タ同士のソース領域及びドレイン領域となり、かつ列方
   向に沿って配列するメモリセルで共有されたビットライ
   ンとなっている、上記第１の導電型式とは反対の第２の
   導電型式をした複数の不純物拡散層と、 上記隣合う不純物拡散層で挟まれるように生じる各チャ
   ネル領域上に、ソース領域と所定のオフセット間隔をあ
   けて形成され、チャネル領域で発生した電荷を通過させ
   得るトンネル絶縁膜と、 上記各トンネル絶縁膜上に形成され、トンネル絶縁膜を
   通過してきた電荷を蓄積する電荷蓄積層と、 上記各電荷蓄積層上に形成されたコントロールゲート
   と、 上記各チャネル領域の残りの領域上に、チャネル領域、
   並びに電荷蓄積層及びコントロールゲートと絶縁状態で
   形成されたサイドウォールゲートと、 上記各サイドウォールゲート及びコントロールゲート上
   に、行方向に沿って形成され、かつ行方向に沿って配列
   するメモリセルで共有されており、行方向に隣接するメ
   モリトランジスタのコントロールゲート及びサイドウォ
   ールゲートに所定の制御電圧が印加できるようになって
   いるワードラインと、 情報の消去時に、全てのワードラインに対して基板と同
   一極性の高電圧を印加すると共に、全てのビットライン
   を接地電位として、全てのメモリセル内のメモリトラン
   ジスタのコントロールゲート−基板間にＦＮトンネル電
   流を発生させ、このＦＮトンネル電流により電荷蓄積層
   に電荷を一括注入する消去手段と、 情報の書込時に、情報の書込を行うメモリセルが接続さ
   れているワードラインに対して、メモリトランジスタの
   サイドウォールゲート直下の基板表面を反転させずにオ
   フセット領域を形成し得る、不純物拡散層と同一極性の
   高電圧を印加し 、情報の書込を行うメモリセルを選択す
   るため、当該メモリセル内のメモリトランジスタのドレ
   イン領域が接続されているビットラインに対して書込電
   圧を印加すると共に、その他のワードライン及びビット
   ラインを接地電位として、ＦＮトンネリングにより、選
   択されたメモリセル内のメモリトランジスタの電荷蓄積
   層に蓄積されている電荷をドレイン領域側に引き抜く書
   込手段と、 情報の読出時に、情報の読出を行うメモリセルが接続さ
   れているワードラインに対して、メモリトランジスタの
   サイドウォールゲート直下の基板表面が反転し得るセン
   ス電圧を印加し、情報の読出を行うメモリセルを選択す
   るため、当該メモリセル内のメモリトランジスタのソー
   ス領域が接続されているビットラインを接地電位とする
   と共に、ドレイン領域が接続されているビットラインに
   対してセル電流が発生し得る読出電圧を印加しておき、
   その他のワードラインを接地電位とし、その他のビット
   ラインを開放状態とする読出手段とを備えている ことを
   特徴とする不揮発性記憶装置。