KR100381149B1 - 불휘발성반도체메모리장치 - Google Patents

불휘발성반도체메모리장치 Download PDF

Info

Publication number
KR100381149B1
KR100381149B1 KR1019950039993A KR19950039993A KR100381149B1 KR 100381149 B1 KR100381149 B1 KR 100381149B1 KR 1019950039993 A KR1019950039993 A KR 1019950039993A KR 19950039993 A KR19950039993 A KR 19950039993A KR 100381149 B1 KR100381149 B1 KR 100381149B1
Authority
KR
South Korea
Prior art keywords
transistor
current
differential amplifier
circuit
output line
Prior art date
Application number
KR1019950039993A
Other languages
English (en)
Other versions
KR960019318A (ko
Inventor
하야시유다카
야마기시마치오
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR960019318A publication Critical patent/KR960019318A/ko
Application granted granted Critical
Publication of KR100381149B1 publication Critical patent/KR100381149B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs

Landscapes

  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 재기입가능한 불휘발성 반도체메모리장치는 스레스홀드치에 있어서 전기적으로 극성의 반전이 가능한 복수의 메모리셀과 메모리셀과 동일한 단면구조를 가지고 소정수의 메모리셀마다 최소한 1쌍 배설되는 레퍼런스셀을 가지고, 1쌍의 레퍼런스셀은 서로 역상의 데이터가 기입되고, 독출시 1쌍의 레퍼런스셀의 전류를 조합하여, 기준전류를 작성하고, 이것과 메모리셀의 신호전류와를 비교함으로써, 데이터를 판정한다.

Description

불휘발성 반도체메모리장치
본 발명은 재기입가능한 불휘발성 반도체메모리장치에 관한 것으로, 보다 상세하게는, 특히 윈도가 작은 불휘발성 메모리의 기억유지특성, 재기입횟수, 및 수율을 실질적으로 향상시키는 것이 가능한 불휘발성 반도체메모리장치에 관한 것이다.
불휘발성 반도체메모리장치에서는, 선택된 메모리셀을 구성하는 (이하, 「의」 라고 함) 트랜지스터의 데이터를 독취하기 위하여, 차동(差動)앰프가 사용되고 있다. 차동앰프에서는, 선택된 메모리셀로부터의 전위신호데이터 또는 전류신호데이터(이하, 총칭하여, 「신호데이터」 라고도 함)를 기준전위 또는 기준전류 (이하, 총칭하여 「기준데이터」 라고도 함)와 비교하여, 신호데이터의 0, 1 판정을 행하고 있다. 예를 들면, 신호데이터가 기준데이터보다 작을 경우에는, 신호데이터를 0 데이터로 판정하고, 그 역의 경우에는, 1 데이터로 판정한다.
기준데이터의 작성방법의 일예로서, 메모리셀과 동일 회로구성의 레퍼런스셀을 사용하는 것이 있다.
그런데, 종래의 불휘발성 반도체메모리장치에서는 제1도에 나타낸 바와 같이, 0 데이터 (독출시에 오프)가 기억되어 있는 메모리셀의 스레시홀드전압 Vth0은 트랜지스터의 재기입특성의 열화, 기억유지의 열화, 제조불균일 등에 의하여 시간의 경과 (그래프의 횡축, logt)와 함께 저하되어 버리는 경우가 있다. 이 경우, 데이터독출시의 게이트전압 Vr보다 저하되고, 오작동이 생길 우려가 있다. 그리고, 제1도중에 있어서, Vth1는 1 데이터 (독출시에 온)가 기력되어 있는 메모리셀의 스레시홀드치전압변화를 나타낸다.
이 상태를 메모리셀로부터의 전류에 대하여 관찰하면, 제2도에 나타낸 바와 같이 된다. 0 데이터가 기억되어 있는 메모리셀로부터 독출되는 전류 i0는 시간의 경과와 함께 증대한다. 그리고, 1 데이터가 기억되어 있는 메모리셀로부터 독출되는 전류 i1는 이 예의 경우에는, 시간의 경과에 따르지 않고 거의 일정하다. 메모리셀을 구성하는 트랜지스터가 플로팅게이트를 가지는 트랜지스터일 경우에, 1 데이터가 기억되어 있는 메모리셀의 플로팅게이트에는, 전자가 주입되어 있지 않은 상태이기 때문이다.
한편, 기준데이터를 작성하기 위한 레퍼런스셀로서는, 종래에는 독출시에 온으로 되는 (1 데이터가 기억되어 있는) 트랜지스터를 사용하고, 독출시의 기준전류 irp가 i1의 일정 비율, 예를 들면 약 1/4 정도로 되도록 설정하고 있으므로, 시간의 경과와 함께, 가령 i1가 변화하였다고 해도, 기준전류 irp는 i1의 일정 비율로 변화하므로, 1 데이터검출시에는, 오작동은 회피된다. 한편, 0데이터가 기억되어 있는 메모리셀로부터 독출되는 전류 i0가 변화하기 시작하여, 어떤 시점에서 기준전류 irp를 추월하여 버리면, 오작동할 우려가 있다.
근년에는, 저전압화 등에 따라서, 독출시의 1, 0 데이터의 차 (i1와 i0와의 차 또는 Vth1와 Vth0의의 차)가 작아지고 있으며 (윈도가 작음), 특히 이와 같은 메모리에 있어서, 기억유지특성, 재기입횟수 및 수율의 향상이 요망되고 있다.
본 발명은 이와 같은 실상을 감안하여 이루어지고, 특히 윈도가 작은 불휘발성 메모리의 기억유지특성, 재기입횟수, 및 수율을 향상시키는 것이 가능한 불휘발성 반도체메모리장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 관한 불휘발성 반도체메모리장치는, 전하의 축적의 증감 내지는 극성의 반전이 가능한 복수의 메모리셀과, 상기 메모리셀을 구성하는 트랜지스터의 두께방향과 대략 동일한 두께방향의 구조를 가지고, 소정수의 메모리셀마다 최소한 1쌍 배설되는 레퍼런스셀과, 선택된 상기 메모리셀을 구동할 때에, 대응하는 레퍼런스셀을 구동하고, 메모리셀의 기입시에는 한쪽의 래퍼런스셀에는 1 데이터의 기입을 행하고, 다른 쪽의 레퍼런스셀에는 0 데이터를 기입 하는 기입용 구동수단과, 선택된 메모리셀의 데이터독출시에, 대응하는 1쌍의 레퍼런스셀의 데이터를 독출하는 독출용 구동수단과, 독출용으로 선택된 1쌍의 상기 레퍼런스셀의 데이터 i1, i0를 하기 식(1)에 따라서 조합하여, 기준데이터 1re또는 기준데이터 1re의 k배를 작성하는 기준데이터 생성수단과, 상기 조합수단으로 조합된 기준데이터 ire또는 기준데이터 ire의 k배와, 상기 선택된 메모리셀로부터의 신호데이터 또는 신호데이터의 k배를 비교함으로써, 선택된 메모리셀에 축적되어 있는 데이터를 판정하는 비교수단을 가진다.
단, m, n, k는 플러스의 수이고, m, n은 모두 k보다 작다.
상기 고정수의 메모리셀과 1쌍의 레퍼런스셀은 동일한 워드선에 의하여 접속함으로써, 이들을 동시에 구동할 수 있다. 단, 대략 동시에 구동할 수 있으면, 반드시 동일한 워드선으로 접속할 필요는 없다.
상기 메모리셀 및 레퍼런스셀은 전하의 축적량의 증감 내지는 극성의 반전 등에 의하여 데이터를 유지하는 기능을 가지는 트랜지스터이면, 특히 한정되는 것은 아니고, 예를 들면, 전하의 축적이 가능한 플로팅게이트를 가지는 트랜지스터, 전하트랩기능을 가지는 절연막을 가지는 트랜지스터, 강유전체막을 가지는 트랜지스터 등으로 구성할 수 있다.
그리고, 본 발명에 있어서, "상기 식(1)로 구한 기준데이터와, 선택된 메모리셀로부터의 신호테이터와를 비교한다"라는 것은 결과적으로 그와 같이 비교하면 되고, m × i1+ n × i0를 임시의 기준데이터로 하고, 그 임시의 기준데이터와, 선택된 메모리셀로부터의 신호데이터를 k배한 것과를 비교하는 것도 본 발명에서의 비교이다.
본 발명에서는, 상기 기준데이터생성수단과 상기 비교수단이 일체로 이루어지고, 상기 기준데이터생성수단의 일부를 구성하는 트랜지스터가 상기 비교수단을 구성하는 차동앰프의 일부의 트랜지스터를 겸하고 있도록 구성할 수 있다.
이 경우에 있어서, 본 발명에서는, 상기 1쌍의 레퍼런스셀의 출력선이 합류하여 접속되는 합류배선의 신호전류를 전압으로 변환하는 제1의 전류 - 전압변환트랜지스터와,상기 제1의 전류 - 전압변환트랜지스터의 출력선이 접속되고, 상기 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제1 트랜지스터와, 상기 메모리셀의 출력선의 신호 전류를 전압으로 변환하는 제2의 전류 - 전압변환트랜지스터와, 상기 제2의 전류 - 전압변환트랜지스터의 출력선이 접속되고, 상기 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제2 트랜지스터를 최소한 가지고, 이들 제1의 전류 - 전압변환트랜지스터, 제2의 전류 - 전압변환트랜지스터, 차동앰프용제1 트랜지스터, 차동앰프용 제2 트랜지스터에 있어서의 각 채널폭을 각 채널길이로 나눈 값 상호의 관계를 소정의 비율로 하는 것이 바람직하다.
또, 본 발명에서는, 상기 레퍼런스셀의 한쪽의 출력선의 신호전류를 m배 또는 m/k배로 하기 위한 제1 계수배변환회로와, 상기 레퍼런스셀의 다른 쪽의 출력선의 신호전류를 n배 또는 n/k배로 하기 위한 제2 계수배변환회로와, 상기 제1 계수배변환회로의 출력선과 제2 계수배변환회로의 출력선과를 합류하는 합류배선회로와, 합류배선에 흐르는 전류를 전압으로 변환하는 제1의 전류 - 전압변환트랜지스터와, 상기 제1의 전류 - 전압변환트랜지스터의 출력선이 접속되고, 상기 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제1 트랜지스터와, 상기 메모리셀의 출력선의 신호전류를 k배 또는 l배로 하는 제3 계수배변환회로와, 제3 계수배변환회로의 출력선의 신호전류를 전압으로 변환하는 제2의 전류 - 전압변환트랜지스터와, 상기 제2의 전류 - 전압변환트랜지스터의 출력선이 접속되고, 상기 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제2 트랜지스터를 최소한 가지고, 이들 제1 계수배변환회로의 트랜지스터, 제2 계수배변환회로의 트랜지스터, 제3 계수배변환회로의 트랜지스터, 제1의 전류 - 전압변환트랜지스터, 제2의 전류 - 전압변환트랜지스터, 차동앰프용 제1 트랜지스터, 차동앰프용 제2 트랜지스터에 있어서의 각 채널폭을 각 채널길이로 나눈 값 상호의 관계를 소정의 비율로 해도 된다.
또, 본 발명에서는, 상기 레퍼런스셀의 한쪽의 출력선의 신호전류를 m배 또는 m/k배로 하기 위한 제1 계수배변환회로와, 상기 레퍼런스셀의 다른 쪽의 출력선의 신호전류를 n배 또는 n/k배로 하기 위한 제2 계수배변환회로와, 상기 제1 계수배변환회로의 출력선과 제2 계수배변환회로의 출력선과를 합류하는 합류배선회로와, 합류배선에 흐르는 전류를 전압으로 변환하는 제1의 전류 - 전압변환트랜지스터와 상기 제1의 전류 - 전압변환트랜지스터의 출력선이 접속되고 상기 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제1 트랜지스터와, 상기 메모리셀의 출력선의 신호전류를 전압으로 변환하는 제2의 전류 - 전압변환트랜지스터와, 상기 제2의 전류 - 전압변환트랜지스터의 출력선이 접속되고, 상기 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제2 트랜지스터를 최소한 가지고, 이들 제1 계수배변환회로의 트랜지스터, 제2 계수배변환회로의 트랜지스터, 제1의 전류 - 전압변환트랜지스터, 제2의 전류 - 전압변환트랜지스터, 차동앰프용 제1 트랜지스터, 차동앰프용 제2 트랜지스터에 있어서의 각 채널폭을 각 채널길이로 나눈 값 상호의 관계를 소정의 비율로 할 수도 있다.
본 발명에서는, 상기 제1의 전류 - 전압변환트랜지스터와 제2의 전류 - 전압변환트랜지스터와의 전압변환동작을 안정시키는 동시에, 상기 차동앰프의 초기상태를 설정하기 위한 트랜지스터가 부가되어 있는 것이 바람직하다.
다음에 본 발명에 관한 불휘발성 반도체메모리장치를 도면에 나타낸 실시예에 따라서 상세히 설명한다.
제3도는 본 발명의 제1 실시예에 관한 불휘발성 반도체메모리장치의 개략구성도이다.
제3도에 나타낸 바와같이, 본 실시예의 불휘발성 반도체메모리장치는 NOR형의 메모리이고, 메모리셀(2)이 매트릭스형으로 배치되어 있다. 각 메모리셀(2)은본 실시예에서는, 플로팅게이트를 가지는 트랜지스터로 구성된다. 플로팅게이트를 가지는 트랜지스터에서는, 제4도에 나타낸 바와 같이, 반도체기판(3)의 표면영역 또는 웰에 형성된 소스 · 드레인영역(4),(4) 사이의 채널(6)상에, 게이트절연막(8)을 개재하여, 플로팅게이트(10), 중간절연막(12) 및 콘트롤게이트(14)가 적층되어 있다. 이 트랜지스터에서는, 콘트롤게이트(14)(워드선)와 소스 · 드레인영역(4),(4)(비트선 및 소스)에 인가되는 전압을 제어함으로써, FN효과 등을 이용하여, 플로팅게이트(10)에 전자를 주입 또는 인발함으로써, 트랜지스터의 스래스홀드치전압을 변화시켜서, 데이터의 기억소거를 행할 수 있다.
반도체기판(3)으로서, 예를 들면 P형의 단결정 실리콘웨이퍼가 사용되었을 때는, 그 표면영역에, N형의 단결정 실리콘웨이퍼가 사용되었을 때는, 그 표면에 형성된 P형 웰에 메모리셀용 트랜지스터(2)가 형성된다. 소스 · 드레인영역(4), (4)은, 예를 들면 N형의 불순물영역이고, 플로팅게이트(10) 및 콘트롤게이트(14)의 작성 후에, 이온주입을 행함으로써 형성된다. 소스 · 드레인영역(4),(4)은 LDD구조를 가지고 있어도 된다. 게이트절연막(8)은, 예를 들면 막두께 8nm 정도의 산화실리콘막으로 구성된다. 플로팅게이트(10)는, 예를 들면 폴리실리콘층으로 구성된다. 그리고 도시생략되어 있지만, 플로팅게이트(10)의 측면은 절연성 사이드월로 덮여 있다. 중간절연막(12)은, 예를 들면 산화실리콘막, 또는 ONO막 (산화실리콘막과 질화실리콘막과 산화실리콘막과의 적층막)등으로 구성되고, 그 막두께는, 예를 들면 산화실리콘막 환산으로 14nm이다. 콘트롤게이트(14)는, 예를 들면 폴리실리콘막, 또는 폴리사이드막(폴리실리콘막과 실리사이드막과의 적층막) 등으로 구성된다.
제3도에 나타낸 바와 같이, 본 제1 실시예에서는, 각 행의 메모리셀(2)마다 1쌍의 레퍼런스셀(16a),(16b)이 배치되고, 동일한 워드선(18)으로 동시에 구동가능하게 되어있다. 메모리셀(2)과 레퍼런스셀(16a),(16b)은 두께방향의 구조가 대략 동일한 트랜지스터에 의하여 구성된다. 두께방향의 구조가 동일하다는 것은 메모리셀(2)을 구성하는 트랜지스터가 제4도에 나타낸 구조의 플로팅게이트(10)를 가지는 타입의 트랜지스터인 경우에는, 레퍼런스셀(16a),(16b)을 구성하는 트랜지스터도 동일한 구조 및 막두께를 가진다는 의미이고, 트랜지스터의 채널길이 또는 채널폭 등이 상위해도 된다.
워드선(18)은 행디코더(20)에 접속되어 있다. 메모리셀(2)의 트랜지스터 및 레퍼런스셀(16a),(16b)의 트랜지스터의 드레인영역은 비트선(22)을 통하여 열디코더(24)에 접속되어 있다.
행디코더(20) 및 열디코더(24)에는, 기입전압구동회로(26) 및 독출전압구동회로(28)가 접속되어 있다. 이들 구동회로(26),(28)에서 설정된 전압은 행디코더(20)에 의하여 선택된 워드선(18)과, 열디코더(24)에 의하여 선택된 비트선(22)을 통하여, 특정의 메모리셀(2) 및 레퍼런스셀(16a),(16b)에 인가되어, 데이터의 기입 및 소거가 행해진다.
레퍼런스셀(16a),(16b)의 비트선(22)에는, 열디코더(24)를 통하여, 또는 직접적으로, 비트선(22)으로부터 검출되는 전류치를 각각 m배 또는 n배로 하는 변환회로(30),(32)가 접속된다. 변환회로(30),(32)의 출력은 플러스회로(34)에 접속되고, 여기에서 합산된다. 그리고, 플러스회로로서는, 전류를 단순히 플러스하는 경우에는, 단지 배선을 접속하는 것만으로 되는 경우가 있다. 플러스회로(34)의 출력은 변환회로(36)에 접속되고, 여기서 플러스회로의 출력을 l/k배로 한다. 변환회로(30),(32),(36) 및 플러스회로(34)로 기준데이티생성수단이 구성된다.
변환회로(36)의 출력은 비교수단으로서의 차동(差動)앰프(38)의 한쪽의 제1 입력단자(38a)에 접속된다. 차동앰프(38)의 다른 쪽의 제2 입력단자(38b)에는, 열디코더(24)에 의하여 선택된 비트선(22)을 통하여, 독출시에 선택된 메모리셀(2)에 기억되어 있는 데이터 (본 실시예에서는, 전류)가 입력된다. 그리고, 변환회로(36)와 차동앰프(38)와 변환회로(30),(32)는 일체화할 수 있다.
메모리셀(2) 및 레퍼런스셀(16a),(16b)에 기억되어 있는 데이터를 소거하는데는, 하기의 표 1에 나타낸 바와 같이, 워드선(18), 비트선(22), 소스, 기판에 전압을 인가하면 된다.
표 1
플로팅게이트형 불휘발성 메모리
(NOR형, 소스선 비분할)
제3도에 나타낸 행디코더(20) 및 열디코더(24)에 의하여 선택되는 특정의 메모리셀(2)에, 1 데이터를 기입하는데는, 기입전압구동회로(26)로부터 특정의 메모리셀(2)의 워드선(18) 및 비트선(22)에, 상기 표 1에 나타낸 전압을 인가한다. 본 제1 실시예에서는, 1 데이터의 기입이라는 것은 플로팅게이트로부터 전자를 배출하는 상태로 하는 것을 의미한다.
본 제1 실시예에서는, 특정의 메모리셀(2)에의 1 데이터의 기입이 행해지는 동시에, 그 특정의 메모리셀(2)과 동일 워드선(18)으호 접속되어 있는 1쌍의 레퍼런스셀(16a),(16b)도 동시에 구동되어 한쪽의 레퍼런스셀(16a)에는 1 데이터가 기입되고, 다른 쪽의 레퍼런스셀(16b)에는 0 데이터가 기입된다. 0 데이터의 기입시의 전압상태도 상기 표 1에 나타낸다.
제3도에 나타낸 행디코더(20)및 열디코더(24)에 의하여 선택되는 특정의 메모리셀(2)에, 0 데이터를 기입하는데는, 기입전압구동회로(26)로부터 특정의 메모리셀(2)의 워드선(18) 및 비트선(22)에, 상기 표 1에 나타낸 전압을 인가한다. 본 제1 실시예에서는 0 데이터의 기입이라는 것은 플로팅게이트에 전자를 주입하는 상태로 하는 것을 의미한다.
본 제1 실시예에서는, 특정의 메모리셀(2)에의 0 데이터의 기입이 행해지는 동시에, 그 특정의 메모리셀(2)과 동일 워드선(18)에 접속되어 있는 1쌍의 레퍼런스셀(16a),(16b)도 동시에 구동되어, 한쪽의 레퍼런스셀(16a)에는 1 데이터가 기입되고다른 쪽의 레퍼런스셀(16b)에는 0 데이터가 기입된다.
제3도에 나타낸 행디코더(20)및 열디코더(24)에 의하여 선택되는 특정의 메모리셀(2)로부터의 데이터의 독출시에는, 독출전압구동회로(28)로부터 특정의 메모리셀(2)의 워드선(18) 및 비트선(22)에, 상기 표 1에 나타낸 전압을 인가한다.
본 실시예에서는, 특정의 메모리셀(2)로부터의 데이터의 독출과 동시에, 그 특정의 메모리셀(2)과 동일 워드선(18)으로 접속되어 있는 1쌍의 레퍼런스셀(16a),(16b)로부터도 동시에 데이터를 독출한다. 선택된 메모리셀(2)로부터 독출된 데이터전류는 비트선(22), 열디코더(24)를 통하여, 차동앰프(38)의 제2 입력단자에 입력된다. 한쪽의 레퍼런스셀(16a)로부터 독출된 데이터전류 i1는 변환회로(30), 플러스회로(34), 변환회로(36)를 통하여, 차동앰프(38)의 제1 입력단자(38a)에 입력된다. 또, 다른 쪽의 레퍼런스셀(16b)로부터 독출된 데이터전류 i0는 변환회로(32) 플러스회로(34), 변환회로(36)를 통하여, 차동앰프(38)의 제1 입력단자(38a)에 입력된다. 즉 차동앰프(38)의 제1 입력단자에 입력되는 기준전류 ire는 하기의 식(1)로 나타낼 수 있다.
단, m, n, k는 플러스의 수이고, m, n은 모두 k보다 작다.
예를 들면, m=1, n=2, k=4인 경우에, 기준전류 ire의 시간경과에 대한 변화는 제2도의 곡선 ire으로 나타낼 수 있다. 또, m=1, n=1, k=2인 경우에, 기준전류 ire의 시간경과에 대한 변화는 제5도의 곡선 ire으로 나타낼 수 있다. 즉, 데이터 0이 기억되어 있는 메모리셀(2)로부터 독출되는 데이터전류 i0의 변화에 맞추어서, 기준전류 ire도 변화하여 윈도의 중간에 위치하려고 한다. 그 결과, 제3도에 나타낸 차동앰프(38)에서는, 제1 입력단자(38a)에 입력되는 기준전류 ire에 따라서, 제2 입력단자(38b)에 입력되는 선택된 메모리셀의 독출전류의 0, 1 판정을 정확히 행할 수 있다. 제2 입력단자(38b)에 입력되는 선택된 메모리셀의 독출전류가 기준전류 ire보다 큰 경우에는, 메모리셀(2)에는 1 데이터가 기억되어 있다고 판정할 수 있고, 역의 경우에는, 0 데이터라고 판정할 수 있다.
이 차동앰프(38)에 의한 판정은 제2도, 제5도에 나타낸 바와 같이, 시간의 경과와 함께, 메모리셀의 기억특성 또는 재기입특성이 열화되었다고 해도, 종래에 비교하여, 1 오더 이상의 장기간에 걸쳐서, 정확성을 계속 유지할 수 있다.
또, 메모리셀(2)에 제조불균일이 있었다고 해도, 레퍼런스셀(16a),(16b)에도 같은 제조불균일이 있다고 생각되며, 또 차동앰프(38)의 기준으로 되는 기준데이터는 전술한 이유에 의하여 윈도 사이에 위치하므로, 결과로서는 데이터의 독출의 정확성이 손상되는 것은 아니다.
그리고 본 발명은 전술한 실시예에 한정되는 것은 아니고, 본 발명의 범위내에서 여러가지로 개변할 수 있다.
예를 들면, 상기 제1 실시예에서는, 0데이터에서는 플로팅게이트에 전자를 주입하고, 1 데이터에서는 플로팅게이트로부터 전자를 방출하는 경우에 대하여 설명하였으나 본 발명은 이것에 한정되지 않고, 그 역이라도 된다.
또한, 제3도에 나타낸 상기 제1 실시예에서는, 레퍼런스셀(16a),(16b)의 비트선(22)에 메모리셀(2)의 열디코더(24)를 접속하였으나, 제6도에 나타낸 바와 같이 구성할 수도 있다. 제6도에 나타낸 실시예에서는, 레퍼런스셀(16a),(16b)의 비트선(22)에, 열디코더와는 별개의 독출전압/기입전압전환회로(50)를 접속하고, 비트선(22)으로부터의 검출신호는 이 회로(50)를 통하여, 변환회로(30),(32)로 향하도록 구성하고 있다. 그리고, 이 전환회로(50)는 기입전압구동회로(26)와 독출전압구동회로(28)에 접속되어 있으며, 이들 구동회로(26),(28)로부티의 구동전압이 전환회로(50)에 의하여 전환되어서, 비트선(22)에 인가되도록 되어 있다.
또, 제3도에 나타낸 실시예에서는, l/k배로 하는 변환회로(36)를 플러스회로(34)의 출력측에 배치하였으나, 이에 한정되지 않고, 제7도에 나타낸 바와 같이, k배로 하는 변환회로(52)를 열디코더(24)와 차동앰프(38)와의 사이에 접속하도록 구성할 수도 있다. 이 실시예의 경우에는, 선택된 메모리셀의 신호데이터를 k배로 함으로써, 차동앰프(38)에 있어서는, k배된 신호데이터와, 플러스회로(34)의 출력 (m × i1+ m × i0)과를 비교한다. 따라서, 결과적으로는, 제3도에 나타낸 실시예와 마찬가지로 선택된 메모리셀(2)와 신호데이터를 기준데이터 ire= (m ×i1+ n ×i0)/k에 대하여 비교하는 것으로 된다.
또, 제3도에 나타낸 제1 실시예에서는, 기입전압구동회로(26) 및 독출전압구동회로(28)는 메모리셀(2)과 레퍼런스셀(16a),(16b)에서 공용하였으나, 각각에 대하여 별도 배치하는 것도 가능하다.
또, 메모리셀(2)과 레퍼런스셀(16a),(16b)은 반드시 동일한 워드선(18)으로 동시에 구동할 필요는 없고, 별개의 워드선과, 별개의 구동회로를 사용하여, 대략동시에 구동하도록 구성할 수도 있다.
또, 이들 구동회로의 배치위치는 제3도에 나타낸 실시예에 한정되지 않고, 레퍼런스셀(16a),(16b)과 메모리셀(2)과의 사이, 또는 기타의 위치에 배치하는 것도 가능하다.
또, 메모리셀(2) 및 레퍼런스셀(16a),(16b)의 회로구성은 제3도에 나타낸 예에 한정되지 않고, 제8도에 나타낸 바와 같이, 소스선(40)이 각 열마다 분할된 타입, 또는 제9도에 나타낸 바와 같이, 셀트랜지스터(2),(16a),(16b)의 드레인 또는 소스가 선택트랜지스터(42)를 통하여 소스선(40)에 접속되어 있는 타입이라도 된다. 그리고, 메모리셀(2)과, 레퍼런스셀(16a),(16b)의 회로구성은 동일한 것이 바람직하다.
제9도에 나타낸 소스선 분할타입이고, 플로팅게이트형의 트랜지스터로 구성되는 메모리셀을 사용한 경우에는, 데이터의 소거, 기입 및 독출시에는, 하기의 표 2에 나타낸 전압상태로 되도록 제어된다.
표 2
플로팅게이트형 불휘발성 메모리
(NOR형, 소스선 분할)
또, 각 셀트랜지스터(2),(16a),(16b)는 전하를 축적 · 소거가능한 트랜지스터로 구성되면, 특히 한정되지 않고, 제10도에 나타낸 바와 같이, MONOS형의 셀트랜지스터라도 된다. 제10도에 나타낸 예에서는, 반도체기판(3)의 표면에 ONO막(44)이 적층되어 있고, 그 위에 게이트전극(46)이 적층되어 있다. 소스 · 드레인영역(4)은 상기 실시예와 같다. ONO막(44)은 SiO2/SiN/SiO2의 3층 구조의 막이고, 예를 들면 다음의 방법에 의하여 성막된다.
먼저, 반도체기판(3)의 표면을 열산화하여, 2nm 이하 정도의 산화막을 성막하고, 그 열산화막상에, 약 9nm 이하 정도의 질화실리콘막을 CVD법 등으로 성막하고, 그 표면을 열산화하여 약 4nm 이하 정도의 산화막을 형성한다. 이와 같은 공정에 의하여, 3층 구조의 ONO막을 형성할 수 있다. 이 ONO막은 저리크전류이고, 막두께제어성이 우수하다. 또, ONO막중의 질화실리콘막내 및 질화실리콘막과 실리콘산화막과의 계면에 전자를 트랩하는 것이 가능하고, 메모리셀로서 기능한다. 또, 마찬가지로 매모리기능을 가지는 막으로서, ON막 (SiO2/SiN), N막(SiN 단독)도 알려져 있다.
게이트전극(46)은, 예를 들면 폴리실리콘막, 또는 폴리사이드막 등으로 구성되고, 워드선 (18)으로서 기능한다.
제11도에 나타낸 예에서는 반도체기판의 표면에 막두께 약 10nm 정도의 게이트절연막(8)을 개재하여, 플로팅게이트(10), 막두께 300nm 정도의 PZT, PT(PbTiO3), PLZT, Y1(SrBi2Ta2O3) 등의 강유전체박막(48) 및 콘트롤게이트(14)가 적층되어 있다. 제4도에 나타낸 예와 동일 부재에는, 동일 부호를 붙이고, 그 설명은 생략한다. 이 예에서는, 강유전체박막(48)을 이용하여, 메모리셀을 구성하고 있다. 그리고, 전술한 바와 같이, 메모리셀과 레퍼런스셀은 두께방향으로 대략 동일 구조인 것이 바람직하다.
제9도에 나타낸 바와 같이, 선택트랜지스터(42)를 부가한 MOMOS형 메모리셀의 경우에는 데이터의 소거, 기입 및 독출시에는, 하기의 표 3에 나타낸 전압상태로 되도록 제어된다.
표 3
MONOS형 불휘발성 메모리
(NOR형, 선택트랜지스터부가)
다음에 제4도, 제6, 제7도 또는 기타의 예에 관한 변환회로(30),(32),(36) (또는 52)와 플러스회로(34)와 차동앰프(38)를 포함하는 센스앰프 주위의 구체적 회로구성에 대하여 설명한다.
제12도에 나타낸 실시예에서는, 트랜지스터 Q2, Q3, QRA, QDA가 정귀환(正歸還)이 있는 차동앰프회로를 구성하고, 트랜지스터 Q1가 그 차동앰프회로의 스위치이다. 또 트랜지스터 QR1및 그 트랜지스터 QR1와 독출전압/기입전압전환회로(50)와를 연결하는 배선이 상기 식(1)에 의거한 기준전류 ire의 수 배를 전압으로 변환하여, 트랜지스터 QRA의 게이트에 입력하는 회로이다. 또, 트랜지스터 QD1는 메모리셀(2)로부터의 신호전류 iD를 전압으로 변환하여, 트랜지스터 QDA의 게이트에 입력하기 위한 회로이다. 그리고, 신호전류 iD는 메모리셀(2)에 기억되어 있는 데이터가 0 데이터의 경우에는 i0에 가까운 값이고, 1 데이터의 경우에는 i1에 가까운 값이다.
제12도중, 트랜지스터 Q1, Q2, Q3는 N채널형 트랜지스터 (또는 P채널형 트랜지스터)이고 트랜지스터 QRA, QDA, QR1, QD1는 상기 트랜지스터와는 역의 P채널형 트랜지스터(또는 N채널형 트랜지스터)이다.
이 실시예에서는, 독출모드에 설정되면 독출전압이 전원전압 VDD으로부터 공급되고 레퍼런스셀(16a),(16b)에는 전원전압 VDD으로부터 트랜지스터 QR1에 의한 전압강하 ΔVR와 독출전압/기입전압전환회로(50)에서의 전압강하 ΔVSW를 뺀 전압 (VDD-ΔVR-ΔVSW)이 인가되고, 메모리셀(2)에는 전원전압 VDD으로부터 트랜지스터 QD1에 의한 전압강하 ΔVD와 독출전압/기입전압전환회로(50)에서의 전압강하 ΔVSW를 뺀 전압 (VDD-ΔVD- ΔVSW)이 인가된다. 그리고, 트랜지스터 QR1에는, 레퍼런스셀(16a),(16b)의 각각에 기억되어 있는 데이터에 따른 전류 i0, i1의 합계가 합류하여 유입한다.
기준전류 ire를 (i0+i1)/2로 설정하는 경우에는, 트랜지스터 QRA, QDA, QR1, QD1의 관계를 하기의 표 4A의 케이스 II에 나타낸 바와 같은 관계로 설정한다.
표 4A
Q2와 Q3가 동일 치수비(W/L비)의 경우
표 4B
QR1과 QRA, QD1와 QDA가 동일 치수비(W/L비)의 경우
그리고, 트랜지스터 Q2와 트랜지스터 Q3는 동일 치수였으나, 표 4B에 나타낸 바와 같이, 트랜지스터 QR1와 QRA, 트랜지스터 QD1와 DDA가 동일 치수비 (W/L 비)의 경우에도 트랜지스터 Q2의 W/L 비를 트랜지스터 Q3의 그것의 2배로 함으로써, 실질적인 l/k 회로를 구성할 수도 있다. 이 때도 l/k 회로는 차동앰프와 일체화되어 있다. 그리고, 일체화라는 것은 각각이 공통된 트랜지스터를 가지고 있는 것이라고 본 발명에서는 정의한다.
또, 상기 표 4A중의 케이스 I의 설계를 트랜지스터 QRA, QDA, QR1, QD1에 대하여 행함으로써, 기준전류 ire의 2배인 (i0+i1)를 신호전류의 2배와 비교할 수 있다. 제12도중에 나타내고 있는 전류치는 케이스 I의 경우에 상당한다.
케이스 II의 경우에는, 차동앰프를 구성하는 복수의 트랜지스터중 트랜지스터 QRA와 QR1와의 조합으로 l/k회로가 구성되고, 케이스 I의 경우에는, 차동앰프를 구성하는 복수의 트랜지스터중 트랜지스터 QDA와 QD1와의 조합으로 ×k회로가 구성된다. 즉, l/k회로 또는 k회로는 차동앰프와 일체화되어 있다.
차동앰프회로에서는, 독출모드시에 트랜지스터 Q1의 게이트 G1에 VSS에서 VDD로 변화하는 램프전압입력을 인가하여 활성화되고, 독출신호전류 iD와 기준전류 ire또는 독출신호전류 iD의 2배와 기준전류 ire의 2배와를 비교하여, 선택된 메모리셀(2)에 기억되어 있는 독출신호의 "1", "0" 판정을 행한다.
제12도레 나타낸 회로에서의 전압변환을 안정화시키는 동시에, 차동앰프회로의 초기 상태를 설정하여 안정동작시키기 위하여, 제13도에 나타낸 바와 같은 회로구성으로 할 수도 있다. 제13도에 나타낸 실시예에서는 제12도에 나타낸 회로에 트랜지스터 Q4, QR0, QD0를 제13도에 나타낸 접속관계로 부가함으로씨, 전압변환을 안정화시키는 동시에, 차동앰프회로의 초기상태를 설정하여 안정동작시킬 수 있다. 트랜지스터 Q1, Q2, Q3는 N채널형 트랜지스터 (또는 P채널형 트랜지스터)이고, 트랜지스터 QRA, QDA, QR1, QD1, Q4, QR0, QD0는 상기 트랜지스터와는 역의 P채널형 트랜지스터 (또는 N채널형 트랜지스터)이다. 트랜지스터 QR0, QD0의 게이트 ( * )에는, 센스시에는 오프신호가 입력된다. 또, 트랜지스터 Q4의 게이트 ( ** )에는, 센스시에는 오프신호가 입력된다. 단, 이 오프신호는 트랜지스터 QR0, QD0의 오프신호의 후이다.
제14도는 본 발명의 또 다른 실시예에 관한 센스앰프 주위의 회로도이다. 제14도에 나타낸 실시예에서는, 트랜지스터 Q2, Q3, QRA, QDA가 정귀환이 있는 차동앰프회로를 구성하고, 트랜지스터 Q1가 그 차동앰프회로의 스위치이다. 독출전압/기입전압전환회로(50)와 차동앰프회로의 트랜지스터 QRA와의 사이에 접속되는 제14도에 나타낸 트랜지스터 QR1, QR1m, QR2, QR2n, QRT와, 열디코더(24)와 차동앰프회로의 트랜지스터 QDA와의 사이에 접속되는 제14도에 나타낸 트랜지스터 QD1, QD2, QRT는 하기의 표 5에 나타낸 관계로 설계된다.
표 5
단, 트랜지스터 Q2와 트랜지스터 Q3는 동일 치수이다 또, 트랜지스터 Q1, Q2,Q3, QD1, QD2, QR1, QR1m, QR2, QR2n는 P채널형 트랜지스터 (또는 N채널형 트랜지스터)이고, 트랜지스터 QFA, QDA, QRT, QDT는 상기 트랜지스터와는 역의 N채널형 트랜지스터 (또는 P채널형 트랜지스터)이다.
표 5에 나타낸 관계 (케이스 B, 케이스 C)로 되도록 각 트랜지스터가 설계되면, 상기 식(1)에 나타낸 바와 같이, 기준전류 ire는 (m×i1+n×i0)/k로 되고, 그 기준전류 ire와, 선택된 메모리셀(2)의 신호전류 iD가 결과적으로 비교되어, 표 5 케이스 A의 관계로 되도록 각 트랜지스터가 설계되면, 기준전류 ire는 (m× i1-n×i0)/k로 되고, 그 기준전류 ire와 선택된 메모리셀(2)의 신호전류의 k배 (kiD)가 비교되어, 메모리셀(2)에 기억되어 있는 데이터의 "1", "0" 판정이 이루어진다.
그리고, 표 5중 케이스 A의 경우는, 제7도에 나타낸 실시예의 구체적 회로구성을 나타내고, 케이스 C의 경우는 제2도 또는 제6도에 나타낸 실시예의 구체적 회로구성을 나타낸다. 케이스 B의 경우에는, 제3도 또는 제6도에 나타낸 ×m회로, ×n회로와 ×l/k회로가 일체화된 예를 나타낸다.
본 발명에 관한 센스앰프 주위의 구체적 회로구성은 제12도∼제14도에 나타낸 예에 한정되지 않고, 본 발명의 범위내에서 여러가지로 개변할 수 있다.
예를 들면 제15도에 나타낸 바와 같이 구성할 수 있다.
제15도에 나타낸 실시예는 제14도에 나타낸 예의 변형예이고, 차동앰프의 스위치인 트랜지스터 Q1를 VSS측에 배치하고, 제14도에 나타낸 트랜지스터 QD2, QDT를폐지하고, 트랜지스터 QRT1, QRT2를 추가하고 있다. 트랜지스터 Q1, Q2, Q3, QRT1, QRT2는 N채널형 트랜지스터 (또는 P채널형 트랜지스터)이고, 트랜지스터 QRA, QDA, QRT, QD1, QR1, QR1m, QR2, QR2n는 상기 트랜지스터와는 역의 P채널형 트랜지스터 (또는 N채널형 트랜지스터)이다.
본 실시예에서는, 상기 표 5에 있어서, 트랜지스터 QD2를 제15도에 나타낸 트랜지스터 QDA로 치환하고, QDT의 W/L비와 QDA의 W/L비의 난을 없앰으로씨, 제14도에 나타낸 실시예와 동일한 설계가 가능하다. 그리고, 트랜지스터 QRT1, QRT2는 동일 치수이고, 트랜지스터 Q2, Q3도 동일 치수이다. 또한, 기타의 실시예로서, 제14도, 제15도에 나타낸 실시예의 회로의 부호(60),(70)로 나타낸 위치에, 제13도에 나타낸 실시예의 트랜지스터 Q4와 QR0, RD0를 각각 부가함으로써, 전압변환을 안정화시키는 동시에, 차동앰프의 초기상태를 설정하여 안정동작시킬 수 있다.
그리고, 전술한 실시예에서는, 모두 NOR형의 메모리에 대하여 설명하였으나, 본 발명은 이것에 한정되지 않고, NAND형에 대해서도 적용하는 것이 가능하다.
제1도는 종래예에 관한 메모리셀의 경시변화를 나타낸 그래프.
제2도는 본 발명의 일실시예에 관한 메모리셀의 경시변화 및 기준전류의 경시변화를 나타낸 그래프.
제3도는 본 발명의 일실시예에 관한 불휘발성 반도체메모리장치의 개략구성도.
제4도는 본 발명의 제1 실시예에 관한 메모리셀의 요부단면도.
제5도는 본 발명의 제2 실시예에 관한 메모리셀의 경시변화 및 기준전류의 경시변화를 나타낸 그래프.
제6도는 본 발명의 제2 실시예에 관한 불휘발성 반도체메모리장치의 개략구성도.
제7도는 본 발명의 제3 실시예에 관한 불휘발성 반도체메모리장치의 개략구성도.
제8도는 본 발명의 제2 실시예에 관한 메모리셀의 회로구성도.
제9도는 본 발명의 제3 실시예에 관한 메모리셀의 회로구성도.
제10도는 본 발명의 제2 실시예에 관한 메모리셀의 요부단면도.
제11도는 본 발명의 제3 실시예에 관한 메모리셀의 요부단면도.
제12도는 본 발명의 제4 실시예에 관한 불휘발성 반도체메모리장치의 개략구성도.
제13도는 본 발명의 제2 실시예에 관한 센스앰프 주위의 회로도.
제14도는 본 발명의 제3 실시예에 관한 센스앰프 주위의 회로도.
제15도는 본 발명의 제4 실시예에 관한 센스앰프 주위의 회로도.
※도면의 주요부분에 대한 부호의 설명
(2) : 메모리셀 (3) : 반도체기판, (4) : 소스 · 드레인영역, (6) : 채널, (8) : 게이트절연막, (10) : 플로팅게이트, (12) : 중간절연막, (14) : 콘트롤게이트, (16a),(16b) : 레퍼런스셀, (18) : 워드선, (20) : 행디코더 (22) : 비트선 (24) : 열디코더, (26) : 기입전압구동회로, (28) : 독출전압구동회로, (30),(32), (36) (52) : 변환회로, (34) : 플러스회로, (38) : 차동앰프, (50) : 독출전압/기입전압전환회로.

Claims (7)

  1. 스레스홀드치에 있어서 전기적으로 극성의 반전이 가능한 복구의 메모리셀과,
    상기 메모리셀을 구성하는 트랜지스터의 두께방향과 대략 동일한 두께방향의 구조를 가지는 트랜지스터를 가지고, 소정수의 메모리셀마다 최소한 1쌍 배설되는 레퍼런스셀과,
    선택된 상기 메모리셀을 구동할 때에, 대응하는 1쌍의 레퍼런스셀도 구동하고. 메모리셀의 기입시에는, 한쪽의 레퍼런스셀에는 제1 데이터의 기입을 행하고, 다른 쪽의 레퍼런스셀에는 제1 데이터와는 역상으로 반전된 제2 데이터를 기입하는 기입용 구동수단과,
    선택된 메모리셀의 데이터독출시에, 대응하는 1쌍의 레퍼런스셀의 데이터를 독출하는 독출용 구동수단과,
    선택된 1쌍의 상기 제1 데이터에 대응하는 레퍼런스셀의 전류(i1)와 상기 제2 데이터에 대응하는 레퍼런스셀의 전류(i0)와를 하기 식(1)에 따라서 조합하여, 기준전류(ire) 또는 기준전류(ire)의 k배를 작성하는 기준전류생성수단과,
    상기 생성수단으로 생성된 기준전류(ire) 또는 기준전류(ire)의 k배와, 상기 선택된 메모리셀에 흐르는 전류 또는 전류의 k배와를 비교함으로써, 선택된 메모리셀에 축적되어 있는 데이터를 판정하는 비교수단을 가지는 불휘발성 반도체메모리장치.
    단, m, n, k는 플러스의 수이며, m, n은 모두 k보다 작다.
  2. 제1항에 있어서, 상기 소정수의 메모리셀과 1쌍의 레퍼런스셀은 동일한 워드선에 의하여 접속되어 있는 불휘발성 반도체메모리장치.
  3. 제1항에 있어서, 상기 메모리셀을 구성하는 트랜지스터 및 레퍼런스셀을 구성하는 트랜지스터는 전하의 축적이 가능한 플로팅게이트를 가지는 트랜지스터, 전하트랩기능을 가지는 절연막을 가지는 트랜지스터, 강유전체막을 가지는 트랜지스터중 여느 하나인 불휘발성 반도체메모리장치.
  4. 제1항에 있어서,
    상기 비교수단은 최소한 차동앰프를 그 구성요소의 일부에 가지고, 상기 기준전류생성수단과 상기 비교수단이 일체로 이루어지고,
    상기 기준전류생성수단의 일부를 구성하는 트랜지스터가 상기 비교수단을 구성하는 차동앰프의 일부의 트랜지스터를 겸하고 있는 불휘발성 반도체메모리장치.
  5. 제4항에 있어서,
    상기 1쌍의 레퍼런스셀의 출력선이 합류하여 접속되는 합류배선의 신호전류를 진압으로 변환하는 제1의 전류 - 전압변환트랜지스터와,
    상기 제1의 전류 - 전압변환트랜지스터의 출력선이 접속되고, 상기 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제1 트랜지스터와,
    상기 메모리셀의 출력선의 신호전류를 전압으로 변환하는 제2의 전류 - 전압변환트랜지스터와,
    상기 제2의 전류 - 전압변환트랜지스터의 출력선이 접속되고, 상기 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제2 트랜지스터를 최소한 가지고,
    이들 제1의 전류 - 전압변환트랜지스터, 제2의 전류 - 전압변환트랜지스터, 차동앰프용 제1 트랜지스터, 자동앰프용 제2 트랜지스터에 있어서의 각 채널폭을 각 채널길이로 나눈 값 상호의 관계를 소정의 비율로 하는 불휘발성 반도체메모리장치.
  6. 제4항에 있어서,
    상기 레퍼런스셀의 한쪽의 출력선의 신호전류를 m배 또는 m/k배로 하기 위한 제1 계수배변환회로와,
    상기 레퍼런스셀의 다른 쪽의 출력선의 신호전류를 n배 또는 n/k배로 하기 위한 제2 계수배변환회로와,
    상기 제1 계수배변환회로의 출력선과 제2 계수배변환회로의 출력선과를 합류하는 합류배선회로와,
    합류배선에 흐르는 전류를 전압으로 변환하는 제1의 전류 - 전압변환트랜지스터와,
    상기 제1의 전류 - 전압변환트랜지스터의 출력선이 접속되고, 상기 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제1 트랜지스터와,
    상기 메모리셀의 출력선의 신호전류를 k배 또는 l배로 하는 제3 계수배변환회로와,
    제3 계수배 변환회로의 출력선의 신호전류를 전압으로 변환하는 제2의 전류 - 전압변환트랜지스터와,
    상기 제2의 전류 - 전압변환트랜지스터의 출력선이 접속되고, 상기 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제2 트랜지스터를 최소한 가지고,
    이들 제1 계수배변환회로의 트랜지스터, 제2 계수배변환회로의 트랜지스터, 제3 계수배변환회로의 트랜지스터, 제1의 전류 - 전압변환트랜지스터, 제2의 전류 - 전압변환트랜지스터, 차동앰프용 제1 트랜지스터, 차동앰프용 제2 트랜지스터에 있어서의 각 채널폭을 각 채널길이로 나눈 값 상호의 관계를 소정의 비율로 하는 불휘발성 반도체메모리장치.
  7. 제4항에 있어서,
    상기 레퍼런스셀의 한쪽의 출력선의 신호전류를 m배 또는 m/k배로 하기 위한 제1 계수배변환회로와,
    상기 레퍼런스셀의 다른 쪽의 출력선의 신호전류를 n배 또는 n/k배로 하기 위한 제2 계수배변환회로와,
    상기 제1 계수배변환회로의 출력선과 제2 계수배변환회로의 출력선과를 합류하는 합류배선회로와,
    합류배선에 흐르는 전류를 전압으로 변환하는 제1의 전류 - 전압변환트랜지스터와,
    상기 제1의 전류 - 전압변환트랜지스터의 출력선이 접속되고, 상기 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제1 트랜지스터와,
    상기 메모리셀의 출력선의 신호전류를 전압으로 변환하는 제2의 전류 - 전압변환트레지스터와,
    상기 제2의 전류 - 전압변환트랜지스터의 출력선이 접속되고, 상기 차동앰프의 일부의 트랜지스터를 구성하는 차동앰프용 제2 트랜지스터를 최소한 가지고,
    이들 제1 계수배변환회로의 트랜지스터, 제2 계수배변환회로의 트랜지스터, 제1의 전류 - 전압변환트랜지스터, 제2의 전류 - 전압변환트랜지스터, 차동앰프용 제1 트랜지스터, 차동앰프용 제2 트랜지스터에 있어서의 각 채널폭을 각 채널길이로 나눈 값 상호의 관계를 소정의 비율로 하는 불휘발성 반도체메모리장치.
KR1019950039993A 1994-11-11 1995-11-07 불휘발성반도체메모리장치 KR100381149B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP94-277725 1994-11-11
JP1944-277725 1994-11-11
JP27772594 1994-11-11
JP1995-061166 1995-03-20
JP06116695A JP3610621B2 (ja) 1994-11-11 1995-03-20 不揮発性半導体メモリ装置
JP95-61166 1995-03-20

Publications (2)

Publication Number Publication Date
KR960019318A KR960019318A (ko) 1996-06-17
KR100381149B1 true KR100381149B1 (ko) 2003-07-18

Family

ID=26402202

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950039993A KR100381149B1 (ko) 1994-11-11 1995-11-07 불휘발성반도체메모리장치

Country Status (5)

Country Link
US (1) US5627781A (ko)
EP (1) EP0712135B1 (ko)
JP (1) JP3610621B2 (ko)
KR (1) KR100381149B1 (ko)
DE (1) DE69522412T2 (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09180473A (ja) * 1995-12-27 1997-07-11 Nec Corp 不揮発性半導体メモリ装置
US5801401A (en) * 1997-01-29 1998-09-01 Micron Technology, Inc. Flash memory with microcrystalline silicon carbide film floating gate
US5852306A (en) * 1997-01-29 1998-12-22 Micron Technology, Inc. Flash memory with nanocrystalline silicon film floating gate
US5740104A (en) * 1997-01-29 1998-04-14 Micron Technology, Inc. Multi-state flash memory cell and method for programming single electron differences
US5754477A (en) * 1997-01-29 1998-05-19 Micron Technology, Inc. Differential flash memory cell and method for programming
US6232643B1 (en) * 1997-11-13 2001-05-15 Micron Technology, Inc. Memory using insulator traps
FR2774209B1 (fr) * 1998-01-23 2001-09-14 St Microelectronics Sa Procede de controle du circuit de lecture d'un plan memoire et dispositif de memoire correspondant
TW559814B (en) * 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
JP2002367380A (ja) * 2001-06-05 2002-12-20 Sony Corp 不揮発性半導体メモリ装置
US6996009B2 (en) * 2002-06-21 2006-02-07 Micron Technology, Inc. NOR flash memory cell with high storage density
US6804136B2 (en) * 2002-06-21 2004-10-12 Micron Technology, Inc. Write once read only memory employing charge trapping in insulators
US6888739B2 (en) 2002-06-21 2005-05-03 Micron Technology Inc. Nanocrystal write once read only memory for archival storage
US7154140B2 (en) * 2002-06-21 2006-12-26 Micron Technology, Inc. Write once read only memory with large work function floating gates
US7193893B2 (en) * 2002-06-21 2007-03-20 Micron Technology, Inc. Write once read only memory employing floating gates
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US7221017B2 (en) * 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide-conductor nanolaminates
US7847344B2 (en) * 2002-07-08 2010-12-07 Micron Technology, Inc. Memory utilizing oxide-nitride nanolaminates
JP3914869B2 (ja) * 2002-12-20 2007-05-16 スパンション インク 不揮発性メモリ及びその書き換え方法
JP4067956B2 (ja) * 2002-12-20 2008-03-26 スパンション エルエルシー 不揮発性メモリの制御方法及び不揮発性メモリ
NO320017B1 (no) * 2003-03-26 2005-10-10 Thin Film Electronics Asa Deteksjonsforsterkersystemer og matriseadresserbar minneinnretning med ±n av disse
NO324029B1 (no) * 2004-09-23 2007-07-30 Thin Film Electronics Asa Lesemetode og deteksjonsanordning
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
JP2007035179A (ja) * 2005-07-28 2007-02-08 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
KR100865326B1 (ko) 2006-12-26 2008-10-27 삼성전자주식회사 데이터 센싱시 기준 신호의 부정합을 방지할 수 있는반도체 메모리 장치 및 데이터 센싱 방법
EP1944763A1 (en) 2007-01-12 2008-07-16 STMicroelectronics S.r.l. Reading circuit and method for data storage system
JP4911508B2 (ja) 2007-03-30 2012-04-04 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその動作方法
JP2008071483A (ja) * 2007-10-03 2008-03-27 Renesas Technology Corp 不揮発性半導体記憶装置
JP5057517B2 (ja) * 2007-12-06 2012-10-24 スパンション エルエルシー 半導体装置及びその制御方法
US7995392B2 (en) 2007-12-13 2011-08-09 Kabushiki Kaisha Toshiba Semiconductor memory device capable of shortening erase time
JP2009163782A (ja) * 2007-12-13 2009-07-23 Toshiba Corp 半導体記憶装置
JP5422976B2 (ja) * 2008-11-19 2014-02-19 富士通株式会社 半導体記憶装置
JP2010123987A (ja) * 2010-01-14 2010-06-03 Hitachi Ltd 半導体装置
US8446753B2 (en) * 2010-03-25 2013-05-21 Qualcomm Incorporated Reference cell write operations at a memory
JP5598340B2 (ja) * 2011-01-14 2014-10-01 セイコーエプソン株式会社 リファレンス電流発生回路、不揮発性記憶装置、集積回路装置、及び電子機器
JP6515606B2 (ja) * 2015-03-16 2019-05-22 セイコーエプソン株式会社 半導体集積回路装置及びそれを用いた電子機器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4611301A (en) * 1983-04-07 1986-09-09 Kabushiki Kaisha Toshiba Read only memory
FR2630573B1 (fr) * 1988-04-26 1990-07-13 Sgs Thomson Microelectronics Memoire programmable electriquement avec plusieurs bits d'information par cellule
JPH0814993B2 (ja) * 1989-01-13 1996-02-14 株式会社東芝 半導体記憶装置
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
JP2647527B2 (ja) * 1990-02-21 1997-08-27 シャープ株式会社 センス増幅回路
JP3454520B2 (ja) * 1990-11-30 2003-10-06 インテル・コーポレーション フラッシュ記憶装置の書込み状態を確認する回路及びその方法
US5461713A (en) * 1991-05-10 1995-10-24 Sgs-Thomson Microelectronics S.R.L. Current offset sense amplifier of a modulated current or current unbalance type for programmable memories
US5446686A (en) * 1994-08-02 1995-08-29 Sun Microsystems, Inc. Method and appartus for detecting multiple address matches in a content addressable memory

Also Published As

Publication number Publication date
DE69522412D1 (de) 2001-10-04
EP0712135A2 (en) 1996-05-15
EP0712135A3 (en) 1996-07-03
US5627781A (en) 1997-05-06
KR960019318A (ko) 1996-06-17
EP0712135B1 (en) 2001-08-29
JPH08190797A (ja) 1996-07-23
JP3610621B2 (ja) 2005-01-19
DE69522412T2 (de) 2002-05-29

Similar Documents

Publication Publication Date Title
KR100381149B1 (ko) 불휘발성반도체메모리장치
US5768184A (en) Performance non-volatile semiconductor memory device
US7411830B2 (en) Nonvolatile memory cell having current compensated for temperature dependency and data read method thereof
US5511022A (en) Depletion mode NAND string electrically erasable programmable semiconductor memory device and method for erasing and programming thereof
KR100458409B1 (ko) 전압 발생 회로
KR100193101B1 (ko) 비휘발성 반도체 기억장치 및 그 구동방법
US6009011A (en) Non-volatile memory and method for operating the same
KR930000818B1 (ko) Nand 메모리셀 구조를 갖춘 eeprom
KR100520016B1 (ko) 강유전체 반도체 메모리
US20020196673A1 (en) Booster circuit for raising voltage by sequentially transferring charges from input terminals of booster units to output terminals thereof in response to clock signals having different phases
JPH11176958A (ja) 強誘電体記憶装置、フラッシュメモリ、および不揮発性ランダムアクセスメモリ
JP2005353760A (ja) 半導体集積回路、昇圧回路及びキャパシタ
US20060181926A1 (en) Semiconductor memory device and method for writing to semiconductor memory device
US8483004B2 (en) Semiconductor device with transistor storing data by change in level of threshold voltage
US6865128B2 (en) Non-volatile memory device
EP0377840B1 (en) Nonvolatile semiconductor memory device having reference potential generating circuit
JPH11185488A (ja) 不揮発性半導体記憶装置
US20090052259A1 (en) Non-volatile semiconductor memory device
JP3197119B2 (ja) 不揮発性半導体記憶装置
KR20010013737A (ko) 비휘발성 반도체 저장 장치용 구동 회로
JPH04278297A (ja) 不揮発性半導体記憶装置
TW200923947A (en) Non-volatile semiconductor memory device
US6411542B1 (en) Ferroelectric memory device having ferroelectric memory transistors connected to separate well lines
JP3095918B2 (ja) 不揮発性半導体メモリ
US6744672B2 (en) Non-volatile semiconductor memory device capable of high-speed data reading

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120402

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee