JPH08190797A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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Abstract
憶保持特性、書換え回数、および収率を向上させること
が可能な不揮発性半導体メモリ装置を提供すること。 【構成】 電荷の蓄積と放出が可能な複数のメモリセル
2と、メモリセル2の厚さ方向と略同一の厚さ方向の構
造を有し、所定数のメモリセル2毎に少なくとも一対設
けられるレファレンスセル16a,16bとを有する。
選択されたメモリセル2を駆動する際に、同時に対応す
るレファレンスセル16a,16bを駆動し、メモリセ
ル2の書き込み時には、一方のレファレンスセル16b
には0データの書き込みを行い、他方のレファレンスセ
ル16aには1データを書き込む。選択されたメモリセ
ル2のデータ読み出し時に、対応する一対のレファレン
スセル16a,16bのデータを読み出し、レファレン
スセルのデータ(i1 ,i0)を、数式(1)に基づき組
合せて、基準データ(ire)を作成する。基準データ
と、メモリセル2からの信号データとを比較することに
より、データを判定する。
Description
半導体メモリ装置に係り、さらに詳しくは、特にウィン
ドウの小さい不揮発性メモリの記憶保持特性、書換え回
数、および収率を実質的に向上させることが可能な不揮
発性半導体メモリ装置に関する。
れたメモリセルを構成する(以下、「の」とする)のデ
ータを読み取るために、差動アンプが用いられている。
差動アンプでは、選択されたメモリセルからの電位信号
データまたは電流信号データ(以下、総称して、「信号
データ」とも称する)を、基準電位または基準電流(以
下、総称して、「基準データ」とも称する)と比較し、
信号データの0,1判定を行っている。たとえば、信号
データが、基準データよりも小さい場合には、信号デー
タを0データと判定し、その逆の場合には、1データと
判定する。
リセルと同じ回路構成のレファレンスセルを用いること
がある。
発性半導体メモリ装置では、図2(A)に示すように、
0データ(読み出し時にオフ)が記憶してあるメモリセ
ルのしきい値電圧Vth0は、トランジスタの書換え特性
の劣化、記憶保持の劣化、製造ばらつきなどにより、時
間の経過(グラフの横軸,logt)と共に低下してし
まう場合がある。この場合、データ読み出し時のゲート
電圧Vr よりも低下し、誤作動を生じるおそれがある。
なお、図2(A)中において、Vth1 は、1データ(読
み出し時にオン)が記憶してあるメモリセルのしきい値
電圧変化を示す。
て観察すれば、図2(B)に示すようになる。0データ
が記憶してあるメモリセルから読み出される電流i
0 は、時間の経過と共に、増大する。なお、1データが
記憶してあるメモリセルから読み出される電流i1 は、
この例の場合には、時間の経過によらずほとんど一定で
ある。メモリセルを構成するトランジスタが、フローテ
ィングゲートを有するトランジスタである場合に、1デ
ータが記憶してあるメモリセルのフローティングゲート
には、電子が注入されていない状態であるからである。
レンスセルとしては、従来では、読み出し時にオンとな
る(1データが記憶してある)トランジスタを用い、読
み出し時の基準電流irpが、i1 の一定割合、たとえば
約1/4程度になるように設定しているため、時間の経
過と共に、たとえi1 が変化したとしても、基準電流i
rpはi1 の一定割合で変化するので、1データ検出時に
は、誤作動は回避される。一方、0データが記憶してあ
るメモリセルから読み出される電流i0 が変化し出し
て、ある時点で、基準電流irpを追い越してしまうと、
誤作動するおそれがある。
時の1,0データの差(i1 とi0との差またはVth1
とVth0 との差)が小さくなってきており(ウィンドウ
が小さい)、特に、このようなメモリにおいて、記憶保
持特性、書換え回数および収率の向上が望まれている。
れ、特にウィンドウの小さい不揮発性メモリの記憶保持
特性、書換え回数、および収率を向上させることが可能
な不揮発性半導体メモリ装置を提供することを目的とす
る。
に、本発明に係る不揮発性半導体メモリ装置は、電荷の
蓄積の増減ないしは極性の反転が可能な複数のメモリセ
ルと、前記メモリセルを構成するトランジスタの厚さ方
向と略同一の厚さ方向の構造を有し、所定数のメモリセ
ル毎に少なくとも一対設けられるレファレンスセルと、
選択された前記メモリセルを駆動する際に、対応するレ
ファレンスセルを駆動し、メモリセルの書き込み時に
は、一方のレファレンスセルには1データの書き込みを
行い、他方のレファレンスセルには0データを書き込む
書き込み用駆動手段と、選択されたメモリセルのデータ
読み出し時に、対応する一対のレファレンスセルのデー
タを読み出す読み出し用駆動手段と、読み出し用に選択
された一対の前記レファレンスセルのデータ(i1 , i
0 )を、下記数式(1)に基づき組合せて、基準データ
(ire)または基準データ(ire)のk倍を作成する基
準データ生成手段と、前記組み合せ手段で組み合わされ
た基準データ(ire)または基準データ(ire)のk倍
と、前記選択されたメモリセルからの信号データまたは
信号データのk倍とを比較することにより、選択された
メモリセルに蓄積されているデータを判定する比較手段
とを有する。
よりも小さい。前記所定数のメモリセルと一対のレファ
レンスセルとは、同一のワード線により接続することに
より、これらを同時に駆動することができる。ただし、
ほぼ同時に駆動できれば、必ずしも同一のワード線で接
続する必要はない。
は、電荷の蓄積量の増減ないしは極性の反転などにより
データを保持する機能を有するトランジスタであれば、
特に限定されることはなく、たとえば電荷の蓄積が可能
なフローティングゲートを有するトランジスタ、電荷ト
ラップ機能を持つ絶縁膜を有するトランジスタ、強誘電
体膜を有するトランジスタなどで構成することができ
る。
求められた基準データと、選択されたメモリセルからの
信号データとを比較する」とは、結果的にそのように比
較すれば良く、m×i1 +n×i0 を、仮の基準データ
とし、その仮の基準データと、選択されたメモリセルか
らの信号データをk倍したものとを比較することも、本
発明での比較である。
記比較手段とが一体となり、前記基準データ生成手段の
一部を構成するトランジスタが、前記比較手段を構成す
る差動アンプの一部のトランジスタを兼ねているように
構成することができる。この場合において、本発明で
は、前記一対のレファレンスセルの出力線が合流して接
続される合流配線の信号電流を電圧に変換する第1の電
流−電圧変換トランジスタと、前記第1の電流−電圧変
換トランジスタの出力線が接続され、前記差動アンプの
一部のトランジスタを構成する差動アンプ用第1トラン
ジスタと、前記メモリセルの出力線の信号電流を電圧に
変換する第2の電流−電圧変換トランジスタと、前記第
2の電流−電圧変換トランジスタの出力線が接続され、
前記差動アンプの一部のトランジスタを構成する差動ア
ンプ用第2トランジスタと、を少なくとも有し、これら
第1の電流−電圧変換トランジスタ、第2の電流−電圧
変換トランジスタ、差動アンプ用第1トランジスタ、差
動アンプ用第2トランジスタにおける各チャネル幅を各
チャネル長で除した値相互の関係を、所定の比率として
あることが好ましい。
の一方の出力線の信号電流をm倍またはm/k倍にする
ための第1係数倍変換回路と、前記レファレンスセルの
他方の出力線の信号電流をn倍またはn/k倍にするた
めの第2係数倍変換回路と、前記第1係数倍変換回路の
出力線と第2係数倍変換回路の出力線とを合流する合流
配線回路と、合流配線に流れる電流を電圧に変換する第
1の電流−電圧変換トランジスタと、前記第1の電流−
電圧変換トランジスタの出力線が接続され、前記差動ア
ンプの一部のトランジスタを構成する差動アンプ用第1
トランジスタと、前記メモリセルの出力線の信号電流を
k倍または1倍にする第3係数倍変換回路と、第3係数
倍変換回路の出力線の信号電流を電圧に変換する第2の
電流−電圧変換トランジスタと、前記第2の電流−電圧
変換トランジスタの出力線が接続され、前記差動アンプ
の一部のトランジスタを構成する差動アンプ用第2トラ
ンジスタと、を少なくとも有し、これら第1係数倍変換
回路のトランジスタ、第2係数倍変換回路のトランジス
タ、第3係数倍変換回路のトランジスタ、第1の電流−
電圧変換トランジスタ、第2の電流−電圧変換トランジ
スタ、差動アンプ用第1トランジスタ、差動アンプ用第
2トランジスタにおける各チャネル幅を各チャネル長で
除した値相互の関係を、所定の比率としてもよい。
の一方の出力線の信号電流をm倍またはm/k倍にする
ための第1係数倍変換回路と、前記レファレンスセルの
他方の出力線の信号電流をn倍またはn/k倍にするた
めの第2係数倍変換回路と、前記第1係数倍変換回路の
出力線と第2係数倍変換回路の出力線とを合流する合流
配線回路と、合流配線に流れる電流を電圧に変換する第
1の電流−電圧変換トランジスタと、前記第1の電流−
電圧変換トランジスタの出力線が接続され、前記差動ア
ンプの一部のトランジスタを構成する差動アンプ用第1
トランジスタと、前記メモリセルの出力線の信号電流を
電圧に変換する第2の電流−電圧変換トランジスタと、
前記第2の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第2トランジスタと、を少なくとも有し、
これら第1係数倍変換回路のトランジスタ、第2係数倍
変換回路のトランジスタ、第1の電流−電圧変換トラン
ジスタ、第2の電流−電圧変換トランジスタ、差動アン
プ用第1トランジスタ、差動アンプ用第2トランジスタ
における各チャネル幅を各チャネル長で除した値相互の
関係を、所定の比率とすることもできる。
ランジスタと第2の電流−電圧変換トランジスタとの電
圧変換動作を安定させると共に、前記差動アンプの初期
状態を設定するためのトランジスタが付加してあること
が好ましい。
選択された前記メモリセルを駆動する際に、ほぼ同時に
対応するレファレンスセルを駆動するので、メモリセル
とレファレンスセルとの書換え特性の変化および記憶保
持特性の変化を略同一にすることができる。また、本発
明では、レファレンスセルとして、一対配置され、一方
には1データが記憶され、他方には0データが記憶さ
れ、選択されたメモリセルの読み出し時には、基準デー
タとして、1データと0データとを上記(1)式で組み
合わせた加重平均値が用いられる。このため、この基準
データ(たとえば基準電流ire)は、図2(B),
(C)に示すように、時間の経過と共に、メモリセルの
読み出し時の1,0データの間(i1 とi0 との間、ウ
ィンドウ)を通るように変化する。したがって、書換え
特性の劣化あるいは記憶保持特性の劣化などによらず、
メモリセルに記憶してあるデータの判定を正確に行うこ
とができる。また、メモリセルを構成するトランジスタ
に製造ばらつきがあったとしても、レファレンスセルを
構成するトランジスタにも同様な製造ばらつきがあると
考えられ、また、比較手段の基準となる基準データは、
上述した理由により、ウィンドウ間に位置するので、結
果としては、データの読み出しの正確性が損なわれるこ
とはない。したがって、不揮発性半導体メモリ装置の収
率も向上する。
置を、図面に示す実施例に基づき、詳細に説明する。図
1は本発明の一実施例に係る不揮発性半導体メモリ装置
の概略構成図である。
導体メモリ装置は、NOR型のメモリであり、メモリセ
ル2が、マトリックス状に配置してある。各メモリセル
2は、本実施例では、フローティングゲートを有するト
ランジスタで構成される。フローティングゲートを有す
るトランジスタでは、図4(A)に示すように、半導体
基板3の表面領域あるいはウェルに形成されたソース・
ドレイン領域4,4間のチャネル6上に、ゲート絶縁膜
8を介して、フローティングゲート10、中間絶縁膜1
2およびコントロールゲート14が積層してある。この
トランジスタでは、コントロールゲート14(ワード
線)とソース・ドレイン領域4,4(ビット線およびソ
ース)とに印加される電圧を制御することにより、FN
効果などを利用して、フローティングゲート10に電子
を注入または引き抜きすることにより、トランジスタの
しきい値電圧を変化させ、データの記憶消去を行うこと
ができる。
晶シリコンウェーハが用いられた時は、その表面領域
に、N型の単結晶シリコンウェーハが用いられた時に
は、その表面に形成されたP型ウェルにメモリセル用ト
ランジスタ2が形成される。ソース・ドレイン領域4,
4は、たとえばN型の不純物領域であり、フローティン
グゲート10およびコントロールゲート14の作成後
に、イオン注入を行うことにより形成される。ソース・
ドレイン領域4,4は、LDD構造を有していてもよ
い。ゲート絶縁膜8は、たとえば膜厚8nm程度の酸化
シリコン膜で構成される。フローティングゲート10
は、たとえばポリシリコン層で構成される。なお、図示
省略してあるが、フローティングゲート10の側面は、
絶縁性サイドウォールで覆われている。中間絶縁膜12
は、たとえば酸化シリコン膜、あるいはONO膜(酸化
シリコン膜と窒化シリコン膜と酸化シリコン膜との積層
膜)などで構成され、その膜厚は、たとえば酸化シリコ
ン膜換算で14nmである。コントロールゲート14
は、たとえばポリシリコン膜、あるいはポリサイド膜
(ポリシリコン膜とシリサイド膜との積層膜)などで構
成される。
メモリセル2毎に、一対のレファレンスセル16a,1
6bが配置され、同一のワード線18で同時に駆動可能
になっている。メモリセル2とレファレンスセル16
a,16bとは、厚さ方向の構造が略同一であるトラン
ジスタにより構成される。厚さ方向の構造が同一である
とは、メモリセル2を構成するトランジスタが、図4
(A)に示す構造のフローティングゲート10を有する
タイプのトランジスタである場合には、レファレンスセ
ル16a,16bを構成するトランジスタも、同様な構
造および膜厚を有するという意味であり、トランジスタ
のチャネル長あるいはチャネル幅などが相違しても良
い。
てある。メモリセル2のトランジスタおよびレファレン
スセル16a,16bのトランジスタのドレイン領域
は、ビット線22を通して、列デコーダ24に接続して
ある。行デコーダ20および列デコーダ24には、書き
込み電圧駆動回路26および読み出し電圧駆動回路28
が接続してある。これら駆動回路26,28で設定され
た電圧は、行デコーダ20により選択されたワード線1
8と、列デコーダ24により選択されたビット線22を
通して、特定のメモリセル2およびレファレンスセル1
6a,16bに印加され、データの書き込みおよび消去
がなされる。
線22には、列デコーダ24を介して、あるいは直接的
に、ビット線22から検出される電流値をそれぞれm倍
またはn倍とする変換回路30,32が接続される。変
換回路30,32の出力は、プラス回路34に接続さ
れ、ここで和算される。なお、プラス回路としては、電
流を単純にプラスする場合には、単に配線を接続するの
みでよい場合がある。プラス回路34の出力は、変換回
路36に接続され、ここで、プラス回路の出力を1/k
倍とする。変換回路30,32,36およびプラス回路
34で、基準データ生成手段が構成される。
差動アンプ38の一方の第1入力端子38aに接続され
る。差動アンプ38の他方の第2入力端子38bには、
列デコーダ24により選択されたビット線22を通し
て、読み出し時に選択されたメモリセル2に記憶してあ
るデータ(本実施例では、電流)が入力する。なお、変
換回路36と差動アンプ38と変換回路30,32と
は、一体化することができる。
a,16bに記憶してあるデータを消去するには、下記
の表1に示すように、ワード線18、ビット線22、ソ
ース、基板に電圧を印加すればよい。
ダ24により選択される特定のメモリセル2に、1デー
タを書き込むには、書き込み電圧駆動回路26から、特
定のメモリセル2のワード線18およびビット線22
へ、上記表1に示す電圧を印加する。本実施例では、1
データの書き込みとは、フローティングゲートから、電
子を排出する状態にすることを意味する。
データの書き込みが行われると同時に、その特定のメモ
リセル2と同じワード線18で接続してある一対のレフ
ァレンスセル16a,16bも同時に駆動され、一方の
レファレンスセル16aには、1データが書き込まれ、
他方のレファレンスセル16bには、0データが書き込
まれる。0データの書き込み時の電圧状態も、上記表1
に示される。
ダ24により選択される特定のメモリセル2に、0デー
タを書き込むには、書き込み電圧駆動回路26から、特
定のメモリセル2のワード線18およびビット線22
へ、上記表1に示す電圧を印加する。本実施例では、0
データの書き込みとは、フローティングゲートへ、電子
を注入する状態にすることを意味する。
データの書き込みが行われると同時に、その特定のメモ
リセル2と同じワード線18で接続してある一対のレフ
ァレンスセル16a,16bも同時に駆動され、一方の
レファレンスセル16aには、1データが書き込まれ、
他方のレファレンスセル16bには、0データが書き込
まれる。
ダ24により選択される特定のメモリセル2からのデー
タの読み出し時には、読み出し電圧駆動回路28から、
特定のメモリセル2のワード線18およびビット線22
へ、上記表1に示す電圧を印加する。
データの読み出しと同時に、その特定のメモリセル2と
同じワード線18で接続してある一対のレファレンスセ
ル16a,16bからも同時にデータを読み出す。選択
されたメモリセル2から読み出されたデータ電流は、ビ
ット線22、列デコーダ24を通して、差動アンプ38
の第2入力端子へ入力する。一方のレファレンスセル1
6aから読み出されたデータ電流i1 は、変換回路3
0、プラス回路34、変換回路36を通して、差動アン
プ38の第1入力端子38aへ入力する。また、他方の
レファレンスセル16bから読み出されたデータ電流i
0 は、変換回路32、プラス回路34、変換回路36を
通して、差動アンプ38の第1入力端子38aへ入力す
る。すなわち、差動アンプ38の第1入力端子へ入力す
る基準電流ireは、下記の数式(1)で表わすことがで
きる。
よりも小さい。たとえば、m=1,n=2,k=4であ
る場合に、基準電流ireの時間経過に対する変化は、図
2(B)の曲線ireで表わすことができる。また、m=
1,n=1,k=2である場合に、基準電流ireの時間
経過に対する変化は、図2(C)の曲線ireで表わすこ
とができる。すなわち、データ0が記憶してあるメモリ
セル2から読み出されるデータ電流i0 の変化に合わせ
て、基準電流ireも変化し、ウィンドウの中間に位置し
ようとする。その結果、図1に示す差動アンプ38で
は、第1入力端子38aへ入力される基準電流ireに基
づき、第2入力端子38bへ入力される選択されたメモ
リセルの読み出し電流の0,1判定を正確に行うことが
できる。第2入力端子38bへ入力される選択されたメ
モリセルの読み出し電流が、基準電流ireよりも大きい
場合には、メモリセル2には、1データが記憶してある
と判定でき、逆の場合には、0データと判定することが
できる。
(B),(C)に示すように、時間の経過と共に、メモ
リセルの記憶特性あるいは書換え特性が劣化したとして
も、従来に比較して、一桁以上の長期間にわたり、正確
性を保ち続けることができる。また、メモリセル2に製
造ばらつきがあったとしても、レファレンスセル16
a,16bにも同様な製造ばらつきがあると考えられ、
また、差動アンプ38の基準となる基準データは、上述
した理由により、ウィンドウ間に位置するので、結果と
しては、データの読み出しの正確性が損なわれることは
ない。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、前記実施例では、0データで
は、フローティングゲートに電子を注入し、1データで
は、フローティングゲートから電子を放出する場合につ
いて説明したが、本発明は、これに限定されず、その逆
でもよい。
ァレンスセル16a,16bのビット線22に、メモリ
セル2の列デコーダ24を接続したが、図5に示すよう
に構成することもできる。図5に示す実施例では、レフ
ァレンスセル16a,16bのビット線22に、列デコ
ーダとは別個の読み出し電圧/書き込み電圧切り換え回
路50を接続し、ビット線22からの検出信号は、この
回路50を通して、変換回路30,32へ向かうように
構成してある。なお、この切り換え回路50は、書き込
み電圧駆動回路26と読み出し電圧駆動回路28とに接
続してあり、これら駆動回路26,28からの駆動電圧
が、切り換え回路50により切り換えられて、ビット線
22に印加されるようになっている。
する変換回路36をプラス回路34の出力側に配置した
が、これに限定されず、図6に示すように、k倍とする
変換回路52を列デコーダ24と差動アンプ38との間
に接続するように構成することもできる。この実施例の
場合には、選択されたメモリセルの信号データをk倍と
することで、差動アンプ38においては、k倍された信
号データと、プラス回路34の出力(m×i1 +n×i
0 )とを比較する。したがって、結果的には、図1に示
す実施例と同様に、選択されたメモリセル2の信号デー
タを、基準データire=(m×i1 +n×i0 )/kに
対して比較することとなる。
圧駆動回路26および読み出し電圧駆動回路28は、メ
モリセル2とレファレンスセル16a,16bとで共用
したが、それぞれについて別途配置することも可能であ
る。また、メモリセル2とレファレンスセル16a,1
6bとは、必ずしも同一のワード線18で、同時に駆動
する必要はなく、別々のワード線と、別々の駆動回路を
用いて、ほぼ同時に駆動するように構成することもでき
る。
に示す実施例に限定されず、レファレンスセル16a,
16bとメモリセル2との間、あるいはその他の位置に
配置することも可能である。また、メモリセル2および
レファレンスセル16a,16bの回路構成は、図1に
示す例に限定されず、図3(A)に示すように、ソース
線40が各列毎に分割されたタイプ、あるいは図3
(B)に示すように、セルトランジスタ2,16a,1
6bのドレインまたはソースが、選択トランジスタ42
を介してソース線40に接続してあるタイプであっても
良い。なお、メモリセル2と、レファレンスセル16
a,16bとの回路構成は、同一であることが好まし
い。
フローティングゲート型のトランジスタで構成されるメ
モリセルを用いた場合には、データの消去、書き込みお
よび読み出し時には、下記の表2に示す電圧状態となる
ように制御される。
6bは、電荷を蓄積・消去可能なトランジスタで構成さ
れれば、特に限定されず、図4(B)に示すように、M
ONOS型のセルトランジスタであっても良い。図4
(B)に示す例では、半導体基板3の表面に、ONO膜
44が積層してあり、その上に、ゲート電極46が積層
してある。ソース・ドレイン領域4は、前記実施例と同
様である。ONO膜44は、SiO2 /SiN/SiO
2 の三層構造の膜であり、たとえば以下の方法により成
膜される。
nm以下程度の酸化膜を成膜し、その熱酸化膜上に、約
9nm以下程度の窒化シリコン膜をCVD法などで成膜
し、その表面を熱酸化して、約4nm以下程度の酸化膜
を形成する。このような工程により、三層構造のONO
膜を形成することができる。このONO膜は、低リーク
電流で膜厚制御性に優れている。また、ONO膜中の窒
化シリコン膜内および窒化シリコン膜とシリコン酸化膜
との界面に、電子をトラップすることが可能であり、メ
モリセルとして機能する。また、同様にメモリ機能を有
する膜として、ON膜(SiO2 /SiN)、N膜(S
iN単独)も知られている。
膜、あるいはポリサイド膜などで構成され、ワード線1
8として機能する。図4(C)に示す例では、半導体基
板の表面に、膜厚約10nm程度のゲート絶縁膜8を介
して、フローティングゲート10、膜厚300nm程度
のPZT,PT(PbTiO3 ),PLZT,Y1 (S
rBi2 Ta2 O9 )などの強誘電体薄膜48およびコ
ントロールゲート14が積層してある。図4(A)に示
す例と同一部材には、同一符号を付し、その説明は省略
する。この例では、強誘電体薄膜48を利用して、メモ
リセルを構成している。 なお、前述したように、メモ
リセルとレファレンスセルとは、厚さ方向に略同一構造
であることが望ましい。
タ42を付加したMONOS型メモリセルの場合には、
データの消去、書き込みおよび読み出し時には、下記の
表3に示す電圧状態となるように制御される。
に係る変換回路30,32,36(または52)とプラ
ス回路34と差動アンプ38とを含むセンスアンプ回り
の具体的回路構成について説明する。図7に示す実施例
では、トランジスタQ2 ,Q3 ,QRA,QDAが、正帰還
のある差動アンプ回路を構成し、トランジスタQ1 がそ
の差動アンプ回路のスイッチである。また、トランジス
タQR1およびそのトランジスタQR1と読み出し電圧/書
き込み電圧切り換え回路50とを結ぶ配線が、前記数式
(1)に基づく基準電流ireの数倍を電圧に変換し、ト
ランジスタQRAのゲートへ入力する回路である。また、
トランジスタQD1は、メモリセル2からの信号電流iD
を電圧に変換し、トランジスタQDAのゲートへ入力にす
るための回路である。なお、信号電流i D は、メモリセ
ル2に記憶してあるデータが0データの場合にはi0 に
近い値であり、1データの場合には、i1 に近い値であ
る。
は、Nチャネル型トランジスタ(またはPチャネル型ト
ランジスタ)であり、トランジスタQRA,QDA,QR1,
QD1は、前記トランジスタとは逆のPチャネル型トラン
ジスタ(またはNチャネル型トランジスタ)である。
れると、読み出し電圧が電源電圧V DDから供給され、レ
ファレンスセル16a,16bには、電源電圧VDDから
トランジスタQR1による電圧降下ΔVR と読み出し電圧
/書き込み電圧切換回路50での電圧降下ΔVSWとを引
いた電圧(VDD−ΔVR −ΔVSW)が印加され、メモリ
セル2には、電源電圧VDDからトランジスタQD1による
電圧降下ΔVD と読み出し電圧/書き込み電圧切換回路
50での電圧降下ΔVSWとを引いた電圧(VDD−ΔVD
−ΔVSW)が印加される。そして、トランジスタQR1に
は、レファレンスセル16a,16bのそれぞれに記憶
してあるデータに基づく電流i0 ,i1の合計が合流し
て流れ込む。
定する場合には、トランジスタQRA,QDA,QR1,QD1
の関係を、下記の表4(A)のケースIIに示すような関
係に設定する。
3 とは、同一寸法であったが、表4の(B)に示すよう
に、トランジスタQR1とQRA、トランジスタQD1とQDA
が同一寸法比(W/L比)の場合でも、トランジスタQ
2 のW/L比をトランジスタQ3 のそれの二倍とするこ
とで、実質的な1/k回路を構成することもできる。こ
の時も、1/k回路は、差動アンプと一体化してしまっ
ている。なお、一体化とは、それぞれが共通したトラン
ジスタを有していることと本発明では定義する。
を、トランジスタQRA,QDA,QR1,QD1に対して行う
ことで、基準電流ireの二倍である(i0 +i1 )を、
信号電流の二倍と比較することができる。図7中に示し
てある電流値は、ケース1の場合に相当する。
る複数のトランジスタのうちのトランジスタQRAとQR1
との組合せで、1/k回路が構成され、ケースI の場合
には、差動アンプを構成する複数のトランジスタのうち
のトランジスタQDAとQD1との組合せで、×k回路が構
成される。すなわち、1/k回路またはk回路は、差動
アンプと一体化している。
に、トランジスタQ1 のゲートG1 へVssからVDDへと
変化するランプ電圧入力を印加して活性化され、読み出
し信号電流iD と基準電流ire、または読み出し信号電
流iD の二倍と基準電流ireの二倍とを比較し、選択さ
れたメモリセル2に記憶してある読み出し信号の”
1”,”0”判定を行う。図7に示す回路での電圧変換
を安定化させると共に、差動アンプ回路の初期状態を設
定して安定動作させるために、図8に示すような回路構
成とすることもできる。図8に示す実施例では、図7に
示す回路に、トランジスタQ4 ,QR0,Q D0を、図8に
示す接続関係で付加することにより、電圧変換を安定化
させる と共に、差動アンプ回路の初期状態を設定して
安定動作させることができる。 トランジスタQ1 ,Q
2 ,Q3 は、Nチャネル型トランジスタ(またはPチャ
ネル型トランジスタ)であり、トランジスタQRA,
QDA,QR1,QD1,Q4 ,QR0,QD0は、前記トランジ
スタとは逆のPチャネル型トランジスタ(またはNチャ
ネル型トランジスタ)である。トランジスタQR0,QD0
のゲート(*)には、センス時には、オフ信号が入力さ
れる。また、トランジスタQ4 のゲート(**)には、
センス時には、オフ信号が入力される。ただし、このオ
フ信号は、トランジスタQR0,QD0のオフ信号の後であ
る。
係るセンスアンプ回りの回路図である。図9に示す実施
例では、トランジスタQ2 ,Q3 ,QRA,QDAが、正帰
還のある差動アンプ回路を構成し、トランジスタQ1 が
その差動アンプ回路のスイッチである。読み出し電圧/
書き込み電圧変換回路50と差動アンプ回路のトランジ
スタQRAとの間に接続される図9に示すトランジスタQ
R1,QR1m ,QR2, Q R2n ,QRTと、列デコーダ24と
差動アンプ回路のトランジスタQDAとの間に接続される
図9に示すトランジスタQD1,QD2,QRTとは、以下の
表5に示す関係で設計される。
Q3 とは、同一寸法である。また、トランジスタQ1 ,
Q2 ,Q3 ,QD1,QD2,QR1,QR1m ,QR2, QR2n
は、Pチャネル型トランジスタ(またはNチャネル型ト
ランジスタ)であり、トランジスタQRA,QDA,QRT,
QDTは、前記トランジスタとは逆のNチャネル型トラン
ジスタ(またはPチャネル型トランジスタ)である。
なるように、各トランジスタが設計されれば、前記
(1)式に示すように、基準電流ireは、(m×i1 +
n×i0)/kとなり、その基準電流ireと、選択され
たメモリセル2の信号電流iD とが結果的に比較され、
表5ケースAの関係となるように各トランジスタが設計
されれば、基準電流ireは(m×i1 +n×i0 )とな
り、その基準電流ireと、選択されたメモリセル2の信
号電流のk倍(kiD )とが比較され、メモリセル2に
記憶してあるデータの”1”,”0”判定がなされる。
に示す実施例の具体的回路構成を示し、ケースCの場合
とは、図1または図5に示す実施例の具体的回路構成を
示す。ケースBの場合には、図1または図5に示す×m
回路、×n回路と×1/k回路とが一体化された例を示
す。
路構成は、図7〜9に示す例に限定されず、本発明の範
囲内で種々に改変することができる。たとえば図10に
示すように構成することができる。図10に示す実施例
は、図9に示す例の変形例であり、差動アンプのスイッ
チであるトランジスタQ1 を、VSS側に配置し、図9に
示すトランジスタQD2,Q DTを廃止し、トランジスタQ
RT1 ,QRT2 を追加してある。トランジスタQ1 ,Q
2 ,Q3 ,QRT1 ,QRT2 は、Nチャネル型トランジス
タ(またはPチャネル型トランジスタ)であり、トラン
ジスタQRA,QDA,QRT,QD1,QR1,QR1m,QR2,
QR2n は、前記トランジスタとは逆のPチャネル型トラ
ンジスタ(またはNチャネル型トランジスタ)である。
ジスタQD2を、図10に示すトランジスタQDAに置き換
え、QDTのW/L比とQDAのW/L比の欄をなくすこと
で、図9に示す実施例と同様な設計が可能である。な
お、トランジスタQRT1 ,QRT 2 は、同一寸法であり、
トランジスタQ2 ,Q3 も同一寸法である。さらにその
他の実施例として、図9、10に示す実施例の回路の符
号60、70で示す位置に、図8に示す実施例のトラン
ジスタQ4 とQR0,QDOとをそれぞれ付加することによ
り、電圧変換を安定化させると共に、差動アンプの初期
状態を設定して安定動作させることができる。
型のメモリについて説明したが、本発明は、これに限定
されず、NAND型に対しても適用することが可能であ
る。
ば、特にウィンドウの小さい不揮発性メモリ装置におい
て、書換え特性の劣化あるいは記憶保持特性の劣化など
によらず、メモリセルに記憶してあるデータの判定を正
確に行うことができる。また、メモリセルに製造ばらつ
きがあったとしても、レファレンスセルにも同様な製造
ばらつきがあると考えられ、また、比較手段の基準とな
る基準データは、ウィンドウ間に位置するので、結果と
しては、データの読み出しの正確性が損なわれることは
ない。したがって、不揮発性半導体メモリ装置の収率も
向上する。
メモリ装置の概略構成図である。
化を示すグラフ、同図(B)は本発明の一実施例に係る
メモリセルの経時変化および基準電流の経時変化を示す
グラフ、同図(C)は本発明の他の実施例に係るメモリ
セルの経時変化および基準電流の経時変化を示すグラフ
である。
セルの回路構成図、同図(B)はさらにその他の実施例
に係るメモリセルの回路構成図である。
ルの要部断面図、同図(B)は本発明の他の実施例に係
るメモリセルの要部断面図、同図(C)はさらにその他
の実施例に係るメモリセルの要部断面図である。
体メモリ装置の概略構成図である。
揮発性半導体メモリ装置の概略構成図である。
半導体メモリ装置のセンスアンプ回りの回路図である。
回りの回路図である。
ンスアンプ回りの回路図である。
に係るセンスアンプ回りの回路図である。
Claims (8)
- 【請求項1】 電荷の蓄積量の増減ないしは極性の反転
が可能なトランジスタを有する複数のメモリセルと、 前記メモリセルを構成するトランジスタの厚さ方向と略
同一の厚さ方向の構造を有するトランジスタ有し、所定
数のメモリセル毎に少なくとも一対設けられるレファレ
ンスセルと、 選択された前記メモリセルを駆動する際に、対応するレ
ファレンスセルも駆動し、メモリセルの書き込み時に
は、一方のレファレンスセルには1データの書き込みを
行い、他方のレファレンスセルには0データを書き込む
書き込み用駆動手段と、 選択されたメモリセルのデータ読み出し時に、対応する
一対のレファレンスセルのデータを読み出す読み出し用
駆動手段と、 読み出し用に選択された一対の前記レファレンスセルの
データ(i1 , i0 )を、下記数式(1)に基づき組合
せて、基準データ(ire)または基準データ(ire)の
k倍を作成する基準データ生成手段と、 前記組み合せ手段で組み合わされた基準データ(ire)
または基準データ(i re)のk倍と、前記選択されたメ
モリセルからの信号データまたは信号データのk倍とを
比較することにより、選択されたメモリセルに蓄積され
ているデータを判定する比較手段とを有する不揮発性半
導体メモリ装置。 【数1】 ire=(m×i1 +n×i0 )/k … (1) ただし、m,n,kは正の数であり、m,nは、共にk
よりも小さい。 - 【請求項2】 前記所定数のメモリセルと一対のレファ
レンスセルとは、同一のワード線により接続してある請
求項1に記載の不揮発性半導体メモリ装置。 - 【請求項3】 前記メモリセルを構成するトランジスタ
およびレファレンスセルを構成するトランジスタは、電
荷の蓄積が可能なフローティングゲートを有するトラン
ジスタ、電荷トラップ機能を持つ絶縁膜を有するトラン
ジスタ、強誘電体膜を有するトランジスタのうちのいず
れかである請求項1または2に記載の不揮発性半導体メ
モリ装置。 - 【請求項4】 前記比較手段は、少なくとも差動アンプ
をその構成要素の一部に有し、前記基準データ生成手段
と前記比較手段とが一体となり、 前記基準データ生成手段の一部を構成するトランジスタ
が、前記比較手段を構成する差動アンプの一部のトラン
ジスタを兼ねている請求項1〜3のいずれかに記載の不
揮発性半導体メモリ装置。 - 【請求項5】 前記一対のレファレンスセルの出力線が
合流して接続される合流配線の信号電流を電圧に変換す
る第1の電流−電圧変換トランジスタと、 前記第1の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第1トランジスタと、 前記メモリセルの出力線の信号電流を電圧に変換する第
2の電流−電圧変換トランジスタと、 前記第2の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第2トランジスタと、を少なくとも有し、 これら第1の電流−電圧変換トランジスタ、第2の電流
−電圧変換トランジスタ、差動アンプ用第1トランジス
タ、差動アンプ用第2トランジスタにおける各チャネル
幅を各チャネル長で除した値相互の関係を、所定の比率
としてある請求項4に記載の不揮発性半導体メモリ装
置。 - 【請求項6】 前記レファレンスセルの一方の出力線の
信号電流をm倍またはm/k倍にするための第1係数倍
変換回路と、 前記レファレンスセルの他方の出力線の信号電流をn倍
またはn/k倍にするための第2係数倍変換回路と、 前記第1係数倍変換回路の出力線と第2係数倍変換回路
の出力線とを合流する合流配線回路と、 合流配線に流れる電流を電圧に変換する第1の電流−電
圧変換トランジスタと、 前記第1の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第1トランジスタと、 前記メモリセルの出力線の信号電流をk倍または1倍に
する第3係数倍変換回路と、 第3係数倍変換回路の出力線の信号電流を電圧に変換す
る第2の電流−電圧変換トランジスタと、 前記第2の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第2トランジスタと、を少なくとも有し、 これら第1係数倍変換回路のトランジスタ、第2係数倍
変換回路のトランジスタ、第3係数倍変換回路のトラン
ジスタ、第1の電流−電圧変換トランジスタ、第2の電
流−電圧変換トランジスタ、差動アンプ用第1トランジ
スタ、差動アンプ用第2トランジスタにおける各チャネ
ル幅を各チャネル長で除した値相互の関係を、所定の比
率としてある請求項4に記載の不揮発性半導体メモリ装
置。 - 【請求項7】 前記レファレンスセルの一方の出力線の
信号電流をm倍またはm/k倍にするための第1係数倍
変換回路と、 前記レファレンスセルの他方の出力線の信号電流をn倍
またはn/k倍にするための第2係数倍変換回路と、 前記第1係数倍変換回路の出力線と第2係数倍変換回路
の出力線とを合流する合流配線回路と、 合流配線に流れる電流を電圧に変換する第1の電流−電
圧変換トランジスタと、 前記第1の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第1トランジスタと、 前記メモリセルの出力線の信号電流を電圧に変換する第
2の電流−電圧変換トランジスタと、 前記第2の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第2トランジスタと、を少なくとも有し、 これら第1係数倍変換回路のトランジスタ、第2係数倍
変換回路のトランジスタ、第1の電流−電圧変換トラン
ジスタ、第2の電流−電圧変換トランジスタ、差動アン
プ用第1トランジスタ、差動アンプ用第2トランジスタ
における各チャネル幅を各チャネル長で除した値相互の
関係を、所定の比率としてある請求項4に記載の不揮発
性半導体メモリ装置。 - 【請求項8】 前記第1の電流−電圧変換トランジスタ
と第2の電流−電圧変換トランジスタとの電圧変換動作
を安定させると共に、前記差動アンプの初期状態を設定
するためのトランジスタが付加してある請求項5,6,
7のいずれかに記載の不揮発性半導体メモリ装置。
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