JPH08190797A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH08190797A JPH08190797A JP6116695A JP6116695A JPH08190797A JP H08190797 A JPH08190797 A JP H08190797A JP 6116695 A JP6116695 A JP 6116695A JP 6116695 A JP6116695 A JP 6116695A JP H08190797 A JPH08190797 A JP H08190797A
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- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G11C—STATIC STORES
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- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 特にウィンドウの小さい不揮発性メモリの記
憶保持特性、書換え回数、および収率を向上させること
が可能な不揮発性半導体メモリ装置を提供すること。 【構成】 電荷の蓄積と放出が可能な複数のメモリセル
２と、メモリセル２の厚さ方向と略同一の厚さ方向の構
造を有し、所定数のメモリセル２毎に少なくとも一対設
けられるレファレンスセル１６ａ，１６ｂとを有する。
選択されたメモリセル２を駆動する際に、同時に対応す
るレファレンスセル１６ａ，１６ｂを駆動し、メモリセ
ル２の書き込み時には、一方のレファレンスセル１６ｂ
には０データの書き込みを行い、他方のレファレンスセ
ル１６ａには１データを書き込む。選択されたメモリセ
ル２のデータ読み出し時に、対応する一対のレファレン
スセル１６ａ，１６ｂのデータを読み出し、レファレン
スセルのデータ（ｉ1 ,ｉ0）を、数式（１）に基づき組
合せて、基準データ（ｉre）を作成する。基準データ
と、メモリセル２からの信号データとを比較することに
より、データを判定する。
憶保持特性、書換え回数、および収率を向上させること
が可能な不揮発性半導体メモリ装置を提供すること。 【構成】 電荷の蓄積と放出が可能な複数のメモリセル
２と、メモリセル２の厚さ方向と略同一の厚さ方向の構
造を有し、所定数のメモリセル２毎に少なくとも一対設
けられるレファレンスセル１６ａ，１６ｂとを有する。
選択されたメモリセル２を駆動する際に、同時に対応す
るレファレンスセル１６ａ，１６ｂを駆動し、メモリセ
ル２の書き込み時には、一方のレファレンスセル１６ｂ
には０データの書き込みを行い、他方のレファレンスセ
ル１６ａには１データを書き込む。選択されたメモリセ
ル２のデータ読み出し時に、対応する一対のレファレン
スセル１６ａ，１６ｂのデータを読み出し、レファレン
スセルのデータ（ｉ1 ,ｉ0）を、数式（１）に基づき組
合せて、基準データ（ｉre）を作成する。基準データ
と、メモリセル２からの信号データとを比較することに
より、データを判定する。
Description
【０００１】
【産業上の利用分野】本発明は、書換え可能な不揮発性
半導体メモリ装置に係り、さらに詳しくは、特にウィン
ドウの小さい不揮発性メモリの記憶保持特性、書換え回
数、および収率を実質的に向上させることが可能な不揮
発性半導体メモリ装置に関する。
半導体メモリ装置に係り、さらに詳しくは、特にウィン
ドウの小さい不揮発性メモリの記憶保持特性、書換え回
数、および収率を実質的に向上させることが可能な不揮
発性半導体メモリ装置に関する。
【０００２】
【従来の技術】不揮発性半導体メモリ装置では、選択さ
れたメモリセルを構成する（以下、「の」とする）のデ
ータを読み取るために、差動アンプが用いられている。
差動アンプでは、選択されたメモリセルからの電位信号
データまたは電流信号データ（以下、総称して、「信号
データ」とも称する）を、基準電位または基準電流（以
下、総称して、「基準データ」とも称する）と比較し、
信号データの０，１判定を行っている。たとえば、信号
データが、基準データよりも小さい場合には、信号デー
タを０データと判定し、その逆の場合には、１データと
判定する。
れたメモリセルを構成する（以下、「の」とする）のデ
ータを読み取るために、差動アンプが用いられている。
差動アンプでは、選択されたメモリセルからの電位信号
データまたは電流信号データ（以下、総称して、「信号
データ」とも称する）を、基準電位または基準電流（以
下、総称して、「基準データ」とも称する）と比較し、
信号データの０，１判定を行っている。たとえば、信号
データが、基準データよりも小さい場合には、信号デー
タを０データと判定し、その逆の場合には、１データと
判定する。
【０００３】基準データの作成方法の一例として、メモ
リセルと同じ回路構成のレファレンスセルを用いること
がある。
リセルと同じ回路構成のレファレンスセルを用いること
がある。
【０００４】
【発明が解決しようとする課題】ところが、従来の不揮
発性半導体メモリ装置では、図２（Ａ）に示すように、
０データ（読み出し時にオフ）が記憶してあるメモリセ
ルのしきい値電圧Ｖth0は、トランジスタの書換え特性
の劣化、記憶保持の劣化、製造ばらつきなどにより、時
間の経過（グラフの横軸，ｌｏｇｔ）と共に低下してし
まう場合がある。この場合、データ読み出し時のゲート
電圧Ｖr よりも低下し、誤作動を生じるおそれがある。
なお、図２（Ａ）中において、Ｖth1 は、１データ（読
み出し時にオン）が記憶してあるメモリセルのしきい値
電圧変化を示す。
発性半導体メモリ装置では、図２（Ａ）に示すように、
０データ（読み出し時にオフ）が記憶してあるメモリセ
ルのしきい値電圧Ｖth0は、トランジスタの書換え特性
の劣化、記憶保持の劣化、製造ばらつきなどにより、時
間の経過（グラフの横軸，ｌｏｇｔ）と共に低下してし
まう場合がある。この場合、データ読み出し時のゲート
電圧Ｖr よりも低下し、誤作動を生じるおそれがある。
なお、図２（Ａ）中において、Ｖth1 は、１データ（読
み出し時にオン）が記憶してあるメモリセルのしきい値
電圧変化を示す。
【０００５】この状態を、メモリセルからの電流につい
て観察すれば、図２（Ｂ）に示すようになる。０データ
が記憶してあるメモリセルから読み出される電流ｉ
0 は、時間の経過と共に、増大する。なお、１データが
記憶してあるメモリセルから読み出される電流ｉ1 は、
この例の場合には、時間の経過によらずほとんど一定で
ある。メモリセルを構成するトランジスタが、フローテ
ィングゲートを有するトランジスタである場合に、１デ
ータが記憶してあるメモリセルのフローティングゲート
には、電子が注入されていない状態であるからである。
て観察すれば、図２（Ｂ）に示すようになる。０データ
が記憶してあるメモリセルから読み出される電流ｉ
0 は、時間の経過と共に、増大する。なお、１データが
記憶してあるメモリセルから読み出される電流ｉ1 は、
この例の場合には、時間の経過によらずほとんど一定で
ある。メモリセルを構成するトランジスタが、フローテ
ィングゲートを有するトランジスタである場合に、１デ
ータが記憶してあるメモリセルのフローティングゲート
には、電子が注入されていない状態であるからである。
【０００６】一方、基準データを作成するためのレファ
レンスセルとしては、従来では、読み出し時にオンとな
る（１データが記憶してある）トランジスタを用い、読
み出し時の基準電流ｉrpが、ｉ1 の一定割合、たとえば
約１／４程度になるように設定しているため、時間の経
過と共に、たとえｉ1 が変化したとしても、基準電流ｉ
rpはｉ1 の一定割合で変化するので、１データ検出時に
は、誤作動は回避される。一方、０データが記憶してあ
るメモリセルから読み出される電流ｉ0 が変化し出し
て、ある時点で、基準電流ｉrpを追い越してしまうと、
誤作動するおそれがある。
レンスセルとしては、従来では、読み出し時にオンとな
る（１データが記憶してある）トランジスタを用い、読
み出し時の基準電流ｉrpが、ｉ1 の一定割合、たとえば
約１／４程度になるように設定しているため、時間の経
過と共に、たとえｉ1 が変化したとしても、基準電流ｉ
rpはｉ1 の一定割合で変化するので、１データ検出時に
は、誤作動は回避される。一方、０データが記憶してあ
るメモリセルから読み出される電流ｉ0 が変化し出し
て、ある時点で、基準電流ｉrpを追い越してしまうと、
誤作動するおそれがある。
【０００７】近年では、低電圧化などに伴い、読み出し
時の１，０データの差（ｉ1 とｉ0との差またはＶth1
とＶth0 との差）が小さくなってきており（ウィンドウ
が小さい）、特に、このようなメモリにおいて、記憶保
持特性、書換え回数および収率の向上が望まれている。
時の１，０データの差（ｉ1 とｉ0との差またはＶth1
とＶth0 との差）が小さくなってきており（ウィンドウ
が小さい）、特に、このようなメモリにおいて、記憶保
持特性、書換え回数および収率の向上が望まれている。
【０００８】本発明は、このような実状に鑑みてなさ
れ、特にウィンドウの小さい不揮発性メモリの記憶保持
特性、書換え回数、および収率を向上させることが可能
な不揮発性半導体メモリ装置を提供することを目的とす
る。
れ、特にウィンドウの小さい不揮発性メモリの記憶保持
特性、書換え回数、および収率を向上させることが可能
な不揮発性半導体メモリ装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る不揮発性半導体メモリ装置は、電荷の
蓄積の増減ないしは極性の反転が可能な複数のメモリセ
ルと、前記メモリセルを構成するトランジスタの厚さ方
向と略同一の厚さ方向の構造を有し、所定数のメモリセ
ル毎に少なくとも一対設けられるレファレンスセルと、
選択された前記メモリセルを駆動する際に、対応するレ
ファレンスセルを駆動し、メモリセルの書き込み時に
は、一方のレファレンスセルには１データの書き込みを
行い、他方のレファレンスセルには０データを書き込む
書き込み用駆動手段と、選択されたメモリセルのデータ
読み出し時に、対応する一対のレファレンスセルのデー
タを読み出す読み出し用駆動手段と、読み出し用に選択
された一対の前記レファレンスセルのデータ（ｉ1 , ｉ
0 ）を、下記数式（１）に基づき組合せて、基準データ
（ｉre）または基準データ（ｉre）のｋ倍を作成する基
準データ生成手段と、前記組み合せ手段で組み合わされ
た基準データ（ｉre）または基準データ（ｉre）のｋ倍
と、前記選択されたメモリセルからの信号データまたは
信号データのｋ倍とを比較することにより、選択された
メモリセルに蓄積されているデータを判定する比較手段
とを有する。
に、本発明に係る不揮発性半導体メモリ装置は、電荷の
蓄積の増減ないしは極性の反転が可能な複数のメモリセ
ルと、前記メモリセルを構成するトランジスタの厚さ方
向と略同一の厚さ方向の構造を有し、所定数のメモリセ
ル毎に少なくとも一対設けられるレファレンスセルと、
選択された前記メモリセルを駆動する際に、対応するレ
ファレンスセルを駆動し、メモリセルの書き込み時に
は、一方のレファレンスセルには１データの書き込みを
行い、他方のレファレンスセルには０データを書き込む
書き込み用駆動手段と、選択されたメモリセルのデータ
読み出し時に、対応する一対のレファレンスセルのデー
タを読み出す読み出し用駆動手段と、読み出し用に選択
された一対の前記レファレンスセルのデータ（ｉ1 , ｉ
0 ）を、下記数式（１）に基づき組合せて、基準データ
（ｉre）または基準データ（ｉre）のｋ倍を作成する基
準データ生成手段と、前記組み合せ手段で組み合わされ
た基準データ（ｉre）または基準データ（ｉre）のｋ倍
と、前記選択されたメモリセルからの信号データまたは
信号データのｋ倍とを比較することにより、選択された
メモリセルに蓄積されているデータを判定する比較手段
とを有する。
【００１０】
【数２】 ｉre＝（ｍ×ｉ1 ＋ｎ×ｉ0 ）／ｋ … （１） ただし、ｍ，ｎ，ｋは正の数であり、ｍ，ｎは、共にｋ
よりも小さい。前記所定数のメモリセルと一対のレファ
レンスセルとは、同一のワード線により接続することに
より、これらを同時に駆動することができる。ただし、
ほぼ同時に駆動できれば、必ずしも同一のワード線で接
続する必要はない。
よりも小さい。前記所定数のメモリセルと一対のレファ
レンスセルとは、同一のワード線により接続することに
より、これらを同時に駆動することができる。ただし、
ほぼ同時に駆動できれば、必ずしも同一のワード線で接
続する必要はない。
【００１１】前記メモリセルおよびレファレンスセル
は、電荷の蓄積量の増減ないしは極性の反転などにより
データを保持する機能を有するトランジスタであれば、
特に限定されることはなく、たとえば電荷の蓄積が可能
なフローティングゲートを有するトランジスタ、電荷ト
ラップ機能を持つ絶縁膜を有するトランジスタ、強誘電
体膜を有するトランジスタなどで構成することができ
る。
は、電荷の蓄積量の増減ないしは極性の反転などにより
データを保持する機能を有するトランジスタであれば、
特に限定されることはなく、たとえば電荷の蓄積が可能
なフローティングゲートを有するトランジスタ、電荷ト
ラップ機能を持つ絶縁膜を有するトランジスタ、強誘電
体膜を有するトランジスタなどで構成することができ
る。
【００１２】なお、本発明において、「上記（１）式で
求められた基準データと、選択されたメモリセルからの
信号データとを比較する」とは、結果的にそのように比
較すれば良く、ｍ×ｉ1 ＋ｎ×ｉ0 を、仮の基準データ
とし、その仮の基準データと、選択されたメモリセルか
らの信号データをｋ倍したものとを比較することも、本
発明での比較である。
求められた基準データと、選択されたメモリセルからの
信号データとを比較する」とは、結果的にそのように比
較すれば良く、ｍ×ｉ1 ＋ｎ×ｉ0 を、仮の基準データ
とし、その仮の基準データと、選択されたメモリセルか
らの信号データをｋ倍したものとを比較することも、本
発明での比較である。
【００１３】本発明では、前記基準データ生成手段と前
記比較手段とが一体となり、前記基準データ生成手段の
一部を構成するトランジスタが、前記比較手段を構成す
る差動アンプの一部のトランジスタを兼ねているように
構成することができる。この場合において、本発明で
は、前記一対のレファレンスセルの出力線が合流して接
続される合流配線の信号電流を電圧に変換する第１の電
流−電圧変換トランジスタと、前記第１の電流−電圧変
換トランジスタの出力線が接続され、前記差動アンプの
一部のトランジスタを構成する差動アンプ用第１トラン
ジスタと、前記メモリセルの出力線の信号電流を電圧に
変換する第２の電流−電圧変換トランジスタと、前記第
２の電流−電圧変換トランジスタの出力線が接続され、
前記差動アンプの一部のトランジスタを構成する差動ア
ンプ用第２トランジスタと、を少なくとも有し、これら
第１の電流−電圧変換トランジスタ、第２の電流−電圧
変換トランジスタ、差動アンプ用第１トランジスタ、差
動アンプ用第２トランジスタにおける各チャネル幅を各
チャネル長で除した値相互の関係を、所定の比率として
あることが好ましい。
記比較手段とが一体となり、前記基準データ生成手段の
一部を構成するトランジスタが、前記比較手段を構成す
る差動アンプの一部のトランジスタを兼ねているように
構成することができる。この場合において、本発明で
は、前記一対のレファレンスセルの出力線が合流して接
続される合流配線の信号電流を電圧に変換する第１の電
流−電圧変換トランジスタと、前記第１の電流−電圧変
換トランジスタの出力線が接続され、前記差動アンプの
一部のトランジスタを構成する差動アンプ用第１トラン
ジスタと、前記メモリセルの出力線の信号電流を電圧に
変換する第２の電流−電圧変換トランジスタと、前記第
２の電流−電圧変換トランジスタの出力線が接続され、
前記差動アンプの一部のトランジスタを構成する差動ア
ンプ用第２トランジスタと、を少なくとも有し、これら
第１の電流−電圧変換トランジスタ、第２の電流−電圧
変換トランジスタ、差動アンプ用第１トランジスタ、差
動アンプ用第２トランジスタにおける各チャネル幅を各
チャネル長で除した値相互の関係を、所定の比率として
あることが好ましい。
【００１４】また、本発明では、前記レファレンスセル
の一方の出力線の信号電流をｍ倍またはｍ／ｋ倍にする
ための第１係数倍変換回路と、前記レファレンスセルの
他方の出力線の信号電流をｎ倍またはｎ／ｋ倍にするた
めの第２係数倍変換回路と、前記第１係数倍変換回路の
出力線と第２係数倍変換回路の出力線とを合流する合流
配線回路と、合流配線に流れる電流を電圧に変換する第
１の電流−電圧変換トランジスタと、前記第１の電流−
電圧変換トランジスタの出力線が接続され、前記差動ア
ンプの一部のトランジスタを構成する差動アンプ用第１
トランジスタと、前記メモリセルの出力線の信号電流を
ｋ倍または１倍にする第３係数倍変換回路と、第３係数
倍変換回路の出力線の信号電流を電圧に変換する第２の
電流−電圧変換トランジスタと、前記第２の電流−電圧
変換トランジスタの出力線が接続され、前記差動アンプ
の一部のトランジスタを構成する差動アンプ用第２トラ
ンジスタと、を少なくとも有し、これら第１係数倍変換
回路のトランジスタ、第２係数倍変換回路のトランジス
タ、第３係数倍変換回路のトランジスタ、第１の電流−
電圧変換トランジスタ、第２の電流−電圧変換トランジ
スタ、差動アンプ用第１トランジスタ、差動アンプ用第
２トランジスタにおける各チャネル幅を各チャネル長で
除した値相互の関係を、所定の比率としてもよい。
の一方の出力線の信号電流をｍ倍またはｍ／ｋ倍にする
ための第１係数倍変換回路と、前記レファレンスセルの
他方の出力線の信号電流をｎ倍またはｎ／ｋ倍にするた
めの第２係数倍変換回路と、前記第１係数倍変換回路の
出力線と第２係数倍変換回路の出力線とを合流する合流
配線回路と、合流配線に流れる電流を電圧に変換する第
１の電流−電圧変換トランジスタと、前記第１の電流−
電圧変換トランジスタの出力線が接続され、前記差動ア
ンプの一部のトランジスタを構成する差動アンプ用第１
トランジスタと、前記メモリセルの出力線の信号電流を
ｋ倍または１倍にする第３係数倍変換回路と、第３係数
倍変換回路の出力線の信号電流を電圧に変換する第２の
電流−電圧変換トランジスタと、前記第２の電流−電圧
変換トランジスタの出力線が接続され、前記差動アンプ
の一部のトランジスタを構成する差動アンプ用第２トラ
ンジスタと、を少なくとも有し、これら第１係数倍変換
回路のトランジスタ、第２係数倍変換回路のトランジス
タ、第３係数倍変換回路のトランジスタ、第１の電流−
電圧変換トランジスタ、第２の電流−電圧変換トランジ
スタ、差動アンプ用第１トランジスタ、差動アンプ用第
２トランジスタにおける各チャネル幅を各チャネル長で
除した値相互の関係を、所定の比率としてもよい。
【００１５】また、本発明では、前記レファレンスセル
の一方の出力線の信号電流をｍ倍またはｍ／ｋ倍にする
ための第１係数倍変換回路と、前記レファレンスセルの
他方の出力線の信号電流をｎ倍またはｎ／ｋ倍にするた
めの第２係数倍変換回路と、前記第１係数倍変換回路の
出力線と第２係数倍変換回路の出力線とを合流する合流
配線回路と、合流配線に流れる電流を電圧に変換する第
１の電流−電圧変換トランジスタと、前記第１の電流−
電圧変換トランジスタの出力線が接続され、前記差動ア
ンプの一部のトランジスタを構成する差動アンプ用第１
トランジスタと、前記メモリセルの出力線の信号電流を
電圧に変換する第２の電流−電圧変換トランジスタと、
前記第２の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第２トランジスタと、を少なくとも有し、
これら第１係数倍変換回路のトランジスタ、第２係数倍
変換回路のトランジスタ、第１の電流−電圧変換トラン
ジスタ、第２の電流−電圧変換トランジスタ、差動アン
プ用第１トランジスタ、差動アンプ用第２トランジスタ
における各チャネル幅を各チャネル長で除した値相互の
関係を、所定の比率とすることもできる。
の一方の出力線の信号電流をｍ倍またはｍ／ｋ倍にする
ための第１係数倍変換回路と、前記レファレンスセルの
他方の出力線の信号電流をｎ倍またはｎ／ｋ倍にするた
めの第２係数倍変換回路と、前記第１係数倍変換回路の
出力線と第２係数倍変換回路の出力線とを合流する合流
配線回路と、合流配線に流れる電流を電圧に変換する第
１の電流−電圧変換トランジスタと、前記第１の電流−
電圧変換トランジスタの出力線が接続され、前記差動ア
ンプの一部のトランジスタを構成する差動アンプ用第１
トランジスタと、前記メモリセルの出力線の信号電流を
電圧に変換する第２の電流−電圧変換トランジスタと、
前記第２の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第２トランジスタと、を少なくとも有し、
これら第１係数倍変換回路のトランジスタ、第２係数倍
変換回路のトランジスタ、第１の電流−電圧変換トラン
ジスタ、第２の電流−電圧変換トランジスタ、差動アン
プ用第１トランジスタ、差動アンプ用第２トランジスタ
における各チャネル幅を各チャネル長で除した値相互の
関係を、所定の比率とすることもできる。
【００１６】本発明では、前記第１の電流−電圧変換ト
ランジスタと第２の電流−電圧変換トランジスタとの電
圧変換動作を安定させると共に、前記差動アンプの初期
状態を設定するためのトランジスタが付加してあること
が好ましい。
ランジスタと第２の電流−電圧変換トランジスタとの電
圧変換動作を安定させると共に、前記差動アンプの初期
状態を設定するためのトランジスタが付加してあること
が好ましい。
【００１７】
【作用】本発明に係る不揮発性半導体メモリ装置では、
選択された前記メモリセルを駆動する際に、ほぼ同時に
対応するレファレンスセルを駆動するので、メモリセル
とレファレンスセルとの書換え特性の変化および記憶保
持特性の変化を略同一にすることができる。また、本発
明では、レファレンスセルとして、一対配置され、一方
には１データが記憶され、他方には０データが記憶さ
れ、選択されたメモリセルの読み出し時には、基準デー
タとして、１データと０データとを上記（１）式で組み
合わせた加重平均値が用いられる。このため、この基準
データ（たとえば基準電流ｉre）は、図２（Ｂ），
（Ｃ）に示すように、時間の経過と共に、メモリセルの
読み出し時の１，０データの間（ｉ1 とｉ0 との間、ウ
ィンドウ）を通るように変化する。したがって、書換え
特性の劣化あるいは記憶保持特性の劣化などによらず、
メモリセルに記憶してあるデータの判定を正確に行うこ
とができる。また、メモリセルを構成するトランジスタ
に製造ばらつきがあったとしても、レファレンスセルを
構成するトランジスタにも同様な製造ばらつきがあると
考えられ、また、比較手段の基準となる基準データは、
上述した理由により、ウィンドウ間に位置するので、結
果としては、データの読み出しの正確性が損なわれるこ
とはない。したがって、不揮発性半導体メモリ装置の収
率も向上する。
選択された前記メモリセルを駆動する際に、ほぼ同時に
対応するレファレンスセルを駆動するので、メモリセル
とレファレンスセルとの書換え特性の変化および記憶保
持特性の変化を略同一にすることができる。また、本発
明では、レファレンスセルとして、一対配置され、一方
には１データが記憶され、他方には０データが記憶さ
れ、選択されたメモリセルの読み出し時には、基準デー
タとして、１データと０データとを上記（１）式で組み
合わせた加重平均値が用いられる。このため、この基準
データ（たとえば基準電流ｉre）は、図２（Ｂ），
（Ｃ）に示すように、時間の経過と共に、メモリセルの
読み出し時の１，０データの間（ｉ1 とｉ0 との間、ウ
ィンドウ）を通るように変化する。したがって、書換え
特性の劣化あるいは記憶保持特性の劣化などによらず、
メモリセルに記憶してあるデータの判定を正確に行うこ
とができる。また、メモリセルを構成するトランジスタ
に製造ばらつきがあったとしても、レファレンスセルを
構成するトランジスタにも同様な製造ばらつきがあると
考えられ、また、比較手段の基準となる基準データは、
上述した理由により、ウィンドウ間に位置するので、結
果としては、データの読み出しの正確性が損なわれるこ
とはない。したがって、不揮発性半導体メモリ装置の収
率も向上する。
【００１８】
【実施例】以下、本発明に係る不揮発性半導体メモリ装
置を、図面に示す実施例に基づき、詳細に説明する。図
１は本発明の一実施例に係る不揮発性半導体メモリ装置
の概略構成図である。
置を、図面に示す実施例に基づき、詳細に説明する。図
１は本発明の一実施例に係る不揮発性半導体メモリ装置
の概略構成図である。
【００１９】図１に示すように、本実施例の不揮発性半
導体メモリ装置は、ＮＯＲ型のメモリであり、メモリセ
ル２が、マトリックス状に配置してある。各メモリセル
２は、本実施例では、フローティングゲートを有するト
ランジスタで構成される。フローティングゲートを有す
るトランジスタでは、図４（Ａ）に示すように、半導体
基板３の表面領域あるいはウェルに形成されたソース・
ドレイン領域４，４間のチャネル６上に、ゲート絶縁膜
８を介して、フローティングゲート１０、中間絶縁膜１
２およびコントロールゲート１４が積層してある。この
トランジスタでは、コントロールゲート１４（ワード
線）とソース・ドレイン領域４，４（ビット線およびソ
ース）とに印加される電圧を制御することにより、ＦＮ
効果などを利用して、フローティングゲート１０に電子
を注入または引き抜きすることにより、トランジスタの
しきい値電圧を変化させ、データの記憶消去を行うこと
ができる。
導体メモリ装置は、ＮＯＲ型のメモリであり、メモリセ
ル２が、マトリックス状に配置してある。各メモリセル
２は、本実施例では、フローティングゲートを有するト
ランジスタで構成される。フローティングゲートを有す
るトランジスタでは、図４（Ａ）に示すように、半導体
基板３の表面領域あるいはウェルに形成されたソース・
ドレイン領域４，４間のチャネル６上に、ゲート絶縁膜
８を介して、フローティングゲート１０、中間絶縁膜１
２およびコントロールゲート１４が積層してある。この
トランジスタでは、コントロールゲート１４（ワード
線）とソース・ドレイン領域４，４（ビット線およびソ
ース）とに印加される電圧を制御することにより、ＦＮ
効果などを利用して、フローティングゲート１０に電子
を注入または引き抜きすることにより、トランジスタの
しきい値電圧を変化させ、データの記憶消去を行うこと
ができる。
【００２０】半導体基板３として、たとえばＰ型の単結
晶シリコンウェーハが用いられた時は、その表面領域
に、Ｎ型の単結晶シリコンウェーハが用いられた時に
は、その表面に形成されたＰ型ウェルにメモリセル用ト
ランジスタ２が形成される。ソース・ドレイン領域４，
４は、たとえばＮ型の不純物領域であり、フローティン
グゲート１０およびコントロールゲート１４の作成後
に、イオン注入を行うことにより形成される。ソース・
ドレイン領域４，４は、ＬＤＤ構造を有していてもよ
い。ゲート絶縁膜８は、たとえば膜厚８ｎｍ程度の酸化
シリコン膜で構成される。フローティングゲート１０
は、たとえばポリシリコン層で構成される。なお、図示
省略してあるが、フローティングゲート１０の側面は、
絶縁性サイドウォールで覆われている。中間絶縁膜１２
は、たとえば酸化シリコン膜、あるいはＯＮＯ膜（酸化
シリコン膜と窒化シリコン膜と酸化シリコン膜との積層
膜）などで構成され、その膜厚は、たとえば酸化シリコ
ン膜換算で１４ｎｍである。コントロールゲート１４
は、たとえばポリシリコン膜、あるいはポリサイド膜
（ポリシリコン膜とシリサイド膜との積層膜）などで構
成される。
晶シリコンウェーハが用いられた時は、その表面領域
に、Ｎ型の単結晶シリコンウェーハが用いられた時に
は、その表面に形成されたＰ型ウェルにメモリセル用ト
ランジスタ２が形成される。ソース・ドレイン領域４，
４は、たとえばＮ型の不純物領域であり、フローティン
グゲート１０およびコントロールゲート１４の作成後
に、イオン注入を行うことにより形成される。ソース・
ドレイン領域４，４は、ＬＤＤ構造を有していてもよ
い。ゲート絶縁膜８は、たとえば膜厚８ｎｍ程度の酸化
シリコン膜で構成される。フローティングゲート１０
は、たとえばポリシリコン層で構成される。なお、図示
省略してあるが、フローティングゲート１０の側面は、
絶縁性サイドウォールで覆われている。中間絶縁膜１２
は、たとえば酸化シリコン膜、あるいはＯＮＯ膜（酸化
シリコン膜と窒化シリコン膜と酸化シリコン膜との積層
膜）などで構成され、その膜厚は、たとえば酸化シリコ
ン膜換算で１４ｎｍである。コントロールゲート１４
は、たとえばポリシリコン膜、あるいはポリサイド膜
（ポリシリコン膜とシリサイド膜との積層膜）などで構
成される。
【００２１】図１に示すように、本実施例では、各行の
メモリセル２毎に、一対のレファレンスセル１６ａ，１
６ｂが配置され、同一のワード線１８で同時に駆動可能
になっている。メモリセル２とレファレンスセル１６
ａ，１６ｂとは、厚さ方向の構造が略同一であるトラン
ジスタにより構成される。厚さ方向の構造が同一である
とは、メモリセル２を構成するトランジスタが、図４
（Ａ）に示す構造のフローティングゲート１０を有する
タイプのトランジスタである場合には、レファレンスセ
ル１６ａ，１６ｂを構成するトランジスタも、同様な構
造および膜厚を有するという意味であり、トランジスタ
のチャネル長あるいはチャネル幅などが相違しても良
い。
メモリセル２毎に、一対のレファレンスセル１６ａ，１
６ｂが配置され、同一のワード線１８で同時に駆動可能
になっている。メモリセル２とレファレンスセル１６
ａ，１６ｂとは、厚さ方向の構造が略同一であるトラン
ジスタにより構成される。厚さ方向の構造が同一である
とは、メモリセル２を構成するトランジスタが、図４
（Ａ）に示す構造のフローティングゲート１０を有する
タイプのトランジスタである場合には、レファレンスセ
ル１６ａ，１６ｂを構成するトランジスタも、同様な構
造および膜厚を有するという意味であり、トランジスタ
のチャネル長あるいはチャネル幅などが相違しても良
い。
【００２２】ワード線１８は、行デコーダ２０に接続し
てある。メモリセル２のトランジスタおよびレファレン
スセル１６ａ，１６ｂのトランジスタのドレイン領域
は、ビット線２２を通して、列デコーダ２４に接続して
ある。行デコーダ２０および列デコーダ２４には、書き
込み電圧駆動回路２６および読み出し電圧駆動回路２８
が接続してある。これら駆動回路２６，２８で設定され
た電圧は、行デコーダ２０により選択されたワード線１
８と、列デコーダ２４により選択されたビット線２２を
通して、特定のメモリセル２およびレファレンスセル１
６ａ，１６ｂに印加され、データの書き込みおよび消去
がなされる。
てある。メモリセル２のトランジスタおよびレファレン
スセル１６ａ，１６ｂのトランジスタのドレイン領域
は、ビット線２２を通して、列デコーダ２４に接続して
ある。行デコーダ２０および列デコーダ２４には、書き
込み電圧駆動回路２６および読み出し電圧駆動回路２８
が接続してある。これら駆動回路２６，２８で設定され
た電圧は、行デコーダ２０により選択されたワード線１
８と、列デコーダ２４により選択されたビット線２２を
通して、特定のメモリセル２およびレファレンスセル１
６ａ，１６ｂに印加され、データの書き込みおよび消去
がなされる。
【００２３】レファレンスセル１６ａ，１６ｂのビット
線２２には、列デコーダ２４を介して、あるいは直接的
に、ビット線２２から検出される電流値をそれぞれｍ倍
またはｎ倍とする変換回路３０，３２が接続される。変
換回路３０，３２の出力は、プラス回路３４に接続さ
れ、ここで和算される。なお、プラス回路としては、電
流を単純にプラスする場合には、単に配線を接続するの
みでよい場合がある。プラス回路３４の出力は、変換回
路３６に接続され、ここで、プラス回路の出力を１／ｋ
倍とする。変換回路３０，３２，３６およびプラス回路
３４で、基準データ生成手段が構成される。
線２２には、列デコーダ２４を介して、あるいは直接的
に、ビット線２２から検出される電流値をそれぞれｍ倍
またはｎ倍とする変換回路３０，３２が接続される。変
換回路３０，３２の出力は、プラス回路３４に接続さ
れ、ここで和算される。なお、プラス回路としては、電
流を単純にプラスする場合には、単に配線を接続するの
みでよい場合がある。プラス回路３４の出力は、変換回
路３６に接続され、ここで、プラス回路の出力を１／ｋ
倍とする。変換回路３０，３２，３６およびプラス回路
３４で、基準データ生成手段が構成される。
【００２４】変換回路３６の出力は、比較手段としての
差動アンプ３８の一方の第１入力端子３８ａに接続され
る。差動アンプ３８の他方の第２入力端子３８ｂには、
列デコーダ２４により選択されたビット線２２を通し
て、読み出し時に選択されたメモリセル２に記憶してあ
るデータ（本実施例では、電流）が入力する。なお、変
換回路３６と差動アンプ３８と変換回路３０，３２と
は、一体化することができる。
差動アンプ３８の一方の第１入力端子３８ａに接続され
る。差動アンプ３８の他方の第２入力端子３８ｂには、
列デコーダ２４により選択されたビット線２２を通し
て、読み出し時に選択されたメモリセル２に記憶してあ
るデータ（本実施例では、電流）が入力する。なお、変
換回路３６と差動アンプ３８と変換回路３０，３２と
は、一体化することができる。
【００２５】メモリセル２およびレファレンスセル１６
ａ，１６ｂに記憶してあるデータを消去するには、下記
の表１に示すように、ワード線１８、ビット線２２、ソ
ース、基板に電圧を印加すればよい。
ａ，１６ｂに記憶してあるデータを消去するには、下記
の表１に示すように、ワード線１８、ビット線２２、ソ
ース、基板に電圧を印加すればよい。
【００２６】
【表１】
【００２７】図１に示す行デコーダ２０および列デコー
ダ２４により選択される特定のメモリセル２に、１デー
タを書き込むには、書き込み電圧駆動回路２６から、特
定のメモリセル２のワード線１８およびビット線２２
へ、上記表１に示す電圧を印加する。本実施例では、１
データの書き込みとは、フローティングゲートから、電
子を排出する状態にすることを意味する。
ダ２４により選択される特定のメモリセル２に、１デー
タを書き込むには、書き込み電圧駆動回路２６から、特
定のメモリセル２のワード線１８およびビット線２２
へ、上記表１に示す電圧を印加する。本実施例では、１
データの書き込みとは、フローティングゲートから、電
子を排出する状態にすることを意味する。
【００２８】本実施例では、特定のメモリセル２への１
データの書き込みが行われると同時に、その特定のメモ
リセル２と同じワード線１８で接続してある一対のレフ
ァレンスセル１６ａ，１６ｂも同時に駆動され、一方の
レファレンスセル１６ａには、１データが書き込まれ、
他方のレファレンスセル１６ｂには、０データが書き込
まれる。０データの書き込み時の電圧状態も、上記表１
に示される。
データの書き込みが行われると同時に、その特定のメモ
リセル２と同じワード線１８で接続してある一対のレフ
ァレンスセル１６ａ，１６ｂも同時に駆動され、一方の
レファレンスセル１６ａには、１データが書き込まれ、
他方のレファレンスセル１６ｂには、０データが書き込
まれる。０データの書き込み時の電圧状態も、上記表１
に示される。
【００２９】図１に示す行デコーダ２０および列デコー
ダ２４により選択される特定のメモリセル２に、０デー
タを書き込むには、書き込み電圧駆動回路２６から、特
定のメモリセル２のワード線１８およびビット線２２
へ、上記表１に示す電圧を印加する。本実施例では、０
データの書き込みとは、フローティングゲートへ、電子
を注入する状態にすることを意味する。
ダ２４により選択される特定のメモリセル２に、０デー
タを書き込むには、書き込み電圧駆動回路２６から、特
定のメモリセル２のワード線１８およびビット線２２
へ、上記表１に示す電圧を印加する。本実施例では、０
データの書き込みとは、フローティングゲートへ、電子
を注入する状態にすることを意味する。
【００３０】本実施例では、特定のメモリセル２への０
データの書き込みが行われると同時に、その特定のメモ
リセル２と同じワード線１８で接続してある一対のレフ
ァレンスセル１６ａ，１６ｂも同時に駆動され、一方の
レファレンスセル１６ａには、１データが書き込まれ、
他方のレファレンスセル１６ｂには、０データが書き込
まれる。
データの書き込みが行われると同時に、その特定のメモ
リセル２と同じワード線１８で接続してある一対のレフ
ァレンスセル１６ａ，１６ｂも同時に駆動され、一方の
レファレンスセル１６ａには、１データが書き込まれ、
他方のレファレンスセル１６ｂには、０データが書き込
まれる。
【００３１】図１に示す行デコーダ２０および列デコー
ダ２４により選択される特定のメモリセル２からのデー
タの読み出し時には、読み出し電圧駆動回路２８から、
特定のメモリセル２のワード線１８およびビット線２２
へ、上記表１に示す電圧を印加する。
ダ２４により選択される特定のメモリセル２からのデー
タの読み出し時には、読み出し電圧駆動回路２８から、
特定のメモリセル２のワード線１８およびビット線２２
へ、上記表１に示す電圧を印加する。
【００３２】本実施例では、特定のメモリセル２からの
データの読み出しと同時に、その特定のメモリセル２と
同じワード線１８で接続してある一対のレファレンスセ
ル１６ａ，１６ｂからも同時にデータを読み出す。選択
されたメモリセル２から読み出されたデータ電流は、ビ
ット線２２、列デコーダ２４を通して、差動アンプ３８
の第２入力端子へ入力する。一方のレファレンスセル１
６ａから読み出されたデータ電流ｉ1 は、変換回路３
０、プラス回路３４、変換回路３６を通して、差動アン
プ３８の第１入力端子３８ａへ入力する。また、他方の
レファレンスセル１６ｂから読み出されたデータ電流ｉ
0 は、変換回路３２、プラス回路３４、変換回路３６を
通して、差動アンプ３８の第１入力端子３８ａへ入力す
る。すなわち、差動アンプ３８の第１入力端子へ入力す
る基準電流ｉreは、下記の数式（１）で表わすことがで
きる。
データの読み出しと同時に、その特定のメモリセル２と
同じワード線１８で接続してある一対のレファレンスセ
ル１６ａ，１６ｂからも同時にデータを読み出す。選択
されたメモリセル２から読み出されたデータ電流は、ビ
ット線２２、列デコーダ２４を通して、差動アンプ３８
の第２入力端子へ入力する。一方のレファレンスセル１
６ａから読み出されたデータ電流ｉ1 は、変換回路３
０、プラス回路３４、変換回路３６を通して、差動アン
プ３８の第１入力端子３８ａへ入力する。また、他方の
レファレンスセル１６ｂから読み出されたデータ電流ｉ
0 は、変換回路３２、プラス回路３４、変換回路３６を
通して、差動アンプ３８の第１入力端子３８ａへ入力す
る。すなわち、差動アンプ３８の第１入力端子へ入力す
る基準電流ｉreは、下記の数式（１）で表わすことがで
きる。
【００３３】
【数３】 ｉre＝（ｍ×ｉ1 ＋ｎ×ｉ0 ）／ｋ … （１） ただし、ｍ，ｎ，ｋは正の数であり、ｍ，ｎは、共にｋ
よりも小さい。たとえば、ｍ＝１，ｎ＝２，ｋ＝４であ
る場合に、基準電流ｉreの時間経過に対する変化は、図
２（Ｂ）の曲線ｉreで表わすことができる。また、ｍ＝
１，ｎ＝１，ｋ＝２である場合に、基準電流ｉreの時間
経過に対する変化は、図２（Ｃ）の曲線ｉreで表わすこ
とができる。すなわち、データ０が記憶してあるメモリ
セル２から読み出されるデータ電流ｉ0 の変化に合わせ
て、基準電流ｉreも変化し、ウィンドウの中間に位置し
ようとする。その結果、図１に示す差動アンプ３８で
は、第１入力端子３８ａへ入力される基準電流ｉreに基
づき、第２入力端子３８ｂへ入力される選択されたメモ
リセルの読み出し電流の０，１判定を正確に行うことが
できる。第２入力端子３８ｂへ入力される選択されたメ
モリセルの読み出し電流が、基準電流ｉreよりも大きい
場合には、メモリセル２には、１データが記憶してある
と判定でき、逆の場合には、０データと判定することが
できる。
よりも小さい。たとえば、ｍ＝１，ｎ＝２，ｋ＝４であ
る場合に、基準電流ｉreの時間経過に対する変化は、図
２（Ｂ）の曲線ｉreで表わすことができる。また、ｍ＝
１，ｎ＝１，ｋ＝２である場合に、基準電流ｉreの時間
経過に対する変化は、図２（Ｃ）の曲線ｉreで表わすこ
とができる。すなわち、データ０が記憶してあるメモリ
セル２から読み出されるデータ電流ｉ0 の変化に合わせ
て、基準電流ｉreも変化し、ウィンドウの中間に位置し
ようとする。その結果、図１に示す差動アンプ３８で
は、第１入力端子３８ａへ入力される基準電流ｉreに基
づき、第２入力端子３８ｂへ入力される選択されたメモ
リセルの読み出し電流の０，１判定を正確に行うことが
できる。第２入力端子３８ｂへ入力される選択されたメ
モリセルの読み出し電流が、基準電流ｉreよりも大きい
場合には、メモリセル２には、１データが記憶してある
と判定でき、逆の場合には、０データと判定することが
できる。
【００３４】この差動アンプ３８による判定は、図２
（Ｂ），（Ｃ）に示すように、時間の経過と共に、メモ
リセルの記憶特性あるいは書換え特性が劣化したとして
も、従来に比較して、一桁以上の長期間にわたり、正確
性を保ち続けることができる。また、メモリセル２に製
造ばらつきがあったとしても、レファレンスセル１６
ａ，１６ｂにも同様な製造ばらつきがあると考えられ、
また、差動アンプ３８の基準となる基準データは、上述
した理由により、ウィンドウ間に位置するので、結果と
しては、データの読み出しの正確性が損なわれることは
ない。
（Ｂ），（Ｃ）に示すように、時間の経過と共に、メモ
リセルの記憶特性あるいは書換え特性が劣化したとして
も、従来に比較して、一桁以上の長期間にわたり、正確
性を保ち続けることができる。また、メモリセル２に製
造ばらつきがあったとしても、レファレンスセル１６
ａ，１６ｂにも同様な製造ばらつきがあると考えられ、
また、差動アンプ３８の基準となる基準データは、上述
した理由により、ウィンドウ間に位置するので、結果と
しては、データの読み出しの正確性が損なわれることは
ない。
【００３５】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、前記実施例では、０データで
は、フローティングゲートに電子を注入し、１データで
は、フローティングゲートから電子を放出する場合につ
いて説明したが、本発明は、これに限定されず、その逆
でもよい。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、前記実施例では、０データで
は、フローティングゲートに電子を注入し、１データで
は、フローティングゲートから電子を放出する場合につ
いて説明したが、本発明は、これに限定されず、その逆
でもよい。
【００３６】さらに、図１に示す前記実施例では、レフ
ァレンスセル１６ａ，１６ｂのビット線２２に、メモリ
セル２の列デコーダ２４を接続したが、図５に示すよう
に構成することもできる。図５に示す実施例では、レフ
ァレンスセル１６ａ，１６ｂのビット線２２に、列デコ
ーダとは別個の読み出し電圧／書き込み電圧切り換え回
路５０を接続し、ビット線２２からの検出信号は、この
回路５０を通して、変換回路３０，３２へ向かうように
構成してある。なお、この切り換え回路５０は、書き込
み電圧駆動回路２６と読み出し電圧駆動回路２８とに接
続してあり、これら駆動回路２６，２８からの駆動電圧
が、切り換え回路５０により切り換えられて、ビット線
２２に印加されるようになっている。
ァレンスセル１６ａ，１６ｂのビット線２２に、メモリ
セル２の列デコーダ２４を接続したが、図５に示すよう
に構成することもできる。図５に示す実施例では、レフ
ァレンスセル１６ａ，１６ｂのビット線２２に、列デコ
ーダとは別個の読み出し電圧／書き込み電圧切り換え回
路５０を接続し、ビット線２２からの検出信号は、この
回路５０を通して、変換回路３０，３２へ向かうように
構成してある。なお、この切り換え回路５０は、書き込
み電圧駆動回路２６と読み出し電圧駆動回路２８とに接
続してあり、これら駆動回路２６，２８からの駆動電圧
が、切り換え回路５０により切り換えられて、ビット線
２２に印加されるようになっている。
【００３７】また、図１に示す実施例では、１／ｋ倍と
する変換回路３６をプラス回路３４の出力側に配置した
が、これに限定されず、図６に示すように、ｋ倍とする
変換回路５２を列デコーダ２４と差動アンプ３８との間
に接続するように構成することもできる。この実施例の
場合には、選択されたメモリセルの信号データをｋ倍と
することで、差動アンプ３８においては、ｋ倍された信
号データと、プラス回路３４の出力（ｍ×ｉ1 ＋ｎ×ｉ
0 ）とを比較する。したがって、結果的には、図１に示
す実施例と同様に、選択されたメモリセル２の信号デー
タを、基準データｉre＝（ｍ×ｉ1 ＋ｎ×ｉ0 ）／ｋに
対して比較することとなる。
する変換回路３６をプラス回路３４の出力側に配置した
が、これに限定されず、図６に示すように、ｋ倍とする
変換回路５２を列デコーダ２４と差動アンプ３８との間
に接続するように構成することもできる。この実施例の
場合には、選択されたメモリセルの信号データをｋ倍と
することで、差動アンプ３８においては、ｋ倍された信
号データと、プラス回路３４の出力（ｍ×ｉ1 ＋ｎ×ｉ
0 ）とを比較する。したがって、結果的には、図１に示
す実施例と同様に、選択されたメモリセル２の信号デー
タを、基準データｉre＝（ｍ×ｉ1 ＋ｎ×ｉ0 ）／ｋに
対して比較することとなる。
【００３８】また、図１に示す実施例では、書き込み電
圧駆動回路２６および読み出し電圧駆動回路２８は、メ
モリセル２とレファレンスセル１６ａ，１６ｂとで共用
したが、それぞれについて別途配置することも可能であ
る。また、メモリセル２とレファレンスセル１６ａ，１
６ｂとは、必ずしも同一のワード線１８で、同時に駆動
する必要はなく、別々のワード線と、別々の駆動回路を
用いて、ほぼ同時に駆動するように構成することもでき
る。
圧駆動回路２６および読み出し電圧駆動回路２８は、メ
モリセル２とレファレンスセル１６ａ，１６ｂとで共用
したが、それぞれについて別途配置することも可能であ
る。また、メモリセル２とレファレンスセル１６ａ，１
６ｂとは、必ずしも同一のワード線１８で、同時に駆動
する必要はなく、別々のワード線と、別々の駆動回路を
用いて、ほぼ同時に駆動するように構成することもでき
る。
【００３９】また、これら駆動回路の配置位置は、図１
に示す実施例に限定されず、レファレンスセル１６ａ，
１６ｂとメモリセル２との間、あるいはその他の位置に
配置することも可能である。また、メモリセル２および
レファレンスセル１６ａ，１６ｂの回路構成は、図１に
示す例に限定されず、図３（Ａ）に示すように、ソース
線４０が各列毎に分割されたタイプ、あるいは図３
（Ｂ）に示すように、セルトランジスタ２，１６ａ，１
６ｂのドレインまたはソースが、選択トランジスタ４２
を介してソース線４０に接続してあるタイプであっても
良い。なお、メモリセル２と、レファレンスセル１６
ａ，１６ｂとの回路構成は、同一であることが好まし
い。
に示す実施例に限定されず、レファレンスセル１６ａ，
１６ｂとメモリセル２との間、あるいはその他の位置に
配置することも可能である。また、メモリセル２および
レファレンスセル１６ａ，１６ｂの回路構成は、図１に
示す例に限定されず、図３（Ａ）に示すように、ソース
線４０が各列毎に分割されたタイプ、あるいは図３
（Ｂ）に示すように、セルトランジスタ２，１６ａ，１
６ｂのドレインまたはソースが、選択トランジスタ４２
を介してソース線４０に接続してあるタイプであっても
良い。なお、メモリセル２と、レファレンスセル１６
ａ，１６ｂとの回路構成は、同一であることが好まし
い。
【００４０】図３（Ｂ）に示すソース線分割タイプで、
フローティングゲート型のトランジスタで構成されるメ
モリセルを用いた場合には、データの消去、書き込みお
よび読み出し時には、下記の表２に示す電圧状態となる
ように制御される。
フローティングゲート型のトランジスタで構成されるメ
モリセルを用いた場合には、データの消去、書き込みお
よび読み出し時には、下記の表２に示す電圧状態となる
ように制御される。
【００４１】
【表２】
【００４２】また、各セルトランジスタ２，１６ａ，１
６ｂは、電荷を蓄積・消去可能なトランジスタで構成さ
れれば、特に限定されず、図４（Ｂ）に示すように、Ｍ
ＯＮＯＳ型のセルトランジスタであっても良い。図４
（Ｂ）に示す例では、半導体基板３の表面に、ＯＮＯ膜
４４が積層してあり、その上に、ゲート電極４６が積層
してある。ソース・ドレイン領域４は、前記実施例と同
様である。ＯＮＯ膜４４は、ＳｉＯ2 ／ＳｉＮ／ＳｉＯ
2 の三層構造の膜であり、たとえば以下の方法により成
膜される。
６ｂは、電荷を蓄積・消去可能なトランジスタで構成さ
れれば、特に限定されず、図４（Ｂ）に示すように、Ｍ
ＯＮＯＳ型のセルトランジスタであっても良い。図４
（Ｂ）に示す例では、半導体基板３の表面に、ＯＮＯ膜
４４が積層してあり、その上に、ゲート電極４６が積層
してある。ソース・ドレイン領域４は、前記実施例と同
様である。ＯＮＯ膜４４は、ＳｉＯ2 ／ＳｉＮ／ＳｉＯ
2 の三層構造の膜であり、たとえば以下の方法により成
膜される。
【００４３】まず、半導体基板３の表面を熱酸化し、２
ｎｍ以下程度の酸化膜を成膜し、その熱酸化膜上に、約
９ｎｍ以下程度の窒化シリコン膜をＣＶＤ法などで成膜
し、その表面を熱酸化して、約４ｎｍ以下程度の酸化膜
を形成する。このような工程により、三層構造のＯＮＯ
膜を形成することができる。このＯＮＯ膜は、低リーク
電流で膜厚制御性に優れている。また、ＯＮＯ膜中の窒
化シリコン膜内および窒化シリコン膜とシリコン酸化膜
との界面に、電子をトラップすることが可能であり、メ
モリセルとして機能する。また、同様にメモリ機能を有
する膜として、ＯＮ膜（ＳｉＯ2 ／ＳｉＮ）、Ｎ膜（Ｓ
ｉＮ単独）も知られている。
ｎｍ以下程度の酸化膜を成膜し、その熱酸化膜上に、約
９ｎｍ以下程度の窒化シリコン膜をＣＶＤ法などで成膜
し、その表面を熱酸化して、約４ｎｍ以下程度の酸化膜
を形成する。このような工程により、三層構造のＯＮＯ
膜を形成することができる。このＯＮＯ膜は、低リーク
電流で膜厚制御性に優れている。また、ＯＮＯ膜中の窒
化シリコン膜内および窒化シリコン膜とシリコン酸化膜
との界面に、電子をトラップすることが可能であり、メ
モリセルとして機能する。また、同様にメモリ機能を有
する膜として、ＯＮ膜（ＳｉＯ2 ／ＳｉＮ）、Ｎ膜（Ｓ
ｉＮ単独）も知られている。
【００４４】ゲート電極４６は、たとえばポリシリコン
膜、あるいはポリサイド膜などで構成され、ワード線１
８として機能する。図４（Ｃ）に示す例では、半導体基
板の表面に、膜厚約１０ｎｍ程度のゲート絶縁膜８を介
して、フローティングゲート１０、膜厚３００ｎｍ程度
のＰＺＴ，ＰＴ（ＰｂＴｉＯ3 ），ＰＬＺＴ，Ｙ1 （Ｓ
ｒＢｉ2 Ｔａ2 Ｏ9 ）などの強誘電体薄膜４８およびコ
ントロールゲート１４が積層してある。図４（Ａ）に示
す例と同一部材には、同一符号を付し、その説明は省略
する。この例では、強誘電体薄膜４８を利用して、メモ
リセルを構成している。 なお、前述したように、メモ
リセルとレファレンスセルとは、厚さ方向に略同一構造
であることが望ましい。
膜、あるいはポリサイド膜などで構成され、ワード線１
８として機能する。図４（Ｃ）に示す例では、半導体基
板の表面に、膜厚約１０ｎｍ程度のゲート絶縁膜８を介
して、フローティングゲート１０、膜厚３００ｎｍ程度
のＰＺＴ，ＰＴ（ＰｂＴｉＯ3 ），ＰＬＺＴ，Ｙ1 （Ｓ
ｒＢｉ2 Ｔａ2 Ｏ9 ）などの強誘電体薄膜４８およびコ
ントロールゲート１４が積層してある。図４（Ａ）に示
す例と同一部材には、同一符号を付し、その説明は省略
する。この例では、強誘電体薄膜４８を利用して、メモ
リセルを構成している。 なお、前述したように、メモ
リセルとレファレンスセルとは、厚さ方向に略同一構造
であることが望ましい。
【００４５】図３（Ｂ）に示すように、選択トランジス
タ４２を付加したＭＯＮＯＳ型メモリセルの場合には、
データの消去、書き込みおよび読み出し時には、下記の
表３に示す電圧状態となるように制御される。
タ４２を付加したＭＯＮＯＳ型メモリセルの場合には、
データの消去、書き込みおよび読み出し時には、下記の
表３に示す電圧状態となるように制御される。
【００４６】
【表３】
【００４７】次に、図１，図５，図６またはその他の例
に係る変換回路３０，３２，３６（または５２）とプラ
ス回路３４と差動アンプ３８とを含むセンスアンプ回り
の具体的回路構成について説明する。図７に示す実施例
では、トランジスタＱ2 ，Ｑ3 ，ＱRA，ＱDAが、正帰還
のある差動アンプ回路を構成し、トランジスタＱ1 がそ
の差動アンプ回路のスイッチである。また、トランジス
タＱR1およびそのトランジスタＱR1と読み出し電圧／書
き込み電圧切り換え回路５０とを結ぶ配線が、前記数式
（１）に基づく基準電流ｉreの数倍を電圧に変換し、ト
ランジスタＱRAのゲートへ入力する回路である。また、
トランジスタＱD1は、メモリセル２からの信号電流ｉD
を電圧に変換し、トランジスタＱDAのゲートへ入力にす
るための回路である。なお、信号電流ｉ D は、メモリセ
ル２に記憶してあるデータが０データの場合にはｉ0 に
近い値であり、１データの場合には、ｉ1 に近い値であ
る。
に係る変換回路３０，３２，３６（または５２）とプラ
ス回路３４と差動アンプ３８とを含むセンスアンプ回り
の具体的回路構成について説明する。図７に示す実施例
では、トランジスタＱ2 ，Ｑ3 ，ＱRA，ＱDAが、正帰還
のある差動アンプ回路を構成し、トランジスタＱ1 がそ
の差動アンプ回路のスイッチである。また、トランジス
タＱR1およびそのトランジスタＱR1と読み出し電圧／書
き込み電圧切り換え回路５０とを結ぶ配線が、前記数式
（１）に基づく基準電流ｉreの数倍を電圧に変換し、ト
ランジスタＱRAのゲートへ入力する回路である。また、
トランジスタＱD1は、メモリセル２からの信号電流ｉD
を電圧に変換し、トランジスタＱDAのゲートへ入力にす
るための回路である。なお、信号電流ｉ D は、メモリセ
ル２に記憶してあるデータが０データの場合にはｉ0 に
近い値であり、１データの場合には、ｉ1 に近い値であ
る。
【００４８】図７中、トランジスタＱ1 ，Ｑ2 ，Ｑ3
は、Ｎチャネル型トランジスタ（またはＰチャネル型ト
ランジスタ）であり、トランジスタＱRA，ＱDA，ＱR1，
ＱD1は、前記トランジスタとは逆のＰチャネル型トラン
ジスタ（またはＮチャネル型トランジスタ）である。
は、Ｎチャネル型トランジスタ（またはＰチャネル型ト
ランジスタ）であり、トランジスタＱRA，ＱDA，ＱR1，
ＱD1は、前記トランジスタとは逆のＰチャネル型トラン
ジスタ（またはＮチャネル型トランジスタ）である。
【００４９】この実施例では、読み出しモードに設定さ
れると、読み出し電圧が電源電圧Ｖ DDから供給され、レ
ファレンスセル１６ａ，１６ｂには、電源電圧ＶDDから
トランジスタＱR1による電圧降下ΔＶR と読み出し電圧
／書き込み電圧切換回路５０での電圧降下ΔＶSWとを引
いた電圧（ＶDD−ΔＶR −ΔＶSW）が印加され、メモリ
セル２には、電源電圧ＶDDからトランジスタＱD1による
電圧降下ΔＶD と読み出し電圧／書き込み電圧切換回路
５０での電圧降下ΔＶSWとを引いた電圧（ＶDD−ΔＶD
−ΔＶSW）が印加される。そして、トランジスタＱR1に
は、レファレンスセル１６ａ，１６ｂのそれぞれに記憶
してあるデータに基づく電流ｉ0 ，ｉ1の合計が合流し
て流れ込む。
れると、読み出し電圧が電源電圧Ｖ DDから供給され、レ
ファレンスセル１６ａ，１６ｂには、電源電圧ＶDDから
トランジスタＱR1による電圧降下ΔＶR と読み出し電圧
／書き込み電圧切換回路５０での電圧降下ΔＶSWとを引
いた電圧（ＶDD−ΔＶR −ΔＶSW）が印加され、メモリ
セル２には、電源電圧ＶDDからトランジスタＱD1による
電圧降下ΔＶD と読み出し電圧／書き込み電圧切換回路
５０での電圧降下ΔＶSWとを引いた電圧（ＶDD−ΔＶD
−ΔＶSW）が印加される。そして、トランジスタＱR1に
は、レファレンスセル１６ａ，１６ｂのそれぞれに記憶
してあるデータに基づく電流ｉ0 ，ｉ1の合計が合流し
て流れ込む。
【００５０】基準電流ｉreを、（ｉ0 ＋ｉ1 ）／２と設
定する場合には、トランジスタＱRA，ＱDA，ＱR1，ＱD1
の関係を、下記の表４（Ａ）のケースIIに示すような関
係に設定する。
定する場合には、トランジスタＱRA，ＱDA，ＱR1，ＱD1
の関係を、下記の表４（Ａ）のケースIIに示すような関
係に設定する。
【００５１】
【表４】
【００５２】なお、トランジスタＱ2 とトランジスタＱ
3 とは、同一寸法であったが、表４の（Ｂ）に示すよう
に、トランジスタＱR1とＱRA、トランジスタＱD1とＱDA
が同一寸法比（Ｗ／Ｌ比）の場合でも、トランジスタＱ
2 のＷ／Ｌ比をトランジスタＱ3 のそれの二倍とするこ
とで、実質的な１／ｋ回路を構成することもできる。こ
の時も、１／ｋ回路は、差動アンプと一体化してしまっ
ている。なお、一体化とは、それぞれが共通したトラン
ジスタを有していることと本発明では定義する。
3 とは、同一寸法であったが、表４の（Ｂ）に示すよう
に、トランジスタＱR1とＱRA、トランジスタＱD1とＱDA
が同一寸法比（Ｗ／Ｌ比）の場合でも、トランジスタＱ
2 のＷ／Ｌ比をトランジスタＱ3 のそれの二倍とするこ
とで、実質的な１／ｋ回路を構成することもできる。こ
の時も、１／ｋ回路は、差動アンプと一体化してしまっ
ている。なお、一体化とは、それぞれが共通したトラン
ジスタを有していることと本発明では定義する。
【００５３】また、上記表４（Ａ）中のケースI の設計
を、トランジスタＱRA，ＱDA，ＱR1，ＱD1に対して行う
ことで、基準電流ｉreの二倍である（ｉ0 ＋ｉ1 ）を、
信号電流の二倍と比較することができる。図７中に示し
てある電流値は、ケース１の場合に相当する。
を、トランジスタＱRA，ＱDA，ＱR1，ＱD1に対して行う
ことで、基準電流ｉreの二倍である（ｉ0 ＋ｉ1 ）を、
信号電流の二倍と比較することができる。図７中に示し
てある電流値は、ケース１の場合に相当する。
【００５４】ケースIIの場合には、差動アンプを構成す
る複数のトランジスタのうちのトランジスタＱRAとＱR1
との組合せで、１／ｋ回路が構成され、ケースI の場合
には、差動アンプを構成する複数のトランジスタのうち
のトランジスタＱDAとＱD1との組合せで、×ｋ回路が構
成される。すなわち、１／ｋ回路またはｋ回路は、差動
アンプと一体化している。
る複数のトランジスタのうちのトランジスタＱRAとＱR1
との組合せで、１／ｋ回路が構成され、ケースI の場合
には、差動アンプを構成する複数のトランジスタのうち
のトランジスタＱDAとＱD1との組合せで、×ｋ回路が構
成される。すなわち、１／ｋ回路またはｋ回路は、差動
アンプと一体化している。
【００５５】差動アンプ回路では、読み出しモード時
に、トランジスタＱ1 のゲートＧ1 へＶssからＶDDへと
変化するランプ電圧入力を印加して活性化され、読み出
し信号電流ｉD と基準電流ｉre、または読み出し信号電
流ｉD の二倍と基準電流ｉreの二倍とを比較し、選択さ
れたメモリセル２に記憶してある読み出し信号の”
１”，”０”判定を行う。図７に示す回路での電圧変換
を安定化させると共に、差動アンプ回路の初期状態を設
定して安定動作させるために、図８に示すような回路構
成とすることもできる。図８に示す実施例では、図７に
示す回路に、トランジスタＱ4 ，ＱR0，Ｑ D0を、図８に
示す接続関係で付加することにより、電圧変換を安定化
させる と共に、差動アンプ回路の初期状態を設定して
安定動作させることができる。 トランジスタＱ1 ，Ｑ
2 ，Ｑ3 は、Ｎチャネル型トランジスタ（またはＰチャ
ネル型トランジスタ）であり、トランジスタＱRA，
ＱDA，ＱR1，ＱD1，Ｑ4 ，ＱR0，ＱD0は、前記トランジ
スタとは逆のＰチャネル型トランジスタ（またはＮチャ
ネル型トランジスタ）である。トランジスタＱR0，ＱD0
のゲート（＊）には、センス時には、オフ信号が入力さ
れる。また、トランジスタＱ4 のゲート（＊＊）には、
センス時には、オフ信号が入力される。ただし、このオ
フ信号は、トランジスタＱR0，ＱD0のオフ信号の後であ
る。
に、トランジスタＱ1 のゲートＧ1 へＶssからＶDDへと
変化するランプ電圧入力を印加して活性化され、読み出
し信号電流ｉD と基準電流ｉre、または読み出し信号電
流ｉD の二倍と基準電流ｉreの二倍とを比較し、選択さ
れたメモリセル２に記憶してある読み出し信号の”
１”，”０”判定を行う。図７に示す回路での電圧変換
を安定化させると共に、差動アンプ回路の初期状態を設
定して安定動作させるために、図８に示すような回路構
成とすることもできる。図８に示す実施例では、図７に
示す回路に、トランジスタＱ4 ，ＱR0，Ｑ D0を、図８に
示す接続関係で付加することにより、電圧変換を安定化
させる と共に、差動アンプ回路の初期状態を設定して
安定動作させることができる。 トランジスタＱ1 ，Ｑ
2 ，Ｑ3 は、Ｎチャネル型トランジスタ（またはＰチャ
ネル型トランジスタ）であり、トランジスタＱRA，
ＱDA，ＱR1，ＱD1，Ｑ4 ，ＱR0，ＱD0は、前記トランジ
スタとは逆のＰチャネル型トランジスタ（またはＮチャ
ネル型トランジスタ）である。トランジスタＱR0，ＱD0
のゲート（＊）には、センス時には、オフ信号が入力さ
れる。また、トランジスタＱ4 のゲート（＊＊）には、
センス時には、オフ信号が入力される。ただし、このオ
フ信号は、トランジスタＱR0，ＱD0のオフ信号の後であ
る。
【００５６】図９は、本発明のさらにその他の実施例に
係るセンスアンプ回りの回路図である。図９に示す実施
例では、トランジスタＱ2 ，Ｑ3 ，ＱRA，ＱDAが、正帰
還のある差動アンプ回路を構成し、トランジスタＱ1 が
その差動アンプ回路のスイッチである。読み出し電圧／
書き込み電圧変換回路５０と差動アンプ回路のトランジ
スタＱRAとの間に接続される図９に示すトランジスタＱ
R1，ＱR1m ，ＱR2, Ｑ R2n ，ＱRTと、列デコーダ２４と
差動アンプ回路のトランジスタＱDAとの間に接続される
図９に示すトランジスタＱD1，ＱD2，ＱRTとは、以下の
表５に示す関係で設計される。
係るセンスアンプ回りの回路図である。図９に示す実施
例では、トランジスタＱ2 ，Ｑ3 ，ＱRA，ＱDAが、正帰
還のある差動アンプ回路を構成し、トランジスタＱ1 が
その差動アンプ回路のスイッチである。読み出し電圧／
書き込み電圧変換回路５０と差動アンプ回路のトランジ
スタＱRAとの間に接続される図９に示すトランジスタＱ
R1，ＱR1m ，ＱR2, Ｑ R2n ，ＱRTと、列デコーダ２４と
差動アンプ回路のトランジスタＱDAとの間に接続される
図９に示すトランジスタＱD1，ＱD2，ＱRTとは、以下の
表５に示す関係で設計される。
【００５７】
【表５】
【００５８】ただし、トランジスタＱ2 とトランジスタ
Ｑ3 とは、同一寸法である。また、トランジスタＱ1 ，
Ｑ2 ，Ｑ3 ，ＱD1，ＱD2，ＱR1，ＱR1m ，ＱR2, ＱR2n
は、Ｐチャネル型トランジスタ（またはＮチャネル型ト
ランジスタ）であり、トランジスタＱRA，ＱDA，ＱRT，
ＱDTは、前記トランジスタとは逆のＮチャネル型トラン
ジスタ（またはＰチャネル型トランジスタ）である。
Ｑ3 とは、同一寸法である。また、トランジスタＱ1 ，
Ｑ2 ，Ｑ3 ，ＱD1，ＱD2，ＱR1，ＱR1m ，ＱR2, ＱR2n
は、Ｐチャネル型トランジスタ（またはＮチャネル型ト
ランジスタ）であり、トランジスタＱRA，ＱDA，ＱRT，
ＱDTは、前記トランジスタとは逆のＮチャネル型トラン
ジスタ（またはＰチャネル型トランジスタ）である。
【００５９】表５に示す関係（ケースＢ，ケースＣ）と
なるように、各トランジスタが設計されれば、前記
（１）式に示すように、基準電流ｉreは、（ｍ×ｉ1 ＋
ｎ×ｉ0）／ｋとなり、その基準電流ｉreと、選択され
たメモリセル２の信号電流ｉD とが結果的に比較され、
表５ケースＡの関係となるように各トランジスタが設計
されれば、基準電流ｉreは（ｍ×ｉ1 ＋ｎ×ｉ0 ）とな
り、その基準電流ｉreと、選択されたメモリセル２の信
号電流のｋ倍（ｋｉD ）とが比較され、メモリセル２に
記憶してあるデータの”１”，”０”判定がなされる。
なるように、各トランジスタが設計されれば、前記
（１）式に示すように、基準電流ｉreは、（ｍ×ｉ1 ＋
ｎ×ｉ0）／ｋとなり、その基準電流ｉreと、選択され
たメモリセル２の信号電流ｉD とが結果的に比較され、
表５ケースＡの関係となるように各トランジスタが設計
されれば、基準電流ｉreは（ｍ×ｉ1 ＋ｎ×ｉ0 ）とな
り、その基準電流ｉreと、選択されたメモリセル２の信
号電流のｋ倍（ｋｉD ）とが比較され、メモリセル２に
記憶してあるデータの”１”，”０”判定がなされる。
【００６０】なお、表５中、ケースＡの場合とは、図６
に示す実施例の具体的回路構成を示し、ケースＣの場合
とは、図１または図５に示す実施例の具体的回路構成を
示す。ケースＢの場合には、図１または図５に示す×ｍ
回路、×ｎ回路と×１／ｋ回路とが一体化された例を示
す。
に示す実施例の具体的回路構成を示し、ケースＣの場合
とは、図１または図５に示す実施例の具体的回路構成を
示す。ケースＢの場合には、図１または図５に示す×ｍ
回路、×ｎ回路と×１／ｋ回路とが一体化された例を示
す。
【００６１】本発明に係るセンスアンプ回りの具体的回
路構成は、図７〜９に示す例に限定されず、本発明の範
囲内で種々に改変することができる。たとえば図１０に
示すように構成することができる。図１０に示す実施例
は、図９に示す例の変形例であり、差動アンプのスイッ
チであるトランジスタＱ1 を、ＶSS側に配置し、図９に
示すトランジスタＱD2，Ｑ DTを廃止し、トランジスタＱ
RT1 ，ＱRT2 を追加してある。トランジスタＱ1 ，Ｑ
2 ，Ｑ3 ，ＱRT1 ，ＱRT2 は、Ｎチャネル型トランジス
タ（またはＰチャネル型トランジスタ）であり、トラン
ジスタＱRA，ＱDA，ＱRT，ＱD1，ＱR1，ＱR1m，ＱR2,
ＱR2n は、前記トランジスタとは逆のＰチャネル型トラ
ンジスタ（またはＮチャネル型トランジスタ）である。
路構成は、図７〜９に示す例に限定されず、本発明の範
囲内で種々に改変することができる。たとえば図１０に
示すように構成することができる。図１０に示す実施例
は、図９に示す例の変形例であり、差動アンプのスイッ
チであるトランジスタＱ1 を、ＶSS側に配置し、図９に
示すトランジスタＱD2，Ｑ DTを廃止し、トランジスタＱ
RT1 ，ＱRT2 を追加してある。トランジスタＱ1 ，Ｑ
2 ，Ｑ3 ，ＱRT1 ，ＱRT2 は、Ｎチャネル型トランジス
タ（またはＰチャネル型トランジスタ）であり、トラン
ジスタＱRA，ＱDA，ＱRT，ＱD1，ＱR1，ＱR1m，ＱR2,
ＱR2n は、前記トランジスタとは逆のＰチャネル型トラ
ンジスタ（またはＮチャネル型トランジスタ）である。
【００６２】本実施例では、前記表５において、トラン
ジスタＱD2を、図１０に示すトランジスタＱDAに置き換
え、ＱDTのＷ／Ｌ比とＱDAのＷ／Ｌ比の欄をなくすこと
で、図９に示す実施例と同様な設計が可能である。な
お、トランジスタＱRT1 ，ＱRT 2 は、同一寸法であり、
トランジスタＱ2 ，Ｑ3 も同一寸法である。さらにその
他の実施例として、図９、１０に示す実施例の回路の符
号６０、７０で示す位置に、図８に示す実施例のトラン
ジスタＱ4 とＱR0，ＱDOとをそれぞれ付加することによ
り、電圧変換を安定化させると共に、差動アンプの初期
状態を設定して安定動作させることができる。
ジスタＱD2を、図１０に示すトランジスタＱDAに置き換
え、ＱDTのＷ／Ｌ比とＱDAのＷ／Ｌ比の欄をなくすこと
で、図９に示す実施例と同様な設計が可能である。な
お、トランジスタＱRT1 ，ＱRT 2 は、同一寸法であり、
トランジスタＱ2 ，Ｑ3 も同一寸法である。さらにその
他の実施例として、図９、１０に示す実施例の回路の符
号６０、７０で示す位置に、図８に示す実施例のトラン
ジスタＱ4 とＱR0，ＱDOとをそれぞれ付加することによ
り、電圧変換を安定化させると共に、差動アンプの初期
状態を設定して安定動作させることができる。
【００６３】なお、上述した実施例では、すべてＮＯＲ
型のメモリについて説明したが、本発明は、これに限定
されず、ＮＡＮＤ型に対しても適用することが可能であ
る。
型のメモリについて説明したが、本発明は、これに限定
されず、ＮＡＮＤ型に対しても適用することが可能であ
る。
【００６４】
【発明の効果】以上説明してきたように、本発明によれ
ば、特にウィンドウの小さい不揮発性メモリ装置におい
て、書換え特性の劣化あるいは記憶保持特性の劣化など
によらず、メモリセルに記憶してあるデータの判定を正
確に行うことができる。また、メモリセルに製造ばらつ
きがあったとしても、レファレンスセルにも同様な製造
ばらつきがあると考えられ、また、比較手段の基準とな
る基準データは、ウィンドウ間に位置するので、結果と
しては、データの読み出しの正確性が損なわれることは
ない。したがって、不揮発性半導体メモリ装置の収率も
向上する。
ば、特にウィンドウの小さい不揮発性メモリ装置におい
て、書換え特性の劣化あるいは記憶保持特性の劣化など
によらず、メモリセルに記憶してあるデータの判定を正
確に行うことができる。また、メモリセルに製造ばらつ
きがあったとしても、レファレンスセルにも同様な製造
ばらつきがあると考えられ、また、比較手段の基準とな
る基準データは、ウィンドウ間に位置するので、結果と
しては、データの読み出しの正確性が損なわれることは
ない。したがって、不揮発性半導体メモリ装置の収率も
向上する。
【図１】図１は本発明の一実施例に係る不揮発性半導体
メモリ装置の概略構成図である。
メモリ装置の概略構成図である。
【図２】図２（Ａ）は従来例に係るメモリセルの経時変
化を示すグラフ、同図（Ｂ）は本発明の一実施例に係る
メモリセルの経時変化および基準電流の経時変化を示す
グラフ、同図（Ｃ）は本発明の他の実施例に係るメモリ
セルの経時変化および基準電流の経時変化を示すグラフ
である。
化を示すグラフ、同図（Ｂ）は本発明の一実施例に係る
メモリセルの経時変化および基準電流の経時変化を示す
グラフ、同図（Ｃ）は本発明の他の実施例に係るメモリ
セルの経時変化および基準電流の経時変化を示すグラフ
である。
【図３】図３（Ａ）は本発明の他の実施例に係るメモリ
セルの回路構成図、同図（Ｂ）はさらにその他の実施例
に係るメモリセルの回路構成図である。
セルの回路構成図、同図（Ｂ）はさらにその他の実施例
に係るメモリセルの回路構成図である。
【図４】図４（Ａ）は本発明の一実施例に係るメモリセ
ルの要部断面図、同図（Ｂ）は本発明の他の実施例に係
るメモリセルの要部断面図、同図（Ｃ）はさらにその他
の実施例に係るメモリセルの要部断面図である。
ルの要部断面図、同図（Ｂ）は本発明の他の実施例に係
るメモリセルの要部断面図、同図（Ｃ）はさらにその他
の実施例に係るメモリセルの要部断面図である。
【図５】図５は本発明の他の実施例に係る不揮発性半導
体メモリ装置の概略構成図である。
体メモリ装置の概略構成図である。
【図６】図６は本発明のさらにその他の実施例に係る不
揮発性半導体メモリ装置の概略構成図である。
揮発性半導体メモリ装置の概略構成図である。
【図７】図７は本発明の具体的な実施例に係る不揮発性
半導体メモリ装置のセンスアンプ回りの回路図である。
半導体メモリ装置のセンスアンプ回りの回路図である。
【図８】図８は本発明の他の実施例に係るセンスアンプ
回りの回路図である。
回りの回路図である。
【図９】図９は本発明のさらにその他の実施例に係るセ
ンスアンプ回りの回路図である。
ンスアンプ回りの回路図である。
【図１０】図１０は本発明のさらにまたその他の実施例
に係るセンスアンプ回りの回路図である。
に係るセンスアンプ回りの回路図である。
２… メモリセル ３… 半導体基板 ４… ソース・ドレイン領域 ６… チャネル ８… ゲート絶縁膜 １０… フローティングゲート １２… 中間絶縁膜 １４… コントロールゲート １６ａ，１６ｂ… レファレンスセル １８… ワード線 ２０… 行デコーダ ２２… ビット線 ２４… 列デコーダ ２６… 書き込み電圧駆動回路 ２８… 読み出し電圧駆動回路 ３０，３２，３６，５２… 変換回路 ３４… プラス回路 ３８… 差動アンプ ５０… 読み出し電圧／書き込み電圧切り換え回路
Claims (8)
- 【請求項１】 電荷の蓄積量の増減ないしは極性の反転
が可能なトランジスタを有する複数のメモリセルと、 前記メモリセルを構成するトランジスタの厚さ方向と略
同一の厚さ方向の構造を有するトランジスタ有し、所定
数のメモリセル毎に少なくとも一対設けられるレファレ
ンスセルと、 選択された前記メモリセルを駆動する際に、対応するレ
ファレンスセルも駆動し、メモリセルの書き込み時に
は、一方のレファレンスセルには１データの書き込みを
行い、他方のレファレンスセルには０データを書き込む
書き込み用駆動手段と、 選択されたメモリセルのデータ読み出し時に、対応する
一対のレファレンスセルのデータを読み出す読み出し用
駆動手段と、 読み出し用に選択された一対の前記レファレンスセルの
データ（ｉ1 , ｉ0 ）を、下記数式（１）に基づき組合
せて、基準データ（ｉre）または基準データ（ｉre）の
ｋ倍を作成する基準データ生成手段と、 前記組み合せ手段で組み合わされた基準データ（ｉre）
または基準データ（ｉ re）のｋ倍と、前記選択されたメ
モリセルからの信号データまたは信号データのｋ倍とを
比較することにより、選択されたメモリセルに蓄積され
ているデータを判定する比較手段とを有する不揮発性半
導体メモリ装置。 【数１】 ｉre＝（ｍ×ｉ1 ＋ｎ×ｉ0 ）／ｋ … （１） ただし、ｍ，ｎ，ｋは正の数であり、ｍ，ｎは、共にｋ
よりも小さい。 - 【請求項２】 前記所定数のメモリセルと一対のレファ
レンスセルとは、同一のワード線により接続してある請
求項１に記載の不揮発性半導体メモリ装置。 - 【請求項３】 前記メモリセルを構成するトランジスタ
およびレファレンスセルを構成するトランジスタは、電
荷の蓄積が可能なフローティングゲートを有するトラン
ジスタ、電荷トラップ機能を持つ絶縁膜を有するトラン
ジスタ、強誘電体膜を有するトランジスタのうちのいず
れかである請求項１または２に記載の不揮発性半導体メ
モリ装置。 - 【請求項４】 前記比較手段は、少なくとも差動アンプ
をその構成要素の一部に有し、前記基準データ生成手段
と前記比較手段とが一体となり、 前記基準データ生成手段の一部を構成するトランジスタ
が、前記比較手段を構成する差動アンプの一部のトラン
ジスタを兼ねている請求項１〜３のいずれかに記載の不
揮発性半導体メモリ装置。 - 【請求項５】 前記一対のレファレンスセルの出力線が
合流して接続される合流配線の信号電流を電圧に変換す
る第１の電流−電圧変換トランジスタと、 前記第１の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第１トランジスタと、 前記メモリセルの出力線の信号電流を電圧に変換する第
２の電流−電圧変換トランジスタと、 前記第２の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第２トランジスタと、を少なくとも有し、 これら第１の電流−電圧変換トランジスタ、第２の電流
−電圧変換トランジスタ、差動アンプ用第１トランジス
タ、差動アンプ用第２トランジスタにおける各チャネル
幅を各チャネル長で除した値相互の関係を、所定の比率
としてある請求項４に記載の不揮発性半導体メモリ装
置。 - 【請求項６】 前記レファレンスセルの一方の出力線の
信号電流をｍ倍またはｍ／ｋ倍にするための第１係数倍
変換回路と、 前記レファレンスセルの他方の出力線の信号電流をｎ倍
またはｎ／ｋ倍にするための第２係数倍変換回路と、 前記第１係数倍変換回路の出力線と第２係数倍変換回路
の出力線とを合流する合流配線回路と、 合流配線に流れる電流を電圧に変換する第１の電流−電
圧変換トランジスタと、 前記第１の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第１トランジスタと、 前記メモリセルの出力線の信号電流をｋ倍または１倍に
する第３係数倍変換回路と、 第３係数倍変換回路の出力線の信号電流を電圧に変換す
る第２の電流−電圧変換トランジスタと、 前記第２の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第２トランジスタと、を少なくとも有し、 これら第１係数倍変換回路のトランジスタ、第２係数倍
変換回路のトランジスタ、第３係数倍変換回路のトラン
ジスタ、第１の電流−電圧変換トランジスタ、第２の電
流−電圧変換トランジスタ、差動アンプ用第１トランジ
スタ、差動アンプ用第２トランジスタにおける各チャネ
ル幅を各チャネル長で除した値相互の関係を、所定の比
率としてある請求項４に記載の不揮発性半導体メモリ装
置。 - 【請求項７】 前記レファレンスセルの一方の出力線の
信号電流をｍ倍またはｍ／ｋ倍にするための第１係数倍
変換回路と、 前記レファレンスセルの他方の出力線の信号電流をｎ倍
またはｎ／ｋ倍にするための第２係数倍変換回路と、 前記第１係数倍変換回路の出力線と第２係数倍変換回路
の出力線とを合流する合流配線回路と、 合流配線に流れる電流を電圧に変換する第１の電流−電
圧変換トランジスタと、 前記第１の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第１トランジスタと、 前記メモリセルの出力線の信号電流を電圧に変換する第
２の電流−電圧変換トランジスタと、 前記第２の電流−電圧変換トランジスタの出力線が接続
され、前記差動アンプの一部のトランジスタを構成する
差動アンプ用第２トランジスタと、を少なくとも有し、 これら第１係数倍変換回路のトランジスタ、第２係数倍
変換回路のトランジスタ、第１の電流−電圧変換トラン
ジスタ、第２の電流−電圧変換トランジスタ、差動アン
プ用第１トランジスタ、差動アンプ用第２トランジスタ
における各チャネル幅を各チャネル長で除した値相互の
関係を、所定の比率としてある請求項４に記載の不揮発
性半導体メモリ装置。 - 【請求項８】 前記第１の電流−電圧変換トランジスタ
と第２の電流−電圧変換トランジスタとの電圧変換動作
を安定させると共に、前記差動アンプの初期状態を設定
するためのトランジスタが付加してある請求項５，６，
７のいずれかに記載の不揮発性半導体メモリ装置。
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