JPH0271499A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えばＭＮＯＳ　
（メタル・ナイトライド・オキサイド・セミコンダクタ
）トランジスタのような不揮発性記憶素子を持ちたいＥ
ＥＦＲＯＭ　（エレクトリカリ・イレーザブル＆プログ
ラマブル・リード・オンリー・メモリ）に利用して有効
な技術に関するものである。

〔従来の技術〕

■日立製作所から販売されいるＥＥＰＲＯＭｒＨＮ５８
０６４、ＨＮ３８Ｃ６５Ｊは、内部に昇圧回路を設けて
、書き込み及び消去用の高電圧を発生させている。この
場合、上記高電圧は、ＭＮＯＳのゲート電極に印加する
か、ＭＮＯＳトランジスタが形成されるウェル領域に印
加するかで書き込み／消去の切り換えを行う。

なお、ＥＥＰＲＯＭに関しては、特開昭５６−１５６３
７０号公報がある。

〔発明が解決しようとする課題〕

上記のようにＭＮＯＳトランジスタのゲート電極と、そ
の基板ゲートとしてのウェル領域の電位を相対的に切り
換えて書き込みと消去を行う方式では、記憶容量の増大
に伴いウェル領域も大きくされる。これにより、ウェル
領域と基板との間の寄生容量が増大し、ウェル領域を高
電圧とする駆動電流が大きくなる。したがって、上記高
電圧を形成する昇圧回路の電流駆動能力も大きくする必
要があり、大きな駆動ＭＯＳ　Ｆ　ＥＴやキャパシタが
必要になり、レイアウト面積が増大して大記憶容量化を
妨げる大きな原因になる。また、昇圧回路の電流駆動の
能力の増大に伴い消費電流も増大する。

この発明の目的は、書き込み及び消去用の高電圧を発生
させる高電圧発生回路の小型化を実現した半導体記憶装
置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、書き込み用の一方の極性の高電圧と消去用の
他方の極性の高電圧とをそれぞれ形成しておいて、吉き
込み／消去動作モードに応じて：〈系のデコーダ出力信
号に従って上記それぞれの高電圧を選択的に出力させる
というレヘル変換を行うとともにスイッチＭＯＳ　Ｆ　
ＥＴを介して不揮発性記憶素子のゲートが結合されるワ
ード線に伝える構成とし、上記スイッチＭＯＳ　Ｆ　Ｅ
Ｔのスイッチ制御のためにスイッチＭＯＳ　Ｆ　ＥＴが
形成された上記ウェル領域の電位をそのスイッチング動
作に対応して変化させる。

〔作　用〕

上記した手段によれば、不揮発性記憶素子が形成される
ウェル領域の電位を固定にでき、高電圧発生回路は、選
択されたワード線を駆動するだけでよいからその電流供
給能力を小さくすることができる。

〔実施例〕

第４図には、この発明が適用されたＥＥＦＲＯＭ装置の
全体概略構成の一実施例のブロック図が示されている。

同図の各回路ブロックは、公知の半導体集積回路の製造
技術により、特に制限されないが、単結晶シリコンのよ
うな１個の半導体基板上において形成される。

メモリアレイＭＡＲＹは、後に第１図を参照して説明す
るように、ＭＮＯＳトランジスタからなるような電気的
に書き込み及び消去が可能にされた不揮発性記憶素子と
アドレス選択用ＭＯＳＦＥＴからなるメモリセルがマト
リックス配置されて構成される。

メモリアレイＭＡＲＹのデータ線には、後述するような
ベージ凹き換えを可能にするラッチ回路ＦＦが設けられ
る。同一のワード線に接続されるメモリセル群は、同一
のウェル領域上に形成される。ハイド単位の書き換えは
、１行くワード線）分の全データを読み出して対応する
上記ラッチ回路に記憶させた後にメモリセルの記憶情報
を消去する。そして、書き換えるべき単位のラッチ回路
を指定して書き換えるべきデータを記憶させた後、１行
分の全データをまとめて書き込むものである。

この構成では、ラッチ回路ＦＦに記憶されたデータを続
けて読み出すというページ読み出しも可能になる。

この実施例では、上記メモリアレイＭＡＲＹの左右両側
には、書き込みと消去用として、それぞれワード線の中
から１本のワード線を選択するＸ系選択回路Ｘ５ＥＬ　
１とＸ５ＥＬ２が設けられる。

上記Ｘ系選択回路Ｘ５ＥＬ　１は、消去用の選択回路と
され、Ｘ系選択回路Ｘ５ＥＬ２は書き込み用の選択回路
とされる。これらのＸ系選択回路Ｘ５ＥＬＬとＸ５ＥＬ
２は、それぞれＸデコーダと消去時及び書き込み時にそ
れぞれ記憶素子（ＭＮＯＳトランジスタ）のゲート電極
に消去用高電圧Ｖｌ）ｐと書き込み用高電圧＋Ｖｌｌｐ
を供給するレベル変換回路及びそれぞれの出力信号を動
作モードに応じて上記ＭＮＯ３）ランジスタのゲートが
結合されたワード線に伝えるスイッチＭＯＳ　Ｆ　ＥＴ
とから構成される。

上記メモリアレイＭＡＲＹの下側には、Ｙ系の選択回路
ＹＳＥＬが設けられる。このＹ系選択回路ＹＳＥＬは、
カラムスイッチから構成される。

上記カラムスイッチは、ＹデコーダＹＤＣＲにより選択
制御される。

上記Ｙ系選択回路ＹＳＥＬにより選択されたデータ線の
信号は、センスアンプＳＡにより増幅される。例えばＹ
系選択回路ＹＳＥＬは、８本のブタ線を選択するので、
それに対応してセンスアンプＳＡは８個の単位回路から
構成される。

読み出し動作の場合、上記センスアンプＳＡの増幅出力
信号は、入出カバソファＩＯＢのデータ出カバソファを
通して外部端子りから出力される。

また、書き込み動作の場合には、外部端子りから供給さ
れる書き込みデータは、Ｙ系選択回路ＹＳＥＬ及びメモ
リアレイＭＡＲＹのデータ線を通して例えば上記のよう
に８ビツトの単位で上記う・ノチ回路ＦＦに保持される
。

なお、上記Ｘ系選択回路Ｘ５ＥＬＩ、Ｘ５ＥＬ２及びＹ
デコーダＹＤＣＲに供給されるアドレス信号は、図示し
ないアドレスバッファを通して供給される。

メモリアレイＭＡＲＹの上側には、上記う・ノチ回路Ｆ
Ｆが設けられる。このラッチ回路ＦＦは、その記憶情報
に従ってメモリアレイＭＡＲＹの各データ線に書き込み
高電圧＋ｖｐｐのような電圧を出力するレベル変換回路
を含み、メモリセルへの書き込み時に書き込み（電荷の
注入）を必要としないＭＮＯＳトランジスタのドレイン
をゲートに供給される書き込み電圧＋ｖｐｐと同じよう
な高電圧子Ｖｌ）Ｉ）としてトンネル現象を利用した書
き込みの阻止を行う。

上記ＭＮＯＳトランジスタは、比較的薄いシリコン酸化
膜とその上に形成され比較的厚いシリコン窒化膜（ナイ
トライド）との２層構造のゲート絶縁膜を持つ絶縁ゲー
ト電界効果トランジスタであり、記憶情報の書込みだけ
でなく消去も電気的に行うことができる。消去状態もし
くは記憶情報が書込まれていない状態では、Ｎチャンネ
ル型ＭＮＯＳ　トランジスタのしきい値電圧は負の電圧
になっている。記憶情報の書込み又は消去のために、ゲ
ート絶縁膜には、トンネル現象によりキャリアの注入が
生じるような高電界が作用させられる。

この実施例では、上記ＭＮＯ５ｌ−ランジスタの基体ゲ
ートとしてのウェル領域には、回路の接地電位ＯＶが固
定的に供給される。

それ故、書込み動作において、ＭＮＯＳトランジスタの
基体ゲートのＯ■に対応してゲートには、Ｘ系選択回路
Ｘ５ＥＬ２の動作が有効になって書き込みのための高電
圧＋ｖｐｐが印加される。ソース領域及びドレイン領域
には、書込むべき情報に応じては＼°ＯＶの低電圧又は
書き込みレベルの高電圧が印加される。このときＭＮＯ
Ｓトランジスタのチャンネル形成領域、すなわちソース
領域及びドレイン領域との間のシリコン領域表面には、
上記ゲートの正の高電圧に応じてチャンネルが誘導され
る。このチャンネルの′電位はソース領域及びドレイン
領域の電位と等しくなる。ソース領域及びドレイン領域
に上記のようにＯ■の電圧が印加されるとゲート絶縁膜
には上記ゲートの高電圧に応じた高電界が作用する。そ
の結果、ゲート絶縁膜にはトンネル現象によりチャンネ
ルからキャリアとしての電子が注入される。これによっ
て、ＭＮＯＳのしきい価値電圧は、例えば負の電圧から
正の電圧に変化する。

ソース領域及びドレイン領域に書き込みレベルの高電圧
が印加された場合、ゲートとチャンネルとの間の電位差
が小さい値にされる。このような小電圧差では、トンネ
ル現象による電子の注入を起こさせるには不十分となる
。そのため、ＭＮＯＳのしきい値電圧は変化しない。ラ
ッチ回路ＦＦに含まれるレベル変換回路は、対応する単
位のラッチ回路に保持された情報ビットに応じて、上記
トンネル現象による電子の注入を行わないメモリセルが
結合されたデータ線の電位を上記高電圧ににして、電荷
の注入の阻止を行う。

一方、消去動作の場合には、Ｘ系選択回路Ｘ５ＥＬＩが
動作が有効になって、ＭＮＯＳトランジスタの基体ゲー
トとしてのウェル領域が上記のように接地電位Ｏ■に固
定されていることに対応して、ＭＮＯＳ）ランジスタの
ゲートが結合されるワード線に負の高電圧−ｖｐｐにを
印加して、ゲートと基体ゲートとの間で逆方向のトンネ
ル現象を生じしめて、キャリアとしての電子を基体ゲー
トに戻すことにより行われる。

昇圧回路（高電圧発生回路’）ＢＳＴは、＋５Ｖのよう
な電源電圧Ｖｃｃを受けて、それを昇圧して＋１５Ｖの
ような書き込み高電圧子Ｖｌ）ｐと、それを降圧して＋
１５Ｖのような負の高電圧−ｖｐｐとをそれぞれ発生さ
せる。上記書き込み高電圧子■ｐｐは、Ｘ系選択回路Ｘ
５ＥＬ２とラッチ回路ＦＦに供給され、消去用の高電圧
−ｖｐｐは、Ｘ系選択回路Ｘ５ＥＬ　１と後述するよう
なスイッチＭＯＳＦＥＴが形成されるウェル領域を制御
するウェル制御回路ＣＷＬＣに供給される。

制御回路Ｃ０ＮＴは、外部から供給されるチン外部制御
信号を受けて、昇圧回路ＢＳＴや上記選択回路Ｘ５ＥＬ
ｉ　　Ｘ５ＥＬ２．ＹＳＥＬやセンスアンプＳＡ及びＤ
ＯＢ等内部の動作モードを指示する各種制？１１１信号
を形成する。

第１図には、上記ＥＥＰＲＯＭ装置の要部具体的一実施
例の回路図が示されている。

ＥＥＰＲＯＭ装置は、特に制限されないが、外部から供
給される＋５■のような比較的低い電源電圧ＶＣＣと、
それに基づいて内部の昇圧回路で形成される＋１，５Ｖ
及び−１５Ｖのような正負の高電圧＋Ｖｌ）Ｉ）及び−
ＶＩＩＩ）とによって動作される。Ｘデコーダ等は、０
Ｍ０８回路により構成される。

ＣＭ　ＯＳ回路は、＋５Ｖのような比較的低い電源電圧
Ｖｃｃが供給されることによって、その動作を行う。し
たがって、アドレスデコーダにより形成される選択／非
選択信号のレベルは、はｙ＋５’Ｊとされ、ロウレベル
は、はソ回路の接地電位の０■にされる。

図示のＥＥＦＲＯＭ装置を構成する素子構造それ自体は
、本発明に直接関係が無いので図示しないけれども、そ
の概要は次のようにされる。

図示の装置の全体は、Ｎ型単結晶シリコンから成るよう
な半導体基板上に形成される。ＭＮＯＳトランジスタは
、Ｎチャンネル型とされ、それは、上記半導体基板の表
面に形成されたＰ型ウェル領域もしくはＰ型半導体領域
上に形成される。Ｎチャンネル型ＭＯＳ　Ｆ　ＥＴは、
同様にＰ型半導体領域上に形成される。Ｐチャンネル型
ＭＯＳ　Ｆ　ＥＴは、上記半導体基板上に形成される。

１つのメモリセルは、特に制限されないが、１つのＭＮ
ＯＳトランジスタ０ｍと、それに直列接続された１つの
アドレス選択用ＭＯＳＦＥＴＱｓとから構成される。１
つのメモリセルにおいて、１つのＭＮＯＳトランジスタ
０ｍと１つのＭＯＳＦＥＴＱｓは、例えばＭＮＯＳ　ｌ
−ランジスタＱｍのゲート電極に対してＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　ｓのゲート電極の一部がオーバーシップさ
れるようないわゆるスタックドゲート構造とされる。こ
れによって、メモリセルのサイズは、それを構成する１
つのＭＮＯＳ　トランジスタＱｍと１つのＭ　ＯＳ　Ｆ
　Ｅ　Ｔ　ＱＳとが実質的に一体構造にされることにな
り小型化される。

各メモリセルは、特に制限されないが、同図に破線で示
すような共通のウェル領域ＭＷＥＬＬに形成される。Ｘ
デコーダ、ＹデコーダのようなＣＭＯ３回路を構成する
ためのＮチャンネルＭＯＳＦＥＴは、各メモリセルのた
めの共通のＰ型つェル領域Ｍ−ＷＥＬＬに対して独立に
されたＰ型ウェル領域に形成される。

この構造において、Ｎ型半導体基板は、その上に形成さ
れる複数のＰチャンネルＭＯＳＦＥＴに対する共通の基
体ゲートを構成し、回路の電源電圧Ｖｃｃレベルにされ
る。ＣＭＯ３回路を構成するためのＮチャンネルＭＯＳ
ＦＥＴの基体ゲートとしてのウェル領域は、回路の接地
電位Ｏボルトに維持される。

第１図において、メモリアレイＭ　Ａ　ＲＹは、マトリ
ックス配置された複数のメモリセルを含んでいる。同図
には、代表として２行、２列の合計４個のメモリセルが
例示的に示されている。１つのメモリセルは、ＭＮＯ５
Ｉ−ランジスタＱｍと、そのソースと例示的に示されて
共通ソース線ｓＯ１＄１等との間に設けられたアドレス
選択用のスイッチＭＯＳＦＥＴＱｓとから構成される。

上記ＭＮＯＳトランジスタＱｍのドレインは、データ線
（ビット線もしくはディジツト線）Ｄｏ、Ｄｌ等に結合
される。なお、前述のようなスタ・ックドゲート構造が
採用される場合、Ｍ　Ｎ　ＯＳ　トランジスタＱｒｎの
チャンネル形成領域にＭＯ５ＦＥＴＱｓのチャンネル形
成領域が直接的に隣接されることになる。それ故に、Ｍ
ＮＯＳトランジスタＱｍの上記のようなソースは便宜上
の用語であると理解されたい。

同一の行に配置されたメモリセルのそれぞれのアドレス
選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのゲートは、第１
ワード線ＷＬＯに共通接続され、それに対応されたＭＮ
Ｏ５Ｉ−ランジスタＱｍのゲートは、第２ワード線ＷＷ
Ｑに共通接続されている。同様に代表として例示的に示
されている他の同一の行に配置されたメモリセルアドレ
ス選択用ＭＯＳ　Ｆ　ＥＴ及びＭＮＯＳトランジスタの
ゲートは、それぞれ第１ワード＆７ｉＷＬ１及び第２ワ
ード線ｗｗ１に共通接続されている。

同一の列に配置されたメモリセルのＭＮＯＳ　＋・ラン
ジスタＱｒｎのドレインは、データ４ｉ　Ｄ　Ｏに共通
接続されている。同様に代表として例示的に示されてい
る他の同一の列に配置されたメモリセルのＭＮＯＳ）ラ
ンジスタＱｍのドレインは、それツレデータ線ＤＩに共
通接続されている。また、上記データ線ＤＯとＤＩに平
行にソース線ｓｏとＳｌが配置され、上記アドレス選択
用Ｍ　ＯＳ　Ｆ　Ｅ：ＴＱｓが設けられる。これらのソ
ース線ＳＯ，Ｓ１等は、読み出し動作のときオン状態に
されるスイッチＭＯＳＦＥＴＱｒを介して接地電位ＯＶ
が与えられる。

書き込み用のＸ系選択回路は、同図においてワード線Ｗ
Ｌ、ＷＷの右端に配置され、１つの行ＷＬＯ及びＷＷＯ
について説明するならば、単位のデコーダ回路を構成す
るノアゲート回路Ｇ２０と、そのデコード出力信号を受
けて各動作モードに応じて上記ワード線ＷＬＯの実質的
な選択／非選択信号を形成するゲート回路Ｇ、上記デコ
ード出力信号がスイッチＭＯＳＦＥＴＱ２を介して供給
され、それと高電圧＋Ｖｐｌ］とを受けて第２ワード線
ＷＷＯに伝えるべき書き込み用の高電圧＋ｖｐｐを形成
するレベル変換回路ＶＣ２、及びこのレベル変換回路Ｖ
Ｃ２の出力を上記第２ワード線ＷＷＯに伝えるスイッチ
ＭＯＳＦＥＴＱ４から構成される。

上記レベル変換回路ＶＣ２の出力を第２ワード線ＷＷＯ
に結合させるスイッチＭＯＳ　Ｆ　ＥＴ　４及び他の行
に対応してそれぞれ設けられる同様なスイッチＭＯＳＦ
ＥＴはＮチャンネルＭＯＳ　Ｆ　ＥＴから構成され、同
図に示すように１つのウェル領域Ｃ−ＷＩＦ、ＬＬに形
成される。

消去用のＸ系選択回路は、同図においてワード線ＷＬ、
ＷＷの左端に配置され、上記同様に１つの行ＷＬＯ及び
ＷＷＯについて説明するならば、単位のデコーダ回路を
構成するノアゲート回路Ｇ１０と、そのデコード出力信
号を受けて各動作モードに応じて上記ワード線ＷＬＯの
実質的な選択／非選択信号を形成するゲート回路Ｇ、上
記デコード出力信号がスイッチＭＯＳ　Ｆ　ＥＴＱ　１
を介して供給され、それと高電圧−ｖｐｐとを受けて第
２ワード線ＷＷＱに伝えるべき消去用の負の高電圧ｖｐ
ｐを形成するレベル変換回路ＶＣＬ及びこのレベル変換
回路ＶＣＩの出力を上記第２ワード線ＷＷＯに伝えるス
イッチＭＯ５ＦＥＴＱ３から構成される。

上記レベル変換回路ＶＣＩの出力をワード線ＷＷＯに結
合させるスイッチＭＯ５ＦＥＴ３及び他の同様なスイッ
チＭＯＳ　Ｆ　ＥＴは前記同様にＮチヤンネルＭ−Ｏ３
ＦＥＴから構成され、同図に示すように１つのウェル領
域Ｃ−ＷＥＬＬに形成される。

この実施例において、消去／書き込み用のＸ系選択回路
を、ワード線の両端にそれぞれ分離して設ける構成を採
る場合、同じデコーダ回路が２個必要になるため、同じ
回路が重複して無駄になるように思われるかも知れない
。しかしながら、半導体チップ上に高密度に配置される
ワード線のピッチに合わせて上記のうような消去と書き
込み用のそれぞれレベル変換回路やスイッチＭＯＳＦＥ
ＴＱ３．Ｑ４等を形成することが実質的に困難になる。

それ故、それぞれの回路をワード線の両端に分離して配
置する構成を採ることにより、ワード線の高密度化が可
能になり、大記憶容量化を実現できる。

カラムスイッチＭＯＳＦＥＴＱｙを介して各データ線Ｄ
ｏ、ＤＩに接続される共通データ線ＣＤは、入出力回路
ｒＯＢを構成するデータ入力回路ＤＩＢの出力端子と、
センスアンプＳＡと出カバソファ回路ＤＯＢとからなる
データ出力回路の入力端子に結合されている。これらは
、前記入出カバソファＩＯＢを構成するデータ入力回路
ＤＩＢの入力端子Ｄｉｎとデータ出力回路の出力端子Ｄ
ｏｕＬは、外部端子りに結合される。

この実施例に従うと、上記のように代表として例示的に
示されている各データ線Ｄｏ、Ｄｉには、消去／書き込
みに先立って前の記憶情報を保持するための単位のラッ
チ回路ＵＦＦが設けられる。

なお、図示しないが、前記単位のラッチ回路ＵＦＦには
、選択的な書き込み（電子の注入）を行うためにレベル
変換回路が設けられる。すなわち、レベル変換回路は、
書き込み動作時において対応する単位のラッチ回路ＵＦ
ＦＯ記（１情報に従って選択的にデータ線の電位を接地
電位０■又は高電圧＋ｖｐｐにさせる。

第２図には、上記消去用の高電圧を形成するレベル変換
回路（チャージポンプ回路）の一実施例の回路図が示さ
れている。

消去動作のとき信号ＥＲによってオン状態にされるスイ
ッチＭＯＳ　Ｆ　ＥＴＱ　１を通したデコーダ出力ＧＩ
Ｏは、ＰチャンネルＭｏ５ＦＥＴＱ６のゲートに供給さ
れる。このＭＯ３ＦＢＴＱ６の一方のソース、ドレイン
には、キャパシタＣ１を介してパルス信号Ｏ８Ｃが供給
される。上記ＭＯＳＦＥＴＱ６の一方のソース、ドレイ
ンと上記デコーダ出力Ｇ１０との間には、上記デコーダ
出力Ｇ１０に向かう電流を流すダイオード形態のＰチャ
ンネルＭｏ３ＦＥＴＱ５が設けられる。上記ＭＯ３Ｆ　
ＥＴＱ　６の他方のソース、ドレインは、高電圧−ｖｐ
ｐに結合される。この高電圧−ｖｐｐとデコーダ出力Ｇ
ＩＯとの間には、上記高電圧−ｖｐｐに向かう電流を流
すダイオード形態のＰチャンネルＭＯＳＦＥＴＱ７が設
けられる。

この実施例回路のレベル変換動作は、次の通りである。

デコーダ出力ＧＩＯが回路の接地電位のようなロウレベ
ルのとき、ＰチャンネルＭｏ３ＦＥＴＱ６がオン状態に
なる。これにより、パルス信号Ｏ８Ｃが＋５■のような
ハイレベルのときキャパシタＣ１には、＋　５　Ｖ　−
Ｖ　ｔｈｐ（Ｖ　ｔｈｐはＭ０ＳＦＥＴＱ６のしきい値
電圧）にチャージアップされる。次に、パルス信号Ｏ８
Ｃが回路の接地電位のようなロウレベルに変化すると、
ダイオード形態のＭＯＳＦＥＴＱ５がオン状態なり、デ
コーダ出力０１０を、−５Ｖ＋２Ｖｔｈρ（２Ｖｔｈｐ
は、ＭＯＳＦＥＴＱ５とＱ６の合成しきい値電圧）のよ
うな負の電位に低下する。したがって、パルス信号○Ｓ
Ｃがハイレベルに変化すると、キャパシタＣ１には、上
記デコーダ出力ＧＩＯが一５ｖ＋２Ｖｔｈｐのような負
電圧であることに対応して、＋５Ｖ＋５Ｖ−３Ｖｔｈｌ
）のようにチャージアップ電圧が大きくされる。これに
より、パルス信号Ｏ８Ｃが再びロウレベルに変化すると
、デコーダ出力１０は＝（１０Ｖ−４Ｖｔｈｐ　）の大
きな電圧になる。このような動作の繰り返しによって、
デコーダ出力ＧＩＯは、最終的には−Ｖｐｐ−Ｖｔｈｐ
　ノミ圧になる。ここで、ｖ　ｔｈｐはＭＯＳＦＥＴＱ
７のしきい値電圧である。すなわち、ＭＯＳ　Ｆ　ＥＴ
Ｑ７は、レベルリミッタとしての作用を行う。

このような負の高電圧−ｖｐｐ−ｖｔｈｐは、信号ＶＥ
により消去動作のときにオン状態になるスイッチＭＯ５
ＦＥＴＱ３を通して第２ワード線ＷＷＯに伝えられる。

なお、上記デコーダ出力ＧＩＯが＋５Ｖのようなハイレ
ベルなら、ＰチャンネルＭＯ３ＦＥ”ｒ’Ｑ６がオフ状
態になるので、デコーダ出力ＧＩＯはハイレベルのまま
維持される。

第３図には、上記書き込み用の高電圧を形成するレベル
変換回路（チャージポンプ回路）の一実施例の回路図が
示されている。

書き込み動作のとき信号ＷＲによってオン状態にされる
スイッチＭＯＳＦＥＴＱ２を通したデコダ出力Ｇ２０は
、ＮチャンネルＭＯＳＦＥＴＱ９のゲートに供給される
。このＭＯＳＦＥＴＱ９の一方のソース、ドレインには
、キャパシタＣ２を介してパルス信号Ｏ８Ｃが供給され
る。上記ＭＯＳＦＥＴＱ９の一方のソース、ドレインと
上記デコーダ出力Ｇ２０との間には、上記デコーダ出力
Ｇ２０に向かう電流を流すダイオード形態のＮチャンネ
ルＭＯＳＦＥＴＱ８が設けられる。上記ＭＯＳＦＥＴＱ
９の他方のソース、ドレインは、高電圧＋ｖｐｐに結合
される。この高電圧＋ｖｐｐとデコーダ出力Ｇ２０との
間には、上記高電圧＋Ｖｐｐに向かう電流を流すダイオ
ード形態のＮチャンネルＭＯＳＦＥＴＱＩ　Ｏが設けら
れる。

この実施例回路のレベル変換動作は、次の通りである。

デコーダ出力Ｇ２０が電源電圧Ｖｃｃのようなハイレベ
ルのとき、ＮチャンネルＭＯＳＦＥＴＱ９がオン状態に
なる。これにより、パルス信号Ｏ８ＣがＯＶのようなロ
ウレベルのときキャパシタＣ１には、＋　５　Ｖ　−Ｖ
　ｔｈｎ（Ｖ　ｔｈｎはＭＯＳＦＥＴＱ９のしきい値電
圧）にチャージアップされる。次に、パルス信号Ｏ８Ｃ
が回路のＶｃｃのようなハイレベルに変化すると、キャ
パシタＣ２のブートストラップ作用によりダイオード形
態のＭＯＳＦＥＴＱ８がオン状態なり、デコーダ出力Ｇ
２０を、＋　１０　Ｖ　　２　Ｖｔｈｎ（２Ｖｔｈｎは
、ＭＯＳＦＥＴＱ９とＱ８の合成しきい値電圧）のよう
な高い電位になる。したがって、パルス信号Ｏ８ｑがハ
イレベルに変化すると、キャパシタＣ２には、上記デコ
ーダ出力ＧＩＯが＋ｌ０Ｖ−２Ｖｔｈｎのような高電圧
であることに対応して、＋１０Ｖ−３Ｖｔｈｎのように
チャージアンプ電圧が大きくされる。これにより、パル
ス信号Ｏ８Ｃが再びハイレベルに変化すると、デコーダ
出力Ｇ２０は＝（１５Ｖ　−４Ｖｔｈｐ　）の大きな電
圧になる。このような動作の繰り返しによって、デコー
ダ出力Ｇ２０は、最終的には＋’Ｊ　ｐｐ　＋　Ｖ　ｔ
ｈｎの電圧になる。

ここで、Ｖ　ｔｈｎはＭＯＳＦＥＴＱＩ　Ｏのしきい値
電圧である。すなわち、ＭＯＳＦＥＴＱＩＯは、レベル
リミッタとしての作用を行う。

このような正の高電圧＋Ｖｐｐ＋Ｖｔｈｐは、信号ＶＦ
により書き込み動作のときにオン状態になるスイッチＭ
ＯＳＦＥＴＱ４を通して第２ワード線ＷＷＯに伝えられ
る。

なお、上記デコーダ出力Ｇ２０がＯＶのようなロウレベ
ルなら、ＮチャンネルＭＯＳＦＥＴＱ９がオフ状態にな
るので、デコーダ出力Ｇ２０はロウレベルのまま維持さ
れる。

また、ＭＯＳＦＥＴＱＩＩは、読み出し制御信号Ｒによ
ってオン状態にされ、読み出し動作のときに第２ワード
線ＷＷの電位を接地電位に設定するものである。

第５図には、上記昇圧回路ＢＳＴの一実施例の回路図が
示されている。

インバータ回路Ｎ１とＮ２及びナントゲート回路Ｇ１は
、リング状に接続されることによってリングオシレータ
を構成する。この実施例では、低消費電力化のために、
書き込み又は消去動作モードのときのみ、信号Ｗ／Ｅが
論理“１”になって、ノアゲート回路Ｇ１を実質的にイ
ンバータ回路として作用させるので、発振動作を行うも
のとなる。

読み出し動作や、スタンバイモードなら信号Ｗ／Ｅが論
理“０”にされ、ナントゲート回路Ｇ１の出力信号が論
理“ｌ”に固定されるので発振動作は停止される。

書き込み用の高電圧＋ＶｐＨを形成する昇圧回路は、上
記発振信号を信号ＷＲによって書き込み動作のときに伝
えるナントゲート回路Ｇ２を通してパルス信号を利用す
る。すなわち、書き込み動作のときにナンドゲ−１・回
路Ｇ１からパルス（言号が出力され、インバータ回路Ｎ
３とＮ４により互いに逆相の信号とされる。

ダイオード　（又はダイオード形態のＭＯＳＦＥＴ、以
下同じ）ＤＩないしＤ５とキャパシタｃ３ないしＣ６は
、ラダー状に接続され、上記キャパシタＣ３なしいＣ６
には、１つおきに上記インバータ回路Ｎ３とＮ４により
形成された互いに逆相のパルスが供給されるごとによっ
て、前記レベル変換回路と類似のチャージポンプ作用に
よって電源電圧ＶＣＣ以上の高い昇圧電圧＋Ｖｌｌｌ）
を形成する。

この＋ｖｐｐは、出力用のキャパシタｃ７に保持される
。

消去用の高電圧−ｖｐｐを形成する昇圧（降圧）回路は
、上記発振信号を信号ＥＲによって消去動作のときに伝
えるナントゲート回路Ｇ３を通したパルス信号を利用す
る。すなわち、消去動作のときＱこナントゲート回路Ｇ
１を通して出力されるパルス信号は、インバータ回路Ｎ
５とＮ６により互いに逆相の信号とされる。

ダイオードＤ６ないしＤｉＯとキャパシタＣ８ないしＣ
１２は、ラダー状に接続され、上記キャパシタＣ８なし
いＣ１ｌには、１つおきに上記インバータ回路Ｎ５とＮ
６により形成された互いに逆相のパルスが供給される。

上記ダイオードの向きが上記正の高電圧＋ｖｐｐを形成
する場合と逆向きにされているため、前記レベル変換回
路と類似のチャージポンプ作用によって接地電位ＯＶ以
下の負極側に大きな高電圧−ｖｐｐが形成される。この
高電圧−ｖｐｐは、出力用のキャパシタＣ１２に保持さ
れる。

この実施例のメモリアレイＭ　Ａ　ＲＹは、は−次のよ
うな電位によって動作される。

まず、読み出し動作においては、上記スイッチＭＯＳ　
Ｆ　ＥＴＱ　ｒがオン状態になり、各列の共通ソース線
ＳＯ，ＳＬ等に回路の接地電位を供給する。ＭＮＯＳト
ランジスタＱｒｎのゲート電極が結合された第２ワード
線ＷＷＯないしＷＷｌ等は、前記レベル変換回路ＶＣ２
に設けられたＭＯＳＦＥＴＱ１１等のオン状態によって
はゾ接地電位に等しいような電位、すなわちＭＮＯＳト
ランジスタの高しきい値電圧（正）と低しきい値電圧（
負）との間の電圧とされる。ワード線ＷＬＯないしＷＬ
ｌ等のうちの選択されるべき第１ワード線は、は＼゛電
源電圧Ｖｃｃに等しいような選択レベルもしくはハイレ
ベルされ、残りのワード線すなわち非選択ワード線は、
は＼゛接地電位に等しいような非選択レベルもしくはロ
ウレベルにされる。データ線ＤＯないしＤｌのうちの選
択されるべきデータ線には、後述するようなセンスアン
プＳＡからセンス電流が供給される。例えばワード線Ｗ
ＬＯによって選択されたメモリセルにおけるＭＮＯＳト
ランジスタＱｍが低しきい値電圧を持っているなら、そ
のメモリセルは、それが結合されたデータ線に対して電
流通路を形成する。選択されたメモリセルにおけるＭＮ
ＯＳトランジスタＱｍが高しきい値電圧を持っているな
ら、そのメモリセルは、実質的に電流通路を形成しない
。従ってメモリセルのデータの読み出しは、センス電流
の検出によって行われる。

書き込み動作において、ウェル領域Ｍ　−Ｗ　Ｅ　ＬＬ
が前記のように回路の接地電位に固定されているため、
書き込むべき第２ワード′！ｒｆＡｗｗｏは、＋ＶＩＩ
ＩＩＩのような高電圧が供給される。それ故、信号ＶＦ
が高電圧＋ｖｐｐのようなハイレベルになり、スイッチ
ＭＯＳＦＥＴＱ４等がオン状態になる。

このような書き込み動作のときには、スイッチＭＯＳＦ
ＥＴＱｒはオフ状態にされる。第１ワード線ＷＬＯない
しＷＬｌ等は、ゲート回路Ｇによってはｙ接地電位に等
しいような非選択レベルもしくはロウレベルにされる。

なお、第２ワード線のうちの上記１つのワード線を除い
た残りのワード線は、回路の接地電位のようなロウレベ
ルにされる。また、データ線ＤＯないしＤｌは、メモリ
セルに書き込まれるべきデータに応じて、はソ接地電位
のようなロウレベル、もしくは高ｇｍ＋Ｖｐｐに近い高
電圧を持つハイレベルにされる。

このような書き込み動作のとき、信号ＶＥは、接地電位
のようなロウレベルにされ、ＭＯＳＦＥＴＱ３等はオフ
状態にされる。それ故、これらのスイッチＭＯＳＦＥＴ
Ｑ３やＱ４が形成されるウェル領域Ｃ−ＷＥＬＬの電位
は、接地電位のようなロウレベルにされる。

消去動作において、ウェル領域Ｍ−ＷＥＬＬは、前記の
ように接地電位に固定されいるため、ワード線ｗｔ、ｏ
ないしＷＬＩ及びワーＦ　線ｗ　ｗ　ｏないしＷＷＩは
、消去のために基本的にはそれぞれ負の高電圧−Ｖｐｌ
）等しいレベルにされる。しかしながら、この実施例に
従うと、特に制限されないが、各メモリ行毎のメモリセ
ルの消去が可能となるように、ワードｖＡＷＬとＷＷの
レベルが決定される。

ワード線ＷＷＯないしＷＷＩのうちの消去が必要とされ
るメモリ行に対応された第２ワード線ＷＷＯは、前記レ
ベル変換回路ＶＣ１等により形成された負の高電圧−ｖ
ｐｐに等しいような消去レベルにされ、消去が必要とさ
れないメモリ行に対応された第２ワード線ＷＷＩは、は
＼電源電圧Ｖｃｃのような非消去レベルにされる。この
とき、信号ＶＥによりスイッチＭＯＳＦＥＴＱ３がオン
状態になり、上記レベル変換回路ＶＣＩで形成した消去
レベルを第２ワード線ＷＷに伝える。このとき、信号Ｖ
Ｆは、電圧−ｖｐｐのような負電位にされることによっ
て、スイッチＭＯＳＦＥＴＱ４等がオフ状態にされる。

それ故、ウェル領域Ｃ−ＷＥ　ＬＬの電位は、−Ｖｌ）
＋１のような負の高電圧にされる。

以上の各動作における各信号及び各ノードの電位は、次
の表−１のようになる。

表−１ ここで、ＶＡ−ＶＦは、第１図に示すように、ＶＡは書
き込み／消去を行うべき第２ワード線ＷＷの電位、ｖｎ
はレベル変換回路ＶＣ２の出力電位、ＶＣはレベル変換
回路ＶＣＩの出力電位、ＶＤは、スイッチＭＯＳ　Ｆ　
ＥＴが形成されるウェル領域Ｃ−ＷＥＬＬの電位、ＶＥ
とＶＦはスイッチＭＯＳＦＥＴＱ３、Ｑ４のゲートに供
給される制御信号の電位である。

この実施例に従うと、上述のようにウェル領域Ｍ−ＷＥ
ＬＬ、すなわちＭＮｏＳトランジスタＱｍの基体ゲート
の電位を固定し、ＭＮＯＳトランジスタのゲートが結合
される第２ワード線に負の高電圧を印加することによっ
て各ＭＮＯ３＋−ランジスタの記憶情報を消去する構成
がとられる。

この構成では、昇圧回路ＢＳＴにより形成された高電圧
＋ｖｐｐや−Ｖｌ）りで駆動される負荷は、第２ワード
線ＷＷやメモリセルが形成されるウェル領域Ｍ−ＷＥＬ
Ｌに比べて、極めて小さく形成されるウェル領域Ｃ−Ｗ
Ｅ　Ｌ　Ｌにおける比較的小さな寄生容量となるため、
その電流を小さくできる。

これによって、第５図に示したインバータ回路Ｎ３なし
いＮ６やダイオードＤＩないしＤｌｏ及びキャパシタＣ
３ないしＣ１２の素子サイズを小さくできる。

なお、特に制限されないが、読み出し動作モール、ロウ
レベル及びハイレベルによって指示され、スタンバイ動
作モードは、信号ＣＥのハイレベルによって指示される
。第１図のラッチ回路ＦＦにデータを書き込ませるため
の第１書き込み動作モードは、信号ＣＥ、ＷＥ、ＯＥの
ロウレベル、ロウレベル、ハイレベルによって指示され
、メモリセルにデータを書き込ませるための第２書き込
み動作モードは、信号ＣＥ、ＷＥ、ＯＥのロウレベル、
ロウレベル、ハイレベルによって指示される。

消去動作モードは、第２書き込み動作モードが指示され
たとき所定期間だけ指示される。

上記実施例から得られる作用効果は、下記の通りである
。すなわち、 （１）書き込み用の一方の極性の高電圧と消去用の他方
の極性の高電圧とをそれぞれ形成しておいて、書き込み
／消去動作モードに応じてＸ系のデコーダ出力信号に従
って上記それぞれの高電圧を選択的に出力させるという
レベル変換を行うとともにスイッチＭＯＳ　Ｆ　ＥＴを
介して不揮発性記憶素子のゲートが結合されるワード線
に伝える構成とし、上記スイッチＭＯＳＦＥＴのスイッ
チ制御のためにスイッチＭＯＳ　Ｆ　ＥＴが形成された
上記ウェル領域の電位をそのスイッチング動作に対応し
て変化させる構成を採ることにより、不揮発性記憶素子
が形成されるウェル領域の電位を固定にでき、高電圧発
生回路は、選択されたワード線やスイッチＭＯＳ　Ｆ　
ＥＴが形成される小さな寄生容量のウェル領域を駆動す
るだけでよいからその電流供給能力を小さくすることが
できる。これによって、高電圧を形成する各回路素子を
小さく形成でき、大記憶容量化を実現できるという効果
が得られる。

（２）上記のように駆動する負荷容量が小さくできるか
ら低消費電力と高速化が可能になるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範Ｊで種々変更可
能であることはいうまでもない。上記メモリセルにおい
て、ＭＮＯＳトランジスタのソース及びドレイン側にス
イッチＭＯ５ＦＥＴを設ける構成としてもよい。この場
合には、共通ソース線を省略できる。このようにＭ　Ｎ
　ＯＳトランジスタを挟んで２つのＭＯＳＦＥＴを設け
るものとしても、スタックドゲート構造を利用すればメ
モリセルのサイズを小さくできる。

また、データ線にラッチ回路が設けられない場合、カラ
ムスイッチを通して選択されるデータ線に書き込み情報
に従った高電圧か接地電位を供給すればよい。この場合
、非選択のデータ線の電位は、書き込み阻止を行うよう
な高電圧にすればよい。電気的に書き込み／消去が可能
とされる記ｔ？素子は、ＦＬＯＴＯＸ　（フローティン
グゲート・トンネルオキサイド）型であってもよい。こ
のような記憶素子を用いる場合には、その書き込み／消
去動作に応じた制御電圧が供給されるものである。上記
ＥＥＰＲＯＭ装置は、１チツプのマイクロコンピュータ
等のような半導体集積回路装置に内蔵されるものであっ
てもよい。

この発明は、消去動作が電気的に行えるＥＥＰＲＯＭに
広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、書き込み用の一方の極性の高電圧と消去用
の他方の極性の高電圧とをそれぞれ形成しておいて、書
き込み／消去動作モードに応じてＸ系のデコーダ出力信
号に従って上記それぞれの高電圧を選択的に出力させる
というレベル変換を行うとともにスイッチＭＯＳＦＥＴ
を介して不揮発性記憶素子のゲートが結合されるワード
線に伝える構成とし、上記スイッチＭＯＳＦＥＴのスイ
ッチ制御のためにスイッチＭＯＳＦＥＴが形成された上
記ウェル領域の電位をそのスイッチング動作に対応して
変化させる構成を採ることにより、不揮発性記憶素子が
形成されるウェル領域の電位を固定にでき、高電圧発生
回路は、選択されたワード線やスイッチＭＯＳ　Ｆ　Ｅ
Ｔが形成される小さな寄生容量のウェル領域を駆動する
だけでよいからその電流供給能力を小さくすることがで
きる。これによって、高電圧を形成する各回路素子を小
さく形成でき、大記憶容量化を実現できる。

【図面の簡単な説明】

第１図は、この発明に係るＥＥＰＲＯＭ装置の要部一実
施例の回路図、 第２図は、消去用の高電圧−ｖｐｐを出力するレベル変
換回路の一実施例を示す回路図、第３図は、書き込み用
の高電圧＋ｖｐｐを出力するレベル変換回路の一実施例
を示す回路図、第４図は、この発明が適用されたＥＥＰ
ＲＯＭの概略ブロック図、 第５図は、昇圧回路の一実施例を示す具体的回路図であ
る。 ＭＡＲＹ・・メモリアレイ、Ｘ５ＥＬＩ　　Ｘ５ＥＬ２
・・Ｘ系選択回路、ＹＳＥＬ・・Ｙ系選択回路、ＹＤＣ
Ｒ・・Ｙデコーダ、ＳＡ・・センスアンプ、ＩＯＢ・・
人出力バッファ、ＢＳＴ・・昇圧回路、ＦＦ・・ラッチ
回路、ＣＷＬＣ・・ウェル制御回路、Ｃ０ＮＴ・・制御
回路、ＶＣ１゜ＶＣ２・・レベル変換回路、Ｇ・・ゲー
ト回路、ＯＦＦ・・単位のラッチ回路、Ｎ１〜Ｎ６・・
インハータ回路、 Ｇ　１〜Ｇ３ ナンドゲ−１・回路、 ＷＥＬＬ　　・ ・メモ ノウエル領域、 ＥＬ ・スイ ッチＭＯＳ　Ｆ　ＥＴのウェル領域

Claims (1)

1. 【特許請求の範囲】 １、電源電圧を受けて書き込み用の一方の極性の高電圧
   と消去用の他方の極性の高電圧とをそれぞれ形成する高
   電圧発生回路と、Ｘ系のデコーダ出力信号に従って上記
   それぞれの高電圧を選択的に出力させるレベル変換回路
   と、上記それぞれのレベル変換回路の出力と不揮発性記
   憶素子のゲートが結合されるワード線との間に設けられ
   、上記動作モードに応じて上記書き込み又は消去用の高
   電圧をそれぞれ選択的に上記ワード線に伝えるスイッチ
   ＭＯＳＦＥＴと、上記スイッチＭＯＳＦＥＴが形成され
   るウェル領域の電位を上記ＭＯＳＦＥＴのスイッチ動作
   に対応して変化させるウェル電位制御回路とを備えてな
   ることを特徴とする半導体記憶装置。 ２、上記不揮発性記憶素子は、ＭＮＯＳトランジスタで
   あり、そのドレインはデータ線に結合され、そのソース
   と共通ソース線との間にアドレス選択用のスイッチＭＯ
   ＳＦＥＴが設けられて１つのメモリセルを構成するもの
   であることを特徴とする特許請求の範囲第１項記載の半
   導体記憶装置。 ３、上記データ線には、データ保持用のラッチ回路と、
   そのラッチ情報に従って選択的に上記高電圧を発生させ
   るレベル変換回路を備えてなることを特徴とする特許請
   求の範囲第２項記載の半導体記憶装置。