JP5598340B2 - リファレンス電流発生回路、不揮発性記憶装置、集積回路装置、及び電子機器 - Google Patents
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Description
器等に関する。
められることが多い。このような電子機器では、電源が供給されなくてもデータを保持し
続けることができる不揮発性記憶装置が幅広く用いられている。
セルの断面構造を模式的に示す。図9は、フローティングゲート型メモリーセルを構成す
るセルトランジスターのチャネル長方向に沿った断面構造を表す。
されたN型不純物領域14、16を有する。N型不純物領域14、16は、それぞれソー
ス領域(ドレイン領域)、ドレイン領域(ソース領域)となる。P型半導体基板12では
、N型不純物領域14、16の間に形成されるチャネル領域上に、トンネル酸化膜18が
形成される。トンネル酸化膜18上にはフローティングゲート20が形成され、フローテ
ィングゲート20上には酸化膜22が形成される。酸化膜22上にはコントロールゲート
電極24が形成される。
グゲート20に電荷を蓄積することで、1ビットのデータを記憶することができる。
書き込み動作、蓄積された1ビットのデータを消去する消去動作、蓄積された1ビットの
データを読み出す読み出し動作のいずれかが行われる。
型半導体基板12が接地電位に設定され、N型不純物領域14、16の間に所定の電圧が
印加される。この状態で、コントロールゲート電極24に所定の電圧を印加すると、N型
不純物領域14、16の間にチャネル領域が形成される。このとき、チャネル領域を移動
する電子の一部がホットエレクトロンとなり、トンネル酸化膜18の障壁を越えてフロー
ティングゲート20に注入される。
導体基板12が接地電位に設定され、N型不純物領域14、16の一方がオープン状態に
設定され、他方に所定の電圧が印加される。この状態で、コントロールゲート電極24に
所定の電圧を印加すると、N型不純物領域14、16の一方とフローティングゲート20
との間のトンネル酸化膜18に強い電界が発生し、FN(Fauler-Nordheim)トンネル現
象によってN型不純物領域14、16の一方に電子を引き抜き消去が行われる。
型半導体基板12が接地電位に設定され、N型不純物領域14、16の間に所定の電圧が
印加される。この状態で、コントロールゲート電極24に所定の電圧を印加すると、N型
不純物領域14、16の間のチャネル領域に、フローティングゲート20における電子の
蓄積状況に応じて異なる電流値の電流が流れる。そのため、フローティングゲート20に
おける電子の蓄積状況に対応した電流値の差を判別することで、1ビットのデータを読み
出すことができる。このとき、リファレンス電流を基準に上記の電流値の差を判別する。
1又は特許文献2に開示されている。
ターとを用いて、保持データを読み出す不揮発性半導体メモリーの構成が開示されている
。
を解消する技術が開示されている。具体的には、リファレンスセルを構成するセルトラン
ジスターについて、閾値の高いセルトランジスターと閾値の低いセルトランジスターとを
用い、各セルトランジスターのソース・ドレイン間電流を平均化してリファレンス電流と
して出力している。
が行われた状態(イレーズ状態)のメモリーセルを構成する。そのため、従来では、リフ
ァレンスセルとして、イレーズ状態に設定されたメモリーセル(イレーズセル)が採用さ
れていた。
導体(Metal Oxide Semiconductor:以下、MOSと略す)トランジスター34、36と
、N型のMOSトランジスター38とを含む。リファレンスセル32は、消去動作が行わ
れた状態(イレーズ状態)のメモリーセルであり、読み出し対象のメモリーセルと同一構
造のフローティングゲート型メモリーセルである。リファレンスセル32は、セルトラン
ジスターにより構成され、ゲート、ソース及びドレインを有する。MOSトランジスター
34、36は、カレントミラー回路を構成する。
は、ゲート及びドレインが互いに接続され、ソースは高電位側電源Vddに接続される。
MOSトランジスター34は、ドレインがリファレンスセル32のドレインに接続される
。MOSトランジスター36は、ソースが高電位側電源Vddに接続され、ゲートがMO
Sトランジスター34のゲートに接続される。MOSトランジスター36は、ドレインが
MOSトランジスター38のドレインに接続される。MOSトランジスター38は、ソー
スが接地電源に接続される。このMOSトランジスター38は、ゲート及びドレインが互
いに接続される。
リファレンスセル32のソース・ドレイン間に電流(イレーズ電流)が流れる。この電流
は、MOSトランジスター34、36によって構成されるカレントミラー回路によってミ
ラーされ、リファレンス電流Iref_oldとして出力される。このとき、MOSトラ
ンジスター34、36のそれぞれの電流駆動能力を調整し、ミラーされて出力されるリフ
ァレンス電流Iref_oldの電流値を、イレーズ電流の例えば1/4倍にしていた。
読み出し対象のフローティングゲート型メモリーセルを選択して流れる電流に基づき、該
メモリーセルに保持されるデータを読み出す。
ンスセルに流れる電流の電流電圧特性は、書き込み動作が行われた状態(プログラム状態
)か、イレーズ状態かによって異なる。
図11は、横軸に高電位側電源Vddの電圧、縦軸にソース・ドレイン間に流れる電流値
を表す。
態において流れる電流をプログラム電流Iprgと表している。イレーズ電流Iersは
、プログラム電流Iprgに比べて低電圧側で立ち上がる。また、プログラム電流Ipr
gは、高電圧側で急激に立ち上がる。リファレンスセルとして、イレーズ状態に設定され
たメモリーセルを採用し、図10に示すリファレンス電流発生回路30によって生成され
るリファレンス電流Iref_oldは、図11に示す特性を有する。
し動作において保持データの誤検出が発生するという問題があった。
成されるものに限らず、例えばMONOS(Metal Oxide Nitride Oxide Semiconductor
)型メモリーセル等の他の不揮発性のメモリーセルで構成されるものについても同様の問
題が生ずる。
様によれば、不揮発性のメモリーセルの読み出し時の動作マージンを広げることができる
リファレンス電流発生回路、不揮発性記憶装置、集積回路装置、及び電子機器等を提供す
ることができる。
のメモリーセルの保持データを読み出すためのリファレンス電流を発生するリファレンス
電流発生回路が、前記イレーズ状態に設定される第1のリファレンスセルと、前記プログ
ラム状態に設定される第2のリファレンスセルとを含み、前記第1のリファレンスセルの
選択状態で流れる第1の電流に対応した電流と、前記第2のリファレンスセルの選択状態
で流れる第2の電流に対応した電流とを加算した電流を、前記リファレンス電流として発
生する。
状態に設定される第2のリファレンスセルとを設け、各リファレンスセルの選択状態で流
れる電流を加算した電流をリファレンス電流として発生するようにしている。
ルの保持データを読み出す際に、高電圧側において急激に立ち上がる、プログラム状態で
流れる電流に追従してリファレンス電流も変化させることができる。これにより、リファ
レンス電流とプログラム状態で流れる電流との差を高電圧側でも広げることができ、不揮
発性のメモリーセルの読み出し時の動作マージンを広げることができるようになる。
前記第1の電流をミラーする第1のカレントミラー回路と、前記第2の電流をミラーする
第2のカレントミラー回路とを含み、前記第1のカレントミラー回路によってミラーされ
た第1のミラー電流と、前記第2のカレントミラー回路によってミラーされた第2のミラ
ー電流とを加算した電流を、前記リファレンス電流として発生する。
うにしたので、第1のリファレンスセルに流れる第1の電流の大きさと第2のリファレン
スセルに流れる第2の電流の大きさとを調整することができる。これにより、上記の効果
に加えて、非常に簡素な構成で、リファレンス電流の大きさを調整することができるリフ
ァレンス電流発生回路を提供することができるようになる。
、前記第1のカレントミラー回路は、前記第1の電流のα(0<α<1)倍の電流を前記
第1のミラー電流として生成し、前記第2のカレントミラー回路は、前記第2の電流のβ
(β≧1)倍の電流を前記第2のミラー電流として生成する。
レーズ状態に設定されたメモリーセルに流れる電流及びプログラム状態に設定されたメモ
リーセルに流れる電流に対するマージンを確実に取ることができるようになる。更に、第
2のミラー電流を第2の電流のβ(β≧1)倍としたので、プログラム状態に設定された
メモリーセルに流れる電流の電流値が小さくても、その増分を増幅することができる。こ
れにより、高電圧側において急激に立ち上がる、プログラム状態で流れる電流に追従して
リファレンス電流を変化させる場合に、メモリーセルの読み出し時の動作マージンをより
広げることができるようになる。
、αは0.25であり、βは2である。
に流れる電流及びプログラム状態に設定されたメモリーセルに流れる電流に対するマージ
ンを最大とすることができる。また、本態様によれば、βを2とすることで、プログラム
状態に設定されたメモリーセルに流れる電流の電流値が小さくても、その増分を増幅し、
メモリーセルの読み出し時の動作マージンをより広げることができるようになる。
の態様において、前記第1のカレントミラー回路は、ソースが第1の電源に接続され、ゲ
ート及びドレインが互いに接続され、前記ドレインが前記第1のリファレンスセルに接続
される第1導電型の第1のトランジスターと、ソースが前記第1の電源に接続され、ゲー
トが前記第1のトランジスターのゲートに接続される前記第1導電型の第2のトランジス
ターとを有し、前記第2のカレントミラー回路は、ソースが前記第1の電源に接続され、
ゲート及びドレインが互いに接続され、前記ドレインが前記第2のリファレンスセルに接
続される前記第1導電型の第3のトランジスターと、ソースが前記第1の電源に接続され
、ゲートが前記第3のトランジスターのゲートに接続される前記第1導電型の第4のトラ
ンジスターとを有し、前記第2のトランジスターのドレインと前記第4のトランジスター
のドレインとが接続される。
提供することができるようになる。
ゲート及びドレインが前記第2のトランジスターのドレイン及び前記第4のトランジスタ
ーのドレインに接続され、ソースが第2の電源に接続される第5のトランジスターを含み
、前記第5のトランジスターを含んで構成されるカレントミラー構造により前記リファレ
ンス電流を供給する。
れるカレントミラー構造によりリファレンス電流を供給するようにしたので、リファレン
ス電流を任意の電流値に調整することができるようになる。
の態様のいずれかにおいて、前記第1のリファレンスセル及び前記第2のリファレンスセ
ルの各々は、前記メモリーセルと同一構造を有する。
発性のメモリーセルの読み出し動作を行うことができるようになる。
れか記載のリファレンス電流発生回路と、前記イレーズ状態又は前記プログラム状態に設
定される前記メモリーセルと、前記リファレンス電流と、選択状態において前記イレーズ
状態又は前記プログラム状態に応じて前記メモリーセルに流れる電流とに基づき、前記メ
モリーセルの前記保持データを読み出す読み出し回路とを含む。
流とのマージンが小さくなることなく、読み出し動作において保持データの誤検出を防止
できるようになる。これにより、読み出し時の動作マージンを広げることができる不揮発
性記憶装置を提供することができるようになる。
が前記中央演算処理装置によって読み出される第8の態様に記載の不揮発性記憶装置とを
含む。
適用され、信頼性の高い集積回路装置を提供することができるようになる。
を含む。
適用され、信頼性の高い電子機器を提供することができるようになる。
む。
適用された集積回路装置を内蔵し、信頼性の高い電子機器を提供することができるように
なる。
る実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではな
い。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件
であるとは限らない。
とを備える。ここで、読み出し回路300は、読み出し対象の不揮発性のメモリーセルを
備えて構成されているものとするが、メモリーセルが読み出し回路300の外部に設けら
れていてもよい。読み出し対象のメモリーセルは、フローティングゲート型メモリーセル
である。リファレンス電流発生回路200は、イレーズ状態(第1の状態)又はプログラ
ム状態(第2の状態)に設定されるメモリーセルの保持データを読み出すためのリファレ
ンス電流Irefを発生する。読み出し回路300は、リファレンス電流発生回路200
によって発生されたリファレンス電流Irefを基準に、読み出し対象のメモリーセルに
流れる電流に基づいて、該メモリーセルの保持データを読み出す。
ル210と、プログラム状態に設定される第2のリファレンスセル220とを備える。第
1のリファレンスセル210及び第2のリファレンスセル220のそれぞれは、読み出し
対象のメモリーセル(図1では、メモリーセルMC)と同一構造のフローティングゲート
型メモリーセルであり、セルトランジスターにより構成される。従って、第1のリファレ
ンスセル210及び第2のリファレンスセル220のそれぞれは、ゲート(ゲート電極)
、ソース(ソース領域)及びドレイン(ドレイン領域)を有する。
ー212(第1のトランジスター)と、P型のMOSトランジスター214(第2のトラ
ンジスター)とを備える。MOSトランジスター212、214は、第1のカレントミラ
ー回路を構成する。
のトランジスター)と、P型のMOSトランジスター224(第4のトランジスター)と
を備える。MOSトランジスター222、224は、第2のカレントミラー回路を構成す
る。
スター216(第5のトランジスター)を備える。
トには選択時に所与の電圧が印加される。MOSトランジスター212は、ゲート及びド
レインが互いに接続され、ソースが高電位側電源Vdd(第1の電源)に接続される。M
OSトランジスター212は、ドレインが第1のリファレンスセル210のドレインに接
続される。MOSトランジスター214は、ソースが高電位側電源Vddに接続され、ゲ
ートがMOSトランジスター212のゲートに接続される。MOSトランジスター214
は、ドレインがMOSトランジスター216のドレインに接続される。MOSトランジス
ター216は、ソースが接地電源に接続される。このMOSトランジスター216は、ゲ
ート及びドレインが互いに接続される。
14の電流駆動能力をD2とすると、D2/D1=α(0<α<1)となるように、各M
OSトランジスターが形成されている。従って、第1のリファレンスセル210に流れる
イレーズ電流をIersとすると、MOSトランジスター214のソース・ドレイン間電
流は、α×Iersとなる。即ち、MOSトランジスター212、214により構成され
る第1のカレントミラー回路は、第1のリファレンスセル210に流れるイレーズ電流I
ers(第1の電流)のα倍の電流を第1のミラー電流として生成することができる。こ
こで、イレーズ電流Iersは、第1のリファレンスセル210の選択状態で流れる第1
の電流に相当し、第1のミラー電流は、該第1の電流に対応した電流に相当する。
所与の電圧が印加される。MOSトランジスター222は、ゲート及びドレインが互いに
接続され、ソースが高電位側電源Vddに接続される。MOSトランジスター222は、
ドレインが第2のリファレンスセル220のドレインに接続される。MOSトランジスタ
ー224は、ソースが高電位側電源Vddに接続され、ゲートがMOSトランジスター2
22のゲートに接続される。MOSトランジスター224は、ドレインがMOSトランジ
スター214のドレインに接続される。
24の電流駆動能力をD4とすると、D4/D3=β(β≧1)となるように、各MOS
トランジスターが形成されている。従って、第2のリファレンスセル220に流れるプロ
グラム電流をIprgとすると、MOSトランジスター224のソース・ドレイン間電流
は、β×Iprgとなる。即ち、MOSトランジスター222、224により構成される
第2のカレントミラー回路は、第2のリファレンスセル220に流れるプログラム電流I
prg(第2の電流)のβ倍の電流を第2のミラー電流として生成することができる。こ
こで、プログラム電流Iprgは、第2のリファレンスセル220の選択状態で流れる第
2の電流に相当し、第2のミラー電流は、該第2の電流に対応した電流に相当する。
のソース・ドレイン間電流(第1のミラー電流)とMOSトランジスター224のソース
・ドレイン間電流(第2のミラー電流)とを加算したリファレンス電流Irefとなる。
従って、リファレンス電流Irefは、式(1)のように表すことができる。
Iref=α×Iers+β×Iprg ・・・(1)
スター304、306と、読み出し対象のメモリーセルMCとを含む。MOSトランジス
ター304、306によりカレントミラー回路が構成される。
MOSトランジスター314、316を含む。N型のMOSトランジスター310、31
2と、P型のMOSトランジスター314、316とにより差動増幅回路が構成される。
電流発生回路200のMOSトランジスター216のゲート及びドレインに接続される。
即ち、MOSトランジスター302は、リファレンス電流発生回路200のMOSトラン
ジスター216とカレントミラー構造を構成する。そのため、リファレンス電流Iref
は、MOSトランジスター216を含んで構成されるカレントミラー構造により、MOS
トランジスター302のソース・ドレイン間電流として読み出し回路300に供給される
ことになる。
ドレインがMOSトランジスター302のドレインに接続される。MOSトランジスター
306は、ソースが高電位側電源Vddに接続され、ゲートがMOSトランジスター30
4のゲートに接続される。
ーにより構成される。従って、メモリーセルMCは、ゲート、ソース及びドレインを有す
る。メモリーセルMCは、ソースが接地電源に接続され、ドレインがMOSトランジスタ
ー306のドレインに接続される。またメモリーセルMCのゲートには、読み出し時に所
与の電圧が印加される。
互いに接続される。MOSトランジスター312は、ソースが接地電源に接続され、ゲー
トがMOSトランジスター310のゲートに接続される。
MOSトランジスター310のドレインに接続され、ゲートがMOSトランジスター30
2のドレインに接続される。MOSトランジスター316は、ソースが高電位側電源Vd
dに接続され、ドレインがMOSトランジスター312のドレインに接続され、ゲートが
メモリーセルMCのドレインに接続される。
ム電流Iprgのβ倍の電流を加算したリファレンス電流Irefに対応した電流が、M
OSトランジスター302のソース・ドレイン間電流として流れる。このとき、メモリー
セルMCがイレーズ状態であるか、プログラム状態であるかによって、読み出し回路30
0の動作が異なる。
ーセルMCの断面構造を模式的に示す。図2は、メモリーセルMCを構成するセルトラン
ジスターのチャネル長方向に沿った断面構造を表し、図9と同様の部分には同一符号を付
し、適宜説明を省略する。
電子が引き抜かれた状態になっている。そのため、N型不純物領域14、16の間に所定
の電圧が印加された状態で、コントロールゲート電極24に所定の電圧を印加すると、チ
ャネル領域が形成され電流が流れる。
リーセルMCが選択されるとメモリーセルMCがオンとなり、メモリーセルMCのドレイ
ンであるノードND1が接地電位になる。これにより、MOSトランジスター302のド
レインであるノードND2は、高電位側電位になる。従って、MOSトランジスター31
6がオン、MOSトランジスター314がオフとなり、MOSトランジスター312のド
レインであるノードND3が高電位側電位となり、読み出し回路300の出力OUTはH
レベルとなる。
リーセルMCの断面構造を模式的に示す。図3は、メモリーセルMCを構成するセルトラ
ンジスターのチャネル長方向に沿った断面構造を表し、図9と同様の部分には同一符号を
付し、適宜説明を省略する。
電子が注入されている。そのため、N型不純物領域14、16の間に所定の電圧が印加さ
れた状態で、コントロールゲート電極24に所定の電圧を印加すると、チャネル領域が形
成されず、チャネル領域にはほとんど電流が流れなくなる。
モリーセルMCが選択されても、ソース・ドレイン間に電流が流れにくく、メモリーセル
MCがオフとなる。これにより、メモリーセルMCのドレインであるノードND1が高電
位側電位になり、MOSトランジスター302のドレインであるノードND2は、接地電
位になる。従って、MOSトランジスター314がオン、MOSトランジスター316が
オフとなり、MOSトランジスター312のドレインであるノードND3が接地電位とな
り、読み出し回路300の出力OUTはLレベルとなる。
流発生回路200と、イレーズ状態又はプログラム状態に設定されるメモリーセルMCと
、読み出し回路300とを備える。読み出し回路300は、リファレンス電流発生回路2
00によって発生されたリファレンス電流と、選択状態においてイレーズ状態又はプログ
ラム状態に応じてメモリーセルMCに流れる電流とに基づき、メモリーセルMCの保持デ
ータを読み出す。
ァレンス電流Irefを生成する。このとき、α、βを調整することで、リファレンス電
流の値を調整することができる。なお、αを例えば0.25とすることで、イレーズ電流
Iers及びプログラム電流Iprgに対してマージンを最大とすることができる。また
、βを1以上とすることで、電流値が小さいプログラム電流の増分を増幅することができ
る。なお、βは、例えば2とすることができる。
図4は、横軸に高電位側電源Vddの電圧、縦軸にソース・ドレイン間に流れる電流値を
表す。
た従来のリファレンス電流Iref_oldもあわせて図示している。本実施形態のよう
にリファレンス電流Irefを生成するようにしたので、高電圧側で急激に立ち上がるプ
ログラム電流Iprgに追従して、リファレンス電流Irefも高電圧側で急激に立ち上
がるようになる。
を示す。図5は、横軸に高電位側電圧、縦軸にソース・ドレイン間に流れる電流値を表す
。
比較のために本実施形態におけるリファレンス電流Irefは式(3)のように生成され
るものとする。
Iref_old = 1/4×Iers ・・・(2)
Iref = 1/4×Iers+2×Iprg ・・・(3)
本実施形態における不揮発性記憶装置は、構成が簡素化される上に、高電圧の信号を印
加することなく書き込み動作や消去動作等を行うことができるので、制御信号を小型化で
き、集積回路装置への内蔵に好適である。以下では、本実施形態における不揮発性記憶装
置が内蔵される集積回路装置としてマイクロコンピューターを例に説明するが、本発明に
係る集積回路装置は、マイクロコンピューターに限定されるものではない。
PU)410と、読み出し専用メモリー(Read Only Memory:ROM)412と、ランダ
ムアクセスメモリー(Random Access Memory:RAM)414とを含む。更に、マイクロ
コンピューター400は、表示ドライバー416と、タイマー回路418と、I/O回路
420と、電源回路422とを含む。CPU410、ROM412、RAM414、表示
ドライバー416、タイマー回路418、I/O回路420及び電源回路422は、バス
424を介して接続される。
ログラム又はデータを読み出し、読み出したプログラム又はデータに対応した処理を実行
する。これにより、CPU410は、表示ドライバー416、タイマー回路418、I/
O回路420及び電源回路422を制御する。ROM412は、本実施形態における不揮
発性記憶装置が適用され、予めプログラムが記憶される。RAM414は、プログラムの
記憶領域又は作業領域として用いられる。表示ドライバー416は、CPU410等によ
って生成されRAM414に格納される画像データに基づいて、マイクロコンピューター
400の外部に接続される表示装置に対して画像表示制御を行う。タイマー回路418は
、時間を計時し、CPU410へのタイマー割り込み等を行う。I/O回路420は、マ
イクロコンピューター400の外部に接続される機器からのI/Oアクセスを実現する。
電源回路422は、マイクロコンピューター400を構成する各部に供給する電源を生成
する。
、構成が簡素化され、高電圧の信号を印加することなく書き込み動作や消去動作等を行う
ことができるROM412が搭載される。そのため、ROM412にアクセスする制御回
路の小型化が可能となる。また、ROM412について、読み出し動作の動作マージンを
大幅に広げることができるため、誤判定を減らし、読み出し時の動作範囲を拡大すること
ができるようになる。
本実施形態における不揮発性記憶装置、又は図6のマイクロコンピューター400は、
次のような電子機器に適用することができる。
とを含んで構成される。例えば、処理部510の機能は、公知のマイクロコンピューター
により実現され、記憶部512の機能は、ハードディスクドライブ装置や、本実施形態に
おける不揮発性記憶装置により実現される。或いは、例えば処理部510の機能は、図6
のマイクロコンピューター400により実現され、記憶部512の機能は、ハードディス
クドライブ装置や公知の記憶装置により実現される。操作部514は、電子機器500を
制御するための入力データを受け付ける。処理部510は、操作部514により受け付け
られた入力データに応じて、処理を変更することができる。表示部516の機能は、液晶
表示パネルや有機エレクトロルミネッセンス(Electro-Luminescence:EL)ディスプレ
イ装置等の公知の表示装置により実現される。このような表示部516は、処理部510
によって生成された画像を表示する。
)は、モバイル型のパーソナルコンピューターの構成例の斜視図を表す。図8(B)は、
携帯電話機の構成例の斜視図を表す。
ー800は、本体部810と、表示部820と、操作部830とを含む。本体部810は
、図7の処理部510、記憶部512等を有する。表示部820は、図7の表示部516
に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部830は、図7
の操作部514に対応し、キーボード等によりその機能が実現される。このような操作部
830を介した操作情報が本体部810の処理部510によって解析され、その操作情報
に応じて表示部820に画像が表示される。これにより、高電圧側でも動作マージンが広
い不揮発性記憶装置が適用され、信頼性の高いパーソナルコンピューター800を提供す
ることができるようになる。
体部910と、表示部920と、操作部930とを含む。本体部910は、図7の処理部
510、記憶部512等を有する。表示部920は、図7の表示部516に対応し、例え
ば液晶表示パネル等によりその機能が実現される。操作部930は、図7の操作部514
に対応し、ボタン等によりその機能が実現される。このような操作部930を介した操作
情報が本体部910の処理部510によって解析され、その操作情報に応じて表示部92
0に画像が表示される。これにより、高電圧側でも動作マージンが広い不揮発性記憶装置
が適用され、信頼性の高い携帯電話機900を提供することができるようになる。
ものではない。例えば、情報携帯端末(PDA:Personal Digital Assistants)、デジ
タルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子
手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、P
OS(Point of sale system)端末、プリンター、スキャナー、複写機、ビデオプレーヤ
ー、タッチパネルを備えた機器等が挙げられる。
び電子機器等を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定さ
れるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施
することが可能であり、次のような変形も可能である。
ーセルで構成されるものを例に説明したが、本発明はこれに限定されるものではない。本
発明に係る不揮発性記憶装置は、MONOS型メモリーセル等の他の不揮発性メモリーセ
ルで構成されるものに適用することができる。
するものとして説明したが、本発明はこれに限定されるものではない。該メモリーセルが
読み出し回路300の外部に設けられていてもよい。
明したが、本発明は、読み出し回路の構成に限定されるものではない。
又はゲート電極を意味する。同様に、「ドレイン」という語句は、ドレイン端子、ドレイ
ン領域、又はドレイン電極を意味する。また、「ソース」という語句は、ソース端子、ソ
ース領域、又はソース電極を意味する。
明したが、本発明はこれに限定されるものではない。
装置、集積回路装置、及び電子機器等として説明したが、本発明はこれに限定されるもの
ではない。例えば、上記の実施形態におけるリファレンス電流の生成方法等であってもよ
い。
14,16…N型不純物領域、 18…トンネル酸化膜、
20…フローティングゲート、 22…酸化膜、 24…コントロールゲート電極、
30,200…リファレンス電流発生回路、 32…リファレンスセル、
34,36,212,214,222,224,304,306,314,316…P型
のMOSトランジスター、
38,216,302,310,312…N型のMOSトランジスター、
100…不揮発性記憶装置、 210…第1のリファレンスセル、
220…第2のリファレンスセル、 300…読み出し回路、
400…マイクロコンピューター、 410…CPU、 412…ROM、
414…RAM、 416…表示ドライバー、 418…タイマー回路、
420…I/O回路、 422…電源回路、 424…バス、 500…電子機器、
510…処理部、 512…記憶部、 514…操作部、
516,820,920…表示部、 800…パーソナルコンピューター、
810,910…本体部、 830,930…操作部、 900…携帯電話機、
MC…メモリーセル、 ND1,ND2,ND3…ノード、 Vdd…高電位側電源
Claims (9)
- イレーズ状態又はプログラム状態に設定される不揮発性のメモリーセルの保持データを
読み出すためのリファレンス電流を発生するリファレンス電流発生回路であって、
前記イレーズ状態に設定される第1のリファレンスセルと、
前記プログラム状態に設定される第2のリファレンスセルと、
第1のカレントミラー回路と、
第2のカレントミラー回路と、を含み、
前記第1のカレントミラー回路は、
前記第1のリファレンスセルの選択状態で流れる第1の電流のα(0<α<1)倍の電流を第1のミラー電流として生成し
前記第2のカレントミラー回路は、
前記第2のリファレンスセルの選択状態で流れる第2の電流のβ(β≧1)倍の電流を第2のミラー電流として生成し、
前記第1のミラー電流と、前記第2のミラー電流とを加算した電流を、前記リファレンス電流として発生することを特徴とするリファレンス電流発生回路。 - 請求項1において、
αは0.25であり、βは2であることを特徴とするリファレンス電流発生回路。 - 請求項1乃至2のいずれかにおいて、
前記第1のカレントミラー回路は、
ソースが第1の電源に接続され、ゲート及びドレインが互いに接続され、前記ドレイン
が前記第1のリファレンスセルに接続される第1導電型の第1のトランジスターと、
ソースが前記第1の電源に接続され、ゲートが前記第1のトランジスターのゲートに接
続される前記第1導電型の第2のトランジスターとを有し、
前記第2のカレントミラー回路は、
ソースが前記第1の電源に接続され、ゲート及びドレインが互いに接続され、前記ドレ
インが前記第2のリファレンスセルに接続される前記第1導電型の第3のトランジスター
と、
ソースが前記第1の電源に接続され、ゲートが前記第3のトランジスターのゲートに接
続される前記第1導電型の第4のトランジスターとを有し、
前記第2のトランジスターのドレインと前記第4のトランジスターのドレインとが接続
されることを特徴とするリファレンス電流発生回路。 - 請求項3において、
ゲート及びドレインが前記第2のトランジスターのドレイン及び前記第4のトランジス
ターのドレインに接続され、ソースが第2の電源に接続される第5のトランジスターを含
み、
前記第5のトランジスターを含んで構成されるカレントミラー構造により前記リファレ
ンス電流を供給することを特徴とするリファレンス電流発生回路。 - 請求項1乃至4のいずれかにおいて、
前記第1のリファレンスセル及び前記第2のリファレンスセルの各々は、
前記メモリーセルと同一構造を有することを特徴とするリファレンス電流発生回路。 - 請求項1乃至5のいずれか記載のリファレンス電流発生回路と、
前記イレーズ状態又は前記プログラム状態に設定される前記メモリーセルと、
前記リファレンス電流と、選択状態において前記イレーズ状態又は前記プログラム状態
に応じて前記メモリーセルに流れる電流とに基づき、前記メモリーセルの前記保持データ
を読み出す読み出し回路とを含むことを特徴とする不揮発性記憶装置。 - 中央演算処理装置と、
前記保持データが前記中央演算処理装置によって読み出される請求項6記載の不揮発性
記憶装置とを含むことを特徴とする集積回路装置。 - 請求項6記載の不揮発性記憶装置を含むことを特徴とする電子機器。
- 請求項7記載の集積回路装置を含むことを特徴とする電子機器。
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