JP3473413B2 - 位相同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、粗同調回路を用い
た位相同期回路に関し、特に高速な粗同調が可能な位相
同期回路に関する。

【０００２】

【従来の技術】従来の粗同調回路を用いた位相同期回路
は位相同期が外れている状態では粗同調回路により、電
圧制御発振器の発振周波数が上限周波数よりも高い場合
には前記発振周波数を下げるような制御信号を電圧制御
発振器に供給し、一方、電圧制御発振器の発振周波数が
下限周波数よりも低い場合には前記発振周波数を上げる
ような制御信号を電圧制御発振器に供給する。これによ
り、電圧制御発振器の発振周波数を同期可能な範囲まで
制御できるので短い時間での位相同期が可能になる。

【０００３】図３はこのような従来の位相同期回路の一
例を示す構成ブロック図であり、本願出願人の出願に係
る「特願平３−４３６４２」に記載されたものである。
図３において１は位相比較器、２は加算器、３はループ
フィルタ、４は電圧制御発振器、５は周波数変換器、６
は粗同調回路、１００は参照信号入力、１０１は出力信
号、１０２は周波数信号、１０３は粗同調回路６の出力
である制御信号である。

【０００４】参照信号入力１００は位相比較器１の一方
の入力端子に接続され、位相比較器１の出力は加算器２
の一方の入力端子に接続される。加算器２の出力はルー
プフィルタ３を介して電圧制御発振器４に接続される。
電圧制御発振器４は出力信号１０１を出力すると共に出
力信号１０１は周波数変換器５及び粗同調回路６に接続
される。

【０００５】また、周波数変換器５の出力である周波数
信号１０２は位相比較器１の他方の入力端子に接続さ
れ、粗同調回路６の出力である制御信号１０３は加算器
２の他方の入力端子に接続される。

【０００６】ここで、図３に示す従来例の動作を簡単に
説明する。電圧制御発振器４の出力信号１０１は周波数
変換器５で周波数変換されて位相比較器１で参照信号入
力１００と比較される。位相比較器１の出力は加算器２
で粗同調回路６の制御信号１０３と加算され、ループフ
ィルタ３を介して電圧制御発振器４の制御入力となる。

【０００７】粗同調回路６により電圧制御発振器４の出
力信号１０１の周波数は同期可能な周波数範囲（キャプ
チャレンジ）に調整される。この結果、電圧制御発振器
４の出力信号１０１の周波数は参照信号入力１００の周
波数に対して周波数変換器５の分周比等で決まる所定の
周波数に制御される。

【０００８】図３に示す位相同期回路において、位相同
期が行われると周波数変換器５の出力である周波数信号
１０２は参照信号入力１００の周波数に等しくなる。こ
の場合、粗同調回路６の制御信号１０３は”０”にな
り、位相比較器１の出力がそのままループフィルタ３を
介して電圧制御発振器４に入力される。

【０００９】一方、位相同期が外れている状態におい
て、電圧制御発振器４の発振周波数が上限周波数よりも
高い場合には発振周波数を下げるような制御信号１０３
を電圧制御発振器４に供給し、一方、電圧制御発振器４
の発振周波数が下限周波数よりも低い場合には発振周波
数を上げるような制御信号１０３を電圧制御発振器４に
供給する。

【００１０】また、ここで、粗同調回路６の詳細を説明
する。図４は「特願平３−４３６４２」に記載された粗
同調回路の一例を示す構成ブロック図である。図４にお
いて１０１及び１０３は図３と同一符号を付してあり、
７はカウンタ、８はレジスタ、９及び１０はデータセレ
クタ、１１はゲート発生回路、１２，１８，１９，２
０，２１，２２及び２３はスイッチ回路、１３及び１４
はディジタルコンパレータ、１５及び１６はＡＮＤ回
路、１７は切換回路である。

【００１１】出力信号１０１はカウンタ７のクロック端
子に接続され、カウンタ７の出力はレジスタ８に接続さ
れ、レジスタ８の出力はディジタルコンパレータ１３及
び１４の一方の入力端子”Ａ”にそれぞれ接続される。

【００１２】データセレクタ９の出力はディジタルコン
パレータ１３の他方の入力端子”Ｂ”に接続され、デー
タセレクタ１０の出力はディジタルコンパレータ１４の
他方の入力端子”Ｂ”に接続される。

【００１３】ディジタルコンパレータ１３の”Ａ＜Ｂ”
の出力はＡＮＤ回路１５の一方の入力端子及び切換回路
１７の入力端子に接続され、ディジタルコンパレータ１
３の”Ａ≧Ｂ”の出力はＡＮＤ回路１６の一方の入力端
子及び切換回路１７の入力端子に接続される。

【００１４】また、ディジタルコンパレータ１４の”Ａ
＞Ｂ”の出力はＡＮＤ回路１６の他方の入力端子及び切
換回路１７の入力端子に接続され、ディジタルコンパレ
ータ１４の”Ａ≦Ｂ”の出力はＡＮＤ回路１５の他方の
入力端子及び切換回路１７の入力端子に接続される。

【００１５】ＡＮＤ回路１５及び１６の出力はスイッチ
回路１８及び１９の入力端子に接続され、スイッチ回路
１８の一方の出力はスイッチ回路２０の制御端子に接続
され、スイッチ回路１８の他方の出力はスイッチ回路２
２の制御端子に接続される。また、スイッチ回路１９の
一方の出力はスイッチ回路２１の制御端子に接続され、
スイッチ回路１９の他方の出力はスイッチ回路２３の制
御端子に接続される。

【００１６】スイッチ回路２０の一端には第１の正電圧
源に接続され、スイッチ回路２１の一端には第１の負電
圧源に接続される。また、スイッチ回路２２の一端には
第２の正電圧源に接続され、スイッチ回路２３の一端に
は第２の負電圧源に接続され、スイッチ回路２０，２
１，２２及び２３の他端は制御信号１０３を出力する。

【００１７】ゲート発生回路１１の第１及び第２のゲー
ト信号はスイッチ回路１２の２つの入力端子にそれぞれ
接続され、スイッチ回路１２の出力はカウンタ７のクリ
ア端子とレジスタ８のクロック端子にそれぞれ接続され
る。また、切換回路１７の出力はデータセレクタ９及び
１０のセレクト端子、スイッチ回路１２，１８及び１９
の制御端子にそれぞれ接続される。

【００１８】ここで、図４に示す粗同調回路の動作を図
５及び図６を用いて説明する。図５はキャプチャレンジ
と制御信号１０３との関係を示す説明図、図６は粗同調
回路の動作を説明するタイミング図である。

【００１９】新たな周波数設定により電圧制御発振器４
の出力信号１０１の発振周波数”ｆｖｃｏ”を変化させ
ると切換回路１７は粗同調回路６を速い粗同調モードに
切り換える。

【００２０】この時、ゲート発生回路１１の２つのゲー
ト信号のうち速いゲート信号の”Ｔ１”がスイッチ回路
１２により選択されカウンタ７等に供給され、データセ
レクタ９及び１０において周波数データ”Ｄ１”及び”
Ｄ３”が選択される。また、スイッチ回路１８及び１９
により図４中”ａ”側の出力端子が選択される。

【００２１】ここで、キャプチャレンジを”ｆｃ”、目
標周波数を”ｆｔ”、図５中”Ｗ１”及び”Ｗ２”に示
すウィンドウ幅の比を”Ｎ”とすると、下限データ”Ｄ
１”と上限データ”Ｄ３”は、 Ｄ１＝(ｆｔ−Ｎ・ｆｃ)・Ｔ１ （１） Ｄ３＝(ｆｔ＋Ｎ・ｆｃ)・Ｔ１ （２） となる。

【００２２】また、カウンタ７における計数値”Ｑｖｃ
ｏ”は、 Ｑｖｃｏ＝ｆｖｃｏ・Ｔ１ （３） となるので、 ｆｖｃｏ＜ｆｔ−Ｎ・ｆｃ （４） の場合には、ディジタルコンパレータ１３及び１４の”
Ａ＜Ｂ”と”Ａ≦Ｂ”が”１”、”Ａ≧Ｂ”と”Ａ＞
Ｂ”とが”０”になり、スイッチ回路２０が”ＯＮ”に
なり、制御信号１０３として第１の正電圧源の電圧値”
＋Ｖ１”が出力される。

【００２３】このため、図５に示すように電圧制御発振
器４には”＋Ｖ１”が加算された電圧が供給されるので
出力信号１０１の周波数”ｆｖｃｏ”が上昇する。

【００２４】同様に、 ｆｖｃｏ＞ｆｔ＋Ｎ・ｆｃ （５） の場合にはディジタルコンパレータ１３及び１４の”Ａ
≧Ｂ”と”Ａ＞Ｂ”が”１”、”Ａ＜Ｂ”と”Ａ≦Ｂ”
とが”０”になり、スイッチ回路２１が”ＯＮ”にな
り、制御信号１０３として第１の負電圧源の電圧値”−
Ｖ１”が出力される。

【００２５】このため、図５及び図６に示すように電圧
制御発振器４には”−Ｖ１”が加算された電圧が供給さ
れるので出力信号１０１の周波数”ｆｖｃｏ”が下が
る。

【００２６】そして、 ｆｔ−Ｎ・ｆｃ≦ｆｖｃｏ≦ｆｔ＋Ｎ・ｆｃ （６） の場合には切換回路１７は粗同調動作を高分解能の粗同
調モードに切り換える。すなわち、ゲート発生回路１１
の２つのゲート信号のうち”Ｔ１”より長い”Ｔ２”が
スイッチ回路１２により選択されカウンタ７等に供給さ
れ、データセレクタ９及び１０において周波数データ”
Ｄ２”及び”Ｄ４”が選択される。また、スイッチ回路
１８及び１９により図４中”ｂ”側の出力端子が選択さ
れる。

【００２７】ここで、下限データ”Ｄ２”と上限デー
タ”Ｄ４”は、 Ｄ２＝(ｆｔ−ｆｃ)・Ｔ１ （７） Ｄ４＝(ｆｔ＋ｆｃ)・Ｔ１ （８） となる。

【００２８】また、カウンタ７における計数値”Ｑｖｃ
ｏ”は、 Ｑｖｃｏ＝ｆｖｃｏ・Ｔ２ （９） となるので、 ｆｖｃｏ＜ｆｔ−ｆｃ （１０） の場合には、ディジタルコンパレータ１３及び１４の”
Ａ＜Ｂ”と”Ａ≦Ｂ”が”１”、”Ａ≧Ｂ”と”Ａ＞
Ｂ”とが”０”になり、スイッチ回路２２が”ＯＮ”に
なり、制御信号１０３として第２の正電圧源の電圧値”
＋Ｖ２”が出力される。

【００２９】このため、図５に示すように電圧制御発振
器４には”＋Ｖ２”が加算された電圧が供給されるので
出力信号１０１の周波数”ｆｖｃｏ”が上昇する。

【００３０】同様に、 ｆｖｃｏ＞ｆｔ＋ｆｃ （１１） の場合にはディジタルコンパレータ１３及び１４の”Ａ
≧Ｂ”と”Ａ＞Ｂ”が”１”、”Ａ＜Ｂ”と”Ａ≦Ｂ”
とが”０”になり、スイッチ回路２３が”ＯＮ”にな
り、制御信号１０３として第２の負電圧源の電圧値”−
Ｖ２”が出力される。

【００３１】このため、図５及び図６に示すように電圧
制御発振器４には”−Ｖ２”が加算された電圧が供給さ
れるので出力信号１０１の周波数”ｆｖｃｏ”が下が
る。

【００３２】そして、最終的に、 ｆｔ−ｆｃ≦ｆｖｃｏ≦ｆｔ＋ｆｃ （１２） になると粗同調回路６は動作を終了する。

【００３３】この結果、粗同調動作を２段階にして電圧
制御発振器４の発振周波数がキャプチャレンジから離れ
ている場合には短い計数時間で粗同調し、キャプチャレ
ンジに近づいた場合には長い計数時間で高分解能で粗同
調させることにより、粗同調時間を短縮することが可能
になる。

【００３４】

【発明が解決しようとする課題】しかし、図４に示す従
来の粗同調回路では電圧制御発振器４の出力信号１０１
の発振周波数”ｆｖｃｏ”が目標周波数”ｆｔ”から大
きくかけ離れている場合には、前述のようにゲート信
号”Ｔ１”で”ｆｔ−Ｎ・ｆｃ≦ｆｖｃｏ≦ｆｔ＋Ｎ・
ｆｃ”となるまで粗同調することになるので、発振周波
数”ｆｖｃｏ”が目標周波数”ｆｔ”に近い場合にと比
較して粗同調時間が長くなると言った問題点があった。

【００３５】また、図５中”Ｗ２”に相当する高分解能
の粗同調時のウィンドウ幅はキャプチャレンジ以内に設
定しなければならず、前述のウィンドウ幅の比”Ｎ”も
安定動作をさせるためには一意的に決まってしまうの
で、このため、キャプチャレンジが非常に狭い場合には
図５中”Ｗ１”に相当する速い粗同調時のウィンドウ幅
も狭くなる。

【００３６】このように、ウィンドウ幅が狭い場合に電
圧制御発振器４の発振周波数”ｆｖｃｏ”を高速で大き
く変化させた場合、粗同調動作の遅れにより発振周波
数”ｆｖｃｏ”が目標周波数”ｆｔ”付近で振動してし
まう恐れがあるので、発振周波数”ｆｖｃｏ”をゆっく
りと変化させる必要がありこのため粗同調時間が長くな
ってしまうと言った課題があった。従って本発明が解決
しようとする課題は、高速な粗同調が可能な位相同期回
路を実現することにある。

【００３７】

【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、粗同調
回路により電圧制御発振器の発振周波数を同期可能な範
囲まで制御する位相同期回路において、前記粗同調回路
が、前記電圧制御発振器の発振周波数を計数するカウン
タと、このカウンタに２種類以上の計数時間を与えるゲ
ート発生回路と、前記各計数時間に対応して異なる上下
限周波数データと前記カウンタの計数値を比較するディ
ジタルコンパレータと、このディジタルコンパレータの
出力に基づき前記各計数時間に対応して異なる大きさの
第１の制御信号を発生する出力回路と、この第１の制御
信号を平滑するフィルタ回路と、このフィルタ回路の出
力に出力を加算して第２の制御信号を発生させるＤ／Ａ
変換器と、前記ディジタルコンパレータ出力に対応して
前記ゲート発生回路の計数時間及び前記出力回路の制御
信号を切り換える切換回路とを備え、前記Ｄ／Ａ変換器
の出力により第１の粗同調し、短い計数時間で第２の粗
同調し、長い計数時間で高分解能の第３の粗同調を行う
ことにより、キャプチャレンジが狭く、発振周波数”ｆ
ｖｃｏ”が目標周波数”ｆｔ”から大きくかけ離れてい
る場合であっても粗同調時間を短縮することが可能にな
る。

【００３８】請求項２記載の発明は、粗同調回路により
電圧制御発振器の発振周波数を同期可能な範囲まで制御
する位相同期回路において、前記粗同調回路が、前記電
圧制御発振器の発振周波数を計数するカウンタと、この
カウンタに長い計数時間を与えるゲート発生回路と、上
下限周波数データと前記カウンタの計数値を比較するデ
ィジタルコンパレータと、このディジタルコンパレータ
の出力に基づき第１の制御信号を発生する出力回路と、
この第１の制御信号を平滑するフィルタ回路と、このフ
ィルタ回路の出力に出力を加算して第２の制御信号を発
生させるＤ／Ａ変換器と、前記ディジタルコンパレータ
出力に対応して前記出力回路の制御信号を切り換える切
換回路とを備え、前記Ｄ／Ａ変換器の出力により第１の
粗同調し、長い計数時間で高分解能の第２の粗同調を行
うことにより、キャプチャレンジが狭く、発振周波数”
ｆｖｃｏ”が目標周波数”ｆｔ”から大きくかけ離れて
いる場合であっても粗同調時間を短縮することが可能に
なる。

【００３９】請求項３記載の発明は、請求項１及び請求
項２記載の発明である位相同期回路において、調整検査
時に位相同期ループを切断してＤ／Ａ変換器の出力を直
接前記電圧制御発振器に供給することにより、発振周波
数の調整検査を容易に行うことが可能になる。

【００４０】

【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係る位相同期回路の粗同調回
路部分の一実施例を示す構成ブロック図である。図１に
おいて７〜２３，１０１及び１０３は図４と同一符号を
付してあり、２４はフィルタ回路、２５，２６及び２７
はスイッチ回路、２８は増幅器、２９はＤ／Ａ変換器、
１０４は制御信号である。また、７〜２３は従来の粗同
調回路５０を、２５〜２７はスイッチ手段５１、１５，
１６，１８〜２３は出力回路５２をそれぞれ構成してい
る。

【００４１】粗同調回路５０の接続関係については図４
に示す従来例と同様であるので説明は省略する。粗同調
回路５０の出力である制御信号１０３はフィルタ回路２
４を介してスイッチ回路２５の出力端子及びスイッチ回
路２６の入力端子にそれぞれ接続され、スイッチ回路２
６の出力はスイッチ回路２７の出力端子及び電圧制御発
振器（図示せず。）に接続される。また、Ｄ／Ａ変換器
２９の出力は増幅器２８を介してスイッチ回路２５及び
２７の入力端子に接続される。さらに、切換回路１７の
ロック検出信号はスイッチ回路２５の制御端子に接続さ
れる。

【００４２】ここで、図１に示す実施例の動作を図２を
用いて説明する。図２は図１に示す粗同調回路の動作を
示すタイミング図である。但し、従来の粗同調回路５０
の動作に関しての説明は省略する。

【００４３】通常状態ではスイッチ回路２６及び２７
は”ＯＮ”及び”ＯＦＦ”であり、電圧制御発振器４の
発振周波数”ｆｖｃｏ”が目標周波数”ｆｔ”から大き
く離れている場合にはスイッチ回路２５が”ＯＮ”にな
る。この時、Ｄ／Ａ変換器２９からの出力が増幅器２８
を介してフィルタ回路２４の出力に加算されて制御信号
１０４として出力される。

【００４４】フィルタ回路２４の出力は制御信号１０３
が平滑された信号であり、この信号にＤ／Ａ変換器２９
の出力が加算されることにより、第１の粗同調が行われ
る。すなわち、電圧制御発振器４の発振周波数”ｆｖｃ
ｏ”が粗同調回路５０の速い粗同調モード時に選択され
る図５中”Ｗ１”に示すウィンドウ幅の外側になるよう
に適当な値がＤ／Ａ変換器２９に設定される。

【００４５】すなわち、 ｆｖｃｏ＜＜ｆｔ （１３） の場合には、 ｆｖｃｏ＜ｆｔ−Ｎ・ｆｃ （１４） となるような値を設定し、同様に、 ｆｖｃｏ＞＞ｆｔ （１５） の場合には、 ｆｖｃｏ＞ｆｔ＋Ｎ・ｆｃ （１６） となるような値を設定する。

【００４６】例えば、図２中”Ｔ００１”において発振
周波数”ｆｖｃｏ”は目標周波数”ｆｔ”よりも極めて
高い（ｆｖｃｏ＞＞ｆｔ）ので、図２中”Ｔ００２”に
示す時点でスイッチ回路２５が”ＯＮ”になり、その設
定値を”Ｖｄａ”とすればＤ／Ａ変換器２９の出力が”
Ｖｄａ”となり、フィルタ回路２４の出力と加算されて
制御信号１０４として電圧制御発振器に供給されるので
電圧制御発振器の発振周波数”ｆｖｃｏ”が下がる。こ
のため、式（１５）及び式（１６）から分かるように発
振周波数”ｆｖｃｏ”は”ｆｖｃｏ＞ｆｔ＋Ｎ・ｆｃ”
なる状態に変化する。

【００４７】そして、従来例と同様に図２中”Ｔ００
３”の時点で制御信号１０３の出力が”−Ｖ１”にな
り、第２の粗同調が行われる。例えば、Ｄ／Ａ変換器２
９の出力と加算されて制御信号１０４は図２中”ＳＬ０
１”に示すようにフィルタ回路２４の時定数にしたがっ
て減少して図２中”Ｔ００４”の時点で”Ｖ２ｎｄ”と
なる。

【００４８】同様に、図２中”Ｔ００５”の時点で制御
信号１０３の出力が”−Ｖ２”になり、第３の粗同調が
行われる。例えば、Ｄ／Ａ変換器２９の出力と加算され
て制御信号１０４は図２中”ＳＬ０２”に示すようにフ
ィルタ回路２４の時定数にしたがって減少して図２中”
Ｔ００６”の時点で”Ｖ３ｒｄ”となる。

【００４９】この時点で電圧制御発振器の発振周波数”
ｆｖｃｏ”はキャプチャレンジに入るので３段階の粗同
調動作が完了し、スイッチ回路２５はノイズの影響を低
減するため切換回路１７のロック検出信号により”ＯＦ
Ｆ”になる。

【００５０】すなわち、第１にＤ／Ａ変換器２９の出力
を加算して、図５中”Ｗ１”に示す速い粗同調時のウィ
ンドウ幅の近傍まで発振周波数”ｆｖｃｏ”を粗同調
し、第２に短い計数時間で粗同調し、第３にキャプチャ
レンジに近づいた場合には長い計数時間で高分解能で粗
同調させることにより、キャプチャレンジが狭く、発振
周波数”ｆｖｃｏ”が目標周波数”ｆｔ”から大きくか
け離れている場合であっても粗同調時間を短縮すること
が可能になる。

【００５１】この結果、３段階のステップで粗同調を行
うことにより、キャプチャレンジが狭く、発振周波数”
ｆｖｃｏ”が目標周波数”ｆｔ”から大きくかけ離れて
いる場合であっても粗同調時間を短縮することが可能に
なる。

【００５２】なお、図１の説明に際してはＤ／Ａ変換器
２９は電圧制御発振器４の発振周波数”ｆｖｃｏ”が粗
同調回路５０の速い粗同調モード時に選択されるウィン
ドウ幅の外側になるように適当な値が設定されたが、粗
同調回路５０の速い粗同調モード時に選択されるウィン
ドウ幅の内側、言い換えれば、粗同調回路５０の高分解
能に選択される図５中”Ｗ２”に示すウィンドウ幅の外
側になるように適当な値を設定しても構わない。

【００５３】この場合には、Ｄ／Ａ変換器２９による第
１の粗同調と、キャプチャレンジに近づいた場合には長
い計数時間で高分解能で粗同調させる第２の粗同調によ
り粗同調動作が完了して速い粗同調動作が省略されるの
で粗同調時間が更に短縮され、キャプチャレンジが狭
く、発振周波数”ｆｖｃｏ”が目標周波数”ｆｔ”から
大きくかけ離れている場合であっても粗同調時間を短縮
することが可能になる。

【００５４】また、電圧制御発振器の単体調整検査時に
はスイッチ回路２５及び２６を”ＯＦＦ”、スイッチ回
路２７を”ＯＮ”にすることにより位相同期ループが切
断され、Ｄ／Ａ変換器２９の出力が直接電圧制御発振器
に供給されるので、Ｄ／Ａ変換器２９に適当な値を設定
することにより発振周波数の調整検査を容易に行うこと
が可能になる。

【００５５】また、スイッチ回路２５に関しては外部制
御信号により”ＯＮ／ＯＦＦ”するスイッチ回路ではな
く、ダイオードの閾値による”ＯＮ／ＯＦＦ”をするス
イッチ回路を用いることが可能である。

【００５６】すなわち、図１中のスイッチ回路２５とし
て極性を逆向きに並列接続したダイオードにより構成す
る。この時、ダイオードの閾値を”Ｖｔｈ”とし、電圧
制御発振器４の発振周波数”ｆｖｃｏ”が目標周波数”
ｆｔ”に一致した場合のフィルタ回路２４の出力が、増
幅器２８の”±Ｖｔｈ”の範囲内になるようにＤ／Ａ変
換器２９にデータを設定する。

【００５７】この結果、第１の粗同調終了時点でフィル
タ回路２４の出力は増幅器２８の出力から”Ｖｔｈ”分
だけ離れた値となり、第２若しくは第３の粗同調終了時
点ではフィルタ回路２４の出力が増幅器２８の出力の”
±Ｖｔｈ”の範囲に入るのでスイッチ回路２５を構成す
るダイオードは”ＯＦＦ”になる。

【００５８】

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１の発明
によれば、３段階のステップで粗同調を行うことによ
り、キャプチャレンジが狭く、発振周波数”ｆｖｃｏ”
が目標周波数”ｆｔ”から大きくかけ離れている場合で
あっても粗同調時間を短縮することが可能になる。

【００５９】また、請求項２の発明によれば、Ｄ／Ａ変
換器による第１の粗同調と、キャプチャレンジに近づい
た場合には長い計数時間で高分解能で粗同調させる第２
の粗同調により粗同調動作が完了することにより、キャ
プチャレンジが狭く、発振周波数”ｆｖｃｏ”が目標周
波数”ｆｔ”から大きくかけ離れている場合であっても
粗同調時間を短縮することが可能になる。

【００６０】また、請求項３の発明によれば、調整検査
時に位相同期ループを切断してＤ／Ａ変換器の出力を直
接電圧制御発振器に供給することにより、発振周波数の
調整検査を容易に行うことが可能になる。

【図面の簡単な説明】

【図１】本発明に係る位相同期回路の粗同調回路部分の
一実施例を示す構成ブロック図である。

【図２】図１に示す粗同調回路の動作を示すタイミング
図である。

【図３】従来の位相同期回路の一例を示す構成ブロック
図である。

【図４】粗同調回路の一例を示す構成ブロック図であ
る。

【図５】キャプチャレンジと制御信号１０３との関係を
示す説明図である。

【図６】粗同調回路の動作を説明するタイミング図であ
る。

【符号の説明】

１ 位相比較器 ２ 加算器 ３ ループフィルタ ４ 電圧制御発振器 ５ 周波数変換器 ６ 粗同調回路 ７ カウンタ ８ レジスタ ９，１０ データセレクタ １１ ゲート発生回路 １２，１８，１９，２０，２１，２２，２３，２５，２
６，２７ スイッチ回路 １３，１４ ディジタルコンパレータ １５，１６ ＡＮＤ回路 １７ 切換回路 ２４ フィルタ回路 ２８ 増幅器 ２９ Ｄ／Ａ変換器 ５０ 粗同調回路 ５１ スイッチ手段 ５２ 出力回路 １００ 参照信号入力 １０１ 出力信号 １０２ 周波数信号 １０３，１０４ 制御信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−83125（ＪＰ，Ａ) 特開 平５−308282（ＪＰ，Ａ) 特開 平８−51360（ＪＰ，Ａ) 特開 平６−61852（ＪＰ，Ａ) 特開 平５−90962（ＪＰ，Ａ) 特開 昭59−231924（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/00 - 7/26

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】粗同調回路により電圧制御発振器の発振周
   波数を同期可能な範囲まで制御する位相同期回路におい
   て、 前記粗同調回路が、 前記電圧制御発振器の発振周波数を計数するカウンタ
   と、このカウンタに２種類以上の計数時間を与えるゲー
   ト発生回路と、前記各計数時間に対応して異なる上下限
   周波数データと前記カウンタの計数値を比較するディジ
   タルコンパレータと、このディジタルコンパレータの出
   力に基づき前記各計数時間に対応して異なる大きさの第
   １の制御信号を発生する出力回路と、この第１の制御信
   号を平滑するフィルタ回路と、このフィルタ回路の出力
   に出力を加算して第２の制御信号を発生させるＤ／Ａ変
   換器と、前記ディジタルコンパレータ出力に対応して前
   記ゲート発生回路の計数時間及び前記出力回路の制御信
   号を切り換える切換回路とを備え、 前記Ｄ／Ａ変換器の出力により第１の粗同調し、短い計
   数時間で第２の粗同調し、長い計数時間で高分解能の第
   ３の粗同調を行うことを特徴とする位相同期回路。
2. 【請求項２】粗同調回路により電圧制御発振器の発振周
   波数を同期可能な範囲まで制御する位相同期回路におい
   て、 前記粗同調回路が、 前記電圧制御発振器の発振周波数を計数するカウンタ
   と、このカウンタに長い計数時間を与えるゲート発生回
   路と、上下限周波数データと前記カウンタの計数値を比
   較するディジタルコンパレータと、このディジタルコン
   パレータの出力に基づき第１の制御信号を発生する出力
   回路と、この第１の制御信号を平滑するフィルタ回路
   と、このフィルタ回路の出力に出力を加算して第２の制
   御信号を発生させるＤ／Ａ変換器と、前記ディジタルコ
   ンパレータ出力に対応して前記出力回路の制御信号を切
   り換える切換回路とを備え、 前記Ｄ／Ａ変換器の出力により第１の粗同調し、長い計
   数時間で高分解能の第２の粗同調を行うことを特徴とす
   る位相同期回路。
3. 【請求項３】調整検査時に位相同期ループを切断してＤ
   ／Ａ変換器の出力を直接前記電圧制御発振器に供給する
   ことを特徴とする請求項１及び請求項２記載の位相同期
   回路。