JPH05276033A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH05276033A JPH05276033A JP4071427A JP7142792A JPH05276033A JP H05276033 A JPH05276033 A JP H05276033A JP 4071427 A JP4071427 A JP 4071427A JP 7142792 A JP7142792 A JP 7142792A JP H05276033 A JPH05276033 A JP H05276033A
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Abstract
(57)【要約】
【目的】 本発明は位相同期回路に関し、その目的は、
カウンタの計数値と設定周波数との差に応じて粗同調出
力を変化させることにより、周波数ステップが大きいと
きの粗同調時間を短縮することにある。 【構成】 粗同調回路により電圧制御発振器の発振周波
数を同期可能な範囲まで制御する位相同期回路におい
て、前記粗同調回路が、電圧制御発振器の発振周波数を
計数するカウンタと、該カウンタの計数値と予め設定さ
れた周波数データとの差を求める減算器と、該減算器の
出力データと予め設定された複数組の異なる上下限周波
数データとを比較する複数組のディジタルコンパレータ
と、これらディジタルコンパレータの出力に基づき異な
る大きさの制御信号を発生する出力回路とを備え、２段
階以上の粗同調動作を行うように構成した。
カウンタの計数値と設定周波数との差に応じて粗同調出
力を変化させることにより、周波数ステップが大きいと
きの粗同調時間を短縮することにある。 【構成】 粗同調回路により電圧制御発振器の発振周波
数を同期可能な範囲まで制御する位相同期回路におい
て、前記粗同調回路が、電圧制御発振器の発振周波数を
計数するカウンタと、該カウンタの計数値と予め設定さ
れた周波数データとの差を求める減算器と、該減算器の
出力データと予め設定された複数組の異なる上下限周波
数データとを比較する複数組のディジタルコンパレータ
と、これらディジタルコンパレータの出力に基づき異な
る大きさの制御信号を発生する出力回路とを備え、２段
階以上の粗同調動作を行うように構成した。
Description
【０００１】
【産業上の利用分野】本発明は位相同期回路に関し、更
に詳しくは、粗同調回路の粗同調時間の短縮に関する。
に詳しくは、粗同調回路の粗同調時間の短縮に関する。
【０００２】
【従来の技術】一般に位相同期回路（Phase Locked Loo
p Circuit:以下ＰＬＬ回路という）では、電圧制御発振
器（Voltage Controlled Oscillator:以下ＶＣＯとい
う）の発振周波数を同期可能な範囲まで追い込むため
に、従来から粗同調回路が用いられている。
p Circuit:以下ＰＬＬ回路という）では、電圧制御発振
器（Voltage Controlled Oscillator:以下ＶＣＯとい
う）の発振周波数を同期可能な範囲まで追い込むため
に、従来から粗同調回路が用いられている。
【０００３】図３は従来のＰＬＬ回路の一例を示す回路
ブロック図、図４は図３で用いる粗同調回路のブロック
図である。図中、ＶＣＯ１の出力は周波数変換器２で分
周された後、位相比較器３により参照信号発生器４の出
力と位相が比較される。位相比較器３の出力はループフ
ィルタ５で直流成分が抽出されてＶＣＯ１に加えられ、
その発振周波数を制御する。ループフィルタ５の出力は
粗同調回路６の積分器６０にも加えられ、該積分器６０
の出力電圧は電圧比較器６１に入力される。該入力され
た電圧信号ＶＸは電圧比較器６１において予め設定され
た上限比較電圧ＶＢ及び下限比較電圧ＶＡと比較され
る。アップダウンカウンタ６２は電圧比較器６１からの
信号によりＶＸ＜ＶＡまたはＶＢ＜ＶＸに対応してクロ
ックパルス発生器６３からのクロックをアップカウント
またはダウンカウントし、ＶＡ≦Ｖ Ｘ≦ＶＢになるとカ
ウントを停止する。該アップダウンカウンタ６２の出力
は加算器６４に入力され、設定回路６５が発生する設定
用ディジタル値と加算される。加算器６４の出力はＤ／
Ａ変換器６６でアナログ信号に変換され、ＶＣＯ１の粗
同調制御端子に入力される。
ブロック図、図４は図３で用いる粗同調回路のブロック
図である。図中、ＶＣＯ１の出力は周波数変換器２で分
周された後、位相比較器３により参照信号発生器４の出
力と位相が比較される。位相比較器３の出力はループフ
ィルタ５で直流成分が抽出されてＶＣＯ１に加えられ、
その発振周波数を制御する。ループフィルタ５の出力は
粗同調回路６の積分器６０にも加えられ、該積分器６０
の出力電圧は電圧比較器６１に入力される。該入力され
た電圧信号ＶＸは電圧比較器６１において予め設定され
た上限比較電圧ＶＢ及び下限比較電圧ＶＡと比較され
る。アップダウンカウンタ６２は電圧比較器６１からの
信号によりＶＸ＜ＶＡまたはＶＢ＜ＶＸに対応してクロ
ックパルス発生器６３からのクロックをアップカウント
またはダウンカウントし、ＶＡ≦Ｖ Ｘ≦ＶＢになるとカ
ウントを停止する。該アップダウンカウンタ６２の出力
は加算器６４に入力され、設定回路６５が発生する設定
用ディジタル値と加算される。加算器６４の出力はＤ／
Ａ変換器６６でアナログ信号に変換され、ＶＣＯ１の粗
同調制御端子に入力される。
【０００４】これにより、加算器６４の出力の増減に対
応してＶＣＯ１に加えられる粗同調周波数も増減するの
で、ＶＣＯ１の発振周波数は同期可能な周波数に追い込
まれて保持される。
応してＶＣＯ１に加えられる粗同調周波数も増減するの
で、ＶＣＯ１の発振周波数は同期可能な周波数に追い込
まれて保持される。
【０００５】ところが、上記従来の同期位相回路では粗
同調回路に積分器，電圧比較器，設定回路，Ｄ／Ａ変換
器等のアナログ回路が含まれており、小形化，ＩＣ化に
不利である。
同調回路に積分器，電圧比較器，設定回路，Ｄ／Ａ変換
器等のアナログ回路が含まれており、小形化，ＩＣ化に
不利である。
【０００６】そこで、本発明の出願人は、粗同調回路の
小形化及びＩＣ化が容易な位相同期回路として、実願平
２−１２００２号（以下先願１という）を出願してい
る。図５は先願１に係る粗同調回路の要部構成ブロック
図であり、図３と同じ部分には同一の記号を付してそれ
らの説明を省略する。１はＶＣＯ、３は参照信号と前記
周波数変換器２の出力の位相を比較する位相比較器、１
０は位相比較器３の出力を一方の入力としてその出力が
ループフィルタ５に加わえられるアナログ加算器、９は
ＶＣＯ１の出力に対応した制御信号を加算器１０の他方
の入力に加える粗同調回路である。
小形化及びＩＣ化が容易な位相同期回路として、実願平
２−１２００２号（以下先願１という）を出願してい
る。図５は先願１に係る粗同調回路の要部構成ブロック
図であり、図３と同じ部分には同一の記号を付してそれ
らの説明を省略する。１はＶＣＯ、３は参照信号と前記
周波数変換器２の出力の位相を比較する位相比較器、１
０は位相比較器３の出力を一方の入力としてその出力が
ループフィルタ５に加わえられるアナログ加算器、９は
ＶＣＯ１の出力に対応した制御信号を加算器１０の他方
の入力に加える粗同調回路である。
【０００７】図６は図５の粗同調回路９の詳細を示す構
成回路図である。９１はＶＣＯ１の出力を計数するカウ
ンタ、９２はカウンタ９１の出力を保持する第１のレジ
スタ、９３は予め上限周波数が設定される第２のレジス
タ、９４は予め下限周波数が設定される第３のレジス
タ、９５はレジスタ９２と９３の大小を比較する第１の
ディジタルコンパレータ、９６はレジスタ９２と９４の
大小を比較する第２のディジタルコンパレータ、９７〜
９９はディジタルコンパレータ９５，９６の出力に対応
するスイッチ駆動信号を発生するための論理回路、１０
０，１０１はそれぞれ正電圧＋Ｖ及び負電圧−Ｖに接続
されそれぞれ論理回路９７，９９の出力によって駆動さ
れるスイッチである。クロック信号ｆＣＫはカウンタ９
１のクリア端子，レジスタ９２のクロック端子及びＡＮ
Ｄ回路９７，９９の入力端子に加えられている。
成回路図である。９１はＶＣＯ１の出力を計数するカウ
ンタ、９２はカウンタ９１の出力を保持する第１のレジ
スタ、９３は予め上限周波数が設定される第２のレジス
タ、９４は予め下限周波数が設定される第３のレジス
タ、９５はレジスタ９２と９３の大小を比較する第１の
ディジタルコンパレータ、９６はレジスタ９２と９４の
大小を比較する第２のディジタルコンパレータ、９７〜
９９はディジタルコンパレータ９５，９６の出力に対応
するスイッチ駆動信号を発生するための論理回路、１０
０，１０１はそれぞれ正電圧＋Ｖ及び負電圧−Ｖに接続
されそれぞれ論理回路９７，９９の出力によって駆動さ
れるスイッチである。クロック信号ｆＣＫはカウンタ９
１のクリア端子，レジスタ９２のクロック端子及びＡＮ
Ｄ回路９７，９９の入力端子に加えられている。
【０００８】図５の位相同期回路において、位相同期が
行われると周波数変換器２の出力周波数ｆＩは参照周波
数ｆＲと等しくなる。この場合、粗同調回路９の出力Ｖ
Ｐは０になり、位相比較器３の出力がそのままループフ
ィルタ５を介してＶＣＯ１の周波数制御端子に入力され
る。
行われると周波数変換器２の出力周波数ｆＩは参照周波
数ｆＲと等しくなる。この場合、粗同調回路９の出力Ｖ
Ｐは０になり、位相比較器３の出力がそのままループフ
ィルタ５を介してＶＣＯ１の周波数制御端子に入力され
る。
【０００９】位相同期が外れている状態において、ＶＣ
Ｏ１の発振周波数ｆＶＣＯが上限周波数より高い場合に
は発振周波数ｆＶＣＯを下げるような制御信号ＶＰが粗
同調回路９から出力され、ＶＣＯ１の発振周波数ｆ
ＶＣＯが下限周波数より低い場合には発振周波数ｆ
ＶＣＯを上げるような制御信号ＶＰが粗同調回路９から
出力される。
Ｏ１の発振周波数ｆＶＣＯが上限周波数より高い場合に
は発振周波数ｆＶＣＯを下げるような制御信号ＶＰが粗
同調回路９から出力され、ＶＣＯ１の発振周波数ｆ
ＶＣＯが下限周波数より低い場合には発振周波数ｆ
ＶＣＯを上げるような制御信号ＶＰが粗同調回路９から
出力される。
【００１０】図７は図６の粗同調回路９の動作を示すタ
イミングチャートである。ＶＣＯ１の出力はクロック信
号ｆＣＫがＬレベルの期間だけカウンタ９１で計数され
る。該カウンタ９１の内容はレジスタ９２に移され、レ
ジスタ９３及び９４の内容とそれぞれディジタルコンパ
レータ９５及び９６で比較される。発振周波数ｆＶＣ Ｏ
を下限周波数ｆ１と上限周波数ｆ２の間に同調させたい
場合、レジスタ９３，９４のＤ０〜Ｄ７端子には予め次
式で示すデータをセットしておく。
イミングチャートである。ＶＣＯ１の出力はクロック信
号ｆＣＫがＬレベルの期間だけカウンタ９１で計数され
る。該カウンタ９１の内容はレジスタ９２に移され、レ
ジスタ９３及び９４の内容とそれぞれディジタルコンパ
レータ９５及び９６で比較される。発振周波数ｆＶＣ Ｏ
を下限周波数ｆ１と上限周波数ｆ２の間に同調させたい
場合、レジスタ９３，９４のＤ０〜Ｄ７端子には予め次
式で示すデータをセットしておく。
【００１１】 レジスタ９４のデータ＝ｆ１×Ｔ レジスタ９３のデータ＝ｆ２×Ｔ レジスタ９２にはｆＶＣＯ×Ｔが入力されるので、論理
回路９７〜９９及びスイッチ１００，１０１の動作によ
り、制御出力ＶＰは、 ｆＶＣＯ≦ｆ１のときＶＰ＝＋Ｖ ｆ１＜ｆＶＣＯ＜ｆ２のときＶＰ＝０ ｆＶＣＯ≧ｆ２のときＶＰ＝−Ｖ となる（図７（Ｅ））。
回路９７〜９９及びスイッチ１００，１０１の動作によ
り、制御出力ＶＰは、 ｆＶＣＯ≦ｆ１のときＶＰ＝＋Ｖ ｆ１＜ｆＶＣＯ＜ｆ２のときＶＰ＝０ ｆＶＣＯ≧ｆ２のときＶＰ＝−Ｖ となる（図７（Ｅ））。
【００１２】図８は粗同調動作時における発振周波数ｆ
ＶＣＯの変化説明図であり、（ａ）は周波数ステップが
小さい場合を示し、（ｂ）は周波数ステップが大きい場
合を示している。ここで、粗同調時間ｔｓは、電圧Ｖの
値に比例する発振周波数ｆＶ ＣＯを変化させるスピード
をｄｆＶＣＯ／ｄｔ（図８の傾きと等しい）、周波数ス
テップをΔｆＶＣＯ（図８のｆ１−ｆ０）とすると、 ｔｓ＝ΔｆＶＣＯ／（ｄｆＶＣＯ／ｄｔ） になる。
ＶＣＯの変化説明図であり、（ａ）は周波数ステップが
小さい場合を示し、（ｂ）は周波数ステップが大きい場
合を示している。ここで、粗同調時間ｔｓは、電圧Ｖの
値に比例する発振周波数ｆＶ ＣＯを変化させるスピード
をｄｆＶＣＯ／ｄｔ（図８の傾きと等しい）、周波数ス
テップをΔｆＶＣＯ（図８のｆ１−ｆ０）とすると、 ｔｓ＝ΔｆＶＣＯ／（ｄｆＶＣＯ／ｄｔ） になる。
【００１３】上式から明らかなように、粗同調時間ｔｓ
を短縮するためには、ｄｆＶＣＯ／ｄｔを大きくする
か、ΔｆＶＣＯを小さくすればよい。ところが、ｄｆ
ＶＣＯ／ｄｔを大きくし過ぎると図７のクロック信号ｆ
ＣＫの周期Ｔと等しい粗同調の遅れにより発振周波数ｆ
ＶＣＯが図９に示すように目標周波数ｆ１の近傍で振動
する恐れがあり、ｄｆＶＣＯ／ｄｔはできるだけ小さく
する必要がある。すなわち、発振周波数ｆＶＣＯと粗同
調時間がトレードオフになり、発振周波数ｆＶＣＯが大
きい時にはどうしても粗同調時間が長くなってしまう。
を短縮するためには、ｄｆＶＣＯ／ｄｔを大きくする
か、ΔｆＶＣＯを小さくすればよい。ところが、ｄｆ
ＶＣＯ／ｄｔを大きくし過ぎると図７のクロック信号ｆ
ＣＫの周期Ｔと等しい粗同調の遅れにより発振周波数ｆ
ＶＣＯが図９に示すように目標周波数ｆ１の近傍で振動
する恐れがあり、ｄｆＶＣＯ／ｄｔはできるだけ小さく
する必要がある。すなわち、発振周波数ｆＶＣＯと粗同
調時間がトレードオフになり、発振周波数ｆＶＣＯが大
きい時にはどうしても粗同調時間が長くなってしまう。
【００１４】そこで、このような対策として、本発明の
出願人は、更に特願平３−４３６４２号（以下先願２と
いう）を出願している。図１０は先願２に係る２段階で
粗同調動作を行う粗同調回路の要部構成ブロック図であ
り、粗同調回路９以外の構成は図５の位相同期回路と同
じである。図において、２１はＶＣＯ１の発振周波数を
計数するカウンタ、２２はカウンタ２１の計数値を保持
するレジスタ、２３は２種類の下限周波数データのいず
れかを選択する第１のデータセレクタ、２４は２種類の
上限周波数データのいずれかを選択する第２のデータセ
レクタ、２５はカウンタ２１の計数時間を決めるための
２種類のゲート信号を発生するゲート発生回路、２６は
ゲート発生回路２５のゲート信号出力を選択してカウン
タ２１およびレジスタ２２を制御する切換スイッチ、２
７はレジスタ２２の出力値をデータセレクタ２３の出力
値と比較する第１のディジタルコンパレータ、２８はレ
ジスタ２２の出力値をデータセレクタ２４の出力値と比
較する第２のディジタルコンパレータである。ＡＮＤ回
路２９，３０および切換スイッチ３２〜３７はディジタ
ルコンパレータ２７，２８の出力に基づいて各計数時間
に対応して異なる大きさの制御信号ＶＰを発生する出力
回路を構成する。±Ｖ１，±Ｖ２は異なる大きさの正負
の電圧源である。ただし、Ｖ１＞Ｖ２である。３１は周
波数設定入力およびディジタルコンパレータ２７，２８
の出力に対応してデータセレクタ２３，２４および切換
スイッチ２６，３２，３３を制御する切換回路である。
出願人は、更に特願平３−４３６４２号（以下先願２と
いう）を出願している。図１０は先願２に係る２段階で
粗同調動作を行う粗同調回路の要部構成ブロック図であ
り、粗同調回路９以外の構成は図５の位相同期回路と同
じである。図において、２１はＶＣＯ１の発振周波数を
計数するカウンタ、２２はカウンタ２１の計数値を保持
するレジスタ、２３は２種類の下限周波数データのいず
れかを選択する第１のデータセレクタ、２４は２種類の
上限周波数データのいずれかを選択する第２のデータセ
レクタ、２５はカウンタ２１の計数時間を決めるための
２種類のゲート信号を発生するゲート発生回路、２６は
ゲート発生回路２５のゲート信号出力を選択してカウン
タ２１およびレジスタ２２を制御する切換スイッチ、２
７はレジスタ２２の出力値をデータセレクタ２３の出力
値と比較する第１のディジタルコンパレータ、２８はレ
ジスタ２２の出力値をデータセレクタ２４の出力値と比
較する第２のディジタルコンパレータである。ＡＮＤ回
路２９，３０および切換スイッチ３２〜３７はディジタ
ルコンパレータ２７，２８の出力に基づいて各計数時間
に対応して異なる大きさの制御信号ＶＰを発生する出力
回路を構成する。±Ｖ１，±Ｖ２は異なる大きさの正負
の電圧源である。ただし、Ｖ１＞Ｖ２である。３１は周
波数設定入力およびディジタルコンパレータ２７，２８
の出力に対応してデータセレクタ２３，２４および切換
スイッチ２６，３２，３３を制御する切換回路である。
【００１５】図１０の回路の動作を図１１の動作説明図
および図１２のタイミングチャートを用いて説明する。
新たな周波数設定によりＶＣＯ１の発振周波数ｆＶＣＯ
を変化させると、切換回路３１は粗同調回路を速い粗同
調モードに切り換える。このとき、ゲート発生回路２５
および切換スイッチ２６において計数時間はＴ１が選択
され、データセレクタ２３，２４において周波数データ
はＤ１，Ｄ３が選択され、出力部の切換スイッチ３２，
３３においてａ側が選択される。そして、図１１のよう
にループのキャプチャレンジをｆＣ、目標周波数を
ｆＴ、ウィンド幅の比をＮとすると、下限データＤ１と
上限データＤ３は次のように設定される。
および図１２のタイミングチャートを用いて説明する。
新たな周波数設定によりＶＣＯ１の発振周波数ｆＶＣＯ
を変化させると、切換回路３１は粗同調回路を速い粗同
調モードに切り換える。このとき、ゲート発生回路２５
および切換スイッチ２６において計数時間はＴ１が選択
され、データセレクタ２３，２４において周波数データ
はＤ１，Ｄ３が選択され、出力部の切換スイッチ３２，
３３においてａ側が選択される。そして、図１１のよう
にループのキャプチャレンジをｆＣ、目標周波数を
ｆＴ、ウィンド幅の比をＮとすると、下限データＤ１と
上限データＤ３は次のように設定される。
【００１６】 Ｄ１＝（ｆＴ−Ｎ・ｆＣ）・Ｔ１ Ｄ３＝（ｆＴ＋Ｎ・ｆＣ）・Ｔ１ また、カウンタ２１における計数値ＱＶＣＯは、 ＱＶＣＯ＝ｆＶＣＯ・Ｔ１ になるので、 ｆＶＣＯ＜ｆＴ−Ｎ・ｆＣ のときにディジタルコンパレータ２７，２８の各出力Ａ
＜Ｂ，Ａ≦Ｂが１、ＡＮＤ回路２９の出力が１、切換ス
イッチ３４がオンとなって、粗同調出力ＶＰとして＋Ｖ
１が出力され、ｆＶＣＯが上昇する（図１１）。同様
に、 ｆＶＣＯ＞ｆＴ＋Ｎ・ｆＣ のときに粗同調出力ＶＰとして−Ｖ１が出力され、ｆ
ＶＣＯを下げる（図１１，図１２）。
＜Ｂ，Ａ≦Ｂが１、ＡＮＤ回路２９の出力が１、切換ス
イッチ３４がオンとなって、粗同調出力ＶＰとして＋Ｖ
１が出力され、ｆＶＣＯが上昇する（図１１）。同様
に、 ｆＶＣＯ＞ｆＴ＋Ｎ・ｆＣ のときに粗同調出力ＶＰとして−Ｖ１が出力され、ｆ
ＶＣＯを下げる（図１１，図１２）。
【００１７】そして、 ｆＴ−Ｎ・ｆＣ≦ｆＶＣＯ≦ｆＴ＋Ｎ・ｆＣ となると、切換回路３１は粗同調動作を高分解能の粗同
調モードに切り換える。すなわち、計数時間はＴ１より
長いＴ２が、周波数データはＤ２，Ｄ４が、出力部の切
換スイッチはｂがそれぞれ選択される。ここで、下限デ
ータＤ２と上限データＤ４は次のように設定される。
調モードに切り換える。すなわち、計数時間はＴ１より
長いＴ２が、周波数データはＤ２，Ｄ４が、出力部の切
換スイッチはｂがそれぞれ選択される。ここで、下限デ
ータＤ２と上限データＤ４は次のように設定される。
【００１８】 Ｄ２＝（ｆＴ−ｆＣ）・Ｔ２ Ｄ４＝（ｆＴ＋ｆＣ）・Ｔ２ また、カウンタ２１における計数値ＱＶＣＯは、 ＱＶＣＯ＝ｆＶＣＯ・Ｔ２ になるので、 ｆＶＣＯ＜ｆＴ−ｆＣ のときに＋Ｖ２によりｆＶＣＯを上げ（図１１）、 ｆＶＣＯ＞ｆＴ＋ｆＣ のときに−Ｖ２によりｆＶＣＯを下げる（図１１，図１
２）。
２）。
【００１９】そして、 ｆＴ−ｆＣ≦ｆＶＣＯ≦ｆＴ＋ｆＣ となると、粗同調動作を終了する。
【００２０】このような構成の先願２の位相同期回路に
よれば、粗同調動作を２段階にし、ＶＣＯの発振周波数
を変化させるとき、発振周波数がキャプチャレンジから
離れているときは短い計数時間で粗同調し、キャプチャ
レンジに近付いたときは長い計数時間による高分解能で
粗同調することにより、粗同調時間を短縮できる。
よれば、粗同調動作を２段階にし、ＶＣＯの発振周波数
を変化させるとき、発振周波数がキャプチャレンジから
離れているときは短い計数時間で粗同調し、キャプチャ
レンジに近付いたときは長い計数時間による高分解能で
粗同調することにより、粗同調時間を短縮できる。
【００２１】
【発明が解決しようとする課題】しかし、このような先
願２の構成では、計数時間を切り換えた時に切り換え以
前の計数値が無効になるので、図１２（Ｅ）に示すよう
に、改めて計数する間粗同調を休止する区間Ｔ３を設け
る必要がある。
願２の構成では、計数時間を切り換えた時に切り換え以
前の計数値が無効になるので、図１２（Ｅ）に示すよう
に、改めて計数する間粗同調を休止する区間Ｔ３を設け
る必要がある。
【００２２】また、切り換え部分が多いため、回路構成
が複雑になる。本発明はこのような問題点に鑑みてなさ
れたものであり、その目的は、カウンタの計数値と設定
周波数との差に応じて粗同調出力を変化させることによ
り、周波数ステップが大きいときの粗同調時間を短縮す
ることにある。
が複雑になる。本発明はこのような問題点に鑑みてなさ
れたものであり、その目的は、カウンタの計数値と設定
周波数との差に応じて粗同調出力を変化させることによ
り、周波数ステップが大きいときの粗同調時間を短縮す
ることにある。
【００２３】
【課題を解決するための手段】本発明に係る位相同期回
路は、粗同調回路により電圧制御発振器の発振周波数を
同期可能な範囲まで制御する位相同期回路において、前
記粗同調回路が、電圧制御発振器の発振周波数を計数す
るカウンタと、該カウンタの計数値と予め設定された周
波数データとの差を求める減算器と、該減算器の出力デ
ータと予め設定された複数組の異なる上下限周波数デー
タとを比較する複数組のディジタルコンパレータと、こ
れらディジタルコンパレータの出力に基づき異なる大き
さの制御信号を発生する出力回路とを備え、２段階以上
の粗同調動作を行うように構成したことを特徴とする。
路は、粗同調回路により電圧制御発振器の発振周波数を
同期可能な範囲まで制御する位相同期回路において、前
記粗同調回路が、電圧制御発振器の発振周波数を計数す
るカウンタと、該カウンタの計数値と予め設定された周
波数データとの差を求める減算器と、該減算器の出力デ
ータと予め設定された複数組の異なる上下限周波数デー
タとを比較する複数組のディジタルコンパレータと、こ
れらディジタルコンパレータの出力に基づき異なる大き
さの制御信号を発生する出力回路とを備え、２段階以上
の粗同調動作を行うように構成したことを特徴とする。
【００２４】
【作用】カウンタの計数値と予め設定された周波数デー
タとの差に応じて、異なる大きさの粗同調制御信号が出
力される。
タとの差に応じて、異なる大きさの粗同調制御信号が出
力される。
【００２５】これにより、カウンタの計数値と設定周波
数データとの差が大きい場合には粗同調動作を高速に行
えるので、粗同調時間を短縮できる。
数データとの差が大きい場合には粗同調動作を高速に行
えるので、粗同調時間を短縮できる。
【００２６】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。図１は本発明の一実施例のブロック図で
あり、２組の粗同調制御信号±Ｖ１と±Ｖ２を選択的に
出力する例を示している。図において、４１はＶＣＯ１
の発振周波数ｆＶＣＯを計数するカウンタ、４２はカウ
ンタ４１の計数値ＱＶＣＯを保持するレジスタ、４３は
カウンタ４１の計数値ＱＶＣＯと予め設定された周波数
データＤＳＥＴとの差ＱＤＩＦを求める減算器である。
該減算器４３の出力データＱＤＩＦはディジタルコンパ
レータ４４〜４７に入力され、予め設定された上下限周
波数データＤ１，Ｄ２，−Ｄ１，−Ｄ２（Ｄ１＞Ｄ２）
と比較される。４８はデコーダ、４９〜５２はデコーダ
４８の出力で駆動される切換スイッチ、±Ｖ１，±Ｖ２
（Ｖ１＞Ｖ２）は異なる大きさの正負の電圧源であり、
これらはディジタルコンパレータ４４〜４７の出力に基
づき異なる大きさの制御信号ＶＰを選択的に出力する出
力回路を構成する。
細に説明する。図１は本発明の一実施例のブロック図で
あり、２組の粗同調制御信号±Ｖ１と±Ｖ２を選択的に
出力する例を示している。図において、４１はＶＣＯ１
の発振周波数ｆＶＣＯを計数するカウンタ、４２はカウ
ンタ４１の計数値ＱＶＣＯを保持するレジスタ、４３は
カウンタ４１の計数値ＱＶＣＯと予め設定された周波数
データＤＳＥＴとの差ＱＤＩＦを求める減算器である。
該減算器４３の出力データＱＤＩＦはディジタルコンパ
レータ４４〜４７に入力され、予め設定された上下限周
波数データＤ１，Ｄ２，−Ｄ１，−Ｄ２（Ｄ１＞Ｄ２）
と比較される。４８はデコーダ、４９〜５２はデコーダ
４８の出力で駆動される切換スイッチ、±Ｖ１，±Ｖ２
（Ｖ１＞Ｖ２）は異なる大きさの正負の電圧源であり、
これらはディジタルコンパレータ４４〜４７の出力に基
づき異なる大きさの制御信号ＶＰを選択的に出力する出
力回路を構成する。
【００２７】図１の回路の動作を図２の動作説明図を用
いて説明する。減算器４３により、ＶＣＯ１の発振周波
数ｆＶＣＯのカウンタ４１による計数値ＱＶＣＯと予め
設定された周波数データＤＳＥＴとの差ＱＤＩＦを求め
る。そして、該減算器４３の出力データＱＤＩＦはディ
ジタルコンパレータ４４〜４７に入力され、発振周波数
ｆＶＣＯが上下限周波数データＤ１，Ｄ２，−Ｄ１，−
Ｄ２に対してどれ位大きい（あるいは小さい）かが求め
られる。ここで、ＱＤＩＦ＞Ｄ１またはＱＤＩ Ｆ＜−Ｄ
１の場合は発振周波数ｆＶＣＯが上下限周波数データか
ら十分離れているので図９のような振動の恐れはなく、
制御信号ＶＰとして大きい電圧＋Ｖ１または−Ｖ１を出
力して素早く粗同調動作を行う。
いて説明する。減算器４３により、ＶＣＯ１の発振周波
数ｆＶＣＯのカウンタ４１による計数値ＱＶＣＯと予め
設定された周波数データＤＳＥＴとの差ＱＤＩＦを求め
る。そして、該減算器４３の出力データＱＤＩＦはディ
ジタルコンパレータ４４〜４７に入力され、発振周波数
ｆＶＣＯが上下限周波数データＤ１，Ｄ２，−Ｄ１，−
Ｄ２に対してどれ位大きい（あるいは小さい）かが求め
られる。ここで、ＱＤＩＦ＞Ｄ１またはＱＤＩ Ｆ＜−Ｄ
１の場合は発振周波数ｆＶＣＯが上下限周波数データか
ら十分離れているので図９のような振動の恐れはなく、
制御信号ＶＰとして大きい電圧＋Ｖ１または−Ｖ１を出
力して素早く粗同調動作を行う。
【００２８】そして、Ｄ２＜ＱＤＩＦ≦Ｄ１または−Ｄ
１≦ＱＤＩＦ＜−Ｄ２になって発振周波数ｆＶＣＯが設
定周波数にある程度近付いたら粗同調動作を十分遅く行
い、−Ｄ２≦ＱＤＩＦ≦Ｄ２になって発振周波数ｆ
ＶＣＯがキャプチャレンジの中に入ったら粗同調動作を
終了する。
１≦ＱＤＩＦ＜−Ｄ２になって発振周波数ｆＶＣＯが設
定周波数にある程度近付いたら粗同調動作を十分遅く行
い、−Ｄ２≦ＱＤＩＦ≦Ｄ２になって発振周波数ｆ
ＶＣＯがキャプチャレンジの中に入ったら粗同調動作を
終了する。
【００２９】先願２の場合にはディジタルコンパレータ
が１組であることから、周波数切り換え速度が常に最も
速い状態から始まってしまって大きいウィンドウの内側
に入るような周波数ステップの場合に通りすぎてしまう
ことが多かった。これに対し、本発明では、適正な速度
で始まることからステップ幅が狭い場合に特に有効であ
る。例えば、周波数ステップが３２０ＭＨｚの場合は先
願２及び本発明ともに８０μｓ程度であるが、周波数ス
テップが１０ＭＨｚの場合は先願２は６０μｓ程度であ
るのに対して本発明では２０μｓ程度に短縮される。
が１組であることから、周波数切り換え速度が常に最も
速い状態から始まってしまって大きいウィンドウの内側
に入るような周波数ステップの場合に通りすぎてしまう
ことが多かった。これに対し、本発明では、適正な速度
で始まることからステップ幅が狭い場合に特に有効であ
る。例えば、周波数ステップが３２０ＭＨｚの場合は先
願２及び本発明ともに８０μｓ程度であるが、周波数ス
テップが１０ＭＨｚの場合は先願２は６０μｓ程度であ
るのに対して本発明では２０μｓ程度に短縮される。
【００３０】なお、粗同調動作は２段階に限らず任意の
複数段階にすることができる。また、本発明の回路と先
願２の回路を組み合わせてもよい。また、カウンタの前
段に分周器を設けることにより高い周波数領域まで使用
できる。
複数段階にすることができる。また、本発明の回路と先
願２の回路を組み合わせてもよい。また、カウンタの前
段に分周器を設けることにより高い周波数領域まで使用
できる。
【００３１】
【発明の効果】以上詳細に説明した本発明によれば、カ
ウンタの計数値と予め設定された周波数データとの差に
応じて異なる大きさの粗同調制御信号が出力されるの
で、カウンタの計数値と設定周波数データとの差が大き
い場合には粗同調動作を高速に行うことができ、粗同調
時間を短縮できる。
ウンタの計数値と予め設定された周波数データとの差に
応じて異なる大きさの粗同調制御信号が出力されるの
で、カウンタの計数値と設定周波数データとの差が大き
い場合には粗同調動作を高速に行うことができ、粗同調
時間を短縮できる。
【００３２】そして、回路は全てディジタル回路で構成
できるので、ＩＣ化による小形化が可能な位相同期回路
を実現できる。
できるので、ＩＣ化による小形化が可能な位相同期回路
を実現できる。
【図１】本発明の一実施例のブロック図である。
【図２】図１の動作説明図である。
【図３】従来の位相同期回路を示すブロック図である。
【図４】図３の回路の粗同調回路を示す要部構成ブロッ
ク図である。
ク図である。
【図５】先願１に係る位相同期回路を示すブロック図で
ある。
ある。
【図６】先願１の粗同調回路の要部構成ブロック図であ
る。
る。
【図７】図６の動作を示すタイミングチャートである。
【図８】図６の動作説明図である。
【図９】図６の動作説明図である。
【図１０】先願２に係る粗同調回路の要部構成ブロック
図である。
図である。
【図１１】図１０の動作説明図である。
【図１２】図１０の動作を示すタイミングチャートであ
る。
る。
１ 電圧制御発振器（ＶＣＯ） ９ 粗同調回路 ４１ カウンタ ４２ レジスタ ４３ 減算器 ４４〜４７ ディジタルコンパレータ ４８ デコーダ ４９〜５２ 切換スイッチ
Claims (1)
- 【請求項１】 粗同調回路により電圧制御発振器の発振
周波数を同期可能な範囲まで制御する位相同期回路にお
いて、 前記粗同調回路が、電圧制御発振器の発振周波数を計数
するカウンタと、該カウンタの計数値と予め設定された
周波数データとの差を求める減算器と、該減算器の出力
データと予め設定された複数組の異なる上下限周波数デ
ータとを比較する複数組のディジタルコンパレータと、
これらディジタルコンパレータの出力に基づき異なる大
きさの制御信号を発生する出力回路とを備え、 ２段階以上の粗同調動作を行うように構成したことを特
徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071427A JP2982480B2 (ja) | 1992-03-27 | 1992-03-27 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071427A JP2982480B2 (ja) | 1992-03-27 | 1992-03-27 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05276033A true JPH05276033A (ja) | 1993-10-22 |
| JP2982480B2 JP2982480B2 (ja) | 1999-11-22 |
Family
ID=13460207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4071427A Expired - Fee Related JP2982480B2 (ja) | 1992-03-27 | 1992-03-27 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982480B2 (ja) |
-
1992
- 1992-03-27 JP JP4071427A patent/JP2982480B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2982480B2 (ja) | 1999-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |