JP2876797B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2876797B2 JP2876797B2 JP3043642A JP4364291A JP2876797B2 JP 2876797 B2 JP2876797 B2 JP 2876797B2 JP 3043642 A JP3043642 A JP 3043642A JP 4364291 A JP4364291 A JP 4364291A JP 2876797 B2 JP2876797 B2 JP 2876797B2
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- vco
- output
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、位相同期回路における
粗同調回路の粗同調時間の短縮に関するものである。
粗同調回路の粗同調時間の短縮に関するものである。
【０００２】
【従来の技術】図４は粗同調回路を持ったＰＬＬ回路の
従来例を示すブロック図である。電圧制御発振器（Volt
age Controlled Oscillator ；以下ＶＣＯと呼ぶ）１の
出力周波数ｆvco は周波数変換器２で周波数変換され、
位相比較器３で参照信号入力の周波数ｆRと比較され
る。位相比較器３の出力は加算器１０で粗同調回路９の
出力と加算され、ル―プフィルタ５を介してＶＣＯ１の
制御入力となる。粗同調回路９により、ＶＣＯ１の出力
周波数ｆvco は同期可能な周波数範囲（キャプチャレン
ジ）に調整される。その結果、ＶＣＯ１の出力周波数ｆ
vco は参照信号周波数ｆR に対し周波数変換器２の分周
比等で決まる所定の周波数に制御される。図４の位相同
期回路において、位相同期が行なわれると周波数変換器
２の出力周波数ｆI は参照周波数ｆR と等しくなる。こ
の場合、粗同調回路９の出力ＶP は０となり、位相比較
器３の出力がそのままル―プフィルタ５を介して電圧制
御発振器１の周波数制御端子に入力される。位相同期が
外れている状態において、電圧制御発振器１の発振周波
数ｆvco が上限周波数より高い場合には発振周波数ｆ
vco を下げるような制御信号ＶP が粗同調回路９から出
力され、電圧制御発振器１の発振周波数ｆvco が下限周
波数より低い場合には発振周波数ｆvco を上げるような
制御信号ＶP が粗同調回路９から出力される。図５は粗
同調回路９の詳細を示す構成回路図で、図６はその動作
を示すタイムチャ―トである。電圧制御発振器１の出力
はクロック信号ｆCKがＬ（ロ―レベル）の期間だけカウ
ンタ９１で計数される。カウンタ９１の内容はレジスタ
９２に移され、レジスタ９３および９４の内容とそれぞ
れコンパレ―タ９５および９６で比較される。発振周波
数ｆvcoを下限周波数ｆ1 と上限周波数ｆ2 の間に同調
したい場合、レジスタ９３，９４のＤ0 〜Ｄ7 端子には
あらかじめ次式で示すデ―タをセットしておく。 レジスタ９４のデ―タ＝ｆ1 ×Ｔ …（１） レジスタ９３のデ―タ＝ｆ2 ×Ｔ …（２） レジスタ９２にはｆvco ×Ｔが入力されるので、論理回
路９７〜９９およびスイッチ１００，１０１の動作によ
り制御出力ＶP は ｆvco ≦ｆ1 のとき ＶP ＝＋Ｖ ｆ1 ＜ｆvco ＜ｆ2 のとき ＶP ＝０ ｆvco ≧ｆ2 のとき ＶP ＝−Ｖ となる（図６（Ｅ））。
従来例を示すブロック図である。電圧制御発振器（Volt
age Controlled Oscillator ；以下ＶＣＯと呼ぶ）１の
出力周波数ｆvco は周波数変換器２で周波数変換され、
位相比較器３で参照信号入力の周波数ｆRと比較され
る。位相比較器３の出力は加算器１０で粗同調回路９の
出力と加算され、ル―プフィルタ５を介してＶＣＯ１の
制御入力となる。粗同調回路９により、ＶＣＯ１の出力
周波数ｆvco は同期可能な周波数範囲（キャプチャレン
ジ）に調整される。その結果、ＶＣＯ１の出力周波数ｆ
vco は参照信号周波数ｆR に対し周波数変換器２の分周
比等で決まる所定の周波数に制御される。図４の位相同
期回路において、位相同期が行なわれると周波数変換器
２の出力周波数ｆI は参照周波数ｆR と等しくなる。こ
の場合、粗同調回路９の出力ＶP は０となり、位相比較
器３の出力がそのままル―プフィルタ５を介して電圧制
御発振器１の周波数制御端子に入力される。位相同期が
外れている状態において、電圧制御発振器１の発振周波
数ｆvco が上限周波数より高い場合には発振周波数ｆ
vco を下げるような制御信号ＶP が粗同調回路９から出
力され、電圧制御発振器１の発振周波数ｆvco が下限周
波数より低い場合には発振周波数ｆvco を上げるような
制御信号ＶP が粗同調回路９から出力される。図５は粗
同調回路９の詳細を示す構成回路図で、図６はその動作
を示すタイムチャ―トである。電圧制御発振器１の出力
はクロック信号ｆCKがＬ（ロ―レベル）の期間だけカウ
ンタ９１で計数される。カウンタ９１の内容はレジスタ
９２に移され、レジスタ９３および９４の内容とそれぞ
れコンパレ―タ９５および９６で比較される。発振周波
数ｆvcoを下限周波数ｆ1 と上限周波数ｆ2 の間に同調
したい場合、レジスタ９３，９４のＤ0 〜Ｄ7 端子には
あらかじめ次式で示すデ―タをセットしておく。 レジスタ９４のデ―タ＝ｆ1 ×Ｔ …（１） レジスタ９３のデ―タ＝ｆ2 ×Ｔ …（２） レジスタ９２にはｆvco ×Ｔが入力されるので、論理回
路９７〜９９およびスイッチ１００，１０１の動作によ
り制御出力ＶP は ｆvco ≦ｆ1 のとき ＶP ＝＋Ｖ ｆ1 ＜ｆvco ＜ｆ2 のとき ＶP ＝０ ｆvco ≧ｆ2 のとき ＶP ＝−Ｖ となる（図６（Ｅ））。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな構成だと、ＰＬＬル―プのキャプチャレンジが狭い
場合に、カウンタの周波数分解能を上げるために計数時
間Ｔを長くとる必要がある。そのときにｆvco を変化さ
せるスピ―ド（図５のＶの値に比例する）が速すぎる
と、粗同調動作の遅れ（Ｔに等しい）によりｆvco が目
標値の周辺で振動するおそれがある。そのため、ｆvco
を変化させるスピ―ドを十分遅くせねばならず、その結
果どうしても粗同調時間が長くかかってしまうという問
題点があった。 本発明は、短い粗同調時間でＶＣＯの
発振周波数を同期範囲に引込むことのできる位相同期回
路を実現することを目的とする。
うな構成だと、ＰＬＬル―プのキャプチャレンジが狭い
場合に、カウンタの周波数分解能を上げるために計数時
間Ｔを長くとる必要がある。そのときにｆvco を変化さ
せるスピ―ド（図５のＶの値に比例する）が速すぎる
と、粗同調動作の遅れ（Ｔに等しい）によりｆvco が目
標値の周辺で振動するおそれがある。そのため、ｆvco
を変化させるスピ―ドを十分遅くせねばならず、その結
果どうしても粗同調時間が長くかかってしまうという問
題点があった。 本発明は、短い粗同調時間でＶＣＯの
発振周波数を同期範囲に引込むことのできる位相同期回
路を実現することを目的とする。
【０００４】
【課題を解決するための手段】本発明は粗同調回路によ
り電圧制御発振器の発振周波数を同期可能な範囲まで制
御する位相同期回路に係るもので、その特徴とするとこ
ろは粗同調回路が、電圧制御発振器の発振周波数を計数
するカウンタと、このカウンタに２種類以上の計数時間
を与えるゲ―ト発生回路と、前記各計数時間に対応して
異なる上下限周波数デ―タと前記カウンタの計数値とを
比較するディジタルコンパレ―タと、このディジタルコ
ンパレ―タの出力に基づき前記各計数時間に対応して異
なる大きさの制御信号を発生する出力回路と、前記ディ
ジタルコンパレ―タ出力に対応して前記ゲ―ト発生回路
の計数時間および前記出力回路の制御信号を切換える切
換回路とを備え、２段階以上の粗同調動作を行うように
構成した点にある。
り電圧制御発振器の発振周波数を同期可能な範囲まで制
御する位相同期回路に係るもので、その特徴とするとこ
ろは粗同調回路が、電圧制御発振器の発振周波数を計数
するカウンタと、このカウンタに２種類以上の計数時間
を与えるゲ―ト発生回路と、前記各計数時間に対応して
異なる上下限周波数デ―タと前記カウンタの計数値とを
比較するディジタルコンパレ―タと、このディジタルコ
ンパレ―タの出力に基づき前記各計数時間に対応して異
なる大きさの制御信号を発生する出力回路と、前記ディ
ジタルコンパレ―タ出力に対応して前記ゲ―ト発生回路
の計数時間および前記出力回路の制御信号を切換える切
換回路とを備え、２段階以上の粗同調動作を行うように
構成した点にある。
【０００５】
【作用】電圧制御発振器の発振周波数を変化させると
き、まず短い計数時間でカウンタにおける計数およびデ
ィジタルコンパレ―タにおける比較がなされ、計数値が
上下限デ―タの間に入るとより長い計数時間に切換えて
同様の動作を行うことにより、高速で粗同調を行うこと
ができる。
き、まず短い計数時間でカウンタにおける計数およびデ
ィジタルコンパレ―タにおける比較がなされ、計数値が
上下限デ―タの間に入るとより長い計数時間に切換えて
同様の動作を行うことにより、高速で粗同調を行うこと
ができる。
【０００６】
【実施例】以下本発明を図面を用いて詳しく説明する。
図１は本発明に係る位相同期回路の一実施例において２
段階で粗同調動作を行う粗同調回路を示す要部構成ブロ
ック図である。粗同調回路９以外の構成は図４の位相同
期回路と同じである。
図１は本発明に係る位相同期回路の一実施例において２
段階で粗同調動作を行う粗同調回路を示す要部構成ブロ
ック図である。粗同調回路９以外の構成は図４の位相同
期回路と同じである。
【０００７】図において、２１はＶＣＯ１の発振周波数
を計数するカウンタ、２２はカウンタ２１の計数値を保
持するレジスタ、２３は２種類の下限周波数デ―タのい
ずれかを選択する第１のデ―タセレクタ、２４は２種類
の上限周波数デ―タのいずれかを選択する第２のデ―タ
セレクタ、２５はカウンタ２１の計数時間を決めるため
の２種類のゲ―ト信号を発生するゲ―ト発生回路、２６
はゲ―ト発生回路２５のゲ―ト信号出力を選択してカウ
ンタ２１およびレジスタ２２を制御する切換スイッチ、
２７はレジスタ２２の出力値をデ―タセレクタ２３の出
力値と比較する第１のディジタルコンパレ―タ、２８は
レジスタ２２の出力値をデ―タセレクタ２４の出力値と
比較する第２のディジタルコンパレ―タである。ＡＮＤ
回路２９，３０および切換スイッチ３２〜３７はディジ
タルコンパレ―タ２７，２８の出力に基づいて各計数時
間に対応して異なる大きさの制御信号ＶPを発生する出
力回路を構成する。±Ｖ1 ，±Ｖ2 は異なる大きさの正
負の電圧源である。ただしＶ1 ＞Ｖ2 である。３１は周
波数設定入力およびディジタルコンパレ―タ２７，２８
の出力に対応してデ―タセレクタ２３，２４および切換
スイッチ２６，３２，３３を制御する切換回路である。
上記の構成の粗同調回路の動作を図２の動作説明図およ
び図３のタイムチャ―トを用いて次に説明する。新たな
周波数設定によりＶＣＯ１の発振周波数ｆvco を変化さ
せると、切換回路３１は粗同調回路を速い粗同調モ―ド
に切換える。このときゲ―ト発生回路２５および切換ス
イッチ２６において計数時間はＴ1 が選択され、デ―タ
セレクタ２３，２４において周波数デ―タはＤ1 ，Ｄ3
が選択され、出力部の切換スイッチ３２，３３において
ａ側が選択される。このとき、ル―プのキャプチャレン
ジをｆc 、目標周波数をｆT 、（図２）ウィンド幅の比
をＮとすると、下限デ―タＤ1 と上限デ―タＤ3 は次の
ように設定される。 Ｄ1 ＝（ｆT −Ｎ・ｆc ）・Ｔ1 …（３） Ｄ3 ＝（ｆT ＋Ｎ・ｆc ）・Ｔ1 …（４） またカウンタ２１における計数値Ｑvco は、 Ｑvco ＝ｆvco ・Ｔ1 …（５） となるので、 ｆvco ＜ｆT −Ｎ・ｆc のときにディジタルコンパレ―タ２７，２８の各出力Ａ
＜Ｂ，Ａ≦Ｂが１、ＡＮＤ回路２９の出力が１、切換ス
イッチ３４がオンとなって、粗同調出力ＶPとして＋Ｖ
1 が出力され、ｆvco が上昇する（図２）。同様に ｆvco ＞ｆT ＋Ｎ・ｆc のときに、粗同調出力ＶP として−Ｖ1 が出力され、ｆ
vco を下げる（図２，図３）。そして、 ｆT −Ｎ・ｆc ≦ｆvco ≦ｆT ＋Ｎ・ｆc となると、切換回路３１は粗同調動作を高分解能の粗同
調モ―ドに切換える。すなわち計数時間はＴ1 より長い
Ｔ2 が、周波数デ―タはＤ2 ，Ｄ4 が、出力部の切換ス
イッチはｂがそれぞれ選択される。ここで下限デ―タＤ
2 と上限デ―タＤ 4 は次のように設定される。 Ｄ2 ＝（ｆT −ｆc ）・Ｔ2 …（６） Ｄ4 ＝（ｆT ＋ｆc ）・Ｔ2 …（７） またカウンタ２１における計数値Ｑvco は、 Ｑvco ＝ｆvco ・Ｔ2 …（８） となるので、 ｆvco ＜ｆT −ｆc のときに＋Ｖ2 によりｆvco を上げ（図２）、 ｆvco ＞ｆT ＋ｆc のときに、−Ｖ2 により、ｆvco を下げる（図２，図
３）。そして、 ｆT −ｆc ≦ｆvco ≦ｆT ＋ｆc となると、粗同調動作を終了する。このような構成の位
相同期回路によれば、粗同調動作を２段階とし、電圧制
御発振器の発振周波数を変化させるとき、発振周波数が
キャプチャレンジから離れているときは短い計数時間で
粗同調し、キャプチャレンジに近付いたときは長い計数
時間で高分解能で粗同調することにより、粗同調時間を
短縮することができる。なお図１ではＶＣＯの発振周波
数がそのままカウンタに入力されているが、分周器を介
して入力すると、ＶＣＯの発振周波数が高いところまで
使用することができる。また粗同調動作は２段階に限ら
ず任意の複数段階とすることができる。
を計数するカウンタ、２２はカウンタ２１の計数値を保
持するレジスタ、２３は２種類の下限周波数デ―タのい
ずれかを選択する第１のデ―タセレクタ、２４は２種類
の上限周波数デ―タのいずれかを選択する第２のデ―タ
セレクタ、２５はカウンタ２１の計数時間を決めるため
の２種類のゲ―ト信号を発生するゲ―ト発生回路、２６
はゲ―ト発生回路２５のゲ―ト信号出力を選択してカウ
ンタ２１およびレジスタ２２を制御する切換スイッチ、
２７はレジスタ２２の出力値をデ―タセレクタ２３の出
力値と比較する第１のディジタルコンパレ―タ、２８は
レジスタ２２の出力値をデ―タセレクタ２４の出力値と
比較する第２のディジタルコンパレ―タである。ＡＮＤ
回路２９，３０および切換スイッチ３２〜３７はディジ
タルコンパレ―タ２７，２８の出力に基づいて各計数時
間に対応して異なる大きさの制御信号ＶPを発生する出
力回路を構成する。±Ｖ1 ，±Ｖ2 は異なる大きさの正
負の電圧源である。ただしＶ1 ＞Ｖ2 である。３１は周
波数設定入力およびディジタルコンパレ―タ２７，２８
の出力に対応してデ―タセレクタ２３，２４および切換
スイッチ２６，３２，３３を制御する切換回路である。
上記の構成の粗同調回路の動作を図２の動作説明図およ
び図３のタイムチャ―トを用いて次に説明する。新たな
周波数設定によりＶＣＯ１の発振周波数ｆvco を変化さ
せると、切換回路３１は粗同調回路を速い粗同調モ―ド
に切換える。このときゲ―ト発生回路２５および切換ス
イッチ２６において計数時間はＴ1 が選択され、デ―タ
セレクタ２３，２４において周波数デ―タはＤ1 ，Ｄ3
が選択され、出力部の切換スイッチ３２，３３において
ａ側が選択される。このとき、ル―プのキャプチャレン
ジをｆc 、目標周波数をｆT 、（図２）ウィンド幅の比
をＮとすると、下限デ―タＤ1 と上限デ―タＤ3 は次の
ように設定される。 Ｄ1 ＝（ｆT −Ｎ・ｆc ）・Ｔ1 …（３） Ｄ3 ＝（ｆT ＋Ｎ・ｆc ）・Ｔ1 …（４） またカウンタ２１における計数値Ｑvco は、 Ｑvco ＝ｆvco ・Ｔ1 …（５） となるので、 ｆvco ＜ｆT −Ｎ・ｆc のときにディジタルコンパレ―タ２７，２８の各出力Ａ
＜Ｂ，Ａ≦Ｂが１、ＡＮＤ回路２９の出力が１、切換ス
イッチ３４がオンとなって、粗同調出力ＶPとして＋Ｖ
1 が出力され、ｆvco が上昇する（図２）。同様に ｆvco ＞ｆT ＋Ｎ・ｆc のときに、粗同調出力ＶP として−Ｖ1 が出力され、ｆ
vco を下げる（図２，図３）。そして、 ｆT −Ｎ・ｆc ≦ｆvco ≦ｆT ＋Ｎ・ｆc となると、切換回路３１は粗同調動作を高分解能の粗同
調モ―ドに切換える。すなわち計数時間はＴ1 より長い
Ｔ2 が、周波数デ―タはＤ2 ，Ｄ4 が、出力部の切換ス
イッチはｂがそれぞれ選択される。ここで下限デ―タＤ
2 と上限デ―タＤ 4 は次のように設定される。 Ｄ2 ＝（ｆT −ｆc ）・Ｔ2 …（６） Ｄ4 ＝（ｆT ＋ｆc ）・Ｔ2 …（７） またカウンタ２１における計数値Ｑvco は、 Ｑvco ＝ｆvco ・Ｔ2 …（８） となるので、 ｆvco ＜ｆT −ｆc のときに＋Ｖ2 によりｆvco を上げ（図２）、 ｆvco ＞ｆT ＋ｆc のときに、−Ｖ2 により、ｆvco を下げる（図２，図
３）。そして、 ｆT −ｆc ≦ｆvco ≦ｆT ＋ｆc となると、粗同調動作を終了する。このような構成の位
相同期回路によれば、粗同調動作を２段階とし、電圧制
御発振器の発振周波数を変化させるとき、発振周波数が
キャプチャレンジから離れているときは短い計数時間で
粗同調し、キャプチャレンジに近付いたときは長い計数
時間で高分解能で粗同調することにより、粗同調時間を
短縮することができる。なお図１ではＶＣＯの発振周波
数がそのままカウンタに入力されているが、分周器を介
して入力すると、ＶＣＯの発振周波数が高いところまで
使用することができる。また粗同調動作は２段階に限ら
ず任意の複数段階とすることができる。
【０００８】
【発明の効果】以上述べたように本発明によれば、短い
粗同調時間でＶＣＯの発振周波数を同期範囲に引込むこ
とのできる位相同期回路を実現することができる。
粗同調時間でＶＣＯの発振周波数を同期範囲に引込むこ
とのできる位相同期回路を実現することができる。
【図１】本発明に係る位相同期回路の一実施例における
粗同調回路を示す要部構成ブロック図である。
粗同調回路を示す要部構成ブロック図である。
【図２】図１の回路の動作を示すための動作説明図であ
る。
る。
【図３】図１の回路の動作を示すタイムチャ―トであ
る。
る。
【図４】位相同期回路の従来例を示す構成ブロック図で
ある。
ある。
【図５】図４の回路の粗同調回路を示す要部構成ブロッ
ク図である。
ク図である。
【図６】図５の回路の動作を示すタイムチャ―トであ
る。
る。
１ 電圧制御発振器 ９ 粗同調回路 ２１ カウンタ ２５ ゲ―ト発生回路 ２７，２８ ディジタルコンパレ―タ ２９，３０ ＡＮＤ回路 ３１ 切換回路 ３２〜３７ 切換スイッチ ｆvco 発振周波数 Ｔ1 ，Ｔ2 計数時間 Ｄ1 〜Ｄ4 上下限周波数デ―タ ＶP 制御信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−168333（ＪＰ，Ａ) 特開 平４−192722（ＪＰ，Ａ) 特開 平３−235521（ＪＰ，Ａ) 特開 昭56−28529（ＪＰ，Ａ) 特開 昭60−12827（ＪＰ，Ａ) 特開 昭53−5556（ＪＰ，Ａ) 実開 平３−103636（ＪＰ，Ｕ) 実開 平３−103637（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/10 - 7/187
Claims (1)
- 【請求項１】粗同調回路により電圧制御発振器の発振周
波数を同期可能な範囲まで制御する位相同期回路におい
て、 粗同調回路が、電圧制御発振器の発振周波数を計数する
カウンタと、このカウンタに２種類以上の計数時間を与
えるゲ―ト発生回路と、前記各計数時間に対応して異な
る上下限周波数デ―タと前記カウンタの計数値とを比較
するディジタルコンパレ―タと、このディジタルコンパ
レ―タの出力に基づき前記各計数時間に対応して異なる
大きさの制御信号を発生する出力回路と、前記ディジタ
ルコンパレ―タ出力に対応して前記ゲ―ト発生回路の計
数時間および前記出力回路の制御信号を切換える切換回
路とを備え、２段階以上の粗同調動作を行うように構成
したことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043642A JP2876797B2 (ja) | 1991-03-08 | 1991-03-08 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043642A JP2876797B2 (ja) | 1991-03-08 | 1991-03-08 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0583125A JPH0583125A (ja) | 1993-04-02 |
| JP2876797B2 true JP2876797B2 (ja) | 1999-03-31 |
Family
ID=12669526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3043642A Expired - Fee Related JP2876797B2 (ja) | 1991-03-08 | 1991-03-08 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876797B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5908747B2 (ja) * | 2012-02-28 | 2016-04-26 | ラピスセミコンダクタ株式会社 | 発振周波数調整回路、半導体装置、電子機器、及び発振周波数調整方法 |
-
1991
- 1991-03-08 JP JP3043642A patent/JP2876797B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0583125A (ja) | 1993-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080122 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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