JP2560982B2 - クロック抽出回路 - Google Patents
クロック抽出回路Info
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- JP2560982B2 JP2560982B2 JP5158788A JP15878893A JP2560982B2 JP 2560982 B2 JP2560982 B2 JP 2560982B2 JP 5158788 A JP5158788 A JP 5158788A JP 15878893 A JP15878893 A JP 15878893A JP 2560982 B2 JP2560982 B2 JP 2560982B2
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- Japan
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- phase
- output
- voltage controlled
- controlled oscillator
- jitter
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スタフ同期変換を用い
てデータ伝送を行い、受端側デスタフ同期変換部のクロ
ック抽出でのデスタフジッタの低減を必要とするディジ
タル通信装置におけるクロック抽出回路に関する。
てデータ伝送を行い、受端側デスタフ同期変換部のクロ
ック抽出でのデスタフジッタの低減を必要とするディジ
タル通信装置におけるクロック抽出回路に関する。
【０００２】
【従来の技術】図２は従来のデスタフ同期変換部のクロ
ック抽出回路に使用されている一般的な位相同期回路
（ＰＬＬ）の一例である。この従来のクロック抽出回路
においては、位相同期回路（ＰＬＬ）のループ帯域を、
即ち低域フィルタの帯域（ｆ１）をできるかぎり狭くし
て、電圧制御発振器（ＶＣＯ）の出力が入力クロックの
ジッタ成分に追随しないようにすることで出力ジッタを
抑えていた。したがって、従来のクロック抽出回路にお
いて、周波数同期範囲等、同期特性の関係でこのループ
帯域を狭くするにはおのずと限界があり一定量の出力ジ
ッタを許容せざるをえなかった。
ック抽出回路に使用されている一般的な位相同期回路
（ＰＬＬ）の一例である。この従来のクロック抽出回路
においては、位相同期回路（ＰＬＬ）のループ帯域を、
即ち低域フィルタの帯域（ｆ１）をできるかぎり狭くし
て、電圧制御発振器（ＶＣＯ）の出力が入力クロックの
ジッタ成分に追随しないようにすることで出力ジッタを
抑えていた。したがって、従来のクロック抽出回路にお
いて、周波数同期範囲等、同期特性の関係でこのループ
帯域を狭くするにはおのずと限界があり一定量の出力ジ
ッタを許容せざるをえなかった。
【０００３】
【発明が解決しようとする課題】この従来のクロック抽
出回路では、出力ジッタに比べて後続の伝送路の入力ジ
ッタ耐力が充分ある場合は問題にならないが、そのため
には当然のことながら後続の入力ジッタ耐力の規定が必
要になり、それに応じて各システムの使用制限がでてく
るという問題があった。また、その規定がない従来のク
ロック抽出回路では、入力ジッタ耐力が不足している場
合は、この出力ジッタに対して後続のクロック抽出系が
追随できず、その後続システムにてデータの読み誤りが
発生してしまう問題があった。
出回路では、出力ジッタに比べて後続の伝送路の入力ジ
ッタ耐力が充分ある場合は問題にならないが、そのため
には当然のことながら後続の入力ジッタ耐力の規定が必
要になり、それに応じて各システムの使用制限がでてく
るという問題があった。また、その規定がない従来のク
ロック抽出回路では、入力ジッタ耐力が不足している場
合は、この出力ジッタに対して後続のクロック抽出系が
追随できず、その後続システムにてデータの読み誤りが
発生してしまう問題があった。
【０００４】本発明の課題は、ジッタを低減することが
できるクロック抽出回路を提供することにある。
できるクロック抽出回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明によれば、第１の
位相同期回路と第２の位相同期回路とを備えるクロック
抽出回路において、前記第１の位相同期回路は、第１の
電圧制御発振器と、入力クロック信号と前記第１の電圧
制御発振器の出力の位相比較を行なう第１の位相比較器
と、第１の位相比較器出力の帯域制限を行なう第１の低
域フィルタとを具備し、前記第２の位相同期回路は、第
２の電圧制御発振器と、第１の電圧制御発振器の出力と
第２の電圧制御発振器の出力の位相比較を行なう第２の
位相比較器と、第１の低域フィルタの帯域より充分広い
帯域をもち第２の位相比較器出力の帯域制限を行なう第
２の低域フィルタと、第１の低域フィルタの出力を分岐
しそのレベル調整及び位相反転を行なうジッタ低減量制
御回路と、該ジッタ低減量制御回路の出力と第２の低域
フィルタの出力を合成し第２の電圧制御発振器の自動位
相同期制御信号を出力する加算回路とを具備し、ジッタ
を含んだ第１の電圧制御発振器の出力と第１の電圧制御
発振器の出力のジッタ情報である前記第１の低域フィル
タの出力とを与えて第２の位相同期回路の自動位相同期
制御信号のジッタ成分を減少させることで、出力クロッ
ク信号のジッタを低減することを特徴とするクロック抽
出回路が得られる。
位相同期回路と第２の位相同期回路とを備えるクロック
抽出回路において、前記第１の位相同期回路は、第１の
電圧制御発振器と、入力クロック信号と前記第１の電圧
制御発振器の出力の位相比較を行なう第１の位相比較器
と、第１の位相比較器出力の帯域制限を行なう第１の低
域フィルタとを具備し、前記第２の位相同期回路は、第
２の電圧制御発振器と、第１の電圧制御発振器の出力と
第２の電圧制御発振器の出力の位相比較を行なう第２の
位相比較器と、第１の低域フィルタの帯域より充分広い
帯域をもち第２の位相比較器出力の帯域制限を行なう第
２の低域フィルタと、第１の低域フィルタの出力を分岐
しそのレベル調整及び位相反転を行なうジッタ低減量制
御回路と、該ジッタ低減量制御回路の出力と第２の低域
フィルタの出力を合成し第２の電圧制御発振器の自動位
相同期制御信号を出力する加算回路とを具備し、ジッタ
を含んだ第１の電圧制御発振器の出力と第１の電圧制御
発振器の出力のジッタ情報である前記第１の低域フィル
タの出力とを与えて第２の位相同期回路の自動位相同期
制御信号のジッタ成分を減少させることで、出力クロッ
ク信号のジッタを低減することを特徴とするクロック抽
出回路が得られる。
【０００６】
【０００７】
【実施例】次に、本発明の実施例を図面に基いて詳細に
説明する。
説明する。
【０００８】図１は本発明の一実施例のブロック図であ
る。入力クロック信号１は、第１の位相同期回路（ＰＬ
Ｌ）３の第１の位相比較器５に入力され、第１の電圧制
御発振器（ＶＣＯ）６の出力信号と位相比較されその出
力は第１の低域フィルタ７で帯域制限を受け、第１の電
圧制御発振器（ＶＣＯ）６の自動位相同期制御信号とし
て働く。入力クロック信号１に低周波ジッタ（デスタフ
ジッタ）が存在する場合、第１の低域フィルタ７の出力
にはその帯域内のジッタ成分が存在している。このジッ
タ成分の情報は第２の位相同期回路（ＰＬＬ）４のジッ
タ低減量制御回路１２に送られる。
る。入力クロック信号１は、第１の位相同期回路（ＰＬ
Ｌ）３の第１の位相比較器５に入力され、第１の電圧制
御発振器（ＶＣＯ）６の出力信号と位相比較されその出
力は第１の低域フィルタ７で帯域制限を受け、第１の電
圧制御発振器（ＶＣＯ）６の自動位相同期制御信号とし
て働く。入力クロック信号１に低周波ジッタ（デスタフ
ジッタ）が存在する場合、第１の低域フィルタ７の出力
にはその帯域内のジッタ成分が存在している。このジッ
タ成分の情報は第２の位相同期回路（ＰＬＬ）４のジッ
タ低減量制御回路１２に送られる。
【０００９】次に第２の位相同期回路４の動作について
説明する。第２の位相比較器８と、第２の電圧制御発振
器９と、第２の低域フィルタ１０により第２の位相同期
回路４が構成されている。この第２の位相同期回路４へ
の入力信号は第１の位相同期回路３の出力信号、即ち第
１の電圧制御発振器６の出力信号である。第２の低域フ
ィルタ１０の通過帯域（ｆ２）は第１の低域フィルタ７
の通過帯域（ｆ１）より充分広くしてあるので、加算回
路１１にてジッタ低減量制御回路１２の出力信号を加え
なければ、第２の位相同期回路４は入力信号である第１
の位相同期回路３の出力信号に完全に追随する。また、
第１の電圧制御発振器６の出力信号は第２の位相同期回
路４の入力信号として、第２の位相比較器８に入力して
いる。
説明する。第２の位相比較器８と、第２の電圧制御発振
器９と、第２の低域フィルタ１０により第２の位相同期
回路４が構成されている。この第２の位相同期回路４へ
の入力信号は第１の位相同期回路３の出力信号、即ち第
１の電圧制御発振器６の出力信号である。第２の低域フ
ィルタ１０の通過帯域（ｆ２）は第１の低域フィルタ７
の通過帯域（ｆ１）より充分広くしてあるので、加算回
路１１にてジッタ低減量制御回路１２の出力信号を加え
なければ、第２の位相同期回路４は入力信号である第１
の位相同期回路３の出力信号に完全に追随する。また、
第１の電圧制御発振器６の出力信号は第２の位相同期回
路４の入力信号として、第２の位相比較器８に入力して
いる。
【００１０】本発明ではジッタ低減量制御回路１２に
て、第２の位相同期回路４の入力信号に含まれているジ
ッタ成分を位相反転（逆相）し加算回路１１に加えるこ
とで、第２の位相同期回路４のループに割り込みをかけ
る。即ち、第２の電圧制御発振器９にかかる自動位相同
期制御信号中のジッタ成分をキャンセルすることで第２
の電圧制御発振器９の出力に含まれるジッタ成分を低減
することができる。この時、割り込みをかけるジッタ低
減量制御回路１２の出力レベルは第２の位相同期回路４
の位相同期をはずさない条件内で設定される。
て、第２の位相同期回路４の入力信号に含まれているジ
ッタ成分を位相反転（逆相）し加算回路１１に加えるこ
とで、第２の位相同期回路４のループに割り込みをかけ
る。即ち、第２の電圧制御発振器９にかかる自動位相同
期制御信号中のジッタ成分をキャンセルすることで第２
の電圧制御発振器９の出力に含まれるジッタ成分を低減
することができる。この時、割り込みをかけるジッタ低
減量制御回路１２の出力レベルは第２の位相同期回路４
の位相同期をはずさない条件内で設定される。
【００１１】また、加算回路１１については動作原理の
みを示しており、具体的手段としては、ジッタ低減量制
御回路１２の出力を第２の電圧制御発振器９の固定バイ
アス側、即ちリファレンス電圧側に加算する手段も含ま
れる。
みを示しており、具体的手段としては、ジッタ低減量制
御回路１２の出力を第２の電圧制御発振器９の固定バイ
アス側、即ちリファレンス電圧側に加算する手段も含ま
れる。
【００１２】
【発明の効果】以上説明したように本発明は、位相同期
回路（ＰＬＬ）を２段従属に接続し、後段の位相同期回
路（ＰＬＬ）においては、自動位相同期制御信号に前段
で抽出したジッタ成分を逆相で加えるので、電圧制御発
振器（ＶＣＯ）出力のジッタを低減することができる。
回路（ＰＬＬ）を２段従属に接続し、後段の位相同期回
路（ＰＬＬ）においては、自動位相同期制御信号に前段
で抽出したジッタ成分を逆相で加えるので、電圧制御発
振器（ＶＣＯ）出力のジッタを低減することができる。
【図１】本発明のクロック抽出回路の一実施例を示すブ
ロック図である。
ロック図である。
【図２】従来のクロック抽出回路の一実施例を示すブロ
ック図である。
ック図である。
１ 入力クロック信号 ２ 出力クロック信号 ３ 第１の位相同期回路 ４ 第２の位相同期回路 ５ 第１の位相比較器 ６ 第１の電圧制御発振器 ７ 第１の低域フィルタ ８ 第２の位相比較器 ９ 第２の電圧制御発振器 １０ 第２の低域フィルタ １１ 加算回路 １２ ジッタ低減量制御回路
Claims (1)
- 【請求項１】 第１の位相同期回路と第２の位相同期回
路とを備えるクロック抽出回路において、前記第１の位
相同期回路は、第１の電圧制御発振器と、入力クロック
信号と前記第１の電圧制御発振器の出力の位相比較を行
なう第１の位相比較器と、第１の位相比較器出力の帯域
制限を行なう第１の低域フィルタとを具備し、前記第２
の位相同期回路は、第２の電圧制御発振器と、第１の電
圧制御発振器の出力と第２の電圧制御発振器の出力の位
相比較を行なう第２の位相比較器と、第１の低域フィル
タの帯域より充分広い帯域をもち第２の位相比較器出力
の帯域制限を行なう第２の低域フィルタと、第１の低域
フィルタの出力を分岐しそのレベル調整及び位相反転を
行なうジッタ低減量制御回路と、該ジッタ低減量制御回
路の出力と第２の低域フィルタの出力を合成し第２の電
圧制御発振器の自動位相同期制御信号を出力する加算回
路とを具備し、ジッタを含んだ第１の電圧制御発振器の
出力と第１の電圧制御発振器の出力のジッタ情報である
前記第１の低域フィルタの出力とを与えて第２の位相同
期回路の自動位相同期制御信号のジッタ成分を減少させ
ることで、出力クロック信号のジッタを低減することを
特徴とするクロック抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158788A JP2560982B2 (ja) | 1993-06-29 | 1993-06-29 | クロック抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158788A JP2560982B2 (ja) | 1993-06-29 | 1993-06-29 | クロック抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746231A JPH0746231A (ja) | 1995-02-14 |
| JP2560982B2 true JP2560982B2 (ja) | 1996-12-04 |
Family
ID=15679358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5158788A Expired - Fee Related JP2560982B2 (ja) | 1993-06-29 | 1993-06-29 | クロック抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560982B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331314A (ja) * | 1986-07-25 | 1988-02-10 | Toshiba Corp | 位相同期回路 |
| JP2514955B2 (ja) * | 1987-03-20 | 1996-07-10 | 株式会社東芝 | 位相同期回路 |
-
1993
- 1993-06-29 JP JP5158788A patent/JP2560982B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746231A (ja) | 1995-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960730 |
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