JPH11220390A - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
- Publication number
- JPH11220390A JPH11220390A JP10019322A JP1932298A JPH11220390A JP H11220390 A JPH11220390 A JP H11220390A JP 10019322 A JP10019322 A JP 10019322A JP 1932298 A JP1932298 A JP 1932298A JP H11220390 A JPH11220390 A JP H11220390A
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- JP
- Japan
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- voltage
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- charge pump
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ループゲインを大きくせず、ロック時の電
圧制御発振周波数の安定性を保ち、ロックアップ時間を
短縮化し得る位相同期ループ回路を提供する。 【解決手段】 位相比較回路１，チャージポンプ回路
２，ローパスフィルタ（ＬＰＦ）３，電圧制御発振回路
（ＶＣＯ）４及び分周回路５がループ状に接続されてい
る位相同期ループに、ローパスフィルタ３の出力電圧を
判定する電圧判定回路６を具備し、この電圧判定回路６
によってチャージポンプ回路２の出力を制御し、ＬＰＦ
３の出力電圧をロック状態に近づけてからＰＬＬ動作に
移行することでロックアップ時間を短縮する。
圧制御発振周波数の安定性を保ち、ロックアップ時間を
短縮化し得る位相同期ループ回路を提供する。 【解決手段】 位相比較回路１，チャージポンプ回路
２，ローパスフィルタ（ＬＰＦ）３，電圧制御発振回路
（ＶＣＯ）４及び分周回路５がループ状に接続されてい
る位相同期ループに、ローパスフィルタ３の出力電圧を
判定する電圧判定回路６を具備し、この電圧判定回路６
によってチャージポンプ回路２の出力を制御し、ＬＰＦ
３の出力電圧をロック状態に近づけてからＰＬＬ動作に
移行することでロックアップ時間を短縮する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば周波数シン
セサイザ方式電子選局チューナなどに使用される位相同
期ループ回路（以下、ＰＬＬ回路という）に関わり、特
に位相同期ループ内の位相比較回路の出力に応じた直流
成分を有する電圧レベルを生成するためのチャージポン
プ回路を有するＰＬＬ回路に関するものである。
セサイザ方式電子選局チューナなどに使用される位相同
期ループ回路（以下、ＰＬＬ回路という）に関わり、特
に位相同期ループ内の位相比較回路の出力に応じた直流
成分を有する電圧レベルを生成するためのチャージポン
プ回路を有するＰＬＬ回路に関するものである。
【０００２】
【従来の技術】図５は、従来例の周波数シンセサイザに
使用されるＰＬＬ回路を示す。このＰＬＬ回路におい
て、位相比較回路１は、基準周波数Ｒ（以下、信号Ｒと
いう）及び分周回路５の出力信号Ｓの位相を比較し、前
記両信号Ｒ，Ｓの位相の前後関係に応じてチャージポン
プ回路２の出力を制御する信号Ｐを出力する。例えば、
前記両信号Ｒ，Ｓの位相差がほぼ零の場合にはチャージ
ポンプ回路２の出力をハイインピーダンス状態（フロー
ティング状態）にする。前記信号Ｓの位相が信号Ｒの位
相よりも進んでいる場合には、チャージポンプ回路２の
出力を“Ｌ”レベルにする。これと逆に前記信号Ｓの位
相が信号Ｒの位相よりも遅れている場合には、チャージ
ポンプ回路２の出力を“Ｈ”レベルにする。
使用されるＰＬＬ回路を示す。このＰＬＬ回路におい
て、位相比較回路１は、基準周波数Ｒ（以下、信号Ｒと
いう）及び分周回路５の出力信号Ｓの位相を比較し、前
記両信号Ｒ，Ｓの位相の前後関係に応じてチャージポン
プ回路２の出力を制御する信号Ｐを出力する。例えば、
前記両信号Ｒ，Ｓの位相差がほぼ零の場合にはチャージ
ポンプ回路２の出力をハイインピーダンス状態（フロー
ティング状態）にする。前記信号Ｓの位相が信号Ｒの位
相よりも進んでいる場合には、チャージポンプ回路２の
出力を“Ｌ”レベルにする。これと逆に前記信号Ｓの位
相が信号Ｒの位相よりも遅れている場合には、チャージ
ポンプ回路２の出力を“Ｈ”レベルにする。
【０００３】チャージポンプ回路２は、位相比較回路１
の出力に応じた直流成分を有する電圧レベルを生成す
る。ローパスフィルタ（以下、ＬＰＦという）３はチャ
ージポンプ回路２の出力電圧を直流化する。
の出力に応じた直流成分を有する電圧レベルを生成す
る。ローパスフィルタ（以下、ＬＰＦという）３はチャ
ージポンプ回路２の出力電圧を直流化する。
【０００４】電圧制御発振回路（以下、ＶＣＯという）
４は、ＬＰＦ３の出力電圧（直流電圧）が制御電圧とし
て供給され、この制御電圧レベルに応じて発振周波数ｆ
ｖが制御される。分周回路５は、ＶＣＯ４の発振周波数
をある分周比Ｎで分周するものである。
４は、ＬＰＦ３の出力電圧（直流電圧）が制御電圧とし
て供給され、この制御電圧レベルに応じて発振周波数ｆ
ｖが制御される。分周回路５は、ＶＣＯ４の発振周波数
をある分周比Ｎで分周するものである。
【０００５】位相比較回路１，チャージポンプ回路２，
ＬＰＦ３，ＶＣＯ４及び分周回路５はＰＬＬ回路を形成
している。
ＬＰＦ３，ＶＣＯ４及び分周回路５はＰＬＬ回路を形成
している。
【０００６】前記ＰＬＬ回路において、その動作はよく
知られているのでその詳細な説明は省略するが、発振周
波数ｆｖは基準周波数発生回路（図略）の出力信号Ｒの
周波数のＮ倍になっている。
知られているのでその詳細な説明は省略するが、発振周
波数ｆｖは基準周波数発生回路（図略）の出力信号Ｒの
周波数のＮ倍になっている。
【０００７】
【発明が解決しようとする課題】ところで、従来のＰＬ
Ｌ回路においては、ロックアップ時間を短縮するために
ループゲインを大きくする方法で対処する。すなわち、
チャージポンプ回路２の出力電圧を高くする、ＬＰＦ３
の時定数を小さくする、ＶＣＯ４の制御電圧感度を高く
する、あるいは分周回路５の分周比Ｎを小さくする等の
工夫をしていた。しかしながら、これらの方法ではＰＬ
Ｌ回路が過敏に反応することになり、ロック時のＶＣＯ
の発振周波数ｆｖの安定性が悪くなるという問題が生じ
る。
Ｌ回路においては、ロックアップ時間を短縮するために
ループゲインを大きくする方法で対処する。すなわち、
チャージポンプ回路２の出力電圧を高くする、ＬＰＦ３
の時定数を小さくする、ＶＣＯ４の制御電圧感度を高く
する、あるいは分周回路５の分周比Ｎを小さくする等の
工夫をしていた。しかしながら、これらの方法ではＰＬ
Ｌ回路が過敏に反応することになり、ロック時のＶＣＯ
の発振周波数ｆｖの安定性が悪くなるという問題が生じ
る。
【０００８】本発明は前記の問題を解決すべくなされた
もので、ループゲインを大きくせずロック時のＶＣＯの
発振周波数の安定性を保ち、ロックアップ時間を短縮化
し得るＰＬＬ回路を提供することを目的とする。
もので、ループゲインを大きくせずロック時のＶＣＯの
発振周波数の安定性を保ち、ロックアップ時間を短縮化
し得るＰＬＬ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するため、位相比較回路、チャージポンプ回路、ＬＰ
Ｆ、ＶＣＯ及び分周回路もしくは可変分周回路がループ
状に接続されているＰＬＬ回路において、ＰＬＬ回路の
動作立ち上げ時までにＬＰＦの出力電圧をある程度任意
に設定できる構成となっている。
するため、位相比較回路、チャージポンプ回路、ＬＰ
Ｆ、ＶＣＯ及び分周回路もしくは可変分周回路がループ
状に接続されているＰＬＬ回路において、ＰＬＬ回路の
動作立ち上げ時までにＬＰＦの出力電圧をある程度任意
に設定できる構成となっている。
【００１０】
【発明の実施の形態】ＰＬＬ回路の動作立ち上げ時まで
にロック時のＰＬＬ回路の状態に近づけておく。ロック
状態は、任意のＶＣＯ発振周波数が安定に発振している
状態を指し、ＬＰＦの出力電圧も任意の値で安定するた
め、ＬＰＦ出力電圧からチャージポンプ回路の出力を制
御し、ロック時の状態に近づけておく。
にロック時のＰＬＬ回路の状態に近づけておく。ロック
状態は、任意のＶＣＯ発振周波数が安定に発振している
状態を指し、ＬＰＦの出力電圧も任意の値で安定するた
め、ＬＰＦ出力電圧からチャージポンプ回路の出力を制
御し、ロック時の状態に近づけておく。
【００１１】そうすることによって、ＰＬＬ回路の動作
立ち上げ時に既にロック状態に近いため、ロックアップ
時間の短縮が可能になる。また、ＰＬＬ回路を形成する
位相比較回路、チャージポンプ回路、ＬＰＦ、ＶＣＯ及
び分周回路もしくは可変分周回路の変更は必要ないた
め、ループゲインを大きくすることがない。
立ち上げ時に既にロック状態に近いため、ロックアップ
時間の短縮が可能になる。また、ＰＬＬ回路を形成する
位相比較回路、チャージポンプ回路、ＬＰＦ、ＶＣＯ及
び分周回路もしくは可変分周回路の変更は必要ないた
め、ループゲインを大きくすることがない。
【００１２】以下、本発明の各実施の形態について図１
から図４を用いて説明する。
から図４を用いて説明する。
【００１３】（実施の形態１）図１は、本発明の実施の
形態１におけるＰＬＬ回路を示している。
形態１におけるＰＬＬ回路を示している。
【００１４】このＰＬＬ回路は、図５を参照して前述し
た従来のＰＬＬ回路と比べて、ＬＰＦ３の出力電圧を判
定してチャージポンプ回路２の出力を制御する電圧判定
回路６が付加されている点が異なり、その他は同じであ
るので図５中と同一符号を付している。
た従来のＰＬＬ回路と比べて、ＬＰＦ３の出力電圧を判
定してチャージポンプ回路２の出力を制御する電圧判定
回路６が付加されている点が異なり、その他は同じであ
るので図５中と同一符号を付している。
【００１５】電圧判定回路６は、判定電圧レベルを持
ち、判定電圧レベルを基準にしてチャージポンプ回路２
の出力の制御を行う。たとえば、ＬＰＦ３の出力電圧が
判定電圧レベルより高ければチャージポンプ回路２の出
力を“Ｌ”にし、ＬＰＦ３の出力電圧を下げる。ＬＰＦ
３の出力電圧が判定電圧レベルより低ければチャージポ
ンプ回路２の出力を“Ｈ”にし、ＬＰＦ３の出力電圧を
上げる。
ち、判定電圧レベルを基準にしてチャージポンプ回路２
の出力の制御を行う。たとえば、ＬＰＦ３の出力電圧が
判定電圧レベルより高ければチャージポンプ回路２の出
力を“Ｌ”にし、ＬＰＦ３の出力電圧を下げる。ＬＰＦ
３の出力電圧が判定電圧レベルより低ければチャージポ
ンプ回路２の出力を“Ｈ”にし、ＬＰＦ３の出力電圧を
上げる。
【００１６】上記の動作を行い、ＬＰＦ３の出力電圧を
ロック状態に近づけてから、ＰＬＬ動作に移行すれば、
ロックアップ時間を短縮することができる。
ロック状態に近づけてから、ＰＬＬ動作に移行すれば、
ロックアップ時間を短縮することができる。
【００１７】（実施の形態２）図２は、本発明の実施の
形態２におけるＰＬＬ回路を示している。
形態２におけるＰＬＬ回路を示している。
【００１８】このＰＬＬ回路は、図５を参照して前述し
た従来のＰＬＬ回路と比べて、ＬＰＦ３の出力電圧を判
定して位相比較回路１の出力を制御する電圧判定回路６
が付加されている点が異なり、その他は同じであるので
図５中と同一符号を付している。
た従来のＰＬＬ回路と比べて、ＬＰＦ３の出力電圧を判
定して位相比較回路１の出力を制御する電圧判定回路６
が付加されている点が異なり、その他は同じであるので
図５中と同一符号を付している。
【００１９】電圧判定回路６は、判定電圧レベルを持
ち、判定電圧レベルを基準にして位相比較回路１の出力
の制御を行う。たとえば、ＬＰＦ３の出力電圧が判定電
圧レベルより高ければ位相比較回路１はチャージポンプ
回路２の出力を“Ｌ”にする信号を出力し、ＬＰＦ３の
出力電圧を下げる。ＬＰＦ３の出力電圧が判定電圧レベ
ルより低ければ位相比較回路１はチャージポンプ回路２
の出力を“Ｈ”にし、ＬＰＦ３の出力電圧を上げる。
ち、判定電圧レベルを基準にして位相比較回路１の出力
の制御を行う。たとえば、ＬＰＦ３の出力電圧が判定電
圧レベルより高ければ位相比較回路１はチャージポンプ
回路２の出力を“Ｌ”にする信号を出力し、ＬＰＦ３の
出力電圧を下げる。ＬＰＦ３の出力電圧が判定電圧レベ
ルより低ければ位相比較回路１はチャージポンプ回路２
の出力を“Ｈ”にし、ＬＰＦ３の出力電圧を上げる。
【００２０】上記の動作を行い、ＬＰＦ３の出力電圧を
ロック状態に近づけてから、ＰＬＬ動作に移行すれば、
ロックアップ時間を短縮することができる。
ロック状態に近づけてから、ＰＬＬ動作に移行すれば、
ロックアップ時間を短縮することができる。
【００２１】（実施の形態３）図３は、本発明の実施の
形態３におけるＰＬＬ回路を示している。
形態３におけるＰＬＬ回路を示している。
【００２２】このＰＬＬ回路は、図５を参照して前述し
た従来のＰＬＬ回路と比べて、分周回路５が可変分周回
路７に特定され、ＬＰＦ３の出力電圧を判定して可変分
周回路７の分周比を制御する電圧判定回路６が付加され
ている点が異なり、その他は同じであるので図５中と同
一符号を付している。
た従来のＰＬＬ回路と比べて、分周回路５が可変分周回
路７に特定され、ＬＰＦ３の出力電圧を判定して可変分
周回路７の分周比を制御する電圧判定回路６が付加され
ている点が異なり、その他は同じであるので図５中と同
一符号を付している。
【００２３】電圧判定回路６は、判定電圧レベルを持
ち、判定電圧レベルを基準にして可変分周回路７の分周
比の制御を行う。たとえば、ＬＰＦ３の出力電圧が判定
電圧レベルより高ければ可変分周回路７の分周比を低く
し、可変分周回路７の出力信号Ｓの周波数を高くする。
そうすると位相比較回路１の出力信号Ｐによってチャー
ジポンプ２の出力が“Ｌ”になり、ＬＰＦ３の出力電圧
を下げる。ＬＰＦ３の出力電圧が判定電圧レベルより低
ければ可変分周回路７の分周比を高くし、可変分周回路
７の出力信号Ｓの周波数を低くする。そうすると位相比
較回路１の出力信号Ｐによってチャージポンプ回路２の
出力が“Ｈ”になり、ＬＰＦ３の出力電圧を上げる。
ち、判定電圧レベルを基準にして可変分周回路７の分周
比の制御を行う。たとえば、ＬＰＦ３の出力電圧が判定
電圧レベルより高ければ可変分周回路７の分周比を低く
し、可変分周回路７の出力信号Ｓの周波数を高くする。
そうすると位相比較回路１の出力信号Ｐによってチャー
ジポンプ２の出力が“Ｌ”になり、ＬＰＦ３の出力電圧
を下げる。ＬＰＦ３の出力電圧が判定電圧レベルより低
ければ可変分周回路７の分周比を高くし、可変分周回路
７の出力信号Ｓの周波数を低くする。そうすると位相比
較回路１の出力信号Ｐによってチャージポンプ回路２の
出力が“Ｈ”になり、ＬＰＦ３の出力電圧を上げる。
【００２４】上記の動作を行い、ＬＰＦ３の出力電圧を
ロック状態に近づけてから、ＰＬＬ動作に移行すれば、
ロックアップ時間を短縮することができる。
ロック状態に近づけてから、ＰＬＬ動作に移行すれば、
ロックアップ時間を短縮することができる。
【００２５】（実施の形態４）図４は、本発明の実施の
形態４におけるＰＬＬ回路を示している。
形態４におけるＰＬＬ回路を示している。
【００２６】このＰＬＬ回路は、前記実施の形態１（図
１）及び実施の形態２（図２）のＰＬＬ回路において、
分周回路５が可変分周回路７に特定され、可変分周回路
７の分周比を設定する分周設定回路８を具備し、電圧判
定回路６が判定電圧レベルを複数有し、分周設定回路８
で判定電圧レベルを制御し、かつ可変分周回路７の分周
比を制御する点が異なる。
１）及び実施の形態２（図２）のＰＬＬ回路において、
分周回路５が可変分周回路７に特定され、可変分周回路
７の分周比を設定する分周設定回路８を具備し、電圧判
定回路６が判定電圧レベルを複数有し、分周設定回路８
で判定電圧レベルを制御し、かつ可変分周回路７の分周
比を制御する点が異なる。
【００２７】上記ＰＬＬ回路は可変分周回路７の分周比
ＮによってＶＣＯ４の発振周波数ｆｖのロック周波数を
決定することができ、ロック周波数は基準周波数ＲのＮ
倍になる。そのＰＬＬ動作から分周比ＮとＶＣＯ４の制
御電圧特性でＬＰＦ３のロック状態の出力電圧を算出す
ることが可能であるため、可変分周回路７の分周比を設
定する分周設定回路８から電圧判定回路６を制御し、判
定電圧レベルを変化させる。電圧判定回路６は実施の形
態１〜３と同様の制御を行う。
ＮによってＶＣＯ４の発振周波数ｆｖのロック周波数を
決定することができ、ロック周波数は基準周波数ＲのＮ
倍になる。そのＰＬＬ動作から分周比ＮとＶＣＯ４の制
御電圧特性でＬＰＦ３のロック状態の出力電圧を算出す
ることが可能であるため、可変分周回路７の分周比を設
定する分周設定回路８から電圧判定回路６を制御し、判
定電圧レベルを変化させる。電圧判定回路６は実施の形
態１〜３と同様の制御を行う。
【００２８】図４は代表例として、実施の形態１に本Ｐ
ＬＬ回路を適用した例である。電圧判定回路６が判定電
圧レベルを基準にしてチャージポンプ回路２の出力の制
御を行う。たとえば、ＬＰＦ３の出力電圧が判定電圧レ
ベルより高ければチャージポンプ回路２の出力を“Ｌ”
にし、ＬＰＦ３の出力電圧を下げる。ＬＰＦ３の出力電
圧が判定電圧レベルより低ければチャージポンプ回路２
の出力を“Ｈ”にし、ＬＰＦ３の出力電圧を上げる。
ＬＬ回路を適用した例である。電圧判定回路６が判定電
圧レベルを基準にしてチャージポンプ回路２の出力の制
御を行う。たとえば、ＬＰＦ３の出力電圧が判定電圧レ
ベルより高ければチャージポンプ回路２の出力を“Ｌ”
にし、ＬＰＦ３の出力電圧を下げる。ＬＰＦ３の出力電
圧が判定電圧レベルより低ければチャージポンプ回路２
の出力を“Ｈ”にし、ＬＰＦ３の出力電圧を上げる。
【００２９】その後、ＶＣＯ４の発振周波数ｆｖのロッ
ク周波数を変更したい時、可変分周回路７の分周比Ｎを
変更した場合、可変分周回路７の分周比Ｎから算出した
判定電圧レベルに変更するため、分周設定回路８によっ
て、電圧判定回路６を制御する。
ク周波数を変更したい時、可変分周回路７の分周比Ｎを
変更した場合、可変分周回路７の分周比Ｎから算出した
判定電圧レベルに変更するため、分周設定回路８によっ
て、電圧判定回路６を制御する。
【００３０】上記の動作を行えば、ＬＰＦ３の出力電圧
をロック状態に近づけてから、ＰＬＬ動作に移行すれ
ば、ロックアップ時間を短縮することができる。
をロック状態に近づけてから、ＰＬＬ動作に移行すれ
ば、ロックアップ時間を短縮することができる。
【００３１】また、ロック状態から、他のＶＣＯの発振
周波数にロックさせる場合においてもロックアップ時間
を短縮させることが可能になる。
周波数にロックさせる場合においてもロックアップ時間
を短縮させることが可能になる。
【００３２】
【発明の効果】以上説明したように本発明は、ローパス
フィルタの出力電圧を判定する電圧判定回路によって、
位相同期ループを構成するチャージポンプ回路、位相比
較回路、固定もしくは可変分周回路の出力を制御する。
もしくは分周設定回路によって電圧判定回路の判定電圧
レベルと可変分周回路の出力を夫々制御することによっ
て位相同期ループ回路のロックアップ時間を短縮し、ロ
ック時のＶＣＯの発振周波数の安定性を保つことができ
る。
フィルタの出力電圧を判定する電圧判定回路によって、
位相同期ループを構成するチャージポンプ回路、位相比
較回路、固定もしくは可変分周回路の出力を制御する。
もしくは分周設定回路によって電圧判定回路の判定電圧
レベルと可変分周回路の出力を夫々制御することによっ
て位相同期ループ回路のロックアップ時間を短縮し、ロ
ック時のＶＣＯの発振周波数の安定性を保つことができ
る。
【図１】本発明の実施の形態１におけるＰＬＬ回路を示
す回路図
す回路図
【図２】本発明の実施の形態２におけるＰＬＬ回路を示
す回路図
す回路図
【図３】本発明の実施の形態３におけるＰＬＬ回路を示
す回路図
す回路図
【図４】本発明の実施の形態４におけるＰＬＬ回路を示
す回路図
す回路図
【図５】従来のＰＬＬ回路を示す回路図
１ 位相比較回路 ２ チャージポンプ回路 ３ ローパスフィルタ（ＬＰＦ） ４ 電圧制御発振回路（ＶＣＯ） ５ 分周回路 ６ 電圧判定回路 ７ 可変分周回路 ８ 分周設定回路
Claims (4)
- 【請求項１】 位相比較回路、チャージポンプ回路、ロ
ーパスフィルタ、電圧制御発振回路及び分周回路がルー
プ状に接続されている位相同期ループと、前記ローパス
フィルタの出力電圧を判定する電圧判定回路を具備し、
前記電圧判定回路によって前記チャージポンプ回路の出
力を制御することを特徴とする位相同期ループ回路。 - 【請求項２】 位相比較回路、チャージポンプ回路、ロ
ーパスフィルタ、電圧制御発振回路及び分周回路がルー
プ状に接続されている位相同期ループと、前記ローパス
フィルタの出力電圧を判定する電圧判定回路を具備し、
前記電圧判定回路によって前記位相比較回路の出力を制
御することを特徴とする位相同期ループ回路。 - 【請求項３】 位相比較回路、チャージポンプ回路、ロ
ーパスフィルタ、電圧制御発振回路及び可変分周回路が
ループ状に接続されている位相同期ループと、前記ロー
パスフィルタの出力電圧を判定する電圧判定回路を具備
し、前記電圧判定回路によって前記可変分周回路の分周
比を制御することを特徴とする位相同期ループ回路。 - 【請求項４】 位相比較回路、チャージポンプ回路、ロ
ーパスフィルタ、電圧制御発振回路及び可変分周回路が
ループ状に接続されている位相同期ループ回路におい
て、電圧判定回路は判定電圧レベルを複数有し、前記可
変分周回路の分周を設定するデジタル値から算出される
前記電圧判定回路の判定電圧レベルを設定し、かつ前記
可変分周回路の分周比を制御する分周設定回路を具備す
ることを特徴とする位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10019322A JPH11220390A (ja) | 1998-01-30 | 1998-01-30 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10019322A JPH11220390A (ja) | 1998-01-30 | 1998-01-30 | 位相同期ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220390A true JPH11220390A (ja) | 1999-08-10 |
Family
ID=11996181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10019322A Pending JPH11220390A (ja) | 1998-01-30 | 1998-01-30 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220390A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2357381A (en) * | 1999-12-13 | 2001-06-20 | Sony Uk Ltd | Changing output frequency of a phase locked loop |
| KR100728584B1 (ko) * | 2004-12-02 | 2007-06-14 | 샤프 가부시키가이샤 | 피엘엘 회로 |
| JP2014236410A (ja) * | 2013-06-04 | 2014-12-15 | スパンション エルエルシー | Ｐｌｌ回路 |
-
1998
- 1998-01-30 JP JP10019322A patent/JPH11220390A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2357381A (en) * | 1999-12-13 | 2001-06-20 | Sony Uk Ltd | Changing output frequency of a phase locked loop |
| GB2357381B (en) * | 1999-12-13 | 2003-12-24 | Sony Uk Ltd | Changing the output frequency of a phased-locked loop |
| KR100728584B1 (ko) * | 2004-12-02 | 2007-06-14 | 샤프 가부시키가이샤 | 피엘엘 회로 |
| US7551037B2 (en) | 2004-12-02 | 2009-06-23 | Sharp Kabushiki Kaisha | PLL circuit having reduced pull-in time |
| JP2014236410A (ja) * | 2013-06-04 | 2014-12-15 | スパンション エルエルシー | Ｐｌｌ回路 |
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