JP2002009618A - Ｐｌｌ回路を用いた公称周波数の生成方法およびｐｌｌ回路 - Google Patents
Ｐｌｌ回路を用いた公称周波数の生成方法およびｐｌｌ回路Info
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- 238000000034 method Methods 0.000 title claims description 17
- 230000008859 change Effects 0.000 abstract description 11
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000007796 conventional method Methods 0.000 abstract 1
- 230000010355 oscillation Effects 0.000 description 8
- 230000007704 transition Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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Abstract
(57)【要約】
【課題】 ＰＬＬ回路を用いて公称周波数を生成する従
来の方法では、周波数変化に要する最短時間が比較周波
数の制約を受ける。 【解決手段】 電圧制御発振器と、第１分周器と、第２
分周器と、参照発振器と、位相検出器とを有するＰＬＬ
回路を用いて公称周波数を生成するにあたって、位相検
出器で比較される第１比較周波数と第２比較周波数とを
共に増大させて、電圧制御発振器の出力周波数を公称周
波数に粗調整した後、第１比較周波数および第２比較周
波数を再び下げ、電圧制御発振器の出力周波数を公称周
波数に微調整する。
来の方法では、周波数変化に要する最短時間が比較周波
数の制約を受ける。 【解決手段】 電圧制御発振器と、第１分周器と、第２
分周器と、参照発振器と、位相検出器とを有するＰＬＬ
回路を用いて公称周波数を生成するにあたって、位相検
出器で比較される第１比較周波数と第２比較周波数とを
共に増大させて、電圧制御発振器の出力周波数を公称周
波数に粗調整した後、第１比較周波数および第２比較周
波数を再び下げ、電圧制御発振器の出力周波数を公称周
波数に微調整する。
Description
【０００１】
【発明の属する技術分野】本発明は、位相同期ループ
（phase locked loop, ＰＬＬ）回路を用いて公称周波
数を生成する方法、およびＰＬＬ回路に関する。
（phase locked loop, ＰＬＬ）回路を用いて公称周波
数を生成する方法、およびＰＬＬ回路に関する。
【０００２】
【従来の技術】従来のＰＬＬ回路は、 参照周波数の参
照発振出力を提供する発振器（以下、「参照発振器」と
いう。）と、公称周波数(nominal frequency)に調節さ
れる発振出力を生成する電圧制御発振器（以下、「ＶＣ
Ｏ」という。）とを有する。
照発振出力を提供する発振器（以下、「参照発振器」と
いう。）と、公称周波数(nominal frequency)に調節さ
れる発振出力を生成する電圧制御発振器（以下、「ＶＣ
Ｏ」という。）とを有する。
【０００３】さらに、従来のＰＬＬ回路は、ＶＣＯの出
力におけるタップ可能な出力周波数を分周する１または
複数の分周器を有する。このようにして得られる発振出
力を、同様にして分周器で分周されて得られる参照発振
出力と、位相に関して、従って周波数に関しても、比較
する。ＰＬＬ回路は、さらに、前記の比較を行う位相検
出器と、駆動装置とを有する。駆動装置は、充電ポンプ
(charging pump)と、位相検出器からのパルス信号を直
流電圧に変換するループフィルタとを有する。ループフ
ィルタで生成された直流電圧は、ＶＣＯの制御電圧とし
て利用される。
力におけるタップ可能な出力周波数を分周する１または
複数の分周器を有する。このようにして得られる発振出
力を、同様にして分周器で分周されて得られる参照発振
出力と、位相に関して、従って周波数に関しても、比較
する。ＰＬＬ回路は、さらに、前記の比較を行う位相検
出器と、駆動装置とを有する。駆動装置は、充電ポンプ
(charging pump)と、位相検出器からのパルス信号を直
流電圧に変換するループフィルタとを有する。ループフ
ィルタで生成された直流電圧は、ＶＣＯの制御電圧とし
て利用される。
【０００４】自由に発振したＶＣＯからの出力周波数
は、少なくとも１つの分周器によって第１比較周波数に
まで下げられ、参照発振器の下流に接続された少なくと
も１つの分周器を介して供給され、高度に安定化されて
いる第２比較周波数と共に、位相検出器に供給される。
は、少なくとも１つの分周器によって第１比較周波数に
まで下げられ、参照発振器の下流に接続された少なくと
も１つの分周器を介して供給され、高度に安定化されて
いる第２比較周波数と共に、位相検出器に供給される。
【０００５】このような構成を有するＰＬＬ回路は、周
波数を変化する際の切り換え特性(changeover characte
ristics)が良くない。比較周波数を低く選定すると、過
渡時間が非常に長くなる。過渡時間を短くするために
は、比較周波数をより高く選定し、変分(increments)を
大きくすることが必要である。
波数を変化する際の切り換え特性(changeover characte
ristics)が良くない。比較周波数を低く選定すると、過
渡時間が非常に長くなる。過渡時間を短くするために
は、比較周波数をより高く選定し、変分(increments)を
大きくすることが必要である。
【０００６】システムに起因する干渉、例えばＰＬＬ回
路の位相ノイズを抑制するためには、ＰＬＬ回路を構成
しているループフィルタの時定数を大きくすると共に、
比較周波数を低くすることが必要である。しかしなが
ら、周波数変化を迅速に行うためには、ループフィルタ
の時定数をできるだけ小さくすることが必要である。
路の位相ノイズを抑制するためには、ＰＬＬ回路を構成
しているループフィルタの時定数を大きくすると共に、
比較周波数を低くすることが必要である。しかしなが
ら、周波数変化を迅速に行うためには、ループフィルタ
の時定数をできるだけ小さくすることが必要である。
【０００７】与えられた条件下でできるだけ迅速に周波
数を変化させるためには、周波数変化を行っている間に
充電ポンプ中の電流、またはループフィルタを切り換え
ることができる。どちらを切り換える場合でも、フィル
タの時定数が低減され、周波数変化の迅速化が図られる
一方で、位相ノイズが一時的に増大する。
数を変化させるためには、周波数変化を行っている間に
充電ポンプ中の電流、またはループフィルタを切り換え
ることができる。どちらを切り換える場合でも、フィル
タの時定数が低減され、周波数変化の迅速化が図られる
一方で、位相ノイズが一時的に増大する。
【０００８】ドイツ国特許出願公開第４００８２４５Ａ
１号公報には、周波数変化を迅速に行うために、ＶＣＯ
の制御電圧がタップされ(is tapped)、入力インピーダ
ンスの高い分布増幅器と１個のキャパシタとを介して制
御可能電流源の入力端子 (inputs) 、特に充電ポンプの
入力端子 (inputs) に供給されることが記載されてい
る。
１号公報には、周波数変化を迅速に行うために、ＶＣＯ
の制御電圧がタップされ(is tapped)、入力インピーダ
ンスの高い分布増幅器と１個のキャパシタとを介して制
御可能電流源の入力端子 (inputs) 、特に充電ポンプの
入力端子 (inputs) に供給されることが記載されてい
る。
【０００９】ドイツ国特許出願公開第３５４４６２２Ａ
１号公報には、従来のＰＬＬ回路のロックイン時間を短
縮させるための回路構成が記載されている。この回路で
は、ＶＣＯの制御信号として機能する位相検出器からの
出力信号を、制御装置が増幅する。
１号公報には、従来のＰＬＬ回路のロックイン時間を短
縮させるための回路構成が記載されている。この回路で
は、ＶＣＯの制御信号として機能する位相検出器からの
出力信号を、制御装置が増幅する。
【００１０】ドイツ国特許出願公開第４２３２６０９Ａ
１号公報には、個々の分周器が、複数の同期信号の入力
端子 (inputs) と、周波数変化を行った後の所定の時期
に同期パルス信号を発する１つの同期装置とを備えたＰ
ＬＬ回路が記載されている。
１号公報には、個々の分周器が、複数の同期信号の入力
端子 (inputs) と、周波数変化を行った後の所定の時期
に同期パルス信号を発する１つの同期装置とを備えたＰ
ＬＬ回路が記載されている。
【００１１】しかしながら、この方法によるＰＬＬ回路
では、新しい周波数に合わせる前に、周波数の比較を必
要最少回数 (a minimum number of frequency comparis
ons)行う必要があることから、周波数変化に要する最短
時間が未だ比較周波数の制約を受ける。
では、新しい周波数に合わせる前に、周波数の比較を必
要最少回数 (a minimum number of frequency comparis
ons)行う必要があることから、周波数変化に要する最短
時間が未だ比較周波数の制約を受ける。
【００１２】また、位相ノイズが少ない高速のＰＬＬ回
路はコストが高く、回路に要求される特性 (circuit re
quirements) も高い。
路はコストが高く、回路に要求される特性 (circuit re
quirements) も高い。
【００１３】
【発明が解決しようとする課題】本発明の目的は、回路
に要求される特性が比較的低く、低い比較周波数の下で
高速に周波数調整することが可能なＰＬＬ回路を用い
た、公称周波数の生成方法を提供することである。
に要求される特性が比較的低く、低い比較周波数の下で
高速に周波数調整することが可能なＰＬＬ回路を用い
た、公称周波数の生成方法を提供することである。
【００１４】本発明の他の目的は、回路に要求される特
性が比較的低く、低い比較周波数の下でも高速に周波数
調整することが可能なＰＬＬ回路を提供することであ
る。
性が比較的低く、低い比較周波数の下でも高速に周波数
調整することが可能なＰＬＬ回路を提供することであ
る。
【００１５】
【課題を解決するための手段】本発明の一観点によれ
ば、(i) 電圧制御発振器によって周波数が可変の出力周
波数を生成し、(ii)第１分周係数が公称周波数の関数で
ある第１分周器で、前記出力周波数を分周して第１比較
周波数を生成し、(iii) 一定の参照周波数を参照発振器
で生成し、(iv)第２分周係数で前記参照周波数を低減す
る第２分周器で第２比較周波数を生成し、(v) 前記第１
比較周波数と前記第２比較周波数とを位相検出器で比較
して、該出力周波数が公称周波数に一致するまで、前記
電圧制御発振器の出力周波数を、前記第１比較周波数と
前記第２比較周波数との差の関数として変化させる、Ｐ
ＬＬ回路を用いた公称周波数の生成方法であって、前記
第１分周係数および前記第２分周係数を第３の共通係数
によって同時に低減させて前記第１比較周波数および前
記第２比較周波数を増大させて、前記電圧制御発振器の
出力周波数を前記公称周波数に粗調整し、その後、前記
第１分周係数および前記第２分周係数の元の値を用い
て、増大されていた前記第１比較周波数および前記第２
比較周波数を低減させ、前記電圧制御発振器の出力周波
数を前記公称周波数に微調整する、ＰＬＬ回路を用いた
公称周波数の生成方法が提供される。
ば、(i) 電圧制御発振器によって周波数が可変の出力周
波数を生成し、(ii)第１分周係数が公称周波数の関数で
ある第１分周器で、前記出力周波数を分周して第１比較
周波数を生成し、(iii) 一定の参照周波数を参照発振器
で生成し、(iv)第２分周係数で前記参照周波数を低減す
る第２分周器で第２比較周波数を生成し、(v) 前記第１
比較周波数と前記第２比較周波数とを位相検出器で比較
して、該出力周波数が公称周波数に一致するまで、前記
電圧制御発振器の出力周波数を、前記第１比較周波数と
前記第２比較周波数との差の関数として変化させる、Ｐ
ＬＬ回路を用いた公称周波数の生成方法であって、前記
第１分周係数および前記第２分周係数を第３の共通係数
によって同時に低減させて前記第１比較周波数および前
記第２比較周波数を増大させて、前記電圧制御発振器の
出力周波数を前記公称周波数に粗調整し、その後、前記
第１分周係数および前記第２分周係数の元の値を用い
て、増大されていた前記第１比較周波数および前記第２
比較周波数を低減させ、前記電圧制御発振器の出力周波
数を前記公称周波数に微調整する、ＰＬＬ回路を用いた
公称周波数の生成方法が提供される。
【００１６】本発明の他の観点によれば、電圧制御発振
器と、分周器と、参照発振器と、位相検出器とを有し、
上述の方法によって公称周波数を生成するＰＬＬ回路で
あって、不変の公称周波数に対して、前記第１分周係数
と前記第２分周係数とを変化させる少なくとも１つのス
イッチング装置を有するＰＬＬ回路が提供される。
器と、分周器と、参照発振器と、位相検出器とを有し、
上述の方法によって公称周波数を生成するＰＬＬ回路で
あって、不変の公称周波数に対して、前記第１分周係数
と前記第２分周係数とを変化させる少なくとも１つのス
イッチング装置を有するＰＬＬ回路が提供される。
【００１７】分周器の分周係数が、初め粗調整のために
低減され、比較周波数を一時的に増大させる。その後、
微調整のため、本来の分周係数が用いられる。所望の変
分 (required increments) で調整することができるよ
うに、比較周波数が低く設定される。
低減され、比較周波数を一時的に増大させる。その後、
微調整のため、本来の分周係数が用いられる。所望の変
分 (required increments) で調整することができるよ
うに、比較周波数が低く設定される。
【００１８】比較周波数による制約を排除することがで
きる。位相ノイズを生じさせることなく、高速で周波数
を変化させることが可能である。２つの比較周波数の値
を、より迅速に同期させることができる。安価で簡便な
構成のＰＬＬ回路によって、その出力周波数を公称周波
数に迅速に遷移させることが可能である。
きる。位相ノイズを生じさせることなく、高速で周波数
を変化させることが可能である。２つの比較周波数の値
を、より迅速に同期させることができる。安価で簡便な
構成のＰＬＬ回路によって、その出力周波数を公称周波
数に迅速に遷移させることが可能である。
【００１９】上述した方法での第１分周器と第２分周器
とは互いに別個の分周器であってもよいし、１台の分周
器に第１分周器の機能と第２分周器の機能とを併せ持た
せてもよい。
とは互いに別個の分周器であってもよいし、１台の分周
器に第１分周器の機能と第２分周器の機能とを併せ持た
せてもよい。
【００２０】上記の第１分周係数および第２分周係数の
各々は、少なくとも１つのスイッチング装置を用いて同
時に増大させることができる。このスイッチング装置
は、位相検出器によって自動的に制御することが可能で
ある。このように構成することにより、比較周波数は１
つの分周係数のみでは増大せず、比較周波数を増大させ
る分周係数は、周波数を調整している間、位相検出器で
の比較結果の関数として変化する。上述した方法は、通
常のＰＬＬ回路を用いて公称周波数を生成する場合に有
用であるばかりでなく、フラクショナル(fractional ）
ＰＬＬ回路を用いた場合に、より良いものとなる。
各々は、少なくとも１つのスイッチング装置を用いて同
時に増大させることができる。このスイッチング装置
は、位相検出器によって自動的に制御することが可能で
ある。このように構成することにより、比較周波数は１
つの分周係数のみでは増大せず、比較周波数を増大させ
る分周係数は、周波数を調整している間、位相検出器で
の比較結果の関数として変化する。上述した方法は、通
常のＰＬＬ回路を用いて公称周波数を生成する場合に有
用であるばかりでなく、フラクショナル(fractional ）
ＰＬＬ回路を用いた場合に、より良いものとなる。
【００２１】
【発明の実施の形態】図１は、第１の実施例による高速
ＰＬＬ回路を示す。同図に示すＰＬＬ回路では、電圧制
御発振器（以下、「ＶＣＯ」という。）１が、ＰＬＬ回
路の出力に可変周波数ｆOUT の発振出力を生成する。Ｖ
ＣＯ１の出力周波数ｆOUT は、公称周波数ｆNOM に調節
される。本実施例でのＶＣＯ１の出力周波数ｆOUT は８
０ＭＨｚ、公称周波数ｆNOM は１００．０１２５ＭＨｚ
である。
ＰＬＬ回路を示す。同図に示すＰＬＬ回路では、電圧制
御発振器（以下、「ＶＣＯ」という。）１が、ＰＬＬ回
路の出力に可変周波数ｆOUT の発振出力を生成する。Ｖ
ＣＯ１の出力周波数ｆOUT は、公称周波数ｆNOM に調節
される。本実施例でのＶＣＯ１の出力周波数ｆOUT は８
０ＭＨｚ、公称周波数ｆNOM は１００．０１２５ＭＨｚ
である。
【００２２】調整用の変数を得る為、ＶＣＯ１の出力周
波数ｆOUT および公称周波数ｆNOMの分数(fractions)の
みを比較するように、公称周波数ｆNOM の各々に対し
て、１または複数の記憶素子７、１０において、分周係
数Ｒ、Ｎが選定される。
波数ｆOUT および公称周波数ｆNOMの分数(fractions)の
みを比較するように、公称周波数ｆNOM の各々に対し
て、１または複数の記憶素子７、１０において、分周係
数Ｒ、Ｎが選定される。
【００２３】本実施例では、参照周波数ｆREF の分周に
分周係数Ｒを割り当て、出力周波数ｆOUT の分周に分周
係数Ｎを割り当てている。参照周波数ｆREF は参照発振
器４で生成され、非常に純粋で安定している。本実施例
での参照周波数ｆREF は４ＭＨｚである。
分周係数Ｒを割り当て、出力周波数ｆOUT の分周に分周
係数Ｎを割り当てている。参照周波数ｆREF は参照発振
器４で生成され、非常に純粋で安定している。本実施例
での参照周波数ｆREF は４ＭＨｚである。
【００２４】分周係数Ｒ、Ｎは、分周器５、８の分周率
を決定する。これらの分周率に応じて、分周器５、８は
参照周波数ｆREF または周波数ｆOUT を分周して、より
低い周波数を生成する。本実施例では、１００．０１２
５ＭＨｚの公称周波数ｆNOMを得るために、分周係数は
Ｎ＝８００１、Ｒ＝３２０である。
を決定する。これらの分周率に応じて、分周器５、８は
参照周波数ｆREF または周波数ｆOUT を分周して、より
低い周波数を生成する。本実施例では、１００．０１２
５ＭＨｚの公称周波数ｆNOMを得るために、分周係数は
Ｎ＝８００１、Ｒ＝３２０である。
【００２５】スイッチング装置６、９が共に不活性のと
き、分周器５は、一定の参照周波数ｆREF （＝４ＭＨ
ｚ）を分周して、１２．５ｋＨｚの第１比較周波数ｆC1
を生成する。分周器８は、８０ＭＨｚの出力周波数ｆ
OUT を分周して、９．９９８７５ｋＨｚの第２比較周波
数ｆC2を生成する。第２比較周波数ｆC2は、出力周波数
ｆ OUT が可変であることから、可変である。
き、分周器５は、一定の参照周波数ｆREF （＝４ＭＨ
ｚ）を分周して、１２．５ｋＨｚの第１比較周波数ｆC1
を生成する。分周器８は、８０ＭＨｚの出力周波数ｆ
OUT を分周して、９．９９８７５ｋＨｚの第２比較周波
数ｆC2を生成する。第２比較周波数ｆC2は、出力周波数
ｆ OUT が可変であることから、可変である。
【００２６】第１比較周波数ｆC1と第２比較周波数ｆC2
とは、位相検出器３で比較される。位相検出器３はディ
ジタル位相検出器であり、ＶＣＯ１を駆動する駆動装置
２にリンクされる。このディジタル位相検出器３は、２
つの比較周波数の位相シフト（ずれ）に応じた方向と継
続時間（direction and duration) とを有する制御信号
を発する。
とは、位相検出器３で比較される。位相検出器３はディ
ジタル位相検出器であり、ＶＣＯ１を駆動する駆動装置
２にリンクされる。このディジタル位相検出器３は、２
つの比較周波数の位相シフト（ずれ）に応じた方向と継
続時間（direction and duration) とを有する制御信号
を発する。
【００２７】最も簡単なケースでは、比較の結果に基づ
いて位相検出器３の出力に３種類の信号、例えば「＋
１」、「−１」および「０」のいずれかが得られる。信
号「＋１」が出力された場合には、充電ポンプとループ
フィルタとを有する駆動回路２からＶＣＯ１への供給電
圧が上がり、ＶＣＯ１の出力周波数ｆOUT が増大する。
信号「−１」が出力された場合には、駆動回路２からＶ
ＣＯ１への供給電圧が下がり、ＶＣＯ１の出力周波数ｆ
OUT が低減する。信号「０」が出力された場合には、２
つの比較周波数ｆC1、ｆC2の位相は一致している。
いて位相検出器３の出力に３種類の信号、例えば「＋
１」、「−１」および「０」のいずれかが得られる。信
号「＋１」が出力された場合には、充電ポンプとループ
フィルタとを有する駆動回路２からＶＣＯ１への供給電
圧が上がり、ＶＣＯ１の出力周波数ｆOUT が増大する。
信号「−１」が出力された場合には、駆動回路２からＶ
ＣＯ１への供給電圧が下がり、ＶＣＯ１の出力周波数ｆ
OUT が低減する。信号「０」が出力された場合には、２
つの比較周波数ｆC1、ｆC2の位相は一致している。
【００２８】２つの比較周波数ｆC1、ｆC2の位相が一致
するまで行われる上記の制御を迅速に行うために、分周
器５、８の分周率を決める分周係数Ｒ、Ｎの値は、必要
に応じて、位相検出器３にリンクされたスイッチング装
置１１を介して供給される共通の係数Ｋによって低減さ
れる。係数Ｋの値は例えば４である。
するまで行われる上記の制御を迅速に行うために、分周
器５、８の分周率を決める分周係数Ｒ、Ｎの値は、必要
に応じて、位相検出器３にリンクされたスイッチング装
置１１を介して供給される共通の係数Ｋによって低減さ
れる。係数Ｋの値は例えば４である。
【００２９】他の公称周波数への周波数変換が行われる
場合、および／または、位相検出器３が２つの比較周波
数ｆC1、ｆC2同士の間に大きな差異を検出した場合、ス
イッチング装置１１は活性化される。
場合、および／または、位相検出器３が２つの比較周波
数ｆC1、ｆC2同士の間に大きな差異を検出した場合、ス
イッチング装置１１は活性化される。
【００３０】２つのスイッチング装置６、９にリンクさ
れているスイッチング装置１１がスイッチング装置６、
９を同時に活性化し、公称周波数ｆNOM への粗調整を開
始する。スイッチング装置６，９は、分周係数Ｒ、Ｎを
共通の係数Ｋによって低減する。最も簡単なケースで
は、分周係数Ｎ、Ｒを１ビットずつシフトさせることが
できるシフトレジスタが、スイッチング装置６、９とし
て使用される。
れているスイッチング装置１１がスイッチング装置６、
９を同時に活性化し、公称周波数ｆNOM への粗調整を開
始する。スイッチング装置６，９は、分周係数Ｒ、Ｎを
共通の係数Ｋによって低減する。最も簡単なケースで
は、分周係数Ｎ、Ｒを１ビットずつシフトさせることが
できるシフトレジスタが、スイッチング装置６、９とし
て使用される。
【００３１】例えば、共通の係数Ｋ＝４によって分周係
数Ｒ、Ｎが低減されると、新たな分周係数、この場合、
Ｎ＝２０００、Ｒ＝８０が与えられ、位相検出器３に、
より高周波数の２つの比較周波数ｆCG1 ＝５０ｋＨｚ、
ｆCG2 ＝４０ｋＨｚが与えられる。
数Ｒ、Ｎが低減されると、新たな分周係数、この場合、
Ｎ＝２０００、Ｒ＝８０が与えられ、位相検出器３に、
より高周波数の２つの比較周波数ｆCG1 ＝５０ｋＨｚ、
ｆCG2 ＝４０ｋＨｚが与えられる。
【００３２】比較周波数ｆCG1 と比較周波数ｆCG2 とを
比較する場合には、これらの周波数が高いことから、１
秒間当たり、より多くの位相比較を行うことが可能にな
る。その結果、第２比較周波数ｆCG2 の第１比較周波数
ｆCG1 へのより迅速な遷移 (transient oscillation to
the first higher comparison frequency ｆCG1)が生
じる。周波数を、より迅速に一致させることができる。
比較する場合には、これらの周波数が高いことから、１
秒間当たり、より多くの位相比較を行うことが可能にな
る。その結果、第２比較周波数ｆCG2 の第１比較周波数
ｆCG1 へのより迅速な遷移 (transient oscillation to
the first higher comparison frequency ｆCG1)が生
じる。周波数を、より迅速に一致させることができる。
【００３３】より高い比較周波数ｆCG1 、ｆCG2 の比較
に基づいてＶＣＯ１の出力周波数を遷移させる処理が完
了すると、すなわち、ｆCG1 ＝ｆCG2 となると、スイッ
チング装置１１は、例えば位相検出器３の助力を得て自
動的に不活性となるか、または手動操作によって不活性
となる。これにより、分周器５、８の分周率は、元の分
周係数Ｎ＝８００１、および元の分周係数Ｒ＝３２０に
よって定められる元の分周率にリセットされる。
に基づいてＶＣＯ１の出力周波数を遷移させる処理が完
了すると、すなわち、ｆCG1 ＝ｆCG2 となると、スイッ
チング装置１１は、例えば位相検出器３の助力を得て自
動的に不活性となるか、または手動操作によって不活性
となる。これにより、分周器５、８の分周率は、元の分
周係数Ｎ＝８００１、および元の分周係数Ｒ＝３２０に
よって定められる元の分周率にリセットされる。
【００３４】ここで、２つのより低い比較周波数ｆC2、
ｆC1が互いに非常に近い値、ｆC2≒ｆC1、を有している
ので、微調整として小さな変分で周波数調整が極めて迅
速に行われる。
ｆC1が互いに非常に近い値、ｆC2≒ｆC1、を有している
ので、微調整として小さな変分で周波数調整が極めて迅
速に行われる。
【００３５】比較される２つの比較周波数ｆC1、ｆC2の
位相が一致したことを位相検出器３が示せば、ＶＣＯ１
の出力周波数ｆOUT が公称周波数ｆNOM に一致したこと
になる。
位相が一致したことを位相検出器３が示せば、ＶＣＯ１
の出力周波数ｆOUT が公称周波数ｆNOM に一致したこと
になる。
【００３６】上述した方法をより改善するためには、比
較周波数ｆC2、ｆC1を増大させる係数Ｋの値を、周波数
を調整している間に何度か変更すること、実用上は、例
えば公称周波数ｆNOM とＶＣＯ１の出力周波数ｆOUT と
の差に応じて何度か変更することが考えられる。
較周波数ｆC2、ｆC1を増大させる係数Ｋの値を、周波数
を調整している間に何度か変更すること、実用上は、例
えば公称周波数ｆNOM とＶＣＯ１の出力周波数ｆOUT と
の差に応じて何度か変更することが考えられる。
【００３７】次に、第２の実施によるＰＬＬ回路につい
て、説明する。
て、説明する。
【００３８】図２は、第２の実施例による高速フラクシ
ョナル(fractional）ＰＬＬ回路 を示す。同図に示すフ
ラクショナルＰＬＬ回路では、電圧制御発振器（以下、
「ＶＣＯ」という。）１が、フラクショナルＰＬＬ回路
の出力に可変周波数ｆOUT の発振出力を生成する。この
ＶＣＯ１の出力周波数ｆOUT を、公称周波数ｆNOM に制
御しなければならない。本実施例でのＶＣＯ１の出力周
波数ｆOUT は８０ＭＨｚ、公称周波数ｆNOM は１００．
０１２５ＭＨｚである。
ョナル(fractional）ＰＬＬ回路 を示す。同図に示すフ
ラクショナルＰＬＬ回路では、電圧制御発振器（以下、
「ＶＣＯ」という。）１が、フラクショナルＰＬＬ回路
の出力に可変周波数ｆOUT の発振出力を生成する。この
ＶＣＯ１の出力周波数ｆOUT を、公称周波数ｆNOM に制
御しなければならない。本実施例でのＶＣＯ１の出力周
波数ｆOUT は８０ＭＨｚ、公称周波数ｆNOM は１００．
０１２５ＭＨｚである。
【００３９】ＶＣＯ１の出力周波数ｆOUT および公称周
波数ｆNOM の分数(fractions)のみを比較するために、
公称周波数ｆNOM の各々に対して、１または複数の記憶
素子７、１０において、分周係数Ｒ、ＮとＡＣが選定さ
れる。
波数ｆNOM の分数(fractions)のみを比較するために、
公称周波数ｆNOM の各々に対して、１または複数の記憶
素子７、１０において、分周係数Ｒ、ＮとＡＣが選定さ
れる。
【００４０】２つの分周係数Ｎ、ＡＣは、従来のフラク
ショナルＰＬＬ回路と同様に、出力周波数の１／Ｎの値
と１／（Ｎ＋１）の値との平均値を定めるために使用さ
れる。この平均値は、ＡＣ制御ユニット１２（以下、
「ＡＣＣＵ１２」という。）で得られる分周係数ＡＣを
用いて定められる。また、この平均値は、参照周波数の
何分の１かの値に正確に設定される第２比較周波数ｆC2
を定めるために用いられる。
ショナルＰＬＬ回路と同様に、出力周波数の１／Ｎの値
と１／（Ｎ＋１）の値との平均値を定めるために使用さ
れる。この平均値は、ＡＣ制御ユニット１２（以下、
「ＡＣＣＵ１２」という。）で得られる分周係数ＡＣを
用いて定められる。また、この平均値は、参照周波数の
何分の１かの値に正確に設定される第２比較周波数ｆC2
を定めるために用いられる。
【００４１】本実施例では、第２比較周波数ｆC2が第１
比較周波数ｆC1と同じ値に正確に合わされる。
比較周波数ｆC1と同じ値に正確に合わされる。
【００４２】参照周波数ｆREF の分周に分周係数Ｒが割
り当てられ、出力周波数ｆOUT の分周に分周係数Ｎおよ
び（Ｎ＋１）が同時に割り当てられる。
り当てられ、出力周波数ｆOUT の分周に分周係数Ｎおよ
び（Ｎ＋１）が同時に割り当てられる。
【００４３】参照周波数ｆREF は参照発振器４で生成さ
れ、非常に純粋で安定している。本実施例での参照周波
数ｆREF は４ＭＨｚである。
れ、非常に純粋で安定している。本実施例での参照周波
数ｆREF は４ＭＨｚである。
【００４４】分周係数Ｒ、Ｎ、ＡＣが、分周器５、８の
分周率を決定する。これらの分周率に応じて、分周器
５、８が参照周波数ｆREF または出力周波数ｆOUT を分
周する。本実施例では、１００．０１２５ＭＨｚの公称
周波数ｆNOM に対して、分周係数は、Ｎ＝８００１、Ａ
Ｃ＝０、Ｒ＝３２０である。
分周率を決定する。これらの分周率に応じて、分周器
５、８が参照周波数ｆREF または出力周波数ｆOUT を分
周する。本実施例では、１００．０１２５ＭＨｚの公称
周波数ｆNOM に対して、分周係数は、Ｎ＝８００１、Ａ
Ｃ＝０、Ｒ＝３２０である。
【００４５】スイッチング装置６、９が不活性のとき、
分周器５は、安定している参照周波数ｆREF （＝４ＭＨ
ｚ）を分周して、１２．５ｋＨｚの第１比較周波数ｆC1
を生成する。分周器８は、８０ＭＨｚの出力周波数ｆ
OUT を分周して、９．９９８７５ｋＨｚの第２比較周波
数ｆC2を生成する。第２比較周波数ｆC2は、出力周波数
ｆOUT が可変であることから、可変である。
分周器５は、安定している参照周波数ｆREF （＝４ＭＨ
ｚ）を分周して、１２．５ｋＨｚの第１比較周波数ｆC1
を生成する。分周器８は、８０ＭＨｚの出力周波数ｆ
OUT を分周して、９．９９８７５ｋＨｚの第２比較周波
数ｆC2を生成する。第２比較周波数ｆC2は、出力周波数
ｆOUT が可変であることから、可変である。
【００４６】フラクショナルＰＬＬ回路においては、分
周器８がＮとＮ＋１のスイッチング装置１３にリンクさ
れている。スイッチング装置１３は、ＬビットのＡＣＣ
Ｕ１２および目的とする公称周波数ｆNOM の影響下にあ
る。ＬビットのＡＣＣＵ１２は、スイッチング装置９か
らの制御を受け、分周器８から出力される第２比較周波
数と、目的とする公称周波数ｆNOM とによって制御され
る。
周器８がＮとＮ＋１のスイッチング装置１３にリンクさ
れている。スイッチング装置１３は、ＬビットのＡＣＣ
Ｕ１２および目的とする公称周波数ｆNOM の影響下にあ
る。ＬビットのＡＣＣＵ１２は、スイッチング装置９か
らの制御を受け、分周器８から出力される第２比較周波
数と、目的とする公称周波数ｆNOM とによって制御され
る。
【００４７】第１比較周波数ｆC1と第２比較周波数ｆC2
とは、ＶＣＯ１を駆動する駆動装置２にリンクされた位
相検出器３で比較される。この位相検出器３は、比較さ
れる２つの周波数の位相シフトに応じた方向と継続時間
（direction and duration)とを有する制御信号を発す
る。
とは、ＶＣＯ１を駆動する駆動装置２にリンクされた位
相検出器３で比較される。この位相検出器３は、比較さ
れる２つの周波数の位相シフトに応じた方向と継続時間
（direction and duration)とを有する制御信号を発す
る。
【００４８】最も簡単なケースでは３種類の信号、例え
ば「＋１」、「−１」および「０」のいずれかが、位相
検出器３での比較の結果に基づいて、この位相検出器３
の出力に提供される。信号「＋１」が出力された場合に
は、駆動回路２からＶＣＯ１への供給電圧が上がり、Ｖ
ＣＯ１の出力周波数ｆOUT が増大する。信号「−１」が
出力された場合には、駆動回路２からＶＣＯ１への供給
電圧が下がり、ＶＣＯ１の出力周波数ｆOUT が低減す
る。信号「０」が出力された場合には、２つの比較周波
数ｆC1、ｆC2の位相が一致している。
ば「＋１」、「−１」および「０」のいずれかが、位相
検出器３での比較の結果に基づいて、この位相検出器３
の出力に提供される。信号「＋１」が出力された場合に
は、駆動回路２からＶＣＯ１への供給電圧が上がり、Ｖ
ＣＯ１の出力周波数ｆOUT が増大する。信号「−１」が
出力された場合には、駆動回路２からＶＣＯ１への供給
電圧が下がり、ＶＣＯ１の出力周波数ｆOUT が低減す
る。信号「０」が出力された場合には、２つの比較周波
数ｆC1、ｆC2の位相が一致している。
【００４９】２つの比較周波数ｆC1、ｆC2の位相が一致
するまで行われる上記の制御を迅速に行うために、分周
器５、８の分周率を決める分周係数Ｒ、Ｎの値は、必要
に応じて、位相検出器３にリンクされたスイッチング装
置１１を介して供給される、例えば４である、共通の係
数Ｋによって低減される。同時に、ＡＣの値は、Ｎ／Ｋ
の除算の余りの数値に設定される。
するまで行われる上記の制御を迅速に行うために、分周
器５、８の分周率を決める分周係数Ｒ、Ｎの値は、必要
に応じて、位相検出器３にリンクされたスイッチング装
置１１を介して供給される、例えば４である、共通の係
数Ｋによって低減される。同時に、ＡＣの値は、Ｎ／Ｋ
の除算の余りの数値に設定される。
【００５０】スイッチング装置１１は、他の公称周波数
への周波数変換が行われる場合、および／または、位相
検出器３が２つの比較周波数ｆC1、ｆC2同士の間に大き
な差異を検出した場合に、活性化される。
への周波数変換が行われる場合、および／または、位相
検出器３が２つの比較周波数ｆC1、ｆC2同士の間に大き
な差異を検出した場合に、活性化される。
【００５１】２つのスイッチング装置６、９に接続され
ているスイッチング装置１１が、スイッチング装置６、
９を同時に活性化し、分周係数Ｒ、Ｎを共通の係数Ｋに
よって低減すると共に、分周係数ＡＣの値を決定して、
公称周波数ｆNOM への粗調整を開始する。
ているスイッチング装置１１が、スイッチング装置６、
９を同時に活性化し、分周係数Ｒ、Ｎを共通の係数Ｋに
よって低減すると共に、分周係数ＡＣの値を決定して、
公称周波数ｆNOM への粗調整を開始する。
【００５２】このようにして、「フラクション」モード
が実行される。最も簡単なケースでは、分周係数Ｒ、Ｎ
の値を１ビットずつシフトさせることができるシフトレ
ジスタが、スイッチング装置６、９として使用される。
が実行される。最も簡単なケースでは、分周係数Ｒ、Ｎ
の値を１ビットずつシフトさせることができるシフトレ
ジスタが、スイッチング装置６、９として使用される。
【００５３】たとえば、共通の係数Ｋ＝４によって分周
係数Ｒ、Ｎが低減されると、新たな分周係数Ｎ＝２００
０、Ｎ＋１＝２００１、ＡＣ＝１、Ｒ＝８０が与えら
れ、位相検出器３に、より周波数の高い２つの比較周波
数ｆCG1 ＝５０ｋＨｚ、ｆCG2≒３９．９９ｋＨｚが与
えられる。
係数Ｒ、Ｎが低減されると、新たな分周係数Ｎ＝２００
０、Ｎ＋１＝２００１、ＡＣ＝１、Ｒ＝８０が与えら
れ、位相検出器３に、より周波数の高い２つの比較周波
数ｆCG1 ＝５０ｋＨｚ、ｆCG2≒３９．９９ｋＨｚが与
えられる。
【００５４】比較周波数ｆCG1 と比較周波数ｆCG2 とを
比較する場合には、これらの周波数が高いことから、１
秒間当たり、より多くの位相比較を行うことが可能にな
る。その結果として、第２比較周波数ｆCG2 の第１比較
周波数ｆCG1 への遷移 (transient oscillation to the
first higher comparison frequency ｆCG1)がより迅
速に生じる。２つの比較周波数ｆCG1 、ｆCG2 を、より
迅速に一致させることができる。
比較する場合には、これらの周波数が高いことから、１
秒間当たり、より多くの位相比較を行うことが可能にな
る。その結果として、第２比較周波数ｆCG2 の第１比較
周波数ｆCG1 への遷移 (transient oscillation to the
first higher comparison frequency ｆCG1)がより迅
速に生じる。２つの比較周波数ｆCG1 、ｆCG2 を、より
迅速に一致させることができる。
【００５５】２つの比較周波数ｆCG1 、ｆCG2 の比較に
基づいてＶＣＯ１の出力周波数を遷移させる処理が完了
すると、すなわち、２つの比較周波数がｆCG1 ＝ｆCG2
となると、スイッチング装置１１は、例えば位相検出器
３の助力を得て自動的に不活性化されるか、または手動
操作によって不活性化される。これにより、分周器５、
８の分周率は、元の分周係数Ｎ（＝８００１）、Ｒ（＝
３２０）によって定められる元の分周率にリセットされ
る。
基づいてＶＣＯ１の出力周波数を遷移させる処理が完了
すると、すなわち、２つの比較周波数がｆCG1 ＝ｆCG2
となると、スイッチング装置１１は、例えば位相検出器
３の助力を得て自動的に不活性化されるか、または手動
操作によって不活性化される。これにより、分周器５、
８の分周率は、元の分周係数Ｎ（＝８００１）、Ｒ（＝
３２０）によって定められる元の分周率にリセットされ
る。
【００５６】フラクショナルＰＬＬ回路を用いれば、図
１に示した第１の実施例によるＰＬＬ回路に比べて、２
つの比較周波数ｆC2、ｆC1を微調整の必要がないほど正
確に一致させることができる。位相検出器３は、２つの
低い参照周波数ｆC2、ｆC1の位相調整がより速やかに行
われたことを示し、ＶＣＯ１の出力周波数ｆOUT の公称
周波数ｆNOM への調整が完了したことを、より迅速に示
すであろう。
１に示した第１の実施例によるＰＬＬ回路に比べて、２
つの比較周波数ｆC2、ｆC1を微調整の必要がないほど正
確に一致させることができる。位相検出器３は、２つの
低い参照周波数ｆC2、ｆC1の位相調整がより速やかに行
われたことを示し、ＶＣＯ１の出力周波数ｆOUT の公称
周波数ｆNOM への調整が完了したことを、より迅速に示
すであろう。
【００５７】周波数変化の際の過渡時間が短いフラクシ
ョナルＰＬＬ回路は、不都合を生じることなく連続運転
することが可能である。
ョナルＰＬＬ回路は、不都合を生じることなく連続運転
することが可能である。
【００５８】上述した方法をより改善するために、比較
周波数ｆC2、ｆC1を増大させる係数Ｋの値を、周波数を
調整している間に何度か変更してもよい。実用上は、例
えば公称周波数ｆNOM とＶＣＯ１の出力周波数ｆOUT と
の差に応じて、係数Ｋの値を何度か変更してもよい。
周波数ｆC2、ｆC1を増大させる係数Ｋの値を、周波数を
調整している間に何度か変更してもよい。実用上は、例
えば公称周波数ｆNOM とＶＣＯ１の出力周波数ｆOUT と
の差に応じて、係数Ｋの値を何度か変更してもよい。
【００５９】上述のＰＬＬ回路、および周波数調整は、
例えば無線機器におけるＲＤＳのような、周波数変化を
迅速に行うために用いることができる。
例えば無線機器におけるＲＤＳのような、周波数変化を
迅速に行うために用いることができる。
【００６０】以上、実施例に従って本発明を説明した
が、本発明はこれらに制限されるものではない。例え
ば、種々の変更、改良、組合せが可能なことは当業者に
自明であろう。
が、本発明はこれらに制限されるものではない。例え
ば、種々の変更、改良、組合せが可能なことは当業者に
自明であろう。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
回路に要求される特性が比較的低いＰＬＬ回路を用い
て、低い比較周波数の下でも高速に周波数調整すること
が可能になる。
回路に要求される特性が比較的低いＰＬＬ回路を用い
て、低い比較周波数の下でも高速に周波数調整すること
が可能になる。
【図１】第１の実施例による高速ＰＬＬ回路を示すブロ
ック図である。
ック図である。
【図２】第２の実施例による高速フラクショナルＰＬＬ
回路を示すブロック図である。
回路を示すブロック図である。
１…ＶＣＯ（電圧制御発振器）、 ２…駆動回路、 ３
…位相検出器、 ４…参照発振器、 ５、８…分周器、
６、９、１１、１３…スイッチング装置。
…位相検出器、 ４…参照発振器、 ５、８…分周器、
６、９、１１、１３…スイッチング装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カルステン トルマン ドイツ ハイルブロン ラムパヒェルタル 57 Ｆターム(参考） 5J106 AA04 CC02 CC15 CC24 CC41 CC53 DD08 DD32 DD33 GG04 GG09 HH01 KK03
Claims (6)
- 【請求項１】 (i) 電圧制御発振器によって周波数が可
変の出力周波数を生成し、(ii)第１分周係数が公称周波
数の関数である第１分周器で、前記出力周波数を分周し
て第１比較周波数を生成し、(iii) 一定の参照周波数を
参照発振器で生成し、(iv)第２分周係数で前記参照周波
数を低減する第２分周器で第２比較周波数を生成し、
(v) 前記第１比較周波数と前記第２比較周波数とを位相
検出器で比較して、該出力周波数が公称周波数に一致す
るまで、前記電圧制御発振器の出力周波数を、前記第１
比較周波数と前記第２比較周波数との差の関数として変
化させる、ＰＬＬ回路を用いた公称周波数の生成方法で
あって、 前記第１分周係数および前記第２分周係数を第３の共通
係数によって同時に低減させて前記第１比較周波数およ
び前記第２比較周波数を増大させて、前記電圧制御発振
器の出力周波数を前記公称周波数に粗調整し、 その後、前記第１分周係数および前記第２分周係数の元
の値を用いて、増大されていた前記第１比較周波数およ
び前記第２比較周波数を低減させ、前記電圧制御発振器
の出力周波数を前記公称周波数に微調整する、ＰＬＬ回
路を用いた公称周波数の生成方法。 - 【請求項２】 前記第１比較周波数と前記第２比較周波
数との差が検出される請求項１に記載のＰＬＬ回路を用
いた公称周波数の生成方法。 - 【請求項３】 前記第３の共通係数が、前記第１比較周
波数と前記第２比較周波数との差の関数として選択され
る請求項２に記載のＰＬＬ回路を用いた公称周波数の生
成方法。 - 【請求項４】 電圧制御発振器と、分周器と、参照発振
器と、位相検出器とを有し、請求項１〜請求項３のいず
れかに記載の方法によって公称周波数を生成するＰＬＬ
回路であって、 不変の公称周波数に対して、前記第１分周係数と前記第
２分周係数とを変化させる少なくとも１つのスイッチン
グ装置を有するＰＬＬ回路。 - 【請求項５】 前記スイッチング装置が前記位相検出器
にリンクされている請求項４に記載のＰＬＬ回路。 - 【請求項６】 前記スイッチング装置が、前記第１分周
係数と前記第２分周係数とを同時に増大させる請求項４
に記載のＰＬＬ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10028069.2 | 2000-05-05 | ||
| DE10028069A DE10028069A1 (de) | 2000-05-05 | 2000-05-05 | Verfahren zur Erzeugung einer Frequenz mittels PLL-Schaltung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009618A true JP2002009618A (ja) | 2002-01-11 |
Family
ID=7644924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001136123A Withdrawn JP2002009618A (ja) | 2000-05-05 | 2001-05-07 | Ｐｌｌ回路を用いた公称周波数の生成方法およびｐｌｌ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20010038315A1 (ja) |
| JP (1) | JP2002009618A (ja) |
| KR (1) | KR20010102925A (ja) |
| DE (1) | DE10028069A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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2000
- 2000-05-05 DE DE10028069A patent/DE10028069A1/de active Pending
-
2001
- 2001-04-27 US US09/844,782 patent/US20010038315A1/en not_active Abandoned
- 2001-05-02 KR KR1020010023792A patent/KR20010102925A/ko not_active Application Discontinuation
- 2001-05-07 JP JP2001136123A patent/JP2002009618A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010102925A (ko) | 2001-11-17 |
| DE10028069A1 (de) | 2001-12-13 |
| US20010038315A1 (en) | 2001-11-08 |
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