JP2001044830A

JP2001044830A - 位相同期回路

Info

Publication number: JP2001044830A
Application number: JP11221213A
Authority: JP
Inventors: Hitoshi Iida; 仁志飯田
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1999-08-04
Filing date: 1999-08-04
Publication date: 2001-02-16

Abstract

(57)【要約】【課題】高速な粗同調が可能な位相同期回路を実現す
る。【解決手段】粗同調回路により電圧制御発振器の発振
周波数を同期可能な範囲まで制御する位相同期回路にお
いて、周波数変換器の出力と参照入力信号との位相差を
検出する位相比較器と、この位相比較器の出力に前記粗
同調回路の出力を加算する加算器と、この加算器の出力
を平滑するフィルタ回路と、このフィルタ回路の出力に
基づき出力信号を発生させる電圧制御発振器と、前記粗
同調回路で検出された非同期状態若しくは同期状態に基
づき前記電圧制御発振器の出力レベルを変化させて前記
周波数変換器に出力する利得切換回路とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、粗同調回路を用い
た位相同期回路に関し、特に高速な粗同調が可能な位相
同期回路に関する。

【０００２】

【従来の技術】従来の粗同調回路を用いた位相同期回路
は位相同期が外れている状態では粗同調回路により、電
圧制御発振器の発振周波数が上限周波数よりも高い場合
には前記発振周波数を下げるような制御信号を電圧制御
発振器に供給し、一方、電圧制御発振器の発振周波数が
下限周波数よりも低い場合には前記発振周波数を上げる
ような制御信号を電圧制御発振器に供給する。これによ
り、電圧制御発振器の発振周波数を同期可能な範囲まで
制御できるので短い時間での位相同期が可能になる。

【０００３】図３はこのような従来の位相同期回路の一
例を示す構成ブロック図であり、本願出願人の出願に係
る「特願平３−４３６４２」に記載されたものである。
図３において１は位相比較器、２は加算器、３はループ
フィルタ、４は電圧制御発振器、５は周波数変換器、６
は粗同調回路、１００は参照信号入力、１０１は出力信
号、１０２は周波数信号、１０３は粗同調回路６の出力
である制御信号である。

【０００４】参照信号入力１００は位相比較器１の一方
の入力端子に接続され、位相比較器１の出力は加算器２
の一方の入力端子に接続される。加算器２の出力はルー
プフィルタ３を介して電圧制御発振器４に接続される。
電圧制御発振器４は出力信号１０１を出力すると共に出
力信号１０１は周波数変換器５及び粗同調回路６に接続
される。

【０００５】また、周波数変換器５の出力である周波数
信号１０２は位相比較器１の他方の入力端子に接続さ
れ、粗同調回路６の出力である制御信号１０３は加算器
２の他方の入力端子に接続される。

【０００６】ここで、図３に示す従来例の動作を簡単に
説明する。電圧制御発振器４の出力信号１０１は周波数
変換器５で周波数変換されて位相比較器１で参照信号入
力１００と比較される。位相比較器１の出力は加算器２
で粗同調回路６の制御信号１０３と加算され、ループフ
ィルタ３を介して電圧制御発振器４の制御入力となる。

【０００７】粗同調回路６により電圧制御発振器４の出
力信号１０１の周波数は同期可能な周波数範囲（キャプ
チャレンジ）に調整される。この結果、電圧制御発振器
４の出力信号１０１の周波数は参照信号入力１００の周
波数に対して周波数変換器５の分周比等で決まる所定の
周波数に制御される。

【０００８】図３に示す位相同期回路において、位相同
期が行われると周波数変換器５の出力である周波数信号
１０２は参照信号入力１００の周波数に等しくなる。こ
の場合、粗同調回路６の制御信号１０３は”０”にな
り、位相比較器１の出力がそのままループフィルタ３を
介して電圧制御発振器４に入力される。

【０００９】一方、位相同期が外れている状態におい
て、電圧制御発振器４の発振周波数が上限周波数よりも
高い場合には発振周波数を下げるような制御信号１０３
を電圧制御発振器４に供給し、一方、電圧制御発振器４
の発振周波数が下限周波数よりも低い場合には発振周波
数を上げるような制御信号１０３を電圧制御発振器４に
供給する。

【００１０】また、ここで、粗同調回路６の詳細を説明
する。図４は「特願平３−４３６４２」に記載された粗
同調回路の一例を示す構成ブロック図である。図４にお
いて１０１及び１０３は図３と同一符号を付してあり、
７はカウンタ、８はレジスタ、９及び１０はデータセレ
クタ、１１はゲート発生回路、１２，１８，１９，２
０，２１，２２及び２３はスイッチ回路、１３及び１４
はディジタルコンパレータ、１５及び１６はＡＮＤ回
路、１７は切換回路である。

【００１１】出力信号１０１はカウンタ７のクロック端
子に接続され、カウンタ７の出力はレジスタ８に接続さ
れ、レジスタ８の出力はディジタルコンパレータ１３及
び１４の一方の入力端子”Ａ”にそれぞれ接続される。

【００１２】データセレクタ９の出力はディジタルコン
パレータ１３の他方の入力端子”Ｂ”に接続され、デー
タセレクタ１０の出力はディジタルコンパレータ１４の
他方の入力端子”Ｂ”に接続される。

【００１３】ディジタルコンパレータ１３の”Ａ＜Ｂ”
の出力はＡＮＤ回路１５の一方の入力端子及び切換回路
１７の入力端子に接続され、ディジタルコンパレータ１
３の”Ａ≧Ｂ”の出力はＡＮＤ回路１６の一方の入力端
子及び切換回路１７の入力端子に接続される。

【００１４】また、ディジタルコンパレータ１４の”Ａ
＞Ｂ”の出力はＡＮＤ回路１６の他方の入力端子及び切
換回路１７の入力端子に接続され、ディジタルコンパレ
ータ１４の”Ａ≦Ｂ”の出力はＡＮＤ回路１５の他方の
入力端子及び切換回路１７の入力端子に接続される。

【００１５】ＡＮＤ回路１５及び１６の出力はスイッチ
回路１８及び１９の入力端子に接続され、スイッチ回路
１８の一方の出力はスイッチ回路２０の制御端子に接続
され、スイッチ回路１８の他方の出力はスイッチ回路２
２の制御端子に接続される。また、スイッチ回路１９の
一方の出力はスイッチ回路２１の制御端子に接続され、
スイッチ回路１９の他方の出力はスイッチ回路２３の制
御端子に接続される。

【００１６】スイッチ回路２０の一端には第１の正電圧
源に接続され、スイッチ回路２１の一端には第１の負電
圧源に接続される。また、スイッチ回路２２の一端には
第２の正電圧源に接続され、スイッチ回路２３の一端に
は第２の負電圧源に接続され、スイッチ回路２０，２
１，２２及び２３の他端は制御信号１０３を出力する。

【００１７】ゲート発生回路１１の第１及び第２のゲー
ト信号はスイッチ回路１２の２つの入力端子にそれぞれ
接続され、スイッチ回路１２の出力はカウンタ７のクリ
ア端子とレジスタ８のクロック端子にそれぞれ接続され
る。また、切換回路１７の出力はデータセレクタ９及び
１０のセレクト端子、スイッチ回路１２，１８及び１９
の制御端子にそれぞれ接続される。

【００１８】ここで、図４に示す粗同調回路の動作を図
５及び図６を用いて説明する。図５はキャプチャレンジ
と制御信号１０３との関係を示す説明図、図６は粗同調
回路の動作を説明するタイミング図である。

【００１９】新たな周波数設定により電圧制御発振器４
の出力信号１０１の発振周波数”ｆｖｃｏ”を変化させ
ると切換回路１７は粗同調回路６を速い粗同調モードに
切り換える。

【００２０】この時、ゲート発生回路１１の２つのゲー
ト信号のうち速いゲート信号の”Ｔ１”がスイッチ回路
１２により選択されカウンタ７等に供給され、データセ
レクタ９及び１０において周波数データ”Ｄ１”及び”
Ｄ３”が選択される。また、スイッチ回路１８及び１９
により図４中”ａ”側の出力端子が選択される。

【００２１】ここで、キャプチャレンジを”ｆｃ”、目
標周波数を”ｆｔ”、図５中”Ｗ１”及び”Ｗ２”に示
すウィンドウ幅の比を”Ｎ”とすると、下限データ”Ｄ
１”と上限データ”Ｄ３”は、Ｄ１＝(ｆｔ−Ｎ・ｆｃ)・Ｔ１（１）Ｄ３＝(ｆｔ＋Ｎ・ｆｃ)・Ｔ１（２）となる。

【００２２】また、カウンタ７における計数値”Ｑｖｃ
ｏ”は、Ｑｖｃｏ＝ｆｖｃｏ・Ｔ１（３）となるので、ｆｖｃｏ＜ｆｔ−Ｎ・ｆｃ（４）の場合には、ディジタルコンパレータ１３及び１４の”
Ａ＜Ｂ”と”Ａ≦Ｂ”が”１”、”Ａ≧Ｂ”と”Ａ＞
Ｂ”とが”０”になり、スイッチ回路２０が”ＯＮ”に
なり、制御信号１０３として第１の正電圧源の電圧値”
＋Ｖ１”が出力される。

【００２３】このため、図５に示すように電圧制御発振
器４には”＋Ｖ１”が加算された電圧が供給されるので
出力信号１０１の周波数”ｆｖｃｏ”が上昇する。

【００２４】同様に、ｆｖｃｏ＞ｆｔ＋Ｎ・ｆｃ（５）の場合にはディジタルコンパレータ１３及び１４の”Ａ
≧Ｂ”と”Ａ＞Ｂ”が”１”、”Ａ＜Ｂ”と”Ａ≦Ｂ”
とが”０”になり、スイッチ回路２１が”ＯＮ”にな
り、制御信号１０３として第１の負電圧源の電圧値”−
Ｖ１”が出力される。

【００２５】このため、図５及び図６に示すように電圧
制御発振器４には”−Ｖ１”が加算された電圧が供給さ
れるので出力信号１０１の周波数”ｆｖｃｏ”が下が
る。

【００２６】そして、ｆｔ−Ｎ・ｆｃ≦ｆｖｃｏ≦ｆｔ＋Ｎ・ｆｃ（６）の場合には切換回路１７は粗同調動作を高分解能の粗同
調モードに切り換える。すなわち、ゲート発生回路１１
の２つのゲート信号のうち”Ｔ１”より長い”Ｔ２”が
スイッチ回路１２により選択されカウンタ７等に供給さ
れ、データセレクタ９及び１０において周波数データ”
Ｄ２”及び”Ｄ４”が選択される。また、スイッチ回路
１８及び１９により図４中”ｂ”側の出力端子が選択さ
れる。

【００２７】ここで、下限データ”Ｄ２”と上限デー
タ”Ｄ４”は、Ｄ２＝(ｆｔ−ｆｃ)・Ｔ１（７）Ｄ４＝(ｆｔ＋ｆｃ)・Ｔ１（８）となる。

【００２８】また、カウンタ７における計数値”Ｑｖｃ
ｏ”は、Ｑｖｃｏ＝ｆｖｃｏ・Ｔ２（９）となるので、ｆｖｃｏ＜ｆｔ−ｆｃ（１０）の場合には、ディジタルコンパレータ１３及び１４の”
Ａ＜Ｂ”と”Ａ≦Ｂ”が”１”、”Ａ≧Ｂ”と”Ａ＞
Ｂ”とが”０”になり、スイッチ回路２２が”ＯＮ”に
なり、制御信号１０３として第２の正電圧源の電圧値”
＋Ｖ２”が出力される。

【００２９】このため、図５に示すように電圧制御発振
器４には”＋Ｖ２”が加算された電圧が供給されるので
出力信号１０１の周波数”ｆｖｃｏ”が上昇する。

【００３０】同様に、ｆｖｃｏ＞ｆｔ＋ｆｃ（１１）の場合にはディジタルコンパレータ１３及び１４の”Ａ
≧Ｂ”と”Ａ＞Ｂ”が”１”、”Ａ＜Ｂ”と”Ａ≦Ｂ”
とが”０”になり、スイッチ回路２３が”ＯＮ”にな
り、制御信号１０３として第２の負電圧源の電圧値”−
Ｖ２”が出力される。

【００３１】このため、図５及び図６に示すように電圧
制御発振器４には”−Ｖ２”が加算された電圧が供給さ
れるので出力信号１０１の周波数”ｆｖｃｏ”が下が
る。

【００３２】そして、最終的に、ｆｔ−ｆｃ≦ｆｖｃｏ≦ｆｔ＋ｆｃ（１２）になると粗同調回路６は動作を終了する。

【００３３】この結果、粗同調動作を２段階にして電圧
制御発振器４の発振周波数がキャプチャレンジから離れ
ている場合には短い計数時間で粗同調し、キャプチャレ
ンジに近づいた場合には長い計数時間で高分解能で粗同
調させることにより、粗同調時間を短縮することが可能
になる。

【００３４】但し、図４に示す従来の粗同調回路では電
圧制御発振器４の出力信号１０１の発振周波数”ｆｖｃ
ｏ”が目標周波数”ｆｔ”から大きくかけ離れている場
合には、前述のようにゲート信号”Ｔ１”で”ｆｔ−Ｎ
・ｆｃ≦ｆｖｃｏ≦ｆｔ＋Ｎ・ｆｃ”となるまで粗同調
することになるので、発振周波数”ｆｖｃｏ”が目標周
波数”ｆｔ”に近い場合にと比較して粗同調時間が長く
なると言った問題点があった。

【００３５】また、図５中”Ｗ２”に相当する高分解能
の粗同調時のウィンドウ幅はキャプチャレンジ以内に設
定しなければならず、前述のウィンドウ幅の比”Ｎ”も
安定動作をさせるためには一意的に決まってしまうの
で、このため、キャプチャレンジが非常に狭い場合には
図５中”Ｗ１”に相当する速い粗同調時のウィンドウ幅
も狭くなる。

【００３６】このように、ウィンドウ幅が狭い場合に電
圧制御発振器４の発振周波数”ｆｖｃｏ”を高速で大き
く変化させた場合、粗同調動作の遅れにより発振周波
数”ｆｖｃｏ”が目標周波数”ｆｔ”付近で振動してし
まう恐れがあるので、発振周波数”ｆｖｃｏ”をゆっく
りと変化させる必要がありこのため粗同調時間が長くな
ってしまうと言った課題があった。

【００３７】図７はこのような課題を解決した従来の位
相同期回路の粗同調回路の一例を示す構成ブロック図で
あり、本願出願人の出願に係る「特願平１０−１７３３
４９」に記載されたものである。

【００３８】図７において７〜２３，１０１及び１０３
は図４と同一符号を付してあり、２４はフィルタ回路、
２５，２６及び２７はスイッチ回路、２８は増幅器、２
９はＤ／Ａ変換器、１０４は制御信号である。また、７
〜２３は従来の粗同調回路５０を、２５〜２７はスイッ
チ手段５１、１５，１６，１８〜２３は出力回路５２を
それぞれ構成している。

【００３９】粗同調回路５０の接続関係については図４
に示す従来例と同様であるので説明は省略する。粗同調
回路５０の出力である制御信号１０３はフィルタ回路２
４を介してスイッチ回路２５の出力端子及びスイッチ回
路２６の入力端子にそれぞれ接続され、スイッチ回路２
６の出力はスイッチ回路２７の出力端子及び電圧制御発
振器（図示せず。）に接続される。また、Ｄ／Ａ変換器
２９の出力は増幅器２８を介してスイッチ回路２５及び
２７の入力端子に接続される。さらに、切換回路１７の
ロック検出信号はスイッチ回路２５の制御端子に接続さ
れる。

【００４０】ここで、図７に示す従来例の動作を図８を
用いて説明する。図８は図７に示す粗同調回路の動作を
説明するタイミング図である。但し、粗同調回路５０の
動作に関しての説明は省略する。

【００４１】通常状態ではスイッチ回路２６及び２７
は”ＯＮ”及び”ＯＦＦ”であり、電圧制御発振器４の
発振周波数”ｆｖｃｏ”が目標周波数”ｆｔ”から大き
く離れている場合にはスイッチ回路２５が”ＯＮ”にな
る。この時、Ｄ／Ａ変換器２９からの出力が増幅器２８
を介してフィルタ回路２４の出力に加算されて制御信号
１０４として出力される。

【００４２】フィルタ回路２４の出力は制御信号１０３
が平滑された信号であり、この信号にＤ／Ａ変換器２９
の出力が加算されることにより、第１の粗同調が行われ
る。すなわち、電圧制御発振器４の発振周波数”ｆｖｃ
ｏ”が粗同調回路５０の速い粗同調モード時に選択され
る図５中”Ｗ１”に示すウィンドウ幅の外側になるよう
に適当な値がＤ／Ａ変換器２９に設定される。

【００４３】すなわち、ｆｖｃｏ＜＜ｆｔ（１３）の場合には、ｆｖｃｏ＜ｆｔ−Ｎ・ｆｃ（１４）となるような値を設定し、同様に、ｆｖｃｏ＞＞ｆｔ（１５）の場合には、ｆｖｃｏ＞ｆｔ＋Ｎ・ｆｃ（１６）となるような値を設定する。

【００４４】例えば、図８中”Ｔ００１”において発振
周波数”ｆｖｃｏ”は目標周波数”ｆｔ”よりも極めて
高い（ｆｖｃｏ＞＞ｆｔ）ので、図２中”Ｔ００２”に
示す時点でスイッチ回路２５が”ＯＮ”になり、その設
定値を”Ｖｄａ”とすればＤ／Ａ変換器２９の出力が”
Ｖｄａ”となり、フィルタ回路２４の出力と加算されて
制御信号１０４として電圧制御発振器に供給されるので
電圧制御発振器の発振周波数”ｆｖｃｏ”が下がる。こ
のため、式（１５）及び式（１６）から分かるように発
振周波数”ｆｖｃｏ”は”ｆｖｃｏ＞ｆｔ＋Ｎ・ｆｃ”
なる状態に変化する。

【００４５】そして、従来例と同様に図８中”Ｔ００
３”の時点で制御信号１０３の出力が”−Ｖ１”にな
り、第２の粗同調が行われる。例えば、Ｄ／Ａ変換器２
９の出力と加算されて制御信号１０４は図８中”ＳＬ０
１”に示すようにフィルタ回路２４の時定数にしたがっ
て減少して図８中”Ｔ００４”の時点で”Ｖ２ｎｄ”と
なる。

【００４６】同様に、図８中”Ｔ００５”の時点で制御
信号１０３の出力が”−Ｖ２”になり、第３の粗同調が
行われる。例えば、Ｄ／Ａ変換器２９の出力と加算され
て制御信号１０４は図８中”ＳＬ０２”に示すようにフ
ィルタ回路２４の時定数にしたがって減少して図８中”
Ｔ００６”の時点で”Ｖ３ｒｄ”となる。

【００４７】この時点で電圧制御発振器の発振周波数”
ｆｖｃｏ”はキャプチャレンジに入るので３段階の粗同
調動作が完了し、スイッチ回路２５はノイズの影響を低
減するため切換回路１７のロック検出信号により”ＯＦ
Ｆ”になる。

【００４８】すなわち、第１にＤ／Ａ変換器２９の出力
を加算して、図５中”Ｗ１”に示す速い粗同調時のウィ
ンドウ幅の近傍まで発振周波数”ｆｖｃｏ”を粗同調
し、第２に短い計数時間で粗同調し、第３にキャプチャ
レンジに近づいた場合には長い計数時間で高分解能で粗
同調させることにより、キャプチャレンジが狭く、発振
周波数”ｆｖｃｏ”が目標周波数”ｆｔ”から大きくか
け離れている場合であっても粗同調時間を短縮すること
が可能になる。

【００４９】この結果、３段階のステップで粗同調を行
うことにより、キャプチャレンジが狭く、発振周波数”
ｆｖｃｏ”が目標周波数”ｆｔ”から大きくかけ離れて
いる場合であっても粗同調時間を短縮することが可能に
なる。

【００５０】

【発明が解決しようとする課題】しかし、図７に示す従
来の粗同調回路ではループのキャプチャレンジが非常に
狭い場合でも高速な粗同調を行うためＤ／Ａ変換器２９
を備えて、その出力を制御して第１の粗同調を行ってい
る。

【００５１】このＤ／Ａ変換器２９は比較的低精度のも
のでも高速に粗同調を行うことが可能であるものの位相
同期回路の同期を更に高速化するためにはＤ／Ａ変換器
２９の出力により如何に電圧制御発振器４の出力周波数
をキャプチャレンジ近傍まで制御できるから重要であ
り、キャプチャレンジが狭いほどＤ／Ａ変換器２９を高
精度にする必要があると言った問題点があった。従って
本発明が解決しようとする課題は、高速な粗同調が可能
な位相同期回路を実現することにある。

【００５２】

【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、粗同調
回路により電圧制御発振器の発振周波数を同期可能な範
囲まで制御する位相同期回路において、周波数変換器の
出力と参照入力信号との位相差を検出する位相比較器
と、この位相比較器の出力に前記粗同調回路の出力を加
算する加算器と、この加算器の出力を平滑するフィルタ
回路と、このフィルタ回路の出力に基づき出力信号を発
生させる電圧制御発振器と、前記粗同調回路で検出され
た非同期状態若しくは同期状態に基づき前記電圧制御発
振器の出力レベルを変化させて前記周波数変換器に出力
する利得切換回路とを備えたことにより、粗同調が容易
になり更に高速な粗同調が可能になる。

【００５３】請求項２記載の発明は、請求項１記載の発
明である位相同期回路において、前記粗同調回路が、前
記電圧制御発振器の発振周波数を計数するカウンタと、
このカウンタに２種類以上の計数時間を与えるゲート発
生回路と、前記各計数時間に対応して異なる上下限周波
数データと前記カウンタの計数値を比較するディジタル
コンパレータと、このディジタルコンパレータの出力に
基づき前記各計数時間に対応して異なる大きさの第１の
制御信号を発生して前記加算器に出力する出力回路と、
前記フィルタ回路の出力に出力を加算して第２の制御信
号を発生させるＤ／Ａ変換器と、前記ディジタルコンパ
レータ出力に対応して前記ゲート発生回路の計数時間、
前記出力回路及び前記利得切換回路の制御信号を切り換
える切換回路とを備え、前記Ｄ／Ａ変換器の出力により
第１の粗同調し、短い計数時間で第２の粗同調し、長い
計数時間で高分解能の第３の粗同調を行うことにより、
粗同調が容易になり更に高速な粗同調が可能になる。

【００５４】請求項３記載の発明は、請求項１記載の発
明である位相同期回路において、前記利得切換回路が、
直列接続されたダイオードと、前記粗同調回路で検出さ
れた非同期状態若しくは同期状態に基づき前記ダイオー
ドに異なる電流値のバイアス電流を供給する制御電流源
とから構成されたことにより、粗同調が容易になり更に
高速な粗同調が可能になる。

【００５５】請求項４記載の発明は、請求項３記載の発
明である位相同期回路において、前記制御電流源が、異
なる電流値を出力する複数個の定電流源と、前記粗同調
回路で検出された非同期状態若しくは同期状態に基づき
前記複数個の定電流源の出力電流の何れかを選択して前
記ダイオードに供給するスイッチ回路とから構成された
ことにより、粗同調が容易になり更に高速な粗同調が可
能になる。

【００５６】請求項５記載の発明は、請求項１記載の発
明である位相同期回路において、前記利得切換回路が、
前記粗同調回路で検出された非同期状態若しくは同期状
態に基づき利得を変化させる可変利得増幅器であること
により、粗同調が容易になり更に高速な粗同調が可能に
なる。

【００５７】

【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係る位相同期回路の一実施例
を示す構成ブロック図である。図１において７〜２９は
図７と同一符号を付してあり、３０は電圧制御発振器、
３１は切換回路１７のロック検出信号に基づき利得の大
きさを切り換える利得切換回路、３２は周波数変換器、
３３は位相比較器、３４は加算器、１０５は電圧制御発
振器３０の出力信号、１０６は利得切換回路３１の出力
信号である。但し、フィルタ回路２４は位相同期回路の
ループフィルタとして機能する。

【００５８】基本的な接続関係は図７に示す従来例とほ
ぼ同様であり、異なる点は以下の通りである。出力回路
５２の出力は加算器３４の一方の入力端子に接続され、
加算器３４の出力はフィルタ回路２４に接続される。

【００５９】また、スイッチ手段５１の出力は電圧制御
発振器３０に接続され、電圧制御発振器３０の出力は出
力信号”ｆｖｃｏ”を出力すると共にその出力信号は利
得切換回路３１及びカウンタ７のクロック入力端子に接
続される。

【００６０】さらに、切換回路１７のロック検出信号が
利得切換回路３１の制御入力端子に接続され、利得切換
回路３１の出力は周波数変換器３２に接続される。周波
数変換器３２の出力は位相比較器３３の一方の入力端子
に接続され、位相比較器３３の出力は加算器３４の他方
の入力端子に接続される。また、位相比較器３３の他方
の入力端子には参照入力信号が印加される。

【００６１】ここで、図１に示す実施例の動作を説明す
る。但し、図７等の従来例と重複する部分の説明につい
ては省略する。一般に位相同期回路のキャプチャレンジ
はループ利得に比例する。例えば、利得切換回路３１の
利得が大きくなると位相同期回路のループ利得が大きく
なり、これにより位相同期回路のループ利得も大きくな
り位相同期回路のキャプチャレンジが広がるようにな
る。

【００６２】先ず、電圧制御発振器３０の出力周波数”
ｆｖｃｏ”が目標周波数”ｆｔ”から大きく離れている
場合、言い換えれば、位相同期回路が非同期状態にある
場合には切換回路１７のロック検出信号は非同期状態を
示すので、利得切換回路３１はこのロック検出信号に基
づき利得を大きくして、電圧制御発振器３０出力レベル
を変化させて周波数変換器３２に出力する。

【００６３】この状態で、設定データを入力してＤ／Ａ
変換器２９の出力を制御して前述のように位相同期回路
のキャプチャレンジ近傍に電圧制御発振器３０の出力周
波数を制御する第１の粗同調を行う。

【００６４】この時、利得切換回路３１に働きにより位
相同期回路のループ利得は大きくなっており、従来例と
比較して位相同期回路のキャプチャレンジが広がってい
るため、Ｄ／Ａ変換器２９の出力を制御してキャプチャ
レンジ近傍に電圧制御発振器３０の出力周波数を制御す
ることが従来例と比較して容易になる。

【００６５】そして、第２及び第３の粗同調により位相
同期回路が同期状態になると、切換回路１７のロック検
出信号は同期状態を示すので、利得切換回路３１はこの
ロック検出信号に基づき利得を小さくする。

【００６６】この時、利得切換回路３１に働きにより位
相同期回路のループ利得は小さくなり、位相同期回路の
キャプチャレンジが狭くなって従来例と同様の状態に戻
る。

【００６７】この結果、非同期状態では利得切換回路３
１により位相同期回路のループ利得を大きくしてキャプ
チャレンジを広げることにより、粗同調が容易になり更
に高速な粗同調が可能になる。

【００６８】また、図２は利得切換回路３１の具体例を
示す回路図である。図２において１０５及び１０６は図
１と同一符号を付してあり、３５及び３９は容量、３
６，３７及び３８はダイオード、４０及び４１は定電流
源、４２はスイッチ回路、４３及び４４はコイルであ
る。また、４０〜４２は制御電流源５３を構成してい
る。

【００６９】電圧制御発振器３０の出力信号１０５は容
量３５の一端に接続され、容量３５の他端はダイオード
３６のアノード及びコイル４３の一端に接続される。ダ
イオード３６のカソードはダイオード３７のアノードに
接続され、ダイオード３７のカソードはダイオード３８
のアノードに接続される。

【００７０】また、ダイオード３８のカソードは容量３
９の一端及びコイル４４の一端に接続され、容量３９の
他端は利得切換回路３１の出力信号１０６として出力さ
れる。

【００７１】さらに、コイル４３の他端はスイッチ回路
４２の出力端子に接続され、スイッチ回路４２の２つの
入力端子には定電流源４０及び４１の一端がそれぞれ接
続される。また、定電流源４０及び４１の他端はそれぞ
れ正電圧源に接続され、コイル４４の他端は接地され
る。最後に、切換回路１７のロック検出信号がスイッチ
回路４２の制御入力端子に接続される。

【００７２】ここで、図２に示す利得切換回路３１の動
作を説明する。定電流源４０及び４１は何れか一方が高
電流を出力し、他方が低電流を出力する。そして、位相
同期回路が非同期状態にある場合には切換回路１７のロ
ック検出信号は非同期状態を示すので、スイッチ回路４
２は高電流を出力する定電流源を選択する。例えば、定
電流源４０を選択する。

【００７３】定電流源４０の高電流の出力電流はコイル
４３を介してダイオード３６，３７及び３８を流れ、最
後にコイル４４を介して接地に流れ込む。

【００７４】この時、定電流源４０の出力電流は直流電
流であるので容量３９及び３５において遮断されて利得
切換回路３１の外部には流出しない。また、出力信号１
０５は交流信号であるのでコイル４３及び４４により分
離され接地やスイッチ回路４２には直接流れ込まない。

【００７５】ダイオードは順方向に流れるバイアス電流
の値によってその内部の抵抗値が変動し、バイアス電流
が大きい場合にはダイオードの抵抗値は小さくなる。非
同期状態の場合には高電流が各ダイオード３６，３７及
び３８にバイアス電流として流れるので各ダイオード３
６，３７及び３８の抵抗値は小さくなり出力信号１０５
の減衰量が小さくなる。

【００７６】一方、位相同期回路が同期状態にある場合
には切換回路１７のロック検出信号は同期状態を示すの
で、スイッチ回路４２は低電流を出力する定電流源を選
択する。例えば、定電流源４１を選択する。

【００７７】定電流源４１の低電流の出力電流はコイル
４３を介してダイオード３６，３７及び３８を流れ、最
後にコイル４４を介して接地に流れ込む。このため、低
電流が各ダイオード３６，３７及び３８にバイアス電流
として流れるので各ダイオード３６，３７及び３８の抵
抗値は大きくなり出力信号１０５の減衰量が先程と比較
して大きくなる。

【００７８】すなわち、図２に示す利得切換回路３１で
位相同期回路の非同期状態若しくは同期状態によりその
利得（減衰量）が変化することになる。

【００７９】この結果、直列接続されたダイオードのバ
イアス電流を変化させてダイオードの抵抗値を変化させ
ることにより、利得（減衰量）を変化させることが可能
になり、電圧制御発振器３０の電圧レベルを変化させる
ことができる。

【００８０】なお、図２に示す利得切換回路３１ではダ
イオードの抵抗値変化により利得（減衰量）を制御して
いたが、トランジスタ等の能動素子を用いた可変利得増
幅器であっても良い。例えば、切換回路１７のロック検
出信号に基づき当該可変利得増幅器の利得を変化させれ
ば良い。

【００８１】

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１乃至請
求項５の発明によれば、非同期状態では利得切換回路に
より位相同期回路のループ利得を大きくしてキャプチャ
レンジを広げることにより、粗同調が容易になり更に高
速な粗同調が可能になる。

【図面の簡単な説明】

【図１】本発明に係る位相同期回路の一実施例を示す構
成ブロック図である。

【図２】利得切換回路の具体例を示す回路図である。

【図３】従来の位相同期回路の一例を示す構成ブロック
図である。

【図４】粗同調回路の一例を示す構成ブロック図であ
る。

【図５】キャプチャレンジと制御信号との関係を示す説
明図である。

【図６】粗同調回路の動作を説明するタイミング図であ
る。

【図７】従来の位相同期回路の粗同調回路の一例を示す
構成ブロック図である。

【図８】粗同調回路の動作を説明するタイミング図であ
る。

【符号の説明】

１，３３位相比較器２，３４加算器３ループフィルタ４，３０電圧制御発振器５，３２周波数変換器６粗同調回路７カウンタ８レジスタ９，１０データセレクタ１１ゲート発生回路１２，１８，１９，２０，２１，２２，２３，２５，２
６，２７，４２スイッチ回路１３，１４ディジタルコンパレータ１５，１６ＡＮＤ回路１７切換回路２４フィルタ回路２８増幅器２９Ｄ／Ａ変換器３１利得切換回路３５，３９容量３６，３７，３８ダイオード４０，４１定電流源４３，４４コイル５０粗同調回路５１スイッチ手段５２出力回路５３制御電流源１００参照信号入力１０１，１０５，１０６出力信号１０２周波数信号１０３，１０４制御信号

Claims

【特許請求の範囲】

【請求項１】粗同調回路により電圧制御発振器の発振周
波数を同期可能な範囲まで制御する位相同期回路におい
て、周波数変換器の出力と参照入力信号との位相差を検出す
る位相比較器と、この位相比較器の出力に前記粗同調回路の出力を加算す
る加算器と、この加算器の出力を平滑するフィルタ回路と、このフィルタ回路の出力に基づき出力信号を発生させる
電圧制御発振器と、前記粗同調回路で検出された非同期状態若しくは同期状
態に基づき前記電圧制御発振器の出力レベルを変化させ
て前記周波数変換器に出力する利得切換回路とを備えた
ことを特徴とする位相同期回路。
【請求項２】前記粗同調回路が、前記電圧制御発振器の発振周波数を計数するカウンタ
と、このカウンタに２種類以上の計数時間を与えるゲー
ト発生回路と、前記各計数時間に対応して異なる上下限
周波数データと前記カウンタの計数値を比較するディジ
タルコンパレータと、このディジタルコンパレータの出
力に基づき前記各計数時間に対応して異なる大きさの第
１の制御信号を発生して前記加算器に出力する出力回路
と、前記フィルタ回路の出力に出力を加算して第２の制
御信号を発生させるＤ／Ａ変換器と、前記ディジタルコ
ンパレータ出力に対応して前記ゲート発生回路の計数時
間、前記出力回路及び前記利得切換回路の制御信号を切
り換える切換回路とを備え、前記Ｄ／Ａ変換器の出力により第１の粗同調し、短い計
数時間で第２の粗同調し、長い計数時間で高分解能の第
３の粗同調を行うことを特徴とする請求項１記載の位相
同期回路。
【請求項３】前記利得切換回路が、直列接続されたダイオードと、前記粗同調回路で検出された非同期状態若しくは同期状
態に基づき前記ダイオードに異なる電流値のバイアス電
流を供給する制御電流源とから構成されたことを特徴と
する請求項１記載の位相同期回路。
【請求項４】前記制御電流源が、異なる電流値を出力する複数個の定電流源と、前記粗同調回路で検出された非同期状態若しくは同期状
態に基づき前記複数個の定電流源の出力電流の何れかを
選択して前記ダイオードに供給するスイッチ回路とから
構成されたことを特徴とする請求項３記載の位相同期回
路。
【請求項５】前記利得切換回路が、前記粗同調回路で検出された非同期状態若しくは同期状
態に基づき利得を変化させる可変利得増幅器であること
を特徴とする請求項１記載の位相同期回路。