JP3360655B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＩＣ、ＬＳＩ等の
半導体ベアチップを積み重ねた多段スタック構造を有す
る半導体装置に関し、特に、各段の半導体ベアチップの
外部電極パターンが同じになるように工夫した半導体装
置に関する。
【０００２】
【従来の技術】従来、メモリの半導体パッケージを実装
する場合、図７に示すようにＤＩＭＭ（デュアルライン
メモリモジュール）構造を用いる場合がある。
【０００３】図７において、ＤＩＭＭ構造では、ＴＳＯ
Ｐ（ｔｈｉｎ ｓｍａｌｌ ｏｕｔｌｉｎｅ ｐａｃｋ
ａｇｅ）、ＣＳＰ等の半導体パッケージ１００がＤＩＭ
Ｍ基板１０１の表面および裏面側に並列に実装されてい
る。
【０００４】一方で、特に、実装面積を減らすために、
図７のようなＤＩＭＭ構造の各半導体パッケージ１００
に、複数の半導体パッケージを積み重ねた多段スタック
構造を使用することがある。
【０００５】しかし、各半導体パッケージにおいて多段
接続の配線設計を行うと、各段の半導体パッケージで異
なるアドレス線、データ線用の配線を行わなくてはなら
ず、最下段のチップにスルーホールや外部端子を設ける
数が膨大になる。これに起因して積層する段数によって
チップの設計が異なるため半導体の設計・生産が非効率
になる。
【０００６】一方、メモリ等の半導体パッケージを積層
する際、パッケージ各段の電極配線パターンの統一化及
び信号線数を効率化するために、各段を選択可能な信号
線（チップセレクト信号）を用いて、各段のアドレス
線、データ線等を共通化する手法がある。
【０００７】たとえば、特許第２８７０５３０号に記載
されたスタックモジュールがそうである。そのスタック
モジュールは、図８に示すように、メモリ（ＤＲＡＭ）
ベアチップ１０５をインターポーザ１０６に実装したも
のをはんだボール１０７を介して多段に接続したもので
ある。
【０００８】そのスタックモジュールでは、何段目のメ
モリベアチップにリードあるいはライトコマンドを実行
するかを選択するチップセレクト信号線を各インターポ
ーザ１０６に設け、そのチップセレクト信号線の配線を
工夫することで、メモリベアチップ１０５およびインタ
ーポーザ１０７のアドレス線、データ線を共通化してい
る。
【０００９】
【発明が解決しようとする課題】しかし、従来、ベアチ
ップだけを各ベアチップの外部接続電極の配線パターン
を同一化して多段に接続する半導体装置に関しては、発
明されていない。特許第２８７０５３０号では、配線を
工夫したインターポーザを使用することを前提としてお
り、ベアチップだけの多段接続を実現していない。
【００１０】また、ベアチップ自体が薄型化してきてお
り、チップ間隔も狭くなる傾向にある。この場合、ベア
チップの積層後に各段の接続をプローブにより検査する
ことは困難になるものと考えられる。
【００１１】本発明の目的は、半導体ベアチップの電極
（パッド）パターンおよび配線設計統一化を図り、チッ
プ積層時の信号線数の効率化及びチップ積層後の検査容
易化を実現した半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】こうした問題点を解決す
るために、本発明では、ベアチップをチップセレクトパ
ッド１ピッチ分ずらして実装することにより同一設計の
チップで各段専用のチップセレクト信号を供給すること
ができる。
【００１３】本発明では、さらにアドレス信号、データ
線等の信号パッドも１ピッチ分ずれることにより、チッ
プ上のパッド及び配線を共通化することができる。
【００１４】本発明による半導体装置は、ベアチップを
複数段積み重ね、上下の外部電極同士を接続した構成で
ある。ベアチップの外部電極としては、ベアチップを選
択するための所定の配列ピッチで配列された複数のチッ
プセレクト電極と、ベアチップを機能させる信号が供給
される複数の信号電極とを含む。
【００１５】各ベアチップをチップセレクト電極の配列
ピッチと同じ距離だけその配列方向にずらして積み重ね
たとき、上下対向するベアチップの表面と裏面とで同一
の信号電極が重なり合うように配置されていることを特
徴とする。
【００１６】具体的に、外部電極は、ベアチップを積み
重ねる方向の表面と裏面に形成され、前記表面と裏面の
各電極同士が互いに接続されている。
【００１７】また、ベアチップは、前記複数のチップセ
レクト電極のうち、前記ベアチップの一辺に最も近い側
の第１のチップセレクト電極からのチップセレクト信号
を検出し、その他のチップセレクト電極は、他のベアチ
ップのチップセレクト電極に接続されるのみであること
を特徴とする。
【００１８】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照しながら詳細に説明する。
【００１９】図１は本発明による半導体装置の第１の実
施の形態を示す斜視図、図２は図１の半導体装置におけ
るベアチップの平面図で、（ａ）は表面側、（ｂ）は裏
面側の平面図、図３は図１のＡＡ折線断面図、図４は図
１のＢＢ折線断面図である。
【００２０】なお、図３及び図４において、ベアチップ
の厚さが図１とは異なるように描かれているが、実際は
同じ厚さである。
【００２１】図１に示すように本発明の第１の実施の形
態の半導体装置は、ベアチップ１、２、３を下から順に
ずらし接続バンプ８を介して積層したもので、その３層
半導体装置は、基板４に実装されている。ここで、ベア
チップ１、２、３をそれぞれ１段目、２段目、３段目ベ
アチップとも称することにする。
【００２２】各ベアチップは、ＤＲＡＭ等のメモリベア
チップであり、同一サイズ、同一の外部電極パターンお
よび配線パターンを有する。ここで、配線パターンと
は、各外部電極に接続する内部配線あるいは半導体回路
のパターンを示す。接続バンプ８は、はんだバンプ、金
バンプ等の金属バンプである。
【００２３】基板４には、３層半導体装置の外部電極に
接続する配線５が形成されている。配線５には、１段
目、２段目、３段目ベアチップ１、２、３をチップセレ
クトするための１段目、２段目、３段目セレクト信号Ｓ
１、Ｓ２、Ｓ３を入力する配線と、ベアチップのアドレ
ス信号、データ信号等を供給するための配線とを含む。
【００２４】最初、各ベアチップの外部電極パターンに
ついて図２の１段目ベアチップ１を代表して説明する。
もちろん、２段目、３段目ベアチップについても、図２
と同じ外部電極パターンおよび配線パターン（図示略）
を有する。また、各ベアチップは、それぞれ異なる段で
も使用可能である。
【００２５】図２（ａ）、（ｂ）はベアチップ１の表
面、裏面を示しているが、ここではベアチップの上段側
の面を表面、基板５側の面を裏面としている。
【００２６】図２（ａ）において、１段目ベアチップ１
の表面には、金、銅あるいはアルミニウムなどの２列の
信号パッド群７ａと、１列のチップセレクトパッド群６
ａとを有する。
【００２７】信号パッド群７ａは、アドレス信号電極パ
ッドＡ０，Ａ１，Ａ２，Ａ４…と、データ信号電極パッ
ドＤ１からＤ８、電源電極パッドＶｃｃ及びグランドパ
ッドなど、チップセレクト以外の電極パッドから成る。
【００２８】また、チップセレクトパッド群６ａは、一
方向に等間隔の距離Ｌ１で配列された第１から第４のチ
ップセレクトパッド６１ａ、６２ａ、６３ａ、６４ａを
有する。１段目ベアチップ１（２から４段目ベアチップ
も同様）は、第１のチップセレクトパッド６１ａの信号
からチップセレクト信号を検出し、これによりベアチッ
プ１の半導体回路が活性化する。しかし、第２から第４
のチップセレクトパッド６２ａ、６３ａ、６４ａの信号
は、検出されず（後述するが、単に下段からのチップセ
レクト信号を上段のベアチップのチップセレクトパッド
に供給するのみ）、半導体回路が活性化しない。
【００２９】一方、図２（ｂ）において、１段目ベアチ
ップ１の裏面には、表面の信号パッド群７ａとチップセ
レクトパッド群６ａに電気的接続する信号パッド群７ｂ
とチップセレクトパッド群６ｂを有する。このうちチッ
プセレクトパッド群６ｂは、第１から第４のチップセレ
クトパッド６１ｂ、６２ｂ、６３ｂ、６４ｂを有する。
【００３０】図２（ａ）および（ｂ）において、１段目
ベアチップ１の表面と裏面の各電極パッドは、上段また
は下段のベアチップにずらさずに表裏を一致させて重ね
合わせたときに互いに重なる位置にある。
【００３１】したがって、１段目ベアチップ１を外部電
極面の真上から見た場合、表面側の信号パッド群７ａと
チップセレクトパッド群６ａが、裏面側の信号パッド群
７ｂとチップセレクトパッド群６ｂと重なる位置にあ
る。
【００３２】前述したように、本実施の形態のベアチッ
プ１、２、３は、第１のチップセレクトパッド６１ａ
（６１ｂ）の信号からチップセレクト信号を検出し、半
導体回路が活性化するが、第２から第４のチップセレク
トパッド６２ａ、６３ａ、６４ａ（６２ｂ、６３ｂ、６
４ｂ）の信号では、半導体回路が活性化しない。
【００３３】このため、各ベアチップを個別にチップセ
レクトする場合、図１および図３、図４に示すように、
ベアチップをチップセレクトパッド群６ａ、６ｂの各パ
ッド間隔（１ピッチ分）の距離Ｌ１だけ、ずらして重ね
る。ずらす方向は、チップセレクトパッド群の配列方向
である。
【００３４】図３に示すように、ベアチップ１、２、３
を距離Ｌ１ずらすことにより、チップセレクトパッド群
６ａ、６ｂの各チップセレクトパッドが１ピッチずつず
れて上下に接続される。本実施の形態の場合、図３に示
すように各チップセレクトパッドの表裏は、貫通ビアを
介してベアチップ表面に垂直な方向に直線的に電気的接
続されているが、必ずしも直線的に電気的接続されてい
なくてもよい。また、内部の半導体回路を経由してベア
チップ表裏のチップセレクトパッドが接続されていても
よい。
【００３５】図３において、前述したように、各ベアチ
ップは、第１のチップセレクトパッド６１ａ（６１ｂ）
のみが、チップセレクトとして機能し、第２から第４の
チップセレクトパッド６２ａ（６２ｂ），６３ａ（６３
ｂ）、６４ａ（６４ｂ）は、他のベアチップと接続する
だけの機能で、内部の半導体回路機能とは独立である。
【００３６】したがって、図１の基板５から１段目、２
段目、３段目セレクト信号Ｓ１、Ｓ２、Ｓ３が図３に示
すように下段からチップセレクトパッド６１ｂ、６２
ｂ、６３ｂに供給された場合、１段目、２段目、３段目
ベアチップ１、２、３がそれぞれのセレクト信号によっ
てチップセレクトされる。これにより何段目のベアチッ
プにリード（ＲＥＡＤ）あるいはライト（ＷＲＩＴＥ）
コマンドを実行するかを選択する。
【００３７】なお、本実施の形態の場合、ベアチップ
は、最大４段まで積層可能なよう、第４のチップセレク
トパッド６４ａ（６４ｂ）が設けられている。
【００３８】さらに、図４に示すように、信号パッド群
７ａ、７ｂの各電極パッド（Ａ０，Ａ１，Ａ３…、Ｄ
１、Ｄ２、Ｄ３…、ただし、図４では、電極パッドＡ０
からＡ５しか示していない）においては、チップセレク
トパッドのピッチと同じ距離Ｌ１だけ隣接する２つのベ
アチップの同一電極パッド接続位置がずれている。
【００３９】信号パッド群７ａ、７ｂの各電極パッドの
ずれの方向は、チップセレクトパッド群６ａ、６ｂの配
列方向と同一である。
【００４０】すなわち、信号パッド群７ａ，７ｂにおけ
る各電極パッドのベアチップ間の接続点が、１段目から
３段目に渡って、チップセレクトパッドの配列方向に順
次距離Ｌ１だけずれている。
【００４１】このように、ベアチップ１、２、３が距離
Ｌ１だけずれることに対応して信号パッド群の各電極パ
ッドが同一距離だけずれて形成されているので、図１の
基板５からの各アドレス信号、データ信号等は、１段目
ベアチップ１から３段目ベアチップ３に共通して供給さ
れる。
【００４２】この結果、チップセレクト信号によってセ
レクトされる段のベアチップが、他の段のベアチップと
同じ信号経路によってメモリとして動作する。
【００４３】なお、図４に示すように、ベアチップの信
号パッド群の各表裏の電極パッドは、貫通ビアを介して
電気的に接続されているが、貫通ビアでなくても、内部
の半導体回路の配線を経由して接続されていてもよい。
【００４４】以上のように、本発明の第１の実施の形態
によれば、各段のベアチップの外部電極パターン（信号
パッド群７ａ、７ｂとチップセレクトパッド群６ａ、６
ｂ）が各段で共通である。
【００４５】したがって、ベアチップを何段目に配置す
るかにこだわらず同一ベアチップを設計し、製造すれば
良く、経済的である。また、信号配線をベアチップの段
数毎に変える必要がないので、信号線数の効率化が可能
である。
【００４６】また、ベアチップ間の配線設計すなわち接
続バンプの配置を各段で同一にでき、同一のバンプ形成
工程をベアチップの各段で行うことができる。よって、
製造の効率化が図れる。なお、最上段のベアチップの表
面には、接続バンプを形成する必要はない。
【００４７】さらに、図５に示すように、第１のチップ
セレクトパッド６１ａに測定プローブ２０を当て、ベア
チップの各信号パッド群７ａ、７ｂに検査信号を供給す
ることにより、他の段のベアチップに邪魔されずに容易
に検査できる利点がある。
【００４８】よって、本発明ではベアチップの間隔が狭
くなってもプローブによる検査が容易であるという特徴
を持つ。
【００４９】図６は本発明の第２の実施の形態を示す斜
視図である。
【００５０】本実施の形態では、表側と裏側のチップセ
レクトパッド群６ａ、６ｂのうち、チップセレクト信号
を検出しない第２から第４のチップセレクトパッドの表
裏接続を、ベアチップ表面に形成された外部配線パター
ン６ｃによって実現したものである。
【００５１】そのほかの構成は、図１と同一である。こ
のように、各ベアチップ表裏のパッド間の接続は、ベア
チップの内部を通してもベアチップ表面の配線を介して
も良い。
【００５２】本発明は、以上の実施の形態に限定しな
い。たとえば、図１、図２において、信号パッド群７
ａ、７ｂがベアチップの真ん中にあったが、ベアチップ
の縁の近くに配置されていてもよい。この場合、図６の
第２の実施の形態におけるチップセレクトパッドのよう
に、表裏の信号パッド群７ａ、７ｂの各電極パッドをベ
アチップの外面に形成された配線パターンを介し接続し
てもよい。これによって、ベアチップ内部に裏表側パッ
ドを接続する配線を設ける必要がなくなる。
【００５３】また、チップセレクトパッド群６ａ、６ｂ
の配列方向と信号パッド群７ａ、７ｂの配列方向が同一
である必要はない。本発明では、（１）各ベアチップ
が、チップセレクトパッド群６ａ、６ｂの配列ピッチと
同じ距離だけ、その配列方向にずれていること、および
（２）信号パッド群７ａ，７ｂにおける各電極パッドの
対向ベアチップ間の接続点が、チップセレクトパッドの
配列方向にチップセレクトパッドの配列ピッチ分ずれて
いること、が満たされていればよい。
【００５４】図１及び図６の実施の形態では、ベアチッ
プ表裏の電極配置および形状が同一であるが、電極の形
状は必ずしも表裏で一致させる必要が無い。前述の
（２）の条件を満たしながら接続バンプによって接続可
能な配置であればよい。
【００５５】さらに、ベアチップは、メモリに限らず、
ＣＰＵなどの他の半導体チップでもよい。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
積層したベアチップ各段の設計を統一でき、また任意の
段数まで積層できる。また、信号線数を効率化できる。
さらに各段のベアチップの接続部の検査が容易になる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施の形態を示す
斜視図である。
【図２】図１の半導体装置に使用するベアチップの平面
図で、（ａ）は表面側の平面図、（ｂ）は裏面側の平面
図である。
【図３】図３は図１のＡＡ折線断面図である。
【図４】図４は１のＢＢ折線断面図である。
【図５】図５は本発明による第１の実施の形態の検査方
法を示す断面図である。
【図６】本発明の半導体装置の第２の実施の形態を示す
斜視図である。
【図７】従来のＤＩＭＭ構造を示す斜視図である。
【図８】インターポーザを使用した従来のスタックモジ
ュールを示す斜視図である。
【符号の説明】
１ １段目ベアチップ ２ ２段目ベアチップ ３ ３段目ベアチップ ４ 基板 ５ 配線 ６ａ、６ｂ チップセレクトパッド群 ７ａ、７ｂ 信号パッド群

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】ベアチップを複数段積み重ね、上下の外部
    電極同士を接続した半導体装置において、ベアチップを選択するための信号が供給されるチップセ
    レクト電極と、当該ベアチップの裏面と表面とを導通状
    態にする複数の電極とが所定の配列ピッチで配列された
    チップセレクト電極群と、 ベアチップを機能させる信号が供給される複数の信号電
    極であって、各ベアチップを前記チップセレクト電極群
    の配列ピッチと同じ距離だけその配列方向にずらして積
    み重ねたとき、上下対向するベアチップの表面と裏面と
    で同一の信号電極が重なり合うように配置された信号電
    極群と、 を有することを特徴とする半導体装置。
  2. 【請求項２】 前記上下対向するベアチップの信号電極
    同士が互いに接続されていることを特徴とする請求項１
    に記載された半導体装置。
  3. 【請求項３】 前記ベアチップは、前記チップセレクト
    電極群のうち、前記ベアチップの一辺に最も近い側の第
    １のチップセレクト電極からのチップセレクト信号を検
    出し、その他のチップセレクト電極は、他のベアチップ
    のチップセレクト電極に接続されるのみであることを特
    徴とする請求項１または２に記載された半導体装置。
  4. 【請求項４】 前記ベアチップの各段の外部電極は、接
    続バンプを介して接続されていることを特徴とする請求
    項１、２または３に記載された半導体装置。
  5. 【請求項５】 前記ベアチップの表面と裏面の各電極同
    士が前記ベアチップ内で電気的に接続されていることを
    特徴とする請求項１から３のいずれかに記載された半導
    体装置。。
  6. 【請求項６】 前記ベアチップの表面と裏面の各電極同
    士が前記ベアチップ内およびベアチップ表面の配線によ
    って電気的に接続されていることを特徴とする請求項１
    から３のいずれかに記載された半導体装置。
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