KR101001635B1 - 반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층반도체 패키지의 하나의 반도체 칩 선택 방법 - Google Patents

반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층반도체 패키지의 하나의 반도체 칩 선택 방법 Download PDF

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Abstract

반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층 반도체 패키지의 하나의 반도체 칩 선택 방법이 개시되어 있다. 반도체 패키지는 회로부를 갖는 반도체 칩, 상기 반도체 칩의 제1 위치를 관통하며 제1 저항을 갖는 제1 칩 선택 전극, 상기 반도체 칩의 제2 위치를 관통하며 상기 제1 저항보다 낮은 제2 저항을 갖는 제2 칩 선택 전극 및 상기 반도체 칩에 배치되며, 상기 제1 및 제2 칩 선택 전극들과 전기적으로 연결되어 상기 제1 칩 선택 전극으로부터 인가된 제1 신호 및 상기 제2 칩 선택 전극으로부터 인가된 제2 신호를 비교하여 상기 회로부로 칩 선택 신호를 출력하는 신호 비교부를 포함한다.

Description

반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층 반도체 패키지의 하나의 반도체 칩 선택 방법{SEMICONDUCTOR PACKAGE, STACKED SEMICONDUCTOR PACKAGE HAVING THE SAME, AND METHOD FOR SELECTING ONE SEMICONDUCTOR CHIP OF THE STACKED SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층 반도체 패키지의 하나의 반도체 칩 선택 방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단시간 내 처리하는 것이 가능한 반도체 칩 및 이를 갖는 반도체 패키지가 개발되고 있다.
최근에는 데이터 저장 용량을 향상 및 데이터 처리 속도를 향상시키기 위해 적어도 2 개의 반도체 패키지를 적층 한 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지는 적층 반도체 패키지에 포함된 복수개의 반도체 패키지들 중 구동할 어느 하나의 반도체 패키지를 선택하기 위한 패키지 선택 기술을 필요로 한다.
일반적으로, 적층 반도체 패키지에서 어느 하나의 반도체 패키지를 선택하기 위해서는 각 반도체 패키지에 포함되는 반도체 칩의 구조를 서로 다르게 제조하는 방법, 동일한 구조의 반도체 칩에 서로 다른 재배선을 형성 또는 반도체 칩을 계단 형태로 배열하고 각 칩에 서로 다른 배열로 도전성 와이어를 배치하는 공정 등을 필요로 한다.
그러나, 앞서 언급한 패키지 선택 기술들에 의하여 적층 반도체 패키지를 제조할 경우 적층 반도체 패키지의 제조 공정을 크게 증가 시키는 문제점을 갖는다.
본 발명의 하나의 목적은 적층 반도체 패키지에 적합한 구조를 갖는 반도체 패키지를 제공한다.
본 발명의 다른 목적은 전압 강하 효과를 이용하여 동일한 구조를 갖는 반도체 패키지들 중 어느 하나의 반도체 패키지를 선택할 수 있는 적층 반도체 패키지를 제공한다.
본 발명의 또 다른 목적은 복수개가 적층된 반도체 패키지들을 포함하는 적층 반도체 패키지들 중 어느 하나의 반도체 패키지를 선택하기에 적합한 적층 반도체 패키지의 반도체 패키지 선택 방법을 제공한다.
본 발명에 따른 반도체 패키지는 회로부를 갖는 반도체 칩, 상기 반도체 칩의 제1 위치를 관통하며 제1 저항을 갖는 제1 칩 선택 전극, 상기 반도체 칩의 제2 위치를 관통하며 상기 제1 저항보다 높은 제2 저항을 갖는 제2 칩 선택 전극 및 상기 반도체 칩에 배치되며, 상기 제1 및 제2 칩 선택 전극들과 전기적으로 연결되어 상기 제1 칩 선택 전극으로부터 인가된 제1 신호 및 상기 제2 칩 선택 전극으로부터 인가된 제2 신호를 비교하여 상기 회로부로 칩 선택 신호를 출력하는 신호 비교부를 포함한다.
반도체 패키지는 상기 반도체 칩 상에 배치되며 상기 제2 칩 선택 전극과 전기적으로 연결 및 접지되는 재배선을 더 포함한다.
반도체 패키지는 상기 반도체 칩을 관통하며 상기 제2 저항보다 낮은 제3 저항을 갖는 데이터 전극들을 더 포함한다.
반도체 패키지의 상기 제1 저항 및 상기 제3 저항은 실질적으로 동일하다.
반도체 패키지의 상기 칩 선택 신호는, 상기 제1 및 제2 신호들이 실질적으로 동일할 경우, 상기 신호 비교부로부터 상기 회로부로 출력된다.
본 발명에 따른 적층 반도체 패키지는 복수개가 적층 되며 각각 회로부를 갖는 반도체 칩들, 상기 각 반도체 칩들의 제1 위치를 관통하며 제1 저항을 갖는 제1 칩 선택 전극들, 상기 각 반도체 칩들의 제2 위치를 관통하며 상기 제1 저항보다 높은 제2 저항을 갖는 제2 칩 선택 전극들 및 상기 각 반도체 칩들 내에 배치되며 상기 각 반도체 칩들의 상기 각 제1 및 제2 칩 선택 전극들과 전기적으로 연결되며 상기 제1 및 제2 칩 선택 전극들로부터 각각 인가된 제1 및 제2 신호들의 레벨 편차에 따라서 칩 선택 신호를 상기 회로부로 출력하는 신호 비교부들을 포함한다.
적층 반도체 패키지는 상기 반도체 칩들이 실장 되며 서로 다른 레벨을 갖는 상기 제2 신호들을 발생 및 상기 제2 신호들 중 어느 하나와 실질적으로 동일한 레벨의 제1 신호들을 발생시켜 상기 제1 및 제2 칩 선택 전극들에 입력하기 위한 신호 제공부를 갖는 기판을 더 포함한다.
적층 반도체 패키지의 상기 신호 제공부는 지정된 레벨을 갖는 전압을 서로 다른 레벨을 갖는 복수개의 전압들로 분압하는 전압 분배기, 상기 제2 칩 선택 전극과 상기 전압 분배기로 지정된 레벨을 갖는 상기 전압을 제공하는 전원 제공부, 상기 전압 분배기로부터 복수개로 분압된 상기 전압들을 출력하는 스위칭부들, 상기 스위칭부들을 각각 구동하기 위한 구동신호 발생부를 포함한다.
적층 반도체 패키지는 상기 전압 분배기는 상호 직렬 연결되며, 상기 반도체 칩들의 개수와 대응하는 노드(nod)들을 포함하는 저항 부재들을 포함한다.
적층 반도체 패키지의 상기 각 저항 부재들은 동일한 저항값을 갖는다.
적층 반도체 패키지의 상기 전압 분배기는 상기 저항 부재들과 직렬 연결 및 접지된 추가 저항 부재를 포함하고, 상기 제2 칩 선택 전극은 상기 제2 칩 선택 전극과 전기적으로 연결 및 접지된 재배선을 포함한다.
적층 반도체 패키지의 상기 각 스위칭부들은 상기 전압 분배기 및 상기 제1 칩 선택 전극과 각각 병렬 연결된다.
적층 반도체 패키지의 상기 전원 제공부는 상기 전원을 상기 전압 분배기 및 상기 제2 칩 선택 전극에 각각 제공한다.
적층 반도체 패키지의 상기 각 제2 칩 선택 전극들은 동일한 저항값을 갖는다.
본 발명에 따른 반도체 패키지는 회로부를 갖는 반도체 칩, 상기 반도체 칩을 관통하는 칩 선택 전극, 상기 반도체 칩에 배치되며 기준 전압을 출력하는 기준 전압 제공부 및 상기 반도체 칩에 배치되며, 상기 칩 선택 전극 및 기준 전압 제공부와 전기적으로 연결되어 상기 칩 선택 전극으로부터 인가된 제1 신호 및 상기 기준 전압 제공부로부터 인가된 제2 신호를 비교하여 상기 회로부로 칩 선택 신호를 출력하는 신호 비교부를 포함한다.
반도체 패키지는 상기 반도체 칩에 배치되며 상기 칩 선택 전극과 전기적으로 연결 및 접지된 저항 부재인 재배선을 더 포함하는 것을 특징으로 하는 반도체 패키지.
반도체 패키지는 상기 반도체 칩을 관통하는 데이터 전극들을 더 포함하며, 상기 데이터 전극은 제1 저항을 갖고 상기 칩 선택 전극은 상기 제1 저항보다 높은 제2 저항을 갖는다.
반도체 패키지의 사이 신호 비교부는 상기 제1 및 제2 신호들이 실질적으로 동일할 경우 상기 칩 선택 신호를 상기 회로부로 출력한다.
본 발명에 따른 적층 반도체 패키지는 복수개가 적층 되며 각각 회로부를 갖는 반도체 칩들, 상기 각 반도체 칩들을 관통하는 칩 선택 전극들, 상기 각 반도체 칩들에 배치되며 기준 전압을 출력하는 기준 전압 제공부들 및 상기 각 반도체 칩의 상기 각 칩 선택 전극 및 기준 전압 제공부와 전기적으로 연결되며 상기 칩 선택 전극으로부터 인가된 제1 신호 및 기준 전압 제공부로부터 인가된 제2 신호의 레벨 편차에 따라서 칩 선택 신호를 상기 회로부로 출력하는 신호 비교부들을 포함한다.
적층 반도체 패키지는 상기 반도체 칩들이 실장 되며 상기 제1 신호가 포함된 복수개의 상기 제2 신호들을 생성하여 상기 칩 선택 전극에 입력하기 위한 신호 제공부를 갖는 기판을 더 포함한다.
적층 반도체 패키지의 상기 신호 제공부는 지정된 레벨을 갖는 전압을 서로 다른 레벨을 갖는 복수개의 전압들로 분압하는 전압 분배기, 상기 전압 분배기로 지정된 레벨을 갖는 상기 전압을 제공하는 전원 제공부, 상기 전압 분배기로부터 복수개로 분압된 상기 전압들을 상기 각 칩 선택 전극으로 출력하는 스위칭부들 및 상기 스위칭부들을 각각 구동하기 위한 구동신호들을 발생하는 구동신호 발생부를 포함한다.
적층 반도체 패키지의 상기 전압 분배기는 상호 직렬 연결되며, 상기 반도체 칩들의 개수와 대응하는 노드들을 포함하는 저항 부재들을 포함한다.
적층 반도체 패키지의 상기 각 저항 부재들은 동일한 저항값을 갖는다.
적층 반도체 패키지의 상기 전압 분배기는 상기 저항 부재들과 직렬 연결 및 접지된 추가 저항 부재를 포함하고, 상기 제2 칩 선택 전극은 상기 제2 칩 선택 전극과 전기적으로 연결 및 접지된 재배선을 포함한다.
적층 반도체 패키지의 상기 각 스위칭부들은 상기 전압 분배기 및 상기 제1 칩 선택 전극과 각각 병렬 연결된다.
본 발명에 따른 적층 반도체 패키지의 칩 선택 방법은 복수개가 적층 된 반도체 칩들에 각각 배치된 신호 비교부들에 각각 제1 신호를 인가하는 단계, 각 반도체 칩들의 상기 신호 비교부 마다 상기 제1 신호가 포함된 서로 다른 레벨의 제2 신호들을 각각 인가하는 단계, 상기 각 신호 비교부들로 인가된 상기 제1 신호 및 상기 제2 신호의 레벨 편차를 각 신호 비교부에서 비교하는 단계 및 레벨 편차가 가장 작은 상기 제1 및 제2 신호들이 인가된 신호 비교부로부터 칩 선택 가능 레벨의 신호를 출력하는 단계를 포함한다.
상기 제1 신호를 인가하는 단계는 서로 다른 레벨을 갖는 제1 신호들을 발생하는 단계 및 상기 서로 다른 레벨을 갖는 제1 신호들 중 어느 하나를 선택하는 단계를 포함한다.
서로 다른 레벨을 갖는 제1 신호들을 발생하는 단계는 지정된 레벨을 갖는 직류 전원을 상기 반도체 칩들의 개수와 대응하여 분압 하는 단계를 포함한다.
상기 제2 신호들을 상기 각 신호 비교부들로 인가하는 단계는 직류 전원을 상기 반도체 칩들의 개수와 대응하여 분압 하는 단계를 포함한다.
상기 제1 신호를 인가하는 단계는 상기 각 반도체 칩으로부터 발생 된 제1 신호를 상기 각 신호 비교부들로 인가하는 단계를 포함한다.
상기 제2 신호를 인가하는 단계는 지정된 레벨의 직류 전원을 분압 하여 서로 다른 레벨을 갖는 예비 제2 신호들을 발생하는 단계, 상기 서로 다른 레벨을 갖는 예비 제2 신호들 중 어느 하나의 예비 제2 신호를 선택하기 위한 선택 신호를 출력하는 단계, 상기 선택 신호에 따라 상기 예비 제2 신호를 선택하는 단계 및 상기 예비 제2 신호를 상기 반도체 칩들의 개수에 대응하여 분압 하여 상기 제1 신호가 포함된 서로 다른 레벨의 제2 신호들을 발생하는 단계를 포함한다.
본 발명에 따르면, 동일한 형상의 반도체 칩들을 적층하고 각각 직렬 연결된 반도체 칩들의 각 칩 선택 전극의 전압 강하 효과를 이용하여 반도체 칩들을 선택할 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층 반도체 패키지의 하나의 반도체 칩 선택 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나 지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 반도체 칩(10), 제1 칩 선택 전극(20), 제2 칩 선택 전극(30) 및 신호 비교부(40)를 포함한다.
반도체 칩(10)은, 예를 들어, 직육면체 형상을 갖고, 반도체 칩(10)은 회로부(2) 및 본딩 패드(미도시)들을 포함한다.
회로부(2)는, 예를 들어, 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
본딩 패드들은 회로부(2)와 전기적으로 연결되며, 본딩 패드들은 반도체 칩(10)의 상면의 중앙부 또는 상면의 에지부에 배치될 수 있다.
제1 칩 선택 전극(20)은 반도체 칩(10)의 제1 위치에서 반도체 칩(10)의 상면 및 상면과 대향 하는 하면을 관통한다. 본 실시예에서, 제1 칩 선택 전극(20)은 전기적으로 제1 저항(R1)을 갖는다.
제2 칩 선택 전극(30)은 반도체 칩(10)의 제2 위치에서 반도체 칩(10)의 상면 및 상면과 대향 하는 하면을 관통한다. 본 실시예에서, 제2 칩 선택 전극(30)은 전기적으로 제1 저항(R1)보다 높은 제2 저항(R2)을 갖는다.
한편, 반도체 칩(10)의 상면에는 제2 칩 선택 전극(30)과 전기적으로 연결 및 접지된 추가 저항 부재인 재배선(4)이 배치된다.
신호 비교부(40)는 회로부(2) 내에 배치된다. 신호 비교부(40)는, 예를 들어, 제1 및 제2 칩 선택 전극(20,30)들로부터 입력된 2 개의 신호들을 비교하여 입 력된 신호들이 실질적으로 동일 또는 입력된 신호들의 레벨 편차가 지정된 범위 내에 포함될 경우, 칩 선택 신호(Chip selecting signal, CSS)를 회로부(2)로 출력한다. 본 실시예에서, 신호 비교부(40)는 차동 증폭기(differential amplifier)일 수 있다.
예를 들어, 신호 비교부(40)로는 제1 칩 선택 전극(20)으로부터 출력된 제1 신호(FS) 및 제2 칩 선택 전극(30)으로부터 출력된 제2 신호(SS)가 각각 입력되고, 신호 비교부(40)는 입력된 제1 신호(FS) 및 제2 신호(SS)의 레벨 편차를 비교하여 제1 및 제2 신호(FS,SS)들이 동일한 레벨을 갖거나 제1 및 제2 신호(FS,SS)들의 레벨 편차가 지정된 범위 내에 포함될 경우, 칩 선택 신호(CSS)를 회로부(2)로 출력한다.
한편, 반도체 칩(10)은 제1 및 제2 칩 선택 전극(20,30)들 뿐만 아니라 데이터가 입력/출력되는 데이터 전극(50)들을 더 포함한다. 각 데이터 전극(50)들은 반도체 칩(10)의 상면 및 하면을 관통하며, 각 데이터 전극(50)은 본딩 패드를 이용하여 회로부(2)와 전기적으로 연결된다. 본 실시예에서, 각 데이터 전극(50)들은 전기적으로 제3 저항(R3)을 갖는다. 각 데이터 전극(50)들의 제3 저항(R3)은, 예를 들어, 제1 칩 선택 전극(20)의 제1 저항(R1)과 실질적으로 동일하다.
신호 비교부(40)로부터 칩 선택 신호(CSS)가 회로부(2)로 출력됨으로써, 데이터는 데이터 전극(50)을 통해 회로부(2)로 입력 또는 데이터는 회로부(2)로부터 데이터 전극(50)을 통해 출력된다.
도 2는 도 1에 도시된 반도체 패키지를 복수개 적층 한 적층 반도체 패키지 를 도시한 단면도이다.
본 실시예에 따른 적층 반도체 패키지(200)는 2 개의 칩 선택 전극들을 이용하여 복수개가 적층 된 반도체 칩들 중 어느 하나를 선택하기에 적합한 구조를 갖는다.
도 2를 참조하면, 적층 반도체 패키지(200)는 복수개가 적층 된 반도체 칩(110,120,130,140)들, 제1 칩 선택 전극(112,122,132,142)들, 제2 칩 선택 전극(114,124,134,144)들 및 신호 비교부(118,128,138,148)들을 포함한다.
본 실시예에서, 적층 반도체 패키지(200)는, 예를 들어, 적층 된 4 개의 반도체 칩(110,120,130,140)들을 포함한다.
이하, 4 개의 각 반도체 칩(110,120,130,140)들은 제1 반도체 칩(110), 제2 반도체 칩(120), 제3 반도체 칩(130) 및 제4 반도체 칩(140)들로서 정의된다.
제1 반도체 칩(110) 상에는 제2 반도체 칩(120)이 배치되고, 제2 반도체 칩(120) 상에는 제3 반도체 칩(130)이 배치되고, 제3 반도체 칩(130) 상에는 제4 반도체 칩(140)이 배치된다.
제1 반도체 칩(110)은 제1 칩 선택 전극(112), 제2 칩 선택 전극(114) 및 제1 반도체 칩(110)의 회로부(116) 내에 배치된 신호 비교부(118)를 포함한다.
본 실시예에서, 제1 반도체 칩(110)의 제1 위치에 배치된 제1 칩 선택 전극(112) 및 제1 반도체 칩(110)의 제2 위치에 배치된 제2 칩 선택 전극(114)은 각각 제1 반도체 칩(110)의 상면 및 상면과 대향 하는 하면을 관통한다. 제1 칩 선택 전극(112)은 제1 저항(Rr)을 갖고, 제2 칩 선택 전극(114)은 제1 저항(Rr)보다 높 은 제2 저항(R0)을 갖는다.
제1 반도체 칩(110)의 회로부(116) 내에 배치된 신호 비교부(118)는 제1 칩 선택 전극(112) 및 제2 칩 선택 전극(114)과 전기적으로 연결되고, 신호 비교부(118)는 제1 및 제2 칩 선택 전극(112,114)들로부터 각각 입력된 신호들의 레벨 편차에 따라서 칩 선택 신호(CSS1)를 제1 반도체 칩(110)의 회로부(116)로 출력한다.
예를 들어, 제1 칩 선택 전극(112)으로는 제1 신호(Vs)가 인가되고, 제1 신호(Vs)는 신호 비교부(118)로 인가된다.
한편, 제2 칩 선택 전극(114)으로 직류 전압(Vdc)이 인가될 경우, 제2 칩 선택 전극(114)의 제1 저항(R0)에 의하여 직류 전압은 전압 강하되고, 전압 강하된 제2 신호(VF1)가 신호 비교부(118)로 인가된다.
제1 반도체 칩(110)의 신호 비교부(118)는 제1 신호(Vs) 및 제2 신호(VF1)의 전압 레벨을 비교하여 제1 신호(Vs) 및 제2 신호(VF1)의 레벨이 실질적으로 동일하거나 제1 신호(Vs) 및 제2 신호(VF1)의 레벨이 지정된 편차 범위에 포함될 경우, 칩 선택 신호(CSS1)를 회로부(116)로 출력한다. 반면, 신호 비교부(118)는 제1 신호(Vs) 및 제2 신호(VF1)의 전압 레벨을 비교하여 제1 신호(Vs) 및 제2 신호(VF1)의 레벨이 지정된 편차 범위 내에 포함되지 않을 경우, 회로부(116)로 칩 선택 신호(CSS1)를 출력하지 않는다.
제2 반도체 칩(120)은 제1 칩 선택 전극(122), 제2 칩 선택 전극(124) 및 신호 비교부(128)를 포함한다.
본 실시예에서, 제2 반도체 칩(120)의 제1 칩 선택 전극(122)은 제2 반도체 칩(120)의 제1 위치에 대응하는 상면 및 상면과 대향 하는 하면을 관통하고, 이 결과 제2 반도체 칩(120)의 제1 칩 선택 전극(122)은 제1 반도체 칩(110)의 제1 칩 선택 전극(112)과 전기적으로 직렬 연결된다.
제2 반도체 칩(120)의 제2 칩 선택 전극(124)은 제2 반도체 칩(120)의 제2 위치에 대응하는 상면 및 상면과 대향 하는 하면을 관통하고, 이 결과 제2 반도체 칩(120)의 제2 칩 선택 전극(124)은 제1 반도체 칩(110)의 제2 칩 선택 전극(114)과 전기적으로 직렬 연결된다.
제2 반도체 칩(120)의 제1 칩 선택 전극(122)은 제1 저항(Rr)을 갖고, 제2 칩 선택 전극(124)은 제1 저항(Rr)보다 높은 제2 저항(R1)을 갖는다.
제2 반도체 칩(120)의 회로부(126) 내에 배치된 신호 비교부(128)는 제1 칩 선택 전극(122) 및 제2 칩 선택 전극(124)과 전기적으로 연결되고, 신호 비교부(128)는 제1 및 제2 칩 선택 전극(122,124)들로부터 입력된 신호들의 레벨 편차에 따라서 칩 선택 신호(CSS2)를 제2 반도체 칩(120)의 회로부(126)로 출력한다.
예를 들어, 제1 칩 선택 전극(122)으로부터 출력된 제1 신호(Vs)는 신호 비교부(128)로 인가된다. 한편, 제2 반도체 칩(120)의 제2 칩 선택 전극(124)으로부터 출력된 제2 신호(VF2)는 제2 반도체 칩(120)의 신호 비교부(128)로 인가된다.
제2 반도체 칩(120)의 신호 비교부(128)는 제1 신호(Vs) 및 제2 신호(VF2)의 전압 레벨을 비교하여 제1 신호(Vs) 및 제2 신호(VF2)의 레벨이 실질적으로 동일하거나 제1 신호(Vs) 및 제2 신호(VF2)의 레벨이 지정된 편차 범위에 포함될 경우, 칩 선택 신호(CSS2)를 회로부(126)로 출력한다. 반면, 신호 비교부(128)는 제1 신호(Vs) 및 제2 신호(VF2)의 전압 레벨을 비교하여 제1 신호(Vs) 및 제2 신호(VF2)의 레벨이 지정된 편차 범위에 포함되지 않을 경우, 칩 선택 신호(CSS2)를 회로부(126)로 출력하지 않는다.
제3 반도체 칩(130)은 제1 칩 선택 전극(132), 제2 칩 선택 전극(134) 및 신호 비교부(138)를 포함한다.
본 실시예에서, 제3 반도체 칩(130)의 제1 칩 선택 전극(132)은 제3 반도체 칩(130)의 제1 위치에 대응하는 상면 및 상면과 대향 하는 하면을 관통하고, 이 결과 제3 반도체 칩(130)의 제1 칩 선택 전극(132)은 제2 반도체 칩(120)의 제1 칩 선택 전극(122)과 전기적으로 직렬 연결된다.
제3 반도체 칩(130)의 제2 칩 선택 전극(134)은 제3 반도체 칩(130)의 제2 위치에 대응하는 상면 및 상면과 대향 하는 하면을 관통하고, 이 결과 제3 반도체 칩(130)의 제2 칩 선택 전극(134)은 제2 반도체 칩(120)의 제2 칩 선택 전극(124)과 전기적으로 직렬 연결된다.
제3 반도체 칩(130)의 제1 칩 선택 전극(132)은 제1 저항(Rr)을 갖고, 제2 칩 선택 전극(134)은 제1 저항(Rr)보다 높은 제2 저항(R2)을 갖는다.
제3 반도체 칩(130)의 회로부(136) 내에 배치된 신호 비교부(138)는 제1 칩 선택 전극(132) 및 제2 칩 선택 전극(134)과 전기적으로 연결되고, 신호 비교부(138)는 제1 및 제2 칩 선택 전극(132,134)들로부터 입력된 신호들의 레벨 편차에 따라서 칩 선택 신호(CSS3)를 제3 반도체 칩(130)의 회로부(136)로 출력한다.
예를 들어, 제1 칩 선택 전극(132)으로부터 출력된 제1 신호(Vs)는 신호 비교부(138)로 인가되고 제3 반도체 칩(130)의 제2 칩 선택 전극(134)으로부터 출력된 제2 신호(VF3) 역시 신호 비교부(138)로 인가된다.
제3 반도체 칩(130)의 신호 비교부(138)는 제1 신호(Vs) 및 제2 신호(VF3)의 전압 레벨을 비교하여 제1 신호(Vs) 및 제2 신호(VF3)의 레벨이 실질적으로 동일하거나 제1 신호(Vs) 및 제2 신호(VF3)의 레벨이 지정된 편차 범위에 포함될 경우, 칩 선택 신호(CSS3)를 회로부(136)로 출력한다. 반면, 신호 비교부(138)는 제1 신호(Vs) 및 제2 신호(VF3)의 전압 레벨을 비교하여 제1 신호(Vs) 및 제2 신호(VF3)의 레벨이 지정된 편차 범위에 포함되지 않을 경우, 칩 선택 신호(CSS3)를 회로부(136)로 출력하지 않는다.
제4 반도체 칩(140)은 제1 칩 선택 전극(142), 제2 칩 선택 전극(144) 및 신호 비교부(148)를 포함한다.
본 실시예에서, 제4 반도체 칩(140)의 제1 칩 선택 전극(142)은 제4 반도체 칩(140)의 제1 위치에 대응하는 상면 및 상면과 대향 하는 하면을 관통하고, 이 결과 제4 반도체 칩(140)의 제1 칩 선택 전극(142)은 제3 반도체 칩(130)의 제1 칩 선택 전극(132)과 전기적으로 직렬 연결된다.
제4 반도체 칩(140)의 제2 칩 선택 전극(144)은 제4 반도체 칩(140)의 제2 위치에 대응하는 상면 및 상면과 대향 하는 하면을 관통하고, 이 결과 제4 반도체 칩(140)의 제2 칩 선택 전극(144)은 제3 반도체 칩(130)의 제2 칩 선택 전극(134)과 전기적으로 직렬 연결된다.
제4 반도체 칩(140)의 제1 칩 선택 전극(142)은 제1 저항(Rr)을 갖고, 제2 칩 선택 전극(144)은 제1 저항(Rr)보다 높은 제2 저항(R3)을 갖는다. 한편, 제2 칩 선택 전극(144)에는 추가 저항 부재인 재배선(Rt2)이 전기적으로 연결된다.
제4 반도체 칩(130)의 회로부(146) 내에 배치된 신호 비교부(148)는 제1 칩 선택 전극(142) 및 제2 칩 선택 전극(144)과 전기적으로 연결되고, 신호 비교부(148)는 제1 및 제2 칩 선택 전극(142,144)들로부터 입력된 신호들의 레벨 편차에 따라서 칩 선택 신호(CSS4)를 제4 반도체 칩(140)의 회로부(146)로 출력한다.
예를 들어, 제1 칩 선택 전극(142)으로부터 출력된 제1 신호(Vs)는 신호 비교부(148)로 인가되고, 제4 반도체 칩(140)의 제2 칩 선택 전극(144)으로부터 출력된 제2 신호(VF4) 역시 신호 비교부(148)로 인가된다.
제4 반도체 칩(140)의 신호 비교부(148)는 제1 신호(Vs) 및 제2 신호(VF4)의 전압 레벨을 비교하여 제1 신호(Vs) 및 제2 신호(VF4)의 레벨이 실질적으로 동일하거나 제1 신호(Vs) 및 제2 신호(VF4)의 레벨이 지정된 편차 범위에 포함될 경우, 칩 선택 신호(CSS4)를 회로부(146)로 출력한다. 반면, 신호 비교부(148)는 제1 신호(Vs) 및 제2 신호(VF4)의 전압 레벨을 비교하여 제1 신호(Vs) 및 제2 신호(VF4)의 레벨이 지정된 편차 범위에 포함되지 않을 경우, 칩 선택 신호(CSS4)를 회로부(146)로 출력하지 않는다.
본 실시예에서, 제1 내지 제4 반도체 칩(110,120,130,140)들의 제1 칩 선택 전극(112,122,132,142)들로 인가되는 제1 신호(Vs)는, 예를 들어, 제1 내지 제4 반도체 칩(110,120,130,140)들의 제2 칩 선택 전극(114,124,134,144)들로 인가되는 제2 신호(VF1,VF2,VF3,VF4)들 중 어느 하나와 실질적으로 동일한 레벨을 갖는다. 따라서, 제1 신호(Vs)의 레벨을 제2 신호(VF1,VF2,VF3,VF4)들의 레벨 중 어느 하나와 일치하도록 조절함으로써 제1 내지 제4 반도체 칩(110,120,130,140)들 중 어느 하나를 선택할 수 있다.
한편, 본 실시예에서, 제1 내지 제4 반도체 칩(110,120,130,140)들의 제2 칩 선택 전극(114,124,134,144)들의 제1 저항(R0,R1,R2,R3,Rt2)들은 실질적으로 동일한 저항값을 갖는다.
또한, 제1 반도체 칩(110) 내지 제4 반도체 칩(140)들의 제2 칩 선택 전극(114,124,134,144)들에 각각 형성된 노드들은 도 2에 도시된 바와 같이 각각 노드 N0, 노드 N1, 노드 N2 및 노드 N3으로서 정의된다.
제1 반도체 칩(110)의 신호 비교부(118)로는 노드 N0으로부터 출력된 제2 신호(VF1)가 인가되고, 제2 반도체 칩(120)의 신호 비교부(128)로는 노드 N1로부터 출력된 제2 신호(VF2)가 인가되고, 제3 반도체 칩(230)의 신호 비교부(138)로는 노드 N2로부터 출력된 제2 신호(VF3)가 인가되고, 제4 반도체 칩(240)의 신호 비교부(148)로는 노드 N3으로부터 출력된 제2 신호(VF4)가 인가된다.
도 3은 도 2에 도시된 제1 신호(Vs)를 발생 및 서로 다른 레벨을 갖는 제2 신호를 발생하기 위한 신호제공부를 도시한 블록도이다.
도 3을 참조하면, 적층 반도체 패키지(200)는 신호제공부(300)를 더 포함한다. 신호제공부(300)는 제1 내지 제2 칩 선택 전극(114,124,134,144)들로부터 서로 다른 레벨을 갖는 제2 신호(VF1,VF2,VF3,VF4)들을 출력 및 상기 제2 신 호(VF1,VF2,VF3,VF4)들 중 어느 하나와 실질적으로 동일한 레벨의 제1 신호(Vs)를 발생한다.
본 실시예에서, 신호제공부(300)는 제1 내지 제4 반도체 칩(110,120,130,140)들이 실장 되는 인쇄회로기판과 같은 기판에 배치될 수 있다.
신호제공부(300)는 전압 분배기(310), 전원 제공부(320), 스위칭부(330)들 및 구동신호발생부(340)를 포함한다.
전압 분배기(310)는 직류 전원의 전압을 서로 다른 레벨의 전압으로 분압 한다. 전압 분배기(310)는 상호 직렬 연결된 저항 부재(Ra,Rb,Rc,Rd)들을 포함한다. 본 실시예에서, 저항 부재(Ra,Rb,Rc,Rd)들의 개수는, 예를 들어, 적층 된 반도체 칩들의 개수와 동일하다. 예를 들어, 도 3에서 반도체 칩들의 개수는 4 개이기 때문에 전압 분배기(310)의 저항 부재(Ra,Rb,Rc,Rd)들의 개수 역시 4 개이다. 한편, 저항 부재(Ra)에는 추가 저항 부재(Rt1)가 연결되고, 추가 저항 부재(Rt1)는 접지된다.
직렬 연결된 4 개의 저항 부재(Ra,Rb,Rc,Rd)들을 갖는 전압 분배기(310)는 각각 4 개의 노드 Na, 노드 Nb, 노드 Nc, 노드 Nd들을 갖는다. 노드 Na는 추가 저항 부재(Rt1) 및 저항 부재(Ra) 사이에 형성되고, 노드 Nb는 저항 부재(Ra) 및 저항 부재(Rb) 사이에 형성되고, 노드 Nc는 저항 부재(Rb) 및 저항 부재(Rc) 사이에 형성되고, 노드 Nd는 저항 부재(Rc) 및 저항 부재(Rd) 사이에 형성된다.
전원 제공부(320)는 직류 전원(Vdc)을 출력한다. 전원 제공부(320)는 전압 분배기(310)의 저항 부재(Rd) 및 제1 반도체 칩(110)의 제2 칩 선택 전극(114)과 병렬 방식으로 연결되어, 저항 부재(Rd) 및 제2 칩 선택 전극(114)에는 직류 전원(Vdc)이 인가된다.
구동신호발생부(340)는 반도체 칩들의 개수와 대응하는 복수개의 구동 신호들을 발생한다. 본 실시예에서, 구동신호발생부(340)는, 예를 들어, 반도체 칩들의 개수와 대응하여 4 개의 구동 신호(Dv1,Dv2,Dv3,Dv4)들을 발생한다.
스위칭부(330)들은 반도체 칩들의 개수와 동일한 개수를 갖는다. 예를 들어, 스위칭부(330)들은 4 개로 이루어진다.
이하, 스위칭부(330)들은 제1 스위칭부(332), 제2 스위칭부(334), 제3 스위칭부(336) 및 제4 스위칭부(338)들로서 정의된다.
제1 스위칭부(332)의 소오스 전극(S1)은 노드 Na와 전기적으로 연결되고, 드레인 전극(D1)은 제1 반도체 칩(110)의 제1 칩 선택 전극(112)과 직렬 방식으로 연결되고, 게이트 전극(Ga)은 구동신호발생부(340)와 연결되며, 게이트 전극(Ga)으로는 구동신호발생부(340)로부터 구동 신호(Dv4)가 인가된다.
제2 스위칭부(334)의 소오스 전극(S2)은 노드 Nb와 전기적으로 연결되고, 드레인 전극(D2)은 제1 반도체 칩(110)의 제1 칩 선택 전극(112)과 직렬 방식으로 연결되고, 게이트 전극(Gb)은 구동신호발생부(340)와 연결되며, 게이트 전극(Gb)으로는 구동신호발생부(340)로부터 구동 신호(Dv3)가 인가된다.
제3 스위칭부(336)의 소오스 전극(S3)은 노드 Nc와 전기적으로 연결되고, 드레인 전극(D3)은 제1 반도체 칩(110)의 제1 칩 선택 전극(112)과 직렬 방식으로 연결되고, 게이트 전극(Gc)은 구동신호발생부(340)와 연결되며, 게이트 전극(Gc)으로 는 구동신호발생부(340)로부터 구동 신호(Dv2)가 인가된다.
제4 스위칭부(338)의 소오스 전극(S4)은 노드 Nd와 전기적으로 연결되고, 드레인 전극(D4)은 제1 반도체 칩(110)의 제1 칩 선택 전극(112)과 직렬 방식으로 연결되고, 게이트 전극(Gd)은 구동신호발생부(340)와 연결되며, 게이트 전극(Gd)으로는 구동신호발생부(340)로부터 구동 신호(Dv1)가 인가된다.
이하, 도 3을 통해 본 발명에 의한 적층 반도체 패키지에 포함된 각 반도체 칩을 선택하는 방법을 설명하기로 한다.
먼저, 전압 분배기(310)의 각 저항 부재(Ra,Rb,Rc,Rd)들, 추가 저항 부재(Rt1), 제1 내지 제4 반도체 칩(110,120,130,140)들의 제2 칩 선택 전극(114,124,134,144)들 및 재배선(Rt2)들이 모두 동일한 저항값을 갖고, 저항 부재(Rd) 및 제2 칩 선택 부재(114)에, 예를 들어, 5[V](5[V]×4/5)의 직류 전원(Vdc)이 인가될 경우, 전압 분배기(310)의 노드 Nd에는 4[V](5[V]×4/5)가 인가되고, 노드 Nc에는 3[V](5[V]×3/5)가 인가되고, 노드 Nb에는 2[V](5[V]×2/5)가 인가되고, 노드 Na에는 1[V](5[V]×1/5)가 인가된다.
또한, 5[V]의 직류 전압(Vdc)이 제1 반도체 칩(110)의 제2 칩 선택 전극(114)에도 인가됨에 따라 노드 N0에는 4[V](5[V]×4/5)가 인가되고, 노드 N0에 의하여 제1 반도체 칩(110)의 신호 비교부(118)에는 4[V]의 레벨을 갖는 제2 신호(VF1)가 인가된다.
또한, 노드 N1에는 3[V](5[V]×3/5)가 인가되고, 노드 N1에 의하여 제2 반도체 칩(120)의 신호 비교부(128)로는 3[V]의 레벨을 갖는 제2 신호(VF2)가 인가된 다.
또한, 노드 N2에는 2[V](5[V]×2/5)가 인가되고, 노드 N2에 의하여 제3 반도체 칩(130)의 신호 비교부(138)로는 2[V]의 레벨을 갖는 제2 신호(VF3)가 인가된다.
또한, 노드 N3에는 1[V](5[V]×1/5)가 인가되고, 노드 N3에 의하여 제4 반도체 칩(140)의 신호 비교부(148)로는 1[V]의 레벨을 갖는 제4 신호(VF4)가 인가된다.
제1 반도체 칩(110)의 신호 비교부(118)에 4[V]의 레벨을 갖는 제2 신호(VF1)가 인가, 제2 반도체 칩(120)의 신호 비교부(128)에 3[V]의 레벨을 갖는 제2 신호(VF2)가 인가, 제3 반도체 칩(130)의 신호 비교부(138)에 2[V]의 레벨을 갖는 제2 신호(VF3)가 인가 및 제4 반도체 칩(140)의 신호 비교부(148)에 1[V]의 레벨을 갖는 제2 신호(VF2)가 인가된 후, 예를 들어, 제1 반도체 칩(110)을 선택하기 위하여 구동신호발생부(340)로부터 출력된 구동 신호(Dv1)는 스위칭부(338)를 턴-온 시키고 스위칭부(338)가 턴-온 됨에 따라 노드 Nd에 인가된 4[V]의 레벨을 갖는 제1 신호(Vs)는 제1 칩 선택 전극(112,122,132,142)들을 통해 제1 내지 제4 반도체 칩(110,120,130,140)들의 신호 비교부(118,128,138,148)들로 각각 인가된다.
따라서, 제1 반도체 칩(110)의 신호 비교부(118)로는 4[V]의 레벨을 갖는 제1 신호(Vs) 및 4[V]의 레벨을 갖는 제2 신호(VF1)가 인가되고, 제2 반도체 칩(120)의 신호 비교부(128)로는 4[V]의 레벨을 갖는 제1 신호(Vs) 및 3[V]의 레벨을 갖는 제2 신호(VF2)가 인가된다.
또한, 제3 반도체 칩(130)의 신호 비교부(138)로는 4[V]의 레벨을 갖는 제1 신호(Vs) 및 2[V]의 레벨을 갖는 제2 신호(VF3)가 인가되고, 제4 반도체 칩(140)의 신호 비교부(148)로는 4[V]의 레벨을 갖는 제1 신호(Vs) 및 1[V]의 레벨을 갖는 제2 신호(VF4)가 인가된다.
따라서, 제1 반도체 칩(110)에 포함된 신호 비교부(118)로 인가된 제1 신호(Vs) 및 제2 신호(VF1)들 사이의 레벨 편차는 0[V]이고, 제2 반도체 칩(120)에 포함된 신호 비교부(128)로 인가된 제1 신호(Vs) 및 제2 신호(VF2)들 사이의 레벨 편차는 1[V]이고, 제3 반도체 칩(130)에 포함된 신호 비교부(138)로 인가된 제1 신호(Vs) 및 제2 신호(VF3)들 사이의 레벨 편차는 2[V]이고, 제4 반도체 칩(140)에 포함된 신호 비교부(148)로 인가된 제1 신호(Vs) 및 제3 신호(VF4)들 사이의 레벨 편차는 3[V]이다.
이로써, 제1 내지 제4 반도체 칩(110,120,130,140)들에 각각 포함된 신호 비교부(118,128,138,148)들 중 레벨 편차가 가장 작은 제1 반도체 칩(110)에 포함된 신호 비교부(118)로부터는 칩 선택 신호(CSS1)가 회로부(116)로 출력된다.
한편, 제2 반도체 칩(120)을 선택하기 위하여 구동신호발생부(340)는 구동 신호(Dv2)를 출력하고, 이로 인해 노드 Nc에 인가된 3[V]의 레벨을 갖는 제1 신호(Vs)는 제1 내지 제4 반도체 칩(110,120,130,140)들의 신호 비교부(118,128,138,148)들로 인가되고, 이 결과 3[V]의 레벨을 갖는 제2 신호(VF2)가 인가된 신호 비교부(128)로부터 칩 선택 신호(CSS2)가 회로부(126)로 출력된다.
또한, 제3 반도체 칩(130)을 선택하기 위하여 구동신호발생부(340)는 구동 신호(Dv3)를 출력하고, 이로 인해 노드 Nb에 인가된 2[V]의 레벨을 갖는 제1 신호(Vs)는 제1 내지 제4 반도체 칩(110,120,130,140)들의 신호 비교부(118,128,138,148)들로 인가되고, 이 결과 2[V]의 레벨을 갖는 제2 신호(VF3)가 인가된 신호 비교부(138)로부터 칩 선택 신호(CSS3)가 회로부(126)로 출력된다.
또한, 제4 반도체 칩(140)을 선택하기 위하여 구동신호발생부(340)는 구동 신호(Dv4)을 출력하고, 이로 인해 노드 Na에 인가된 1[V]의 레벨을 갖는 제1 신호(Vs)는 제1 내지 제4 반도체 칩(110,120,130,140)들의 신호 비교부(118,128,138,148)들로 인가되고, 이 결과 1[V]의 레벨을 갖는 제2 신호(VF4)가 인가된 신호 비교부(148)로부터 칩 선택 신호(CSS4)가 회로부(126)로 출력된다.
도 4는 본 발명의 다른 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4를 참조하면, 반도체 패키지(400)는 반도체 칩(410), 기준 전압 제공부(420), 칩 선택 전극(430) 및 신호 비교부(440)를 포함한다. 이에 더하여 반도체 패키지(400)는 데이터가 입력 또는 출력되는 데이터 전극(425)을 더 포함한다. 본 실시예에서, 데이터 전극(425)은 전기적으로 제1 저항을 갖는다.
반도체 칩(410)은, 예를 들어, 직육면체 형상을 갖고, 반도체 칩(410)은 회로부(412) 및 본딩 패드(미도시)들을 포함한다.
회로부(412)는, 예를 들어, 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
본딩 패드들은 회로부(412)와 전기적으로 연결되며, 본딩 패드들은 반도체 칩(410)의 상면의 중앙부 또는 상면의 에지부에 배치될 수 있다.
기준 전압 제공부(420)는 반도체 칩(410)의 회로부(412) 내에 배치되며, 기준 전압 제공부(420)는 제1 신호(Vr)를 신호 비교부(440)로 출력한다. 기준 전압 제공부(420)로부터 출력된 제1 신호(Vr)는 반도체 칩(410)을 구동하기 위한 전원 신호일 수 있다.
칩 선택 전극(430)은 반도체 칩(10)의 상면 및 상면과 대향 하는 하면을 관통한다. 본 실시예에서, 칩 선택 전극(430)은 전기적으로 데이터 전극(425)의 제1 저항 보다 높은 제2 저항을 갖는다. 칩 선택 전극(430)으로부터는 제2 신호(VF)가 출력된다.
한편, 반도체 칩(10)의 상면에는 칩 선택 전극(430)과 전기적으로 연결 및 접지된 저항 부재인 재배선(435)이 배치된다.
신호 비교부(440)는 회로부(412) 내에 배치된다. 신호 비교부(440)는, 예를 들어, 기준 전압 제공부(420) 및 칩 선택 전극(430)으로부터 각각 출력된 제1 신호(Vr) 및 제2 신호(VF)를 비교하여 입력된 제1 및 제2 신호(Vr, VF)들이 실질적으로 동일하거나 제1 및 제2 신호(Vr,VF)들의 레벨 편차가 지정된 범위 내에 포함될 경우 칩 선택 신호(CSS)를 회로부(412)로 출력한다. 본 실시예에서, 신호 비교부(440)는, 예를 들어, 차동 증폭기이다.
예를 들어, 신호 비교부(440)로는 기준 전압 제공부(420)로부터 출력된 제1 신호(Vr) 및 칩 선택 전극(430)으로부터 출력된 제2 신호(VF)가 각각 입력되고, 신호 비교부(40)는 입력된 제1 신호(Vr) 및 제2 신호(VF)의 레벨 편차를 비교하여 제 1 및 제2 신호(Vr,VF)들이 동일한 레벨을 갖거나 제1 및 제2 신호(Vr,VF)들의 레벨 편차가 지정된 범위 내에 포함될 경우, 칩 선택 신호(CSS)를 회로부(412)로 출력한다.
신호 비교부(440)로부터 칩 선택 신호(CSS)가 회로부(412)로 입력될 때, 데이터는 데이터 전극(425)을 통해 회로부(412)로 입력 또는 데이터는 회로부(412)로부터 데이터 전극(425)을 통해 출력된다.
도 5는 도 4에 도시된 반도체 패키지를 복수개 적층 한 적층 반도체 패키지를 도시한 단면도이다.
본 실시예에 의한 적층 반도체 패키지는 1 개의 칩 선택 전극을 이용하여 각 반도체 칩들을 선택하기에 적합한 구조를 갖는다.
도 5를 참조하면, 적층 반도체 패키지(500)는 복수개가 적층 된 반도체 칩(510,520,530,540)들, 기준 전압 제공부(516,526,536,546)들, 칩 선택 전극(513,523,533,543)들 및 신호 비교부(517,527,537,547)들을 포함한다.
본 실시예에서, 적층 반도체 패키지(500)는, 예를 들어, 적층 된 4 개의 반도체 칩(510,520,530,540)들을 포함한다.
이하, 4 개의 각 반도체 칩(510,520,530,540)들은 제1 반도체 칩(510), 제2 반도체 칩(520), 제3 반도체 칩(530) 및 제4 반도체 칩(540)들로서 정의된다. 제1 반도체 칩(510) 상에는 제2 반도체 칩(520)이 배치되고, 제2 반도체 칩(520) 상에는 제3 반도체 칩(530)이 배치되고, 제3 반도체 칩(530) 상에는 제4 반도체 칩(540)이 배치된다.
제1 반도체 칩(510)은 기준 전압 제공부(516), 칩 선택 전극(513) 및 제1 반도체 칩(510)의 회로부(512) 내에 배치된 신호 비교부(517)를 포함한다.
신호 비교부(517)는 기준 전압 제공부(516) 및 칩 선택 전극(513)과 전기적으로 연결되고, 신호 비교부(517)는 기준 전압 제공부(516)로부터 제공된 제1 신호(Vr1) 및 칩 선택 전극(513)으로부터 입력된 제2 신호(VF1)의 레벨 편차에 따라서 칩 선택 신호(CSS1)를 제1 반도체 칩(510)의 회로부(512)로 출력한다.
구체적으로, 제1 반도체 칩(510)의 신호 비교부(517)는 기준 전압 제공부(516) 및 칩 선택 전극(513)으로부터 각각 입력된 제1 신호(Vr1) 및 제2 신호(VF1)의 전압 레벨을 비교하여 제1 신호(Vr1) 및 제2 신호(VF1)의 레벨이 실질적으로 동일하거나 제1 신호(Vr1) 및 제2 신호(VF1)의 레벨이 지정된 편차 범위에 포함될 경우, 칩 선택 신호(CSS1)를 회로부(512)로 출력한다.
제2 반도체 칩(520)은 기준 전압 제공부(526), 칩 선택 전극(523) 및 제2 반도체 칩(520)의 회로부(522) 내에 배치된 신호 비교부(527)를 포함한다.
본 실시예에서, 제2 반도체 칩(520)의 칩 선택 전극(523)은 제1 반도체 칩(510)의 칩 선택 전극(513)과 직렬 연결되고, 칩 선택 전극(513,523)들 사이에는 노드 N0이 형성된다.
제2 반도체 칩(520)의 회로부(522) 내에 배치된 신호 비교부(527)는 기준 전압 제공부(526) 및 칩 선택 전극(523)과 전기적으로 연결되고, 신호 비교부(527)는 기준 전압 제공부(526)로부터 제공된 제1 신호(Vr2) 및 칩 선택 전극(523)으로부터 출력된 제2 신호(VF2)의 레벨 편차에 따라서 칩 선택 신호(CSS2)를 제2 반도체 칩(520)의 회로부(522)로 출력한다.
구체적으로, 제2 반도체 칩(520)의 신호 비교부(527)는 기준 전압 제공부(526) 및 칩 선택 전극(523)으로부터 각각 입력된 제1 신호(Vr2) 및 제2 신호(VF2)의 전압 레벨을 비교하여 제1 신호(Vr2) 및 제2 신호(VF2)의 레벨이 실질적으로 동일하거나 제1 신호(Vr2) 및 제2 신호(VF2)의 레벨이 지정된 편차 범위에 포함될 경우, 칩 선택 신호(CSS2)를 회로부(522)로 출력한다.
제3 반도체 칩(530)은 기준 전압 제공부(536), 칩 선택 전극(533) 및 제3 반도체 칩(530)의 회로부(532) 내에 배치된 신호 비교부(537)를 포함한다.
본 실시예에서, 제3 반도체 칩(530)의 칩 선택 전극(533)은 제2 반도체 칩(520)의 칩 선택 전극(523)과 직렬 연결되고, 칩 선택 전극(523,533) 사이에는 노드 N1이 형성된다.
제3 반도체 칩(530)의 회로부(532) 내에 배치된 신호 비교부(537)는 기준 전압 제공부(536) 및 칩 선택 전극(533)과 전기적으로 연결되고, 신호 비교부(537)는 기준 전압 제공부(536)로부터 제공된 제1 신호(Vr3) 및 칩 선택 전극(533)으로부터 출력된 제2 신호(VF3)의 레벨 편차에 따라서 칩 선택 신호(CSS3)를 제3 반도체 칩(530)의 회로부(532)로 출력한다.
구체적으로, 제3 반도체 칩(530)의 신호 비교부(537)는 기준 전압 제공부(536) 및 칩 선택 전극(533)으로부터 각각 입력된 제1 신호(Vr3) 및 제2 신호(VF3)의 전압 레벨을 비교하여 제1 신호(Vr3) 및 제2 신호(VF3)의 레벨이 실질적으로 동일하거나 제1 신호(Vr3) 및 제2 신호(VF3)의 레벨이 지정된 편차 범위에 포 함될 경우, 칩 선택 신호(CSS3)를 회로부(532)로 출력한다.
제4 반도체 칩(540)은 기준 전압 제공부(546), 칩 선택 전극(543) 및 제4 반도체 칩(540)의 회로부(542) 내에 배치된 신호 비교부(547)를 포함한다.
본 실시예에서, 제4 반도체 칩(540)의 칩 선택 전극(543)은 제3 반도체 칩(530)의 칩 선택 전극(533)과 직렬 연결되고, 칩 선택 전극(533,543)들 사이에는 노드 N2가 형성된다. 한편, 제4 반도체 칩(540)의 칩 선택 전극(543)에는 접지된 추가 저항 부재인 재배선(549)이 연결되고, 재배선(549) 및 칩 선택 전극(543) 사이에는 노드 N3이 형성된다.
제4 반도체 칩(540)의 회로부(542) 내에 배치된 신호 비교부(547)는 기준 전압 제공부(546) 및 칩 선택 전극(543)과 전기적으로 연결되고, 신호 비교부(547)는 기준 전압 제공부(546)로부터 제공된 제1 신호(Vr4) 및 칩 선택 전극(543)으로부터 출력된 제2 신호(VF4)의 레벨 편차에 따라서 칩 선택 신호(CSS4)를 제4 반도체 칩(540)의 회로부(542)로 출력한다.
구체적으로, 제4 반도체 칩(540)의 신호 비교부(547)는 기준 전압 제공부(546) 및 칩 선택 전극(543)으로부터 각각 입력된 제1 신호(Vr4) 및 제2 신호(VF4)의 전압 레벨을 비교하여 제1 신호(Vr4) 및 제2 신호(VF4)의 레벨이 실질적으로 동일하거나 제1 신호(Vr4) 및 제2 신호(VF4)의 레벨이 지정된 편차 범위에 포함될 경우, 칩 선택 신호(CSS4)를 회로부(542)로 출력한다.
본 실시예에서, 제1 내지 제4 신호(Vr1,Vr2,Vr3,Vr4)들은 실질적으로 동일한 신호 레벨을 갖고, 제1 내지 제4 반도체 칩(510,520,530,540)들의 칩 선택 전 극(513,523,533,543)들은 실질적으로 동일한 저항값을 갖는다.
도 5에서 참조부호 515,525,535,545들은 데이터가 입력 또는 출력되는 데이터 전극이다.
도 6은 도 5에 도시된 제1 신호를 발생 및 서로 다른 레벨을 갖는 제2 신호를 발생하기 위한 신호제공부를 도시한 블록도이다.
도 3을 참조하면, 적층 반도체 패키지(500)는 신호제공부(600)를 더 포함한다. 신호제공부(600)는 칩 선택 전극(513,523,533,543)들로 제공되는 제2 신호(Vr)들을 출력한다. 본 실시예에서, 신호제공부(600)는 제1 내지 제4 반도체 칩(510,520,530,540)들이 실장 되는 인쇄회로기판과 같은 기판상에 배치될 수 있다.
신호제공부(600)는 전압 분배기(610), 전원 제공부(620), 스위칭부(630)들 및 구동신호발생부(640)를 포함한다.
전압 분배기(610)는 상호 직렬 연결된 저항 부재(Ra,Rb,Rc,Rd)들을 포함한다. 본 실시예에서, 저항 부재(Ra,Rb,Rc,Rd)들의 개수는, 예를 들어, 적층 된 반도체 칩들의 개수와 동일하다. 예를 들어, 도 5에서 반도체 칩들의 개수는 4 개 이기 때문에 전압 분배기(610)의 저항 부재(Ra,Rb,Rc,Rd)들 역시 4 개이고, 저항부재(Ra)에는 접지된 추가 저항 부재(Rt1)가 연결된다.
직렬 연결된 4 개의 저항 부재(Ra,Rb,Rc,Rd)들을 갖는 전압 분배기(610)는 각 저항 부재(Ra,Rb,Rc,Rd,Rt1) 사이에 형성된 4 개의 노드 Na, 노드 Nb, 노드 Nc, 노드 Nd들을 갖는다.
노드 Na는 추가 저항 부재(Rt1) 및 저항 부재(Ra) 사이에 형성되고, 노드 Nb는 저항 부재(Ra) 및 저항 부재(Rb) 사이에 형성되고, 노드 Nc는 저항 부재(Rb) 및 저항 부재(Rc) 사이에 형성되고, 노드 Nd는 저항 부재(Rc) 및 저항 부재(Rd) 사이에 형성된다.
전원 제공부(620)는 전압 분배기(610)의 저항 부재(Rd)에 전기적으로 연결되고, 전원 제공부(620)는 저항 부재(Rd)에 직류 전원(Vdc)을 인가한다.
구동신호발생부(640)는 반도체 칩들의 개수와 대응하는 구동 신호들을 발생한다. 본 실시예에서, 구동신호발생부(640)는, 예를 들어, 4 개의 구동 신호(Dv1,Dv2,Dv3,Dv4)들을 발생한다.
스위칭부(630)들은 반도체 칩들의 개수와 동일한 개수를 갖는다. 예를 들어, 스위칭부(630)들은 모두 4 개로 이루어진다. 이하, 스위칭부(630)들은 제1 스위칭부(632), 제2 스위칭부(634), 제3 스위칭부(636) 및 제4 스위칭부(638)들로서 정의된다.
제1 스위칭부(632)의 소오스 전극(S1)은 노드 Na와 전기적으로 연결되고, 드레인 전극(D1)은 제1 반도체 칩(510)의 칩 선택 전극(513)과 전기적으로 연결되고, 게이트 전극(Ga)은 구동신호발생부(640)와 연결되며, 게이트 전극(Ga)으로는 구동신호발생부(640)로부터 구동 신호(Dv1)가 인가된다.
제2 스위칭부(634)의 소오스 전극(S2)은 노드 Nb와 전기적으로 연결되고, 드레인 전극(D2)은 제1 반도체 칩(510)의 제1 칩 선택 전극(513)과 전기적으로 연결되고, 게이트 전극(Gb)은 구동신호발생부(640)와 연결되며, 게이트 전극(Gb)으로는 구동신호발생부(640)로부터 구동 신호(Dv2)가 인가된다.
제3 스위칭부(636)의 소오스 전극(S3)은 노드 Nc와 전기적으로 연결되고, 드레인 전극(D3)은 제1 반도체 칩(510)의 칩 선택 전극(513)과 전기적으로 연결되고, 게이트 전극(Gc)은 구동신호발생부(640)와 연결되며, 게이트 전극(Gc)으로는 구동신호발생부(640)로부터 구동 신호(Dv3)가 인가된다.
제4 스위칭부(638)의 소오스 전극(S4)은 노드 Nd와 전기적으로 연결되고, 드레인 전극(D4)은 제1 반도체 칩(510)의 제1 칩 선택 전극(513)과 전기적으로 연결되고, 게이트 전극(Gd)은 구동신호발생부(640)와 연결되며, 게이트 전극(Gd)으로는 구동신호발생부(640)로부터 구동 신호(Dv4)가 인가된다.
이하, 도 6을 통해 본 발명에 의한 적층 반도체 패키지에 포함된 각 반도체 칩을 선택하는 방법을 설명하기로 한다.
먼저, 저항 분배기(610)의 저항 부재(Ra)의 저항이, 예를 들어, 1Ω이고, 저항 부재(Rb)의 저항이, 예를 들어, 2Ω이고, 저항 부재(Rc)의 저항이, 예를 들어, 6Ω이고, 저항 부재(Rd)의 저항이, 예를 들어, 0Ω이고, 추가 저항 부재(Rt1)의 저항이, 예를 들어, 4Ω이고, 전원 제공부(620)로부터 저항 부재(Rd)에 12[V]의 직류 전원이 제공될 경우, 기준 전압 제공부(516,526,536,546)들로부터 출력되는 제1 신호(Vr)는, 예를 들어, 2.4[V]로 결정된다. 2.4[V]의 제1 신호(Vr)은 제1 내지 제4 반도체 칩(510,520,530,540)들의 신호 비교부(517,527,537,547)들로 각각 입력된다.
한편, 전원 제공부(620)로부터 12[V]의 직류 전원이 전압 분배기(610)에 인 가됨에 따라 노드 Nd에는 12[V]가 인가되고, 노드 Nc에는 6[V]가 인가되고, 노드 Nb에는 4[V]가 인가되고, 노드 Na에는 3[V]가 각각 인가된다.
제1 반도체 칩(510)을 선택하기 위하여 구동신호발생부(640)로부터 구동 신호(Dv1)가 출력됨에 따라 제1 스위칭부(632)가 턴-온 되어 노드 Na로부터 출력된 3[V]의 전압은 제1 반도체 칩(510)의 칩 선택 전극(513)으로 입력된다.
칩 선택 전극(513)으로 3[V]가 인가됨에 따라 노드 N0로부터 2.4[V](3[V]×4/5)가 신호 비교부(517)로 인가되고, 칩 선택 전극(513)으로 3[V]가 인가됨에 따라 노드 N1로부터 1.8[V](3[V]×3/5)가 신호 비교부(527)로 인가되고, 칩 선택 전극(513)으로 3[V]가 인가됨에 따라 노드 N2로부터 1.2[V](3[V]×2/5)가 신호 비교부(523)로 인가되고, 칩 선택 전극(513)으로 3[V]가 인가됨에 따라 노드 N3으로부터 0.6[V](3[V]×1/5)가 신호 비교부(543)로 인가된다.
따라서, 제1 반도체 칩(510)의 신호 비교부(513)로는 기준 전압 제공부(516)으로부터 2.4[V]가 입력 및 노드 N0으로부터 2.4[V]가 인가되었기 때문에 신호 비교부(513)는 칩 선택 신호(CSS1)를 회로부(512)로 출력한다.
다른 예로, 제4 반도체 칩(540)을 선택하기 위하여 구동신호발생부(640)로부터 구동 신호(Dv4)가 출력됨에 따라 제4 스위칭부(638)가 턴-온 되어 노드 Na로부터 출력된 12[V]의 전압은 제1 반도체 칩(510)의 칩 선택 전극(513)으로 입력된다.
칩 선택 전극(513)으로 12[V]가 인가됨에 따라 노드 N0로부터 9.6[V](12[V]×4/5)가 신호 비교부(517)로 인가되고, 칩 선택 전극(513)으로 12[V]가 인가됨에 따라 노드 N1로부터 7.2[V](12[V]×3/5)가 신호 비교부(527)로 인가되고, 칩 선택 전극(513)으로 12[V]가 인가됨에 따라 노드 N2로부터 4.8[V](12[V]×2/5)가 신호 비교부(523)로 인가되고, 칩 선택 전극(513)으로 12[V]가 인가됨에 따라 노드 N3으로부터 2.4[V](12[V]×1/5)가 신호 비교부(543)로 인가된다.
따라서, 제4 반도체 칩(540)의 신호 비교부(543)로는 기준 전압 제공부(546)로부터 2.4[V]가 입력 및 노드 N3으로부터 2.4[V]가 인가되었기 때문에 신호 비교부(543)는 칩 선택 신호(CSS4)를 회로부(542)로 출력한다. 이와 동일한 방법에 의하여 적층 반도체 패키지(500)의 나머지 반도체 칩들을 각각 선택할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 동일한 형상의 반도체 칩들을 적층하고 각각 직렬 연결된 반도체 칩들의 각 칩 선택 전극의 전압 강하 효과를 이용하여 반도체 칩들을 선택할 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 도 1에 도시된 반도체 패키지를 복수개 적층 한 적층 반도체 패키지를 도시한 단면도이다.
도 3은 도 2에 도시된 제1 신호(Vs)를 발생 및 서로 다른 레벨을 갖는 제2 신호를 발생하기 위한 신호제공부를 도시한 블록도이다.
도 4는 본 발명의 다른 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 도 4에 도시된 반도체 패키지를 복수개 적층 한 적층 반도체 패키지를 도시한 단면도이다.
도 6은 도 5에 도시된 제1 신호를 발생 및 서로 다른 레벨을 갖는 제2 신호를 발생하기 위한 신호제공부를 도시한 블록도이다.

Claims (31)

  1. 회로부를 갖는 반도체 칩;
    상기 반도체 칩의 제1 위치를 관통하며 제1 저항을 갖는 제1 칩 선택 전극;
    상기 반도체 칩의 제2 위치를 관통하며 상기 제1 저항보다 높은 제2 저항을 갖는 제2 칩 선택 전극; 및
    상기 반도체 칩에 배치되며, 상기 제1 및 제2 칩 선택 전극들과 전기적으로 연결되어 상기 제1 칩 선택 전극으로부터 인가된 제1 신호 및 상기 제2 칩 선택 전극으로부터 인가된 제2 신호를 비교하여 상기 회로부로 칩 선택 신호를 출력하는 신호 비교부를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 반도체 칩 상에 배치되며, 상기 제2 칩 선택 전극과 전기적으로 연결 및 접지되는 재배선을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 반도체 칩을 관통하며 상기 제2 저항보다 낮은 제3 저항을 갖는 데이터 전극들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 저항 및 상기 제3 저항은 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 칩 선택 신호는, 상기 제1 및 제2 신호들이 실질적으로 동일할 경우, 상기 신호 비교부로부터 상기 회로부로 출력되는 것을 특징으로 하는 반도체 패키지.
  6. 복수개가 적층 되며 각각 회로부를 갖는 반도체 칩들;
    상기 각 반도체 칩들의 제1 위치를 관통하며 제1 저항을 갖는 제1 칩 선택 전극들;
    상기 각 반도체 칩들의 제2 위치를 관통하며 상기 제1 저항보다 높은 제2 저항을 갖는 제2 칩 선택 전극들; 및
    상기 각 반도체 칩들 내에 배치되며 상기 각 반도체 칩들의 상기 각 제1 및 제2 칩 선택 전극들과 전기적으로 연결되며 상기 제1 및 제2 칩 선택 전극들로부터 각각 인가된 제1 및 제2 신호들의 레벨 편차에 따라서 칩 선택 신호를 상기 회로부로 출력하는 신호 비교부들을 포함하는 적층 반도체 패키지.
  7. 제6항에 있어서,
    상기 반도체 칩들이 실장 되며, 서로 다른 레벨을 갖는 상기 제2 신호들을 발생 및 상기 제2 신호들 중 어느 하나와 실질적으로 동일한 레벨의 제1 신호들을 발생시켜 상기 제1 및 제2 칩 선택 전극들에 입력하기 위한 신호 제공부를 갖는 기판을 더 포함하는 적층 반도체 패키지.
  8. 제7항에 있어서,
    상기 신호 제공부는
    지정된 레벨을 갖는 전압을 서로 다른 레벨을 갖는 복수개의 전압들로 분압하는 전압 분배기;
    상기 제2 칩 선택 전극과 상기 전압 분배기로 지정된 레벨을 갖는 상기 전압을 제공하는 전원 제공부;
    상기 전압 분배기로부터 복수개로 분압된 상기 전압들을 출력하는 스위칭부들;
    상기 스위칭부들을 각각 구동하기 위한 구동신호 발생부;
    를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  9. 제8항에 있어서,
    상기 전압 분배기는 상호 직렬 연결되며, 상기 반도체 칩들의 개수와 대응하는 노드(nod)들을 포함하는 저항 부재들을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  10. 제9항에 있어서,
    상기 각 저항 부재들은 동일한 저항값을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  11. 제9항에 있어서,
    상기 전압 분배기는 상기 저항 부재들과 직렬 연결 및 접지된 추가 저항 부재를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  12. 제8항에 있어서,
    상기 각 스위칭부들은 상기 전압 분배기 및 상기 제1 칩 선택 전극과 각각 병렬 연결된 것을 특징으로 하는 적층 반도체 패키지.
  13. 제8항에 있어서,
    상기 전원 제공부는 상기 전원을 상기 전압 분배기 및 상기 제2 칩 선택 전극에 각각 제공하는 것을 특징으로 하는 적층 반도체 패키지.
  14. 제6항에 있어서,
    상기 각 제2 칩 선택 전극들은 동일한 저항값을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  15. 회로부를 갖는 반도체 칩;
    상기 반도체 칩을 관통하는 칩 선택 전극;
    상기 반도체 칩에 배치되며 기준 전압을 출력하는 기준 전압 제공부; 및
    상기 반도체 칩에 배치되며, 상기 칩 선택 전극 및 기준 전압 제공부와 전기적으로 연결되어 상기 칩 선택 전극으로부터 인가된 제1 신호 및 상기 기준 전압 제공부로부터 인가된 제2 신호를 비교하여 상기 회로부로 칩 선택 신호를 출력하는 신호 비교부를 포함하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 반도체 칩에 배치되며 상기 칩 선택 전극과 전기적으로 연결 및 접지된 저항 부재인 재배선을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제15항에 있어서,
    상기 반도체 칩을 관통하는 데이터 전극들을 더 포함하며, 상기 데이터 전극은 제1 저항을 갖고 상기 칩 선택 전극은 상기 제1 저항보다 높은 제2 저항을 갖는 것을 특징으로 하는 반도체 패키지.
  18. 제15항에 있어서,
    상기 칩 선택 신호는, 상기 제1 및 제2 신호들이 실질적으로 동일할 경우, 상기 신호 비교부로부터 상기 회로부로 출력되는 것을 특징으로 하는 반도체 패키지.
  19. 복수개가 적층 되며 각각 회로부를 갖는 반도체 칩들;
    상기 각 반도체 칩들을 관통하는 칩 선택 전극들;
    상기 각 반도체 칩들에 배치되며 기준 전압을 출력하는 기준 전압 제공부들; 및
    상기 각 반도체 칩의 상기 각 칩 선택 전극 및 기준 전압 제공부와 전기적으로 연결되며 상기 칩 선택 전극으로부터 인가된 제1 신호 및 기준 전압 제공부로부터 인가된 제2 신호의 레벨 편차에 따라서 칩 선택 신호를 상기 회로부로 출력하는 신호 비교부들을 포함하는 적층 반도체 패키지.
  20. 제19항에 있어서,
    상기 반도체 칩들이 실장 되며 상기 제1 신호가 포함된 복수개의 상기 제2 신호들을 생성하여 상기 칩 선택 전극에 입력하기 위한 신호 제공부를 갖는 기판을 더 포함하는 적층 반도체 패키지.
  21. 제20항에 있어서,
    상기 신호 제공부는
    지정된 레벨을 갖는 전압을 서로 다른 레벨을 갖는 복수개의 전압들로 분압하는 전압 분배기;
    상기 전압 분배기로 지정된 레벨을 갖는 상기 전압을 제공하는 전원 제공부;
    상기 전압 분배기로부터 복수개로 분압된 상기 전압들을 상기 칩 선택 전극으로 출력하는 스위칭부들; 및
    상기 스위칭부들을 각각 구동하기 위한 구동신호들을 발생하는 구동신호 발생부;
    를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  22. 제21항에 있어서,
    상기 전압 분배기는 상호 직렬 연결되며, 상기 반도체 칩들의 개수와 대응하는 노드들을 포함하는 저항 부재들을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  23. 제22항에 있어서,
    상기 저항 부재들 각각은 동일한 저항값을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  24. 제22항에 있어서,
    상기 전압 분배기는 상기 저항 부재들과 직렬 연결 및 접지된 추가 저항 부재를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  25. 제21항에 있어서,
    상기 각 스위칭부들은 상기 전압 분배기 및 상기 칩 선택 전극과 각각 병렬 연결된 것을 특징으로 하는 적층 반도체 패키지.
  26. 복수개가 적층 된 반도체 칩들에 각각 배치된 신호 비교부들에 각각 제1 신호를 인가하는 단계;
    각 반도체 칩들의 상기 신호 비교부 마다 상기 제1 신호가 포함된 서로 다른 레벨의 제2 신호들을 각각 인가하는 단계;
    상기 각 신호 비교부들로 인가된 상기 제1 신호 및 상기 제2 신호의 레벨 편차를 각 신호 비교부에서 비교하는 단계; 및
    레벨 편차가 가장 작은 상기 제1 및 제2 신호들이 인가된 신호 비교부로부터 칩 선택 가능 레벨의 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 칩 선택 방법.
  27. 제26항에 있어서,
    상기 제1 신호를 인가하는 단계는
    서로 다른 레벨을 갖는 제1 신호들을 발생하는 단계; 및
    상기 서로 다른 레벨을 갖는 제1 신호들 중 어느 하나를 선택하는 단계를 포함하는 적층 반도체 패키지의 칩 선택 방법.
  28. 제27항에 있어서,
    서로 다른 레벨을 갖는 제1 신호들을 발생하는 단계는 지정된 레벨을 갖는 직류 전원을 상기 반도체 칩들의 개수와 대응하여 분압 하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 칩 선택 방법.
  29. 제26항에 있어서,
    상기 제2 신호들을 상기 각 신호 비교부들로 인가하는 단계는 직류 전원을 상기 반도체 칩들의 개수와 대응하여 분압 하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 칩 선택 방법.
  30. 제26항에 있어서,
    상기 제1 신호를 인가하는 단계는 상기 각 반도체 칩으로부터 발생 된 제1 신호를 상기 각 신호 비교부들로 인가하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 칩 선택 방법.
  31. 제26항에 있어서,
    상기 제2 신호를 인가하는 단계는
    지정된 레벨의 직류 전원을 분압 하여 서로 다른 레벨을 갖는 예비 제2 신호들을 발생하는 단계;
    상기 서로 다른 레벨을 갖는 예비 제2 신호들 중 어느 하나의 예비 제2 신호를 선택하기 위한 선택 신호를 출력하는 단계;
    상기 선택 신호에 따라 상기 예비 제2 신호를 선택하는 단계; 및
    상기 예비 제2 신호를 상기 반도체 칩들의 개수에 대응하여 분압 하여 상기 제1 신호가 포함된 서로 다른 레벨의 제2 신호들을 발생하는 단계를 포함하는 적층 반도체 패키지의 칩 선택 방법.
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