KR20210158257A - 패키지 신뢰성을 향상시킬 수 있는 칩 적층 반도체 패키지 - Google Patents

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KR20210158257A
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stacked
offset
semiconductor package
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신인섭
강형문
고정민
최환영
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삼성전자주식회사
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Abstract

본 발명의 칩 적층 반도체 패키지는 베이스 관통 비아를 갖는 베이스 칩; 상기 베이스 칩 상에 오프셋 형태로 적층된 제1 칩을 포함하고, 상기 제1 칩은 하나 또는 두개의 측면이 노출된 제1 노출면, 및 상기 베이스 관통 비아와 전기적으로 연결된 제1 관통 비아를 가지며; 상기 베이스 칩 상에 상기 제1 칩의 상기 제1 노출면과 대향하는 제1 비노출면에 접하여 위치한 제1 몰딩층; 상기 제1 칩 상에 오프셋 형태로 적층된 제2 칩을 포함하고, 상기 제2 칩은 하나 또는 두개의 측면이 노출된 제2 노출면, 및 상기 제1 관통 비아와 전기적으로 연결된 제2 관통 비아를 가지며; 및 상기 제2 칩 상에 상기 제2 칩의 상기 제2 노출면과 대향하는 제2 비노출면에 접하여 형성된 제2 몰딩층을 포함한다.

Description

패키지 신뢰성을 향상시킬 수 있는 칩 적층 반도체 패키지{chip stacking semiconductor package for improving a package reliability}
본 발명의 기술적 사상은 칩 적층 반도체 패키지에 관한 것으로서, 보다 상세하게는 패키지 신뢰성을 향상시킬 수 있는 반도체 패키지에 관한 것이다.
전자 제품의 다기능화, 고용량화 및 소형화 추세에 따라 두개 이상의 칩(반도체 소자)들을 적층한 칩 적층 반도체 패키지가 제안되고 있다. 칩 적층 반도체 패키지는 각 칩들이 많은 열을 발생하기 때문에 패키지 신뢰성이 떨어질 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 패키지 신뢰성을 향상시킬 수 있는 칩 적층 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지는 베이스 관통 비아를 갖는 베이스 칩; 상기 베이스 칩 상에 오프셋 형태로 적층된 제1 칩을 포함하고, 상기 제1 칩은 하나 또는 두개의 측면이 노출된 제1 노출면, 및 상기 베이스 관통 비아와 전기적으로 연결된 제1 관통 비아를 가지며; 상기 베이스 칩 상에 상기 제1 칩의 상기 제1 노출면과 대향하는 제1 비노출면에 접하여 위치한 제1 몰딩층; 상기 제1 칩 상에 오프셋 형태로 적층된 제2 칩을 포함하고, 상기 제2 칩은 하나 또는 두개의 측면이 노출된 제2 노출면, 및 상기 제1 관통 비아와 전기적으로 연결된 제2 관통 비아를 가지며; 및 상기 제2 칩 상에 상기 제2 칩의 상기 제2 노출면과 대향하는 제2 비노출면에 접하여 형성된 제2 몰딩층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지는 베이스 관통 비아를 갖는 베이스 칩; 상기 베이스 칩 상에 서로 오프셋 형태로 적층된 복수개의 중간 칩들을 포함하고, 상기 중간 칩들 각각은 하나 또는 두개의 측면이 노출된 노출면, 및 상기 베이스 관통 비아와 제1 연결 부재를 통해 전기적으로 연결된 관통 비아를 구비하고; 상기 베이스 칩 상에서 상기 중간 칩들 각각은 노출면과 대향하는 비노출면에 접하여 형성된 제1 몰딩층; 상기 중간 칩들중 최상부의 중간 칩 상에 오프셋 형태로 적층되고, 상기 관통 비아와 전기적으로 연결된 제2 연결 부재를 구비하는 상부 칩; 및 상기 상부 칩의 측면에 접하여 형성된 제2 몰딩층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지는 베이스 전면, 상기 베이스 전면과 반대되는 베이스 후면을 갖는 베이스 칩 바디, 및 상기 베이스 전면 및 베이스 후면 사이의 베이스 칩 바디를 관통하는 베이스 관통 비아를 가지며, 상기 베이스 전면에 상기 베이스 관통 비아와 전기적으로 연결된 외부 연결 부재를 갖는 베이스 칩; 상기 베이스 칩의 베이스 후면 상에 오프셋 형태로 적층된 제1 칩을 포함하고, 상기 제1 칩은 제1 전면, 상기 제1 전면과 반대되는 제1 후면, 및 하나 또는 두개의 측면이 노출된 제1 노출면을 갖는 제1 칩 바디, 상기 제1 전면 및 제1 후면 사이의 상기 제1 칩 바디를 관통하는 제1 관통 비아, 및 상기 베이스 관통 비아와 전기적으로 연결된 제1 연결 부재를 포함하고; 상기 베이스 칩의 베이스 후면 상에서 상기 제1 노출면과 대향하는 제1 비노출면에 접하여 형성된 제1 몰딩층; 상기 제1 칩의 제1 후면 상에 오프셋 형태로 적층된 제2 칩을 포함하고, 상기 제2 칩은 제2 전면, 상기 제2 전면과 반대되는 제2 후면, 및 하나 또는 두개의 측면이 노출된 제2 노출면을 갖는 제2 칩 바디, 상기 제2 전면 및 제2 후면 사이의 상기 제2 칩 바디를 관통하는 제2 관통 비아, 및 상기 제1 관통 비아와 전기적으로 연결된 제2 연결 부재를 포함하고; 및 상기 제1 칩의 제1 후면 상에서 상기 제2 노출면과 대향하는 제2 비노출면에 접하여 형성된 제2 몰딩층을 포함한다.
본 발명의 기술적 사상의 일 실시예의 칩 적층 반도체 패키지는 칩들을 관통 비아들을 이용하여 전기적으로 연결하고, 칩들 각각의 측면들중 적어도 일면은 노출시켜 열 방출 특성을 향상시킨다. 이에 따라, 본 발명의 기술적 사상의 칩 적층 반도체 패키지는 열 방출 특성이 매우 향상되어 패키지 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 칩 적층 반도체 패키지의 요부 단면도이다.
도 2는 도 1의 칩 적층 반도체 패키지의 열 방출을 설명하기 위한 요부 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지를 구성하는 칩들의 적층 공정을 설명하기 위한 평면도이다.
도 4 내지 도 7은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 제조 방법을 설명하기 위한 요부 단면도들이다.
도 8 내지 도 10은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지를 구성하는 칩들의 오프셋 형태에 따른 적층 레이아웃도들이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 칩 적층 반도체 패키지의 요부 단면도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 칩 적층 반도체 패키지의 요부 단면도이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 칩 적층 반도체 패키지를 도시한 단면도이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 칩 적층 반도체 패키지를 도시한 단면도이다.
도 15a 내지 15e는 본 발명의 기술적 사상의 일 실시예에 따른 칩 적층 반도체 패키지에 이용되는 칩의 제조 방법을 설명하기 단면도들이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지를 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
도 17은 본 발명의 기술적 사상에 의한 일 실시예에 의한 칩 적층 반도체 패키지를 포함하는 전자 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다. 본 명세서에서, 구성 요소들의 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 본 명세서에서는 본 발명을 보다 명확히 설명하기 위하여 도면을 과장하여 도시한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 칩 적층 반도체 패키지의 요부 단면도이고, 도 2는 도 1의 칩 적층 반도체 패키지의 열 방출을 설명하기 위한 요부 단면도이다.
구체적으로, 칩 적층 반도체 패키지(100)는 베이스 칩(BCH, 또는 하부 칩), 복수개의 중간 칩들(MCH1, MCH2, MCH3) 및 상부 칩(HCH)을 포함할 수 있다. 칩 적층 반도체 패키지(100)는 베이스 칩(BCH) 상에 오프셋 형태로 적층된 중간 칩들(MCH1, MCH2, MCH3), 중간 칩들(MCH1, MCH2, MCH3) 상에 오프셋 형태로 적층된 상부 칩(HCH)을 포함할 수 있다. 다시 말해, 칩 적층 반도체 패키지(100)는 베이스 칩(BCH) 상에 지그재그 형태로 적층된 중간 칩들(MCH1, MCH2, MCH3) 및 상부 칩(HCH)을 포함할 수 있다.
베이스 칩(BCH)의 폭(또는 길이)는 W1일 수 있다. 칩 적층 반도체 패키지(100)의 크기는 베이스 칩(BCH)의 폭(또는 길이)에 의해 정해질 수 있다. 이에 따라, 제1 중간 칩(MCH1) 및 제3 중간 칩(MCH3)의 폭(또는 길이)는 W1보다 작은 W2일 수 있다. 제2 중간 칩(MCH2)의 폭(또는 길이)는 W1보다 작고 W2와 같은 W3일 수 있다. 상부 칩(HCH)의 폭(또는 길이)는 W1보다 작고 W2 및 W3와 같은 W4일 수 있다.
일부 실시예에서, 칩 적층 반도체 패키지(100)는 HBM(high bandwidth memory) 패키지, 또는 HMC(Hybrid Memory Cube) 패키지일 수 있다. 칩 적층 반도체 패키지(100)를 HBM(high bandwidth memory) 패키지 또는 HMC(Hybrid Memory Cube) 패키지로 구성할 경우, 베이스 칩(BCH)은 버퍼 칩 또는 로직 칩이고, 중간 칩들(MCH1, MCH2, MCH3) 및 중간 칩들(MCH1, MCH2, MCH3)은 메모리 칩일 수 있다.
일부 실시예에서, 베이스 칩(BCH)을 버퍼 칩으로 구성할 경우 트랜지스터, 커패시터 등의 회로 요소들은 형성되지 않고 칩들간을 연결하는 배선층만이 형성될 수 있다. 일부 실시예에서, 베이스 칩(BCH)을 로직 칩이라 구성할 경우, 트랜지스터, 커패시터 등의 회로 요소들 및 칩들간을 연결하는 배선층을 포함하면서 각 칩들을 구동 및 제어하는 로직 회로 요소들도 포함할 수 있다.
베이스 칩(BCH)는 중간 칩들(MCH1, MCH2, MCH3)이나 상부 칩(HCH)을 적층하기 위한 칩일 수 있다. 베이스 칩(BCH)는 칩 적층 위치로 볼 때 하부 칩일 수 있다. 베이스 칩(BCH)는 제어 칩일 수도 있다. 다시 말해, 베이스 칩(BCH)은 칩 적층 반도체 패키지(100)를 구동하거나 컨트롤하기 위한 마이크로컨트롤러(혹은 마이크로프로세서)일 수 있다. 일부 실시예에서, 베이스 칩(BCH), 중간 칩들(MCH1, MCH2, MCH3) 및 상부 칩(HCH)은 동종 또는 이종의 칩들일 수 있다. 상부 칩(HCH)는 두께(T1)을 가질 수 있다. 일부 실실예에서, 베이스 칩(BCH) 및 중간 칩들(MCH1, MCH2, MCH3)은 상부 칩(HCH)과 동일한 두께를 가질 수 있다.
필요에 따라서, 베이스 칩(BCH) 상에 적층된 제1 중간 칩(MCH1), 제2 중간 칩(MCH2) 및 제3 중간 칩(MCH3), 및 상부 칩(HCH)를 각각 제1 내지 제4 칩이라 명명할 수도 있다. 본 실시예에서, 중간 칩들(MCH1, MCH2, MCH3)은 세개 도시하였으나, 필요에 따라서 더 많이 또는 더 적을 수 있다.
예컨대, 칩 적층 반도체 패키지(100)에서 중간 칩들(MCH1, MCH2, MCH3)중 제1 중간 칩(MCH1)만 포함되어 있을 경우, 제1 중간 칩(MCH1) 및 상부 칩(HCH)은 각각 제1 칩 및 제2 칩이라 명명할 수 있다. 칩 적층 반도체 패키지(100)에서 중간 칩들(MCH1, MCH2, MCH3)중 제1 중간 칩(MCH1) 및 제2 중간 칩(MCH2)만이 포함되어 있을 경우, 제1 중간 칩(MCH1), 제2 중간 칩(MCH2) 및 상부 칩(HCH)은 각각 제1 내지 제3 칩이라 명명할 수 있다. 이와 같이 베이스 칩(BCH) 상에 순차적으로 적층되는 칩들은 제1 내지 제n칩(n은 정수)이라 명명할 수 있다.
베이스 칩(BCH)은 베이스 전면(10a) 및 베이스 후면(10b)를 갖는 베이스 칩 바디(10)을 포함할 수 있다. 베이스 칩 바디(10)의 양측면은 노출면(BSDa, BSDb)일 수 있다. 베이스 전면(10a) 및 베이스 후면(10b) 상에는 각각 베이스 연결 패드들(12, 14)이 형성되어 있다. 필요에 따라 베이스 후면(10b) 상에는 베이스 연결 패드들(14)를 절연하는 보호층(20)이 형성될 수 있다. 베이스 전면(10a) 및 베이스 후면(10b)에 형성된 베이스 연결 패드들(12, 14) 사이에는 베이스 칩 바디(10)를 관통하는 베이스 관통 비아(16)가 설치되어 있다. 베이스 전면(10a)에는 베이스 관통 비아(16)와 전기적으로 연결된 외부 연결 부재(18)가 형성되어 있다.
베이스 칩(BCH)의 베이스 후면(10b) 상에 오프셋 형태로 제1 칩(MCH1, 또는 제1 중간 칩)이 적층되어 있다. 제1 칩(MCH1)은 제1 전면(30a), 제1 전면(30a)과 반대되는 제1 후면(30b)을 갖는 제1 칩 바디(30)을 포함할 수 있다. 제1 칩(MCH1)은 베이스 칩(BCH) 상에서 제1 오프셋 방향(즉, -X 방향)으로 제1 오프셋 거리(OF1)로 이동하여 적층되어 있다.
이에 따라, 제1 칩(MCH1)은 하나의 측면이 노출된 제1 노출면(SD1a) 및 이에 대향되는 제1 비노출면(SD1b)을 갖는 제1 칩 바디(30)을 포함할 수 있다. 제1 칩(MCH1)의 제1 오프셋 거리(OF1)는 베이스 칩(BCH)의 일측의 노출면(BSDb)에서 제1 칩(MCH1)의 제1 비노출면(SD1b)까지의 거리일 수 있다.
제1 칩(MCH1)은 제1 전면(30a)의 제1 재배선층(40) 및 제1 후면(30b) 상에는 각각 제1 연결 패드들(32, 34)이 형성되어 있다. 제1 연결 패드들(32, 34) 사이, 즉 제1 전면(30a) 및 제1 후면(30b) 사이에는 제1 칩 바디를 관통하는 제1 관통 비아(36)가 형성되어 있다. 제1 전면(30a) 상에는 제1 재배선층(40)이 형성될 수 있다. 제1 재배선층(40)으로인해 제1 칩 바디(30)에 형성된 칩 패드(미도시)를 자유롭게 재배선할 수 있다.
제1 칩(MCH1)은 베이스 연결 패드(14)를 통해 베이스 관통 비아(16)와 전기적으로 연결된 제1 연결 부재(38)가 형성되어 있다. 베이스 칩(BCH)의 베이스 후면(10b)과 제1 칩(MCH1)의 제1 전면(30a) 사이에는 제1 언더필층(42)이 형성되어 있다. 베이스 칩(BCH)의 베이스 후면(10b) 상에서 제1 노출면(SD1a)과 대향하는 제1 비노출면(SD1b)에 접하여 제1 몰딩층(44)이 형성되어 있다.
제1 칩(MCH1)의 제1 후면(30b) 상에 오프셋 형태로 제2 칩(MCH2, 또는 제2 중간 칩)이 적층되어 있다. 제2 칩(MCH2)은 제2 전면(50a), 제2 전면(50a)과 반대되는 제2 후면(50b)을 갖는 제2 칩 바디(50)을 포함할 수 있다. 제2 칩(MCH2)은 제1 칩(MCH1) 상에서 제2 오프셋 방향(즉, +X 방향)으로 제2 오프셋 거리(OF2)로 이동하여 적층되어 있다.
이에 따라, 제2 칩(MCH2)은 하나의 측면이 노출된 제2 노출면(SD2a) 및 이에 대향되는 제2 비노출면(SD2b)을 갖는 제2 칩 바디(50)을 포함할 수 있다. 제2 오프셋 거리(OF2)는 제1 칩(MCH1)의 제1 노출면(SD1a)에서 제2 칩(MCH2)의 제2 비노출면(SD2b)까지의 거리일 수 있다. 제2 칩(MCH2)은 제2 전면(50a)의 제2 재배선층(60) 및 제2 후면(50b) 상에는 각각 제2 연결 패드들(52, 54)이 형성되어 있다. 제2 연결 패드들(52, 54) 사이, 즉 제2 전면(50a) 및 제2 후면(50b) 사이에는 제2 칩 바디(50)를 관통하는 제2 관통 비아(56)가 형성되어 있다. 제2 전면(50a) 상에는 제2 재배선층(60)이 형성될 수 있다. 제2 재배선층(60)으로 인해 제2 칩 바디(50)에 형성된 칩 패드(미도시)를 자유롭게 재배선할 수 있다.
제2 칩(MCH2)은 제1 연결 패드(34)를 통해 제1 관통 비아(36)와 전기적으로 연결된 제2 연결 부재(58)가 형성되어 있다. 제1 칩(MCH1)의 제1 후면(30b)과 제2 칩(MCH2)의 제2 전면(50a) 사이에는 제2 언더필층(62)이 형성되어 있다. 제1 칩(MCH1)의 제1 후면(30b) 상에서 제2 노출면(SD2a)과 대향하는 제2 비노출면(SD2b)에 접하여 제2 몰딩층(64)이 형성되어 있다.
제2 칩(MCH2)의 제2 후면(50b) 상에 오프셋 형태로 제3 칩(MCH3, 또는 제3 중간 칩)이 적층되어 있다. 제3 칩(MCH3)은 제3 전면(70a), 제3 전면(70a)과 반대되는 제3 후면(70b)을 갖는 제3 칩 바디(70)을 포함할 수 있다. 제3 칩(MCH3)은 제3 칩(MCH2) 상에서 제1 오프셋 방향(즉, -X 방향)으로 제1 오프셋 거리(OF1)로 이동하여 적층되어 있다.
이에 따라, 제3 칩(MCH3)은 하나의 측면이 노출된 제3 노출면(SD3a) 및 이에 대향되는 제3 비노출면(SD3b)을 갖는 제3 칩 바디(70)을 포함할 수 있다. 제3 칩(MCH3)의 제1 오프셋 거리(OF1)은 앞서 제1 칩(MCH1)의 오프셋 거리(OF1)과 동일할 수 있다. 제3 칩(MCH3)의 제1 오프셋 거리(OF1)는 제2 칩(MCH2)의 제2 노출면(SD2a)에서 제3 칩(MCH3)의 제3 비노출면(SD3b)까지의 거리일 수 있다.
제3 칩(MCH3)은 제3 전면(70a)의 제3 재배선층(80) 및 제3 후면(70b) 상에는 각각 제3 연결 패드들(72, 74)이 형성되어 있다. 제3 연결 패드들(72, 74) 사이, 즉 제3 전면(70a) 및 제3 후면(70b) 사이에는 제3 칩 바디(70)를 관통하는 제3 관통 비아(76)가 형성되어 있다. 제3 전면(70a) 상에는 제3 재배선층(80)이 형성될 수 있다. 제3 재배선층(80)으로 인해 제3 칩 바디(70)에 형성된 칩 패드(미도시)를 자유롭게 재배선할 수 있다.
제3 칩(MCH3)은 제2 연결 패드(54)를 통해 제2 관통 비아(56)와 전기적으로 연결된 제3 연결 부재(78)가 형성되어 있다. 제2 칩(MCH2)의 제2 후면(50b)과 제3 칩(MCH3)의 제3 전면(70a) 사이에는 제3 언더필층(82)이 형성되어 있다. 제2 칩(MCH2)의 제2 후면(50b) 상에서 제3 노출면(SD3a)과 대향하는 제3 비노출면(SD3b)에 접하여 제3 몰딩층(84)이 형성되어 있다.
제3 칩(MCH3)의 제3 후면(70b) 상에 오프셋 형태로 제4 칩(HCH, 또는 상부 칩)이 적층되어 있다. 제4 칩(HCH)은 제4 전면(90a), 제4 전면(90a)과 반대되는 제4 후면(90b)을 갖는 제4 칩 바디(90)을 포함할 수 있다. 제4 후면(90b)은 제4 칩(HCH)의 상부 표면(FS1)으로써 노출될 수 있다. 제4 칩(HCH)은 제3 칩(MCH3) 상에서 제2 오프셋 방향(즉, +X 방향)으로 제3 칩(MCH3)의 제3 노출면(SD3a) 및 제3 비노출면(SD3b)로부터 각각 제3 오프셋 거리(OF3)로 이동하여 적층되어 있다.
제4 칩(HCH)은 제4 전면(90a) 상에는 제4 재배선층(98)이 형성될 수 있다. 제4 칩(HCH)은 제4 전면(90a)의 제4 재배선층(98) 상에 제4 연결 패드(92)가 형성되어 있다. 제4 재배선층(98)으로 인해 제4 칩 바디(90)에 형성된 칩 패드(미도시)를 자유롭게 재배선할 수 있다. 제4 칩(HCH)는 제4 연결 패드(92) 및 제3 연결 패드(74)를 통해 제3 관통 비아(76)와 전기적으로 연결된 제4 연결 부재(94)가 형성되어 있다. 제3 칩(MCH3)의 제3 후면(70b)과 제4 칩(HCH)의 제4 전면(90a) 사이에는 제4 언더필층(99)이 형성되어 있다. 제4 칩(HCH)의 양측면에서 제3 몰딩층(84)이 형성되어 있다. 제4 칩(HCH)은 제3 몰딩층(84) 및 제4 몰딩층(960)에 의해 노출되지 않는 제4 비노출면들(SD4a, SD4b)을 포함할 수 있다.
일부 실시예에서, 베이스 연결 패드들(12, 14), 제1 연결 패드들(32, 34), 제2 연결 패드들(52, 54), 제3 연결 패드들(72, 74) 및 제4 연결 패드(92)는 도전성 물질, 예컨대 구리나 알루미늄으로써 범프 패드들로 명명할 수있다. 외부 연결 부재(18), 제1 연결 부재(38), 제2 연결 부재(58), 제3 연결 부재(78), 제4 연결 부재(94)는 도전성 물질, 예컨대 구리, 알루미늄, 금, 솔더 물질로써 범프로 명명될 수 있다.
일부 실시예에서, 도 1에서는 제1 내지 제4 언더필층들(42, 62, 82, 99)과 제1 내지 제4 몰딩층들(44, 64, 84, 96)은 분리하여 도시하였으나, 제1 내지 제4 언더필층들(42, 62, 82, 99)과 제1 내지 제4 몰딩층들(44, 64, 84, 96)은 하나의 물질층으로 구성될 수 있다.
일부 실시예에서, 제1 내지 제4 언더필층들(42, 62, 82, 99)은 에폭시 수지로 형성될 수 있고, 실리카 필러(filler)나 플럭스(flux) 등으로 형성될 수도 있다. 제1 내지 제4 몰딩층들(44, 64, 84, 96)은 에폭시 수지로 형성될 수 있다.
이상과 같은 칩 적층 반도체 패키지(100)는 베이스칩(BCH)의 양측면(BSDa, BSDb)이 노출되고, 중간 칩들(MCH1, MCH2, MCH3)의 일측면에 각각 제1 내지 제3 노출면들(SD1a, SD2a, SD3a)을 구비하고, 상부 칩(HCH)의 제4 후면(90b, FS1)이 노출되어 있다. 이에 따라, 칩 적층 반도체 패키지(100)는 베이스칩(BCH)의 양측면(BSDa, BSDb), 중간 칩들(MCH1, MCH2, MCH3)의 제1 내지 제3 노출면들(SD1a, SD2a, SD3a) 및 상부 칩(HCH)의 제4 후면(90b, FS1)을 통하여 각 칩들에서 발생하는 열을 용이하게 배출하여 신뢰성을 향상시킬 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지를 구성하는 칩들의 적층 공정을 설명하기 위한 평면도이다.
구체적으로, 본 발명의 일 실시예에 의한 칩 적층 반도체 패키지는 제1 칩(1CH) 상에 제2 칩(2CH)를 오프셋 형태로 적층하는 것을 포함한다. 제1 칩(1CH)은 하부에 위치하는 칩일 수 있고, 제2 칩(2CH)는 제1 칩(1CH) 상에 위치하는 칩일 수 있다. 예컨대, 제1 칩(1CH)은 도 1의 제1 중간 칩(MCH1)일 수 있고, 제2 칩(2CH)는 도 1의 제2 중간 칩(MCH2)일 수 있다.
제1 칩(1CH)은 제1 칩 바디의 중심(CE1)으로부터 일측으로 이동 배치된 제1 관통 비아 형성 영역(MBU1)이 위치할 수 있다. 제1 관통 비아 형성 영역(MBU1)은 제1 연결 부재 형성 영역이라 명명할 수도 있다. 제1 관통 비아 형성 영역(MBU1) 내에는 서로 떨어져 있는 복수개의 제1 관통 비아들(A1-An, B1-BnN1-Nn, 여기서 n은 양의 정수)이 위치할 수 있다.
제2 칩(2CH)은 제2 칩 바디의 중심(CE2)으로부터 일측으로 이동 배치된 제2 관통 비아 형성 영역(MBU2)이 위치할 수 있다. 제2 관통 비아 형성 영역(MBU2)은 제2 연결 부재 형성 영역이라 명명할 수도 있다. 제2 관통 비아 형성 영역(MBU2)은 제1 관통 비아 형성 영역(MBU1)에 대해 미러 대칭 형태로 배치될 수 있다.
제2 관통 비아 형성 영역(MBU2) 내에는 서로 떨어져 있는 복수개의 제2 관통 비아들(An-A1, Bn-B1Nn-N1, 여기서 n은 양의 정수)이 위치할 수 있다. 제2 관통 비아들((An-A1, Bn-B1Nn-N1, 여기서 n은 양의 정수)은 제1 관통 비아들(A1-An, B1-BnN1-Nn, 여기서 n은 양의 정수)과 미러 대칭 형태로 배치될 수 있다.
제2 칩(2CH)은 제1 칩(1CH) 상에 뒤집어서 +X 방향(제2 오프셋 방향)으로 제1 칩(CB1)의 일측면으로부터 오프셋 거리(XOF1, XOF2)로 오프셋시켜 적층한다. 이에 따라, 제2 칩(2CH)의 제2 전면(F2)은 제1 칩(1CH)의 제1 후면(B1)에 적층될 수 있다. 도 3에서는 제2 칩(2CH)을 제1 칩(1CH) 상에서 + X 방향(제2 오프셋 방향)으로 오프셋 형태로 적층하는 것으로 도시하였으나, -X 방향(제1 오프셋 방향), -Y 방향(제3 오프셋 방향), 및/또는 +Y 방향(제4 오프셋 방향)으로도 오프셋 형태로 적층하여 적층할 수 있다.
도 4 내지 도 7은 도 1의 칩 적층 반도체 패키지의 제조 방법을 설명하기 위한 요부 단면도들이다.
구체적으로, 도 4 내지 도 7에서, 도 1과 동일한 참조번호는 동일한 부재를 나타낸다. 도 4 내지 도 7에서, 도 1에서 설명한 내용은 간단히 설명하거나 생략한다.
도 4를 참조하면, 베이스 칩 바디(10)를 준비한다. 베이스 칩 바디(10)는 베이스 연결 패드들(12, 14), 베이스 관통 비아(16), 외부 연결 부재(18) 및 보호층(20)을 포함할 수 있다. 베이스 칩 바디(10)는 웨이퍼, 예컨대 실리콘 웨이퍼일 수 있다.
베이스 칩 바디(10) 상에 서로 떨어져 위치하는 제1 칩들(MCH1a, MCH1b, 또는 제1 중간 칩들)를 적층한다. 제1 칩들(MCH1a, MCH1b)은 제1 칩 바디(30), 제1 연결 패드들(32, 34), 제1 관통 비아(36), 제1 연결 부재(38) 및 제1 재배선층(40)을 포함할 수 있다. 제1 칩들(MCH1a, MCH1b)의 제1 연결 부재(38)가 베이스 연결 패드(14)와 전기적으로 연결될 수 있다. 제1 칩들(MCH1a, MCH1b)과 베이스 칩 바디(10)의 보호층(20) 사이에는 제1 언더필층(42)이 형성될 수 있다.
제1 칩들(MCH1a, MCH1b) 상에 각각 + X 방향(즉, 제2 오프셋 방향)으로 오프셋 시켜 제2 칩들(MCH2a, MCH2b, 또는 제2 중간 칩들)을 적층한다. 제2 칩들(MCH2a, MCH2b)은 제2 칩 바디(50), 제2 연결 패드들(52, 54), 제2 관통 비아(56), 제2 연결 부재(58) 및 제2 재배선층(60)을 포함할 수 있다. 제2 칩들(MCH2a, MCH2b)의 제2 연결 부재(58)가 제1 연결 패드(34)와 전기적으로 연결될 수 있다. 제2 칩들(MCH2a, MCH2b)과 제1 칩들(MCH1a, MCH1b) 사이에는 제2 언더필층(62)이 형성될 수 있다.
제2 칩들(MCH2a, MCH2b) 상에 각각 -X 방향(즉, 제1 오프셋 방향)으로 오프셋시켜 제3 칩들(MCH3a, MCH3b, 또는 제3 중간 칩들)을 적층한다. 제3 칩들(MCH3a, MCH3b)은 제3 칩 바디(70), 제3 연결 패드들(72, 74), 제3 관통 비아(76), 제3 연결 부재(78) 및 제3 재배선층(80)을 포함할 수 있다. 제3 칩들(MCH3a, MCH3b)의 제3 연결 부재(78)가 제2 연결 패드(54)와 전기적으로 연결될 수 있다. 제3 칩들(MCH3a, MCH3b)과 제2 칩들(MCH2a, MCH2b) 사이에는 제3 언더필층(82)이 형성될 수 있다.
도 5를 참조하면, 제3 칩들(MCH3a, MCH3b) 상에 각각 X 방향(즉, 제2 오프셋 방향)으로 오프셋시켜 제4 칩들(HCHa, HCHb, 또는 상부 칩들)을 적층한다. 제4 칩들(HCHa, HCHb)은 제4 칩 바디(90), 제4 연결 패드(92), 제4 연결 부재(94) 및 제4 재배선층(98)을 포함할 수 있다. 제4 칩들(HCHa, HCHb)의 제4 연결 부재(94)가 제3 연결 패드(74)와 전기적으로 연결될 수 있다. 제4 칩들(HCHa, HCHb)과 제3 칩들(MCH3a, MCH3b) 사이에는 제4 언더필층(99)이 형성될 수 있다.
이렇게 되면, 베이스 칩 바디(10) 상에 오프셋 형태로 적층된 제1 내지 제4 칩들(MCH1a, MCH1b, MCH2a, MCH2b, MCH3a, MCH3b, HCHa, HCHb)를 포함하는 적층 구조물들(STa, STb)이 형성될 수 있다. 적층 구조물들(STa, STb)은 제1 내지 제4 칩들(MCH1a, MCH2a, MCH3a, HCHa)을 포함하는 제1 적층 구조물(STa) 및 제1 내지 제4 칩들(MCH1b, MCH2b, MCH3b, HCHb)를 포함하는 제2 적층 구조물(STb)를 포함할 수 있다. 제1 적층 구조물(STa) 및 제2 적층 구조물(STb)은 서로 떨어져 위치할 수 있다.
도 6을 참조하면, 베이스 칩 바디(10) 상에 오프셋 형태로 적층된 적층 구조물들(STa, STb)을 덮도록 몰딩층(MOD)을 형성한다. 몰딩층(MOD)은 적층 구조물들(STa, STb)을 충분히 덮도록 몰딩 물질층(MODL)을 형성한 후, 제4 칩들(HCHa, HCHb)의 표면을 식각 저지점으로 평탄화하여 형성할 수 있다. 몰딩층(MOD)은 베이스 칩 바디(10) 상에서 적층 구조물들(STa, STb)의 사이, 적층 구조물들(STa, STb)을 구성하는 제1 내지 제4 칩들(MCH1a, MCH1b, MCH2a, MCH2b, MCH3a, MCH3b, HCHa, HCHb)의 양측면이나 사이에 형성할 수 있다.
도 7을 참조하면, 적층 구조물들(STa, STb)의 사이의 몰딩층(MOD)를 블레이드(BLD)로 절단하여 칩 적층 반도체 패키지들(100a, 100b)를 완성한다. 절단 후에 몰딩층(MOD)은 제1 몰딩층(44), 제2 몰딩층(64), 제3 몰딩층(64) 및 제4 몰딩층(96)에 해당할 수 있다. 칩 적층 패키지들(100a, 100b) 각각의 구조에 대하여는 앞서 도 1에서 설명하였으므로 생략한다.
도 8 내지 도 10은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지를 구성하는 칩들의 오프셋 형태에 따른 적층 레이아웃도들이다.
구체적으로, 도 8 내지 도 10에서, 도 3과 동일한 참조번호는 동일한 부재를 나타낼 수 있다. 도 3에서 설명한 바와 같이 본 발명의 일 실시예에 의한 칩 적층 반도체 패키지는 제1 칩(1CH) 상에 제2 칩(2CH)를 오프셋 형태로 적층한다. 제1 칩(1CH)은 하부에 위치하는 칩일 수 있고, 제2 칩(2CH)는 제1 칩(1CH) 상에 위치하는 칩일 수 있다. 예컨대, 제1 칩(1CH)은 도 1의 제1 중간 칩(MCH1)일 수 있고, 제2 칩(2CH)는 도 1의 제2 중간 칩(MCH2)일 수 있다. 제1 칩(1CH) 및 제2 칩(2CH)은 각각 제1 관통 비아 형성 영역(MBU1) 및 제2 관통 비아 형성 영역(MBU2)를 포함할 수 있다.
도 8의 적층 레이아웃(LAO1)은 제1 칩(CH1) 상에서 제2 칩(CH2)를 +X 방향(제2 오프셋 방향)으로 오프셋시켜 적층한 것이다. 이에 따라, 중앙 부분에서 제1 칩(CH1)의 제1 관통 비아 형성 영역(MBU1)은 제2 칩(CH2)의 제2 관통 비아 형성 영역(MBU2)과 오버랩될 수 있다. 제1 칩(CH1)의 일측에 제1 노출면(1CH_SD)이 배치될 수 있고, 제2 칩(CH2)의 일측에 제1 노출면(1CH_SD)와 반대측에 제2 노출면(2CH_SD)이 배치될 수 있다.
제1 칩(CH1) 및 제2 칩(CH2)가 형성되지 않은 부분은 몰딩층(MOD)이 위치할 수 있다. 제1 칩(CH1)는 4개의 측면들중에서 1개의 측면이 노출면(1CH_SD)일 수 있다. 제2 칩(CH2)는 4개의 측면들중에서 1개의 측면이 노출면(2CH_SD)일 수 있다.
도 9의 적층 레이아웃(LAO2)은 제1 칩(CH1) 상에서 제2 칩(CH2)를 +X 방향(제2 오프셋 방향) 및 Y 방향(제3 오프셋 방향)으로 오프셋시켜 적층한 것이다. 도 10의 적층 레이아웃(LAO3)은 제1 칩(CH1) 상에서 제2 칩(CH2)를 -X 방향(제1 오프셋 방향) 및 Y 방향(제3 오프셋 방향)으로 오프셋시켜 적층한 것이다.
이에 따라, 중앙 부분에서 제1 칩(CH1)의 제1 관통 비아 형성 영역(MBU1)은 제2 칩(CH2)의 제2 관통 비아 형성 영역(MBU2)과 오버랩될 수 있다. 제1 칩(CH1)의 일측에 제1 노출면(1CH_SD1, 1CH_SD2)이 배치될 수 있고, 제2 칩(CH2)의 일측에 제1 노출면(1CH_SD1, 1CH_SD2)와 반대측에 제2 노출면(2CH_SD1, 2CH_SD2)이 배치될 수 있다.
제1 칩(CH1) 및 제2 칩(CH2)가 형성되지 않은 부분은 몰딩층(MOD)이 위치할 수 있다. 제1 칩(CH1)는 4개의 측면들중에서 2개의 측면이 노출면(1CH_SD1, 1CH_SD2)일 수 있다. 제2 칩(CH2)는 4개의 측면들중에서 2개의 측면이 노출면(2CH_SD1, 2CH_SD2)일 수 있다.
이와 같이 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지는 칩들의 오프셋 형태에 따라 제1 칩(CH1) 및 제2 칩(CH2)는 4개의 측면들중에서 하나 또는 두개의 측면이 노출될 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 칩 적층 반도체 패키지의 요부 단면도이다.
구체적으로, 도 11의 칩 적층 반도체 패키지(100-1)은 도 1의 칩 적층 반도체 패키지(100)와 비교할 때 상부 칩(HCH, 또는 제4 칩)의 폭(W4-1)과 두께(T2)가 다른 것을 제외하고는 동일할 수 있다. 도 11에서, 도 1과 동일한 참조번호는 동일한 부재를 나타낸다. 도 11에서, 도 1에서 설명한 내용은 간단히 설명하거나 생략한다.
칩 적층 반도체 패키지(100-1)은 베이스 칩(BCH, 또는 하부 칩), 복수개의 중간 칩들(MCH1, MCH2, MCH3, 또는 제1 내지 제3 칩들) 및 상부 칩(HCH-1)을 포함할 수 있다. 상부 칩(HCH-1)의 폭(또는 길이)는 베이스 칩(BCH)의 폭(W1), 중간 칩들(MCH1, MCH2, MCH3)의 폭(W2) 및 W3)보다 작은 W4-1일 수 있다. 상부 칩(HCH-1)은 제3 중간 칩(MCH3)의 일측으로부터 오프셋되어 배치되면서 제3 중간 칩(MCH3) 내에 배치될 수 있다.
상부 칩(HCH-1)은 제3 중간 칩(MCH3)의 일측면, 즉 제3 노출면(SD3a)으로부터 제2 오프셋 거리(OF2)로 이동하여 적층될 수 있다. 상부 칩(HCH-1)의 제2 오프셋 거리(OF2)는 제2 중간 칩(MCH2)의 제2 오프셋 거리(OF2)와 동일할 수 있다. 상부 칩(HCH-1)의 제4 비노출면(SD4b)은 제3 중간 칩(MCH3)의 제3 비노출면(SD3b)과 수직 방향으로 동일 평면일 수 있다. 그리고, 상부 칩(HCH-1)의 두께(T2)는 도 1의 상부 칩(HCH)의 두께(T1)보다 클 수 있다.
칩 적층 반도체 패키지(100-1)은 제3 중간 칩(MCH3) 상에 배치되는 상부 칩(HCH-1) 크기를 조절하여 오프셋 배치를 다양하게 할 수 있다. 아울러서, 상부 칩(HCH-1)의 두께를 두꺼울 경우, 칩 바디(90-1)의 상부 표면(FS2)을 통하여 보다 용이하게 열을 배출할 수 있다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 칩 적층 반도체 패키지의 요부 단면도이다.
구체적으로, 칩 적층 반도체 패키지(100-2)은 도 1의 칩 적층 반도체 패키지(100)와 비교할 때 제3 중간 칩(MCH3, 또는 제3 칩) 상에 적층되는 상부 칩(HCH-2, 또는 제4 칩)의 오프셋 거리(OF2)가 다른 것을 제외하고는 동일할 수 있다. 도 12에서, 도 1과 동일한 참조번호는 동일한 부재를 나타낸다. 도 12에서, 도 1에서 설명한 내용은 간단히 설명하거나 생략한다.
칩 적층 반도체 패키지(100-2)은 베이스 칩(BCH, 또는 하부 칩), 복수개의 중간 칩들(MCH1, MCH2, MCH3, 또는 제1 내지 제3 칩들) 및 상부 칩(HCH-2)을 포함할 수 있다. 상부 칩(HCH-2)의 폭(또는 길이)는 베이스 칩(BCH)의 폭(W1)보다 작은 W4일 수 있다. 상부 칩(HCH-2)은 제3 중간 칩(MCH3)의 일측으로부터 제2 오프셋 거리(OF2)로 오프셋되어 제3 중간 칩 상에 적층될 수 있다. 상부 칩(HCH-2)의 제2 오프셋 거리(OF2)는 제2 중간 칩(MCH2)의 제2 오프셋 거리(OF2)와 동일할 수 있다.
상부 칩(HCH-2)는 일측면이 제4 노출면(SD4a')이고, 제4 노출면(SD4a')과 대향되는 일측면이 제4 비노출면(SD4b)일 수 있다. 칩 적층 반도체 패키지(100-2)은 제3 중간 칩(MCH3, 또는 제3 칩) 상에 배치되는 상부 칩(HCH-2)의 오프셋 배치를 다양하게 할 수 있다. 이에 따라, 상부 칩(HCH-2)은 제4 노출면(SD4a')을 통해 보다 더 용이하게 열을 배출할 수 있다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 칩 적층 반도체 패키지를 도시한 단면도이다.
구체적으로, 칩 적층 반도체 패키지(150)는 인쇄 회로 기판(200, 또는 보드 기판) 및 상부 반도체 패키지(100)를 포함할 수 있다. 상부 반도체 패키지(100)는 도 1의 칩 적층 반도체 패키지(100)와 동일할 수 있다. 그에 따라, 상부 패키지(100)의 각 구성부분에 대한 설명은 생략하거나 간략하게 기술한다. 도 13에서는 상부 패키지(100)의 일예로 도 1의 칩 적층 반도체 패키지(100)를 도시하지만, 앞서 다양하게 설명된 칩 적층 반도체 패키지(100-1, 100-2)도 상부 반도체 패키지(100)에 적용될 수 있다.
인쇄 회로 기판(200) 상에 상부 반도체 패키지(100)가 적층되어 있다. 상부 반도체 패키지(100)는 외부 연결 부재(18)을 통해 인쇄 회로 기판(200)의 연결 패드(202)와 전기적으로 연결될 수 있다. 인쇄 회로 기판(200)의 하면에는 연결 패드(202) 및 연결 부재(204)가 형성되어 있다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 칩 적층 반도체 패키지를 도시한 단면도이다.
구체적으로, 칩 적층 반도체 패키지(160)는 인쇄 회로 기판(220, 또는 보드 기판), 인터포저 기판(210), 및 상부 반도체 패키지(100)를 포함할 수 있다. 상부 반도체 패키지(100)는 도 1의 칩 적층 반도체 패키지(100)와 동일할 수 있다. 그에 따라, 상부 패키지(100)의 각 구성부분에 대한 설명은 생략하거나 간략하게 기술한다. 도 14에서는 상부 패키지(100)의 일예로 도 1의 칩 적층 반도체 패키지(100)를 도시하지만, 앞서 다양하게 설명된 칩 적층 반도체 패키지(100-1, 100-2)도 상부 반도체 패키지(100)에 적용될 수 있다.
인터포저 기판(210) 상에 상부 반도체 패키지(100)가 적층되어 있다. 상부 반도체 패키지(100)는 외부 연결 부재(18)을 통해 인터포저 기판(210)의 중간 연결 패드(214)와 전기적으로 연결될 수 있다. 인터포저 기판(210)에는 상부 반도체 패키지(100)와 이격되어 추가 반도체 패키지(218, 또는 추가 반도체 칩)이 탑재될 수 있다.
일부 실시예에서, 추가 반도체 패키지(218)은 전력 관리(power management) 칩 패키지나 통신 칩 패키지일 수 있다. 추가 반도체 패키지(218)는 연결 부재(216)을 통해 인터포저 기판(210)의 연결 패드(214)와 전기적으로 연결될 수 있다.
인터포저 기판(210)의 하면에는 연결 패드(212) 및 연결 부재(220)가 형성되어 있다. 인터포저 기판(210)의 연결 부재(220)는 인쇄 회로 기판(222)의 연결 패드(226)과 연결될 수 있다. 인쇄 회로 기판(222) 하면에는 연결 패드(224) 및 연결 부재(228)가 형성되어 있다.
도 15a 내지 15e는 본 발명의 기술적 사상의 일 실시예에 따른 칩 적층 반도체 패키지에 이용되는 칩의 제조 방법을 설명하기 단면도들이다.
구체적으로, 도 15a 내지 도 15e는 도 1의 칩 적층 반도체 패키지(100)의 베이스 칩(BCH)이나 중간 칩들(MCH1, MCH2, MCH3)의 제조에 이용될 수 있다. 도 15a 내지 도 15e의 칩의 제조 설명은 예시적인 것이며, 본 발명을 제한하지 않는다.
도 15a를 참조하면, 반도체 기판(302), 예컨대 실리콘 기판의 전면(F2’) 상에 집적 회로층(350)을 형성하고, 반도체 기판(302)의 전면(F2’) 상에 집적 회로층(350)을 덮는 층간 절연층(304)을 형성한다. 반도체 기판(302)과 층간 절연층(304)으로 칩 바디(310)을 형성할 수 있다.
층간 절연층(304) 내에는 집적 회로층(350)과 연결되는 수직 플러그(352)가 형성될 수 있다. 반도체 기판(302)은 단결정 웨이퍼, 예컨대 단결정 실리콘 웨이퍼로 형성될 수 있다. 집적 회로층(350)은 칩의 종류에 따라 다양한 회로 소자들, 예컨대, 트랜지스터들 및/또는 커패시터들을 포함할 수 있다.
층간 절연층(304)과 반도체 기판(302)에 트랜치(h1)를 형성한 후, 스페이서 절연층(335)과 관통 비아(330)를 형성한다. 트랜치(h1)은 층간 절연층(304) 상에 레지스트 패턴(미도시)을 형성하고, 레지스트 패턴을 이용하여 식각 공정을 통해 층간 절연층(304) 및 반도체 기판(302)을 연속적으로 제거하여 형성할 수 있다. 트랜치(h1)는 레이저 드릴링을 이용하여 형성할 수 있다.
도시된 바와 같이, 반도체 기판(302)의 후면(B2') 연마를 고려하여, 트랜치(h1)는 반도체 기판(302)을 관통하지 않도록 형성될 수 있다. 일 실시예에서, 트랜치(h1)는 반도체 기판(302)을 관통하여 형성할 수도 있다. 트랜치(h1)의 형상은 식각 조건 또는 드릴링 조건에 따라서 다양한 형상을 가질 수 있다. 예컨대, 비교적 균일한 원통 형상을 가질 수도 있고, 위에서 아래로 갈수록 그 폭이 점점 좁아지는 형상을 가질 수도 있다.
관통 비아(330)는 장벽 금속층(334) 및 배선 금속층(332)으로 형성한다. 장벽 금속층(334)은 Ti, Ta, TiN 및 TaN에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 배선 금속층(332)은 W, Al 및 Cu에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다.
도 15b를 참조하면, 관통 비아(330)와 연결된 다층 배선 패턴(380)과, 금속간 절연층(322) 및 패시베이션층(324)을 포함하는 절연층(320)을 형성할 수 있다. 예컨대, 다층 배선 패턴(380)은 배선 라인들(381, 385, 389) 및 수직 플러그들(383, 387)의 적층 구조를 형성하는 단계를 반복하여 형성할 수 있다. 금속간 절연층(322)은 다층 배선 패턴(380)의 적층 구조에 따라 다층 구조로 형성될 수 있다. 다층 배선 패턴(380), 금속간 절연층(322), 및 패시베이션층(324)을 포함하는 절연층(320)이 형성될 경우, 전면(F2)은 패시베이션층(324)의 표면일 수 있다.
다층 배선 패턴(380)은 물질막 증착 및 패터닝에 의해서 형성되거나 또는 다마신 공정에 의해서 형성될 수도 있다. 예컨대, 다층 배선 패턴(380)이 알루미늄(Al) 및/또는 텅스텐(W)을 포함하는 경우 전자의 방법으로 형성될 수 있고, 구리(Cu)를 포함하는 경우 후자의 방법으로 형성될 수 있다.
도 15c를 참조하면, 패시베이션층(324) 상에 다층 배선 패턴(380), 예컨대, 배선 라인(389)에 연결되는 연결 수단(340)를 형성할 수 있다. 연결 수단(340)은 연결 패드(342) 및 연결 부재(344)를 포함할 수 있다. 연결 패드는 범프 패드일 수 있다. 연결 부재(344)는 범프일 있다. 관통 비아(330)는 집적 회로층(350) 형성 후 다층 배선 패턴(380) 형성되기 전에 형성되는 비아-미들 구조로 형성될 수 있다. 필요에 따라서, 관통 비아(330)는 집적 회로층(350)의 형성 전이나 다층 배선 패턴(380)의 형성후에 형성되는 비아-퍼스트나 비아-라스트 구조로 형성될 수 도 있다.
도 15d 및 도 15e를 참조하면, 도 15d에 도시한 바와 같이 반도체 기판(302)의 후면(도 15c의 B2')으로부터 반도체 기판(302)의 소정 두께를 제거하여, 반도체 기판(302)의 후면(B2)로부터 스페이서 절연층(335) 및 관통 비아(330)를 노출시킨다. 관통 비아(330)이 노출될 경우에 후면(B2)은 제거된 반도체 기판(302)의 표면일 수 있다.
한편, 도시된 바와 같이 스페이서 절연층(335) 및 관통 비아(330)는 후면(B2)에서 돌출된 형태로 노출될 수 있다. 반도체 기판(302)의 제거는 그라인딩, 화학적기계적연마(CMP), 등방성 식각 및 이방성 식각의 하나 또는 둘 이상을 결합하여 수행할 수 있다.
계속하여, 도 15e에 도시한 바와 같이 반도체 기판(302)의 후면(B2) 및 돌출된 관통 비아(330a) 상에 보호층(360)을 형성한 후, 관통 비아(330a)에 연결되는 연결 패드(370)를 형성할 수 있다.
도 16은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지를 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
구체적으로, 전자 시스템(400)은, 제어부(465, control unit), 입력부(470, input unit), 출력부(475, output unit), 및 저장부(480, storage unit)를 포함하고, 통신부(485,communication unit) 및/또는 기타 동작부(490, operation unit)를 더 포함할 수 있다.
제어부(465)는 전자 시스템(400) 및 각 부분들을 총괄하여 제어할 수 있다. 제어부(465)는 중앙처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지를 포함할 수 있다.
입력부(470)는 제어부(465)로 전기적 명령 신호를 보낼 수 있다. 입력부(470)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 출력부(475)는 제어부(465)로부터 전기적 명령 신호를 받아 전자 시스템(400)이 처리한 결과를 출력할 수 있다. 출력부(475)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다.
저장부(480)는 제어부(465)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 저장부(480)는 제어부(465)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 저장부(480)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다.
통신부(485)는 제어부(465)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 통신부(485)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 통신부(485)는 본 발명의 기술적 사상에 의한 칩 적층 반도체 패키지를 포함할 수 있다.
기타 동작부(490)는 제어부(465)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 기타 동작부(490)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템(400)은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 소자일 수 있다.
또한, 전자 시스템(400)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 17은 본 발명의 기술적 사상에 의한 일 실시예에 의한 칩 적층 반도체 패키지를 포함하는 전자 시스템을 보여주는 개략도이다.
구체적으로, 전자 시스템(500)은 컨트롤러(510), 입/출력 장치(520), 메모리(530) 및 인터페이스(540)를 포함할 수 있다. 전자 시스템(500)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
컨트롤러(510)는 프로그램을 실행하고, 전자 시스템(500)을 제어하는 역할을 할 수 있다. 컨트롤러(510)는 본 발명의 실시예에 의한 칩 적층 반도체 패키지를 포함할 수 있다. 컨트롤러(510)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(520)는 전자 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(500)은 입/출력 장치(520)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(720)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(530)는 컨트롤러(510)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 컨트롤러(710)에서 처리된 데이터를 저장할 수 있다. 메모리(530)은 본 발명의 실시예에 의한 칩 적층 반도체 패키지를 포함할 수 있다. 인터페이스(540)는 전자 시스템(700)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 컨트롤러(510), 입/출력 장치(520), 메모리(530) 및 인터페이스(540)는 버스(1750)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자 시스템(500)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 칩 적층 반도체 패키지, BCH: 베이스 칩 또는 하부 칩, MCH1, MCH2, MCH3: 중간 칩들 또는 제1 내지 제3 칩들, HCH: 상부 칩 또는 제4 칩,

Claims (10)

  1. 베이스 관통 비아를 갖는 베이스 칩;
    상기 베이스 칩 상에 오프셋 형태로 적층된 제1 칩을 포함하고, 상기 제1 칩은 하나 또는 두개의 측면이 노출된 제1 노출면, 및 상기 베이스 관통 비아와 전기적으로 연결된 제1 관통 비아를 가지며;
    상기 베이스 칩 상에 상기 제1 칩의 상기 제1 노출면과 대향하는 제1 비노출면에 접하여 위치한 제1 몰딩층;
    상기 제1 칩 상에 오프셋 형태로 적층된 제2 칩을 포함하고, 상기 제2 칩은 하나 또는 두개의 측면이 노출된 제2 노출면, 및 상기 제1 관통 비아와 전기적으로 연결된 제2 관통 비아를 가지며; 및
    상기 제2 칩 상에 상기 제2 칩의 상기 제2 노출면과 대향하는 제2 비노출면에 접하여 형성된 제2 몰딩층을 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지.
  2. 제1항에 있어서, 상기 베이스 칩의 폭은 상기 제1 칩 및 상기 제2 칩의 폭보다 큰 것을 특징으로 하는 칩 적층 반도체 패키지.
  3. 제1항에 있어서, 상기 베이스 관통 비아는 상기 제1 관통 비아에 대해 미러(mirror) 대칭 형태로 배치되어 있고, 제2 관통 비아는 상기 제1 관통 비아에 대해 미러(mirror) 대칭 형태로 배치되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  4. 제1항에 있어서, 상기 베이스 관통 비아, 및 제1 및 제2 관통 비아들은 각각 상기 베이스 칩, 및 제1 및 제2 칩들의 중심부로부터 이동 배치되어 있고, 상기 제2 칩의 상부 표면은 노출되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  5. 제1항에 있어서, 상기 제1 칩은 상기 베이스 칩에 대해 제1 오프셋 방향으로 오프셋 적층되고, 상기 제2 칩은 상기 제1 칩에 대해 상기 제1 오프셋 방향과 반대의 제2 오프셋 방향으로 오프셋 적층되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  6. 베이스 관통 비아를 갖는 베이스 칩;
    상기 베이스 칩 상에 서로 오프셋 형태로 적층된 복수개의 중간 칩들을 포함하고, 상기 중간 칩들 각각은 하나 또는 두개의 측면이 노출된 노출면, 및 상기 베이스 관통 비아와 제1 연결 부재를 통해 전기적으로 연결된 관통 비아를 구비하고;
    상기 베이스 칩 상에서 상기 중간 칩들 각각은 노출면과 대향하는 비노출면에 접하여 형성된 제1 몰딩층;
    상기 중간 칩들중 최상부의 중간 칩 상에 오프셋 형태로 적층되고, 상기 관통 비아와 전기적으로 연결된 제2 연결 부재를 구비하는 상부 칩; 및
    상기 상부 칩의 측면에 접하여 형성된 제2 몰딩층을 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지.
  7. 제6항에 있어서, 상기 베이스 칩의 폭은 상기 중간 칩들 및 상기 상부 칩의 폭보다 크고, 상기 제1 관통 비아는 상기 베이스 관통 비아에 미러(mirror) 대칭 형태로 배치되어 있고, 상기 제2 연결 부재는 상기 관통 비아에 미러(mirror) 대칭 형태로 배치되어 있는 특징으로 하는 칩 적층 반도체 패키지.
  8. 제6항에 있어서, 상기 중간 칩들은 상기 베이스 칩 상에 제1 오프셋 방향으로 오프셋 적층된 제1 중간 칩과, 상기 제1 중간 칩 상에 상기 제1 오프셋 방향과 반대의 제2 오프셋 방향으로 오프셋 적층된 제2 중간 칩을 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지.
  9. 베이스 전면, 상기 베이스 전면과 반대되는 베이스 후면을 갖는 베이스 칩 바디, 및 상기 베이스 전면 및 베이스 후면 사이의 베이스 칩 바디를 관통하는 베이스 관통 비아를 가지며, 상기 베이스 전면에 상기 베이스 관통 비아와 전기적으로 연결된 외부 연결 부재를 갖는 베이스 칩;
    상기 베이스 칩의 베이스 후면 상에 오프셋 형태로 적층된 제1 칩을 포함하고, 상기 제1 칩은 제1 전면, 상기 제1 전면과 반대되는 제1 후면, 및 하나 또는 두개의 측면이 노출된 제1 노출면을 갖는 제1 칩 바디, 상기 제1 전면 및 제1 후면 사이의 상기 제1 칩 바디를 관통하는 제1 관통 비아, 및 상기 베이스 관통 비아와 전기적으로 연결된 제1 연결 부재를 포함하고;
    상기 베이스 칩의 베이스 후면 상에서 상기 제1 노출면과 대향하는 제1 비노출면에 접하여 형성된 제1 몰딩층;
    상기 제1 칩의 제1 후면 상에 오프셋 형태로 적층된 제2 칩을 포함하고, 상기 제2 칩은 제2 전면, 상기 제2 전면과 반대되는 제2 후면, 및 하나 또는 두개의 측면이 노출된 제2 노출면을 갖는 제2 칩 바디, 상기 제2 전면 및 제2 후면 사이의 상기 제2 칩 바디를 관통하는 제2 관통 비아, 및 상기 제1 관통 비아와 전기적으로 연결된 제2 연결 부재를 포함하고; 및
    상기 제1 칩의 제1 후면 상에서 상기 제2 노출면과 대향하는 제2 비노출면에 접하여 형성된 제2 몰딩층을 포함하여 이루어지는 것을 특징으로 하는 칩 적층 반도체 패키지.
  10. 제9항에 있어서, 상기 제1 칩은 상기 베이스 칩 상에서 +X 방향 및 +Y 방향으로 오프셋 적층되고, 상기 제2 칩은 상기 제1 칩 상에서 -X 방향 및 -Y 방향으로 오프셋 적층되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
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