KR20100096879A - 구리 패드를 포함하는 반도체 소자, 그 적층 구조 및 그 제조 방법 - Google Patents

구리 패드를 포함하는 반도체 소자, 그 적층 구조 및 그 제조 방법 Download PDF

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KR20100096879A
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Abstract

구리 패드를 포함하는 반도체 소자가 설명된다. 본 발명의 일 실시예에 의한 구리 패드를 포함하는 반도체 소자는, 반도체 기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 회로층, 상기 회로층 상에 형성되고 다층 금속 배선들과 절연성 보호층을 포함하는 금속 배선층, 및 상기 회로층 및 상기 금속 배선층을 수직으로 관통하는 실리콘 관통 비아, 상기 실리콘 관통 비아 상에 형성된 비아 패드를 포함하고, 상기 비아 패드 상에 형성된 재배선, 및 상기 재배선 상에 형성된 입출력 핀부를 포함하고, 상기 실리콘 관통 비아와 상기 비아 패드는 전기적으로 연결되고, 및 상기 비아 패드와 상기 다층 금속 배선들은 전기적으로 절연된다.
구리 패드, 금속 배선, 실리콘 관통 비아

Description

구리 패드를 포함하는 반도체 소자, 그 적층 구조 및 그 제조 방법{Devices Including Copper pads, stacked structures thereof and methods of manufacturing the same}
본 발명은 구리 패드(copper pad)를 포함하는 반도체 소자, 그 적층 구조 및 그 제조 방법들에 관한 것이다.
보다 빠른 고속 동작을 필요로 하는 반도체 기술에서, 높은 전도성과 낮은 저항을 가진 전도체로 선택된 것이 구리이다. 그러나 구리는 기존의 반도체 소자를 형성 하는 기술에서 사용되어온 증착 기술과 식각 기술로 형성되지 않고 패터닝도 되지 않는다는 문제점을 가지고 있다.
본 발명이 해결하고자 하는 과제는, 구리 패드들을 포함하는 반도체 소자들을 제공함에 있다.
본 발명이 해결하고자 하는 다른 과제는, 구리 패드들을 포함하는 반도체 소자의 적층 구조를 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 구리 패드들을 포함하는 반도체 소자들의 제조 방법들을 제공함에 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자는, 반도체 기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 회로층, 상기 회로층 상에 형성되고 다층 금속 배선들과 절연성 보호층을 포함하는 금속 배선층, 및 상기 회로층 및 상기 금속 배선층을 수직으로 관통하는 실리콘 관통 비아, 상기 실리콘 관통 비아 상에 형성된 비아 패드를 포함하고, 상기 비아 패드 상에 형성된 재배선, 및 상기 재배선 상에 형성된 입출력 핀부를 포함하고, 상기 실리콘 관통 비아와 상기 비아 패드는 전기적으로 연결되고, 및 상기 비아 패드와 상기 다층 금속 배선들은 전기적으로 절연된다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 반도체 소자는, 반도체 기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 제1 회로층, 상기 제1 회로층 상에 형성되고 제1 다층 금속 배선들과 제1 절연성 보호층을 포함하는 제1 금속 배선층, 및 상기 제1 회로층 및 상기 제1 금속 배선층을 수직으로 관통하는 제1 실리콘 관통 비아, 상기 제1 실리콘 관통 비아 상에 형성된 제1 비아 패드를 포함하고, 상기 제1 비아 패드 상에 형성된 제1 재배선, 및 상기 제1 재배선 상에 형성된 제1 입출력 핀부를 포함하고, 상기 제1 실리콘 관통 비아와 상기 제1 비아 패드는 전기적으로 연결되고, 및 상기 제1 비아 패드와 상기 제1 다층 금속 배선들도 전기적으로 연결되며, 상기 반도체 기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 제2 회로층, 상기 제2 회로층 상에 형성되고 제2 다층 금속 배선들과 제2 절연성 보호층을 포함하는 제2 금속 배선층, 및 상기 제2 회로층 및 상기 제2 금속 배선층을 수직으로 관통하는 제2 실리콘 관통 비아, 상기 제2 실리콘 관통 비아 상에 형성된 제2 비아 패드를 포함하고, 상기 제2 비아 패드 상에 형성된 제2 재배선, 및 상기 제2 재배선 상에 형성된 제2 입출력 핀부를 포함하고, 상기 제2 실리콘 관통 비아와 상기 제2 비아 패드는 전기적으로 연결되고, 및 상기 제2 비아 패드와 상기 제2 다층 금속 배선들은 전기적으로 절연된다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자의 적층 구조는, 상부 반도체 칩 및 하부 반도체 칩을 포함하고, 상기 상부 반도체 칩은, 상부 반도체 기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 제1 회로층, 상기 제1 회로층 상에 형성되고 제1 다층 금속 배선들과 제1 절연성 보호층을 포함하는 제1 금속 배선층, 및 상기 제1 회로층 및 상기 제1 금속 배선층을 수직으로 관통하는 제1 실리콘 관통 비아, 상기 제1 실리콘 관통 비아 상에 형성된 제1 비아 패드를 포함하고, 상기 제1 비아 패드 상에 형성된 제1 재배선, 및 상기 제1 재배선 상에 형성된 제1 입출력 핀부를 포함하고, 상기 제1 실리콘 관통 비아와 상기 제1 비아 패드는 전기적으로 연결되고, 및 상기 제1 비아 패드와 상기 제1 다층 금속 배선들도 전기적으로 연결되며, 및 상기 상부 반도체기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 제2 회로층, 상기 제2 회로층 상에 형성되고 제2 다층 금속 배선들과 제2 절연성 보호층을 포함하는 제2 금속 배선층, 및 상기 제2 회로층 및 상기 제2 금속 배선층을 수직으로 관통하는 제2 실리콘 관통 비아, 상기 제2 실리콘 관통 비아 상에 형성된 제2 비아 패드를 포함하고, 상기 제2 비아 패드 상에 형성된 제2 재배선, 및 상기 제2 재배선 상에 형성된 제2 입출력 핀부를 포함하고, 상기 제2 실리콘 관통 비아와 상기 제2 비아 패드는 전기적으로 연결되고, 및 상기 제2 비아 패드와 상기 제2 다층 금속 배선들도 전기적으로 연결되며, 및 상기 하부 반도체 칩은, 하부 반도체 기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 제3 회로층, 상기 제3 회로층 상에 형성되고 제3 다층 금속 배선들과 제3 절연성 보호층을 포함하는 제3 금속 배선층, 및 상기 제3 회로층 및 상기 제3 금속 배선층을 수직으로 관통하는 제3 실리콘 관통 비아, 상기 제3 실리콘 관통 비아 상에 형성된 제3 비아 패드를 포함하고, 상기 제3 비아 패드 상에 형성된 제3 재배선, 및 상기 제3 재배선 상에 형성된 제3 입출력 핀부를 포함하고, 상기 제3 실리콘 관통 비아와 상기 제3 비아 패드는 전기적으로 연결되고, 및 상기 제3 비아 패드와 상기 제3 다층 금속 배선들도 전기적으로 연결되며, 및 상기 하부 반도체 기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 제4 회로층, 상기 제4 회로층 상에 형성되고 제4 다층 금속 배선들과 제4 절연성 보호층을 포함하는 제4 금속 배선층, 및 상기 제4 회로층 및 상기 제4 금속 배선층을 수직으로 관통하는 제4 실리콘 관통 비아, 상기 제4 실리콘 관통 비아 상에 형성된 제4 비아 패드를 포함하고, 상기 제4 비아 패드 상에 형성된 제4 재배선, 및 상기 제4 재배선 상에 형성된 제4 입출력 핀부를 포함하고, 상기 제4 실리콘 관통 비아와 상기 제4 비아 패드는 전기적으로 연결되고, 및 상기 제4 비아 패드와 상기 제4 다층 금속 배선들은 전기적으로 절연되며, 및 상기 제1 실리콘 관통 비아와 상기 제3 실리콘 관통 비아가 전기적으로 연결되고, 및 상기 제2 실리콘 관통 비아와 상기 제4 실리콘 관통 비아가 전기적으로 연결된다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 반도체 기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 회로층을 형성하고, 상기 회로층 상에 다층 금속 배선들과 절연성 보호층을 포함하는 금속 배선층을 형성하고, 상기 금속 배선층 및 상기 회로층을 관통하는 실리콘 관통 비아를 형성하고, 상기 실리콘 관통 비아 상에 비아 패드를 형성하되, 상기 비아 플러그 및 상기 비아 패드는 상기 다층 금속 배선들과 전기적으로 절연되고, 상기 비아 패드 상에 절연성 포장층을 형성하고, 상기 절연성 포장층 상에 상기 비아 패드와 전기적으로 연결되는 재배선을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있 다.
상술한 바와 같이 본 발명에 의한 반도체 소자 및 반도체 소자의 적층 구조는 구리를 사용할 경우에 수반되는 패턴들 간의 절연 문제가 해결되므로 동작이 안정된다. 또한, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 소자의 회로 표준이나 설계가 변동되더라도, 원하는 곳에서 패턴들 간의 절연 문제를 해결할 수 있으므로 생산성이 높아진다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 배선 (interconnections)이라 함은 수평 방향으로 전기적 신호를 전달하는 전도체를 의미하고, 비아(vias)라 함은 수직 방향으로 전기적 신호를 전달하는 전도체를 의미한다. 즉, 도면에 도시된 모양과 상관없이, 배선은 수평 방향으로 길게 형성될 수 있고, 비아는 수직 방향으로 길게 형성될 수 있다. 비아 는 플러그(plugs)와 홀(holes)을 포함한다. 비아 플러그는 비아 홀의 내부를 채우는 기둥형 전도체를 의미하고, 비아 홀은 비아 플러그가 채워지기 위한 속이 빈 구조체를 의미한다.
본 명세서에서, 컨택 패드와 재배선은 그 기능적 차이에 의한 용어 구분이다. 즉, 동일한 모양과 구조로 형성된 구성 요소들일 수 있다.
본 명세서에서, 구리 또는 도금 방법으로 전도성 패턴들이 형성될 경우, 씨드층이 형성되고, 이어서 도금 공정이 수행되는 것으로 간주된다. 즉, 별도의 설명이 없어도 구리 또는 도금 방법을 이용하여 전도성 패턴들을 형성한다는 설명들은 씨드층을 형성하는 공정이 선행되고, CMP(chemical mechanical polishing) 등의 공정이 후행되는 것으로 이해될 수 있다. 구리는 증착 방법으로 형성될 수 없고 도금 방법으로 형성된다. 또, 식각으로 패터닝되지 않기 때문에 CMP 방법으로 패터닝된다. 때문에, 본 명세서에서 구리라고 한정하는 것은, 증착 방법 및 식각으로 형성될 수 있는 다른 금속들과 구별된다는 것을 강조하기 위함이다.
본 명세서에서, 도면에 장벽 금속막이 도시되지 않았거나, 본문에 언급되지 않았다고 해서 장벽 금속막이 형성되지 않는다는 것을 의미하는 것은 아니다. 특히 구리 등을 이용하는 경우, 장벽 금속막은 거의 필수적으로 형성된다. 그러므로, 본 명세서에 장벽 금속막에 대한 별도의 설명이 없어도, 구리와 다른 물질들 사이에 장벽 금속막이 형성될 수 있는 것으로 이해되어야 한다.
도 1a는 본 발명의 일 실시예에 의한 구리 패드(copper pad)를 포함하는 반도체 소자(semiconductor device)가 간략하게 도시된 종단면도이다. 도 1a를 참조 하면, 본 발명의 일 실시예에 의한 구리 패드를 포함하는 반도체 소자(100a)는, 회로층 (110, circuitry layer), 금속 배선층 (120, metal interconnection layer), 및 실리콘 관통 비아(130, TSV, through silicon via)를 포함하는 입출력부(105, IO part, input/output part)를 포함한다.
회로층(110)은 다양한 전기적 동작을 하는 반도체 회로들을 포함하는 영역이다. 반도체 회로는 실리콘을 포함하는 반도체 기판 상에 다결정 실리콘, 금속 실리사이드, 및/또는 금속 등의 전도체들과 실리콘 산화물, 실리콘 질화물 등을 포함하는 절연체들을 사용하여 형성될 수 있다. 회로층(110)은 구리 배선을 포함할 수 있다. 회로층(110)은 실리콘 관통 비아(130)로 관통될 수 있다. 반도체 기판은 실리콘 기판, 실리콘 게르마늄 기판, 화합물 반도체 기판, 및 SOI 기판 등, 다양한 반도체 소자용 기판들 중 하나가 사용될 수 있다.
금속 배선층(120)은 다층으로 형성된 금속 배선들(125) 및 보호층(126, protection layer)을 포함한다. 금속 배선층(120)은 구리로 형성된 배선을 포함할 수 있다. 각 금속 배선들(125)은 전기적 신호들을 외부로부터 회로층으로 전달하거나, 회로층으로부터 외부로 전달할 수 있다. 도면에는 금속 배선들(125)이 사각형인 것처럼 도시되었으나, 전후 또는 좌우 방향으로 길게 형성된 모양일 수 있다. 본 도면에 도시된 금속 배선들(125)은 최상층에 배치된 최상층 금속 배선일 수 있다. 이것은 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 한 층의 금속 배선들(125)만이 도시된 것으로 이해될 수 있다. 금속 배선층(120)도 실리콘 관통 비아(130)로 관통될 수 있다.
보호층(126)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다양한 폴리이미드 등의 절연물을 이용하여 다층으로 형성될 수 있다. 도면에는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 보호층(126)이 단층으로 형성된 것처럼 도시되었다. 금속 배선층(120)에 대한 더 상세한 설명은 본 발명의 다양한 다른 실시예들에서 후술될 것이다.
입출력부(105)는 실리콘 관통 비아(130), 비아 패드(140), 컨택 패드(160, contact pad) 및 입출력 핀부(170, IO pin part)를 포함할 수 있다. 입출력 핀부(170)라는 용어는 반도체 소자의 외부에 노출되는 핀을 의미할 수도 있으나, 본 실시예에서는 반도체 소자의 외부에 노출되는 핀과 전기적으로 연결되는 부분을 의미하는 것으로 이해될 수 있다. 이것은 당 업자가 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위한 것이다.
실리콘 관통 비아(130)는 회로층(110) 및 금속 배선층(120)을 수직으로 관통하며 형성될 수 있다. 실리콘 관통 비아(130)는 비아 플러그(130, via plug)와 비아 홀(via hole)을 포함할 수 있다. 도면에서는 실리콘 관통 비아(130)와 비아 플러그(130)가 동일하게 도시된다. 즉, 참조 부호 130은 실리콘 관통 비아 또는 비아 플러그이다. 비아 플러그(130)는 금속으로 형성될 수 있으며, 예를 들어 구리로 형성될 수 있다. 비아 플러그(130)와 회로층(110)의 사이에는 장벽 금속막(미도시, barrier metal film)이 형성될 수 있다. 장벽 금속막은 Ti/TiN 또는 TaN로 형성될 수 있다.
비아 패드(140)는 메사(mesa) 형태로 형성될 수 있다. 비아 패드(140)는 구 리로 형성될 수 있다. 비아 패드(140)와 비아 플러그(130) 사이에도 장벽 금속막(미도시)이 형성될 수 있다. 비아 패드(140)가 구리로 형성될 경우, 비아 플러그(130)와 비아 패드(140) 사이에는 장벽 금속막이 형성되지 않을 수도 있다. 비아 패드(140)가 구리가 아닌 다른 금속, 예를 들어 알루미늄, 텅스텐, 또는 다른 금속들로 형성될 경우, 장벽 금속막이 형성될 수 있다.
장벽 금속막이 형성되는 위치를 특정하지 않기 위하여 장벽 금속막이 도시되지 않았다. 구체적으로, 장벽 금속막은 비아 플러그(130)를 형성한 다음, 그 표면 상에 형성된다. 이때, 비아 플러그(130)는 정확한 위치에서 공정이 종료되어야 하는 것이 아니다. 예를 들어, 회로층(110)의 상부 표면, 즉 금속 배선층(120)의 하부 표면과 동일한 레벨에 비아 플러그(130)의 상부 표면이 형성될 수도 있으나, 반드시 그러한 것은 아니다. 비아 플러그(130)를 형성하는 공정이 초과 수행될 경우, 비아 플러그(130)의 상부 표면은 비아 패드(140)의 어느 한 레벨에 형성될 수 있다. 또는, 도시된 비아 패드(140)의 상부 표면과 같은 높이에 비아 플러그(130)의 상부 표면이 형성될 수 있다. 이것은 비아 플러그(130)가 도금 공정을 이용하여 형성될 수도 있기 때문이다. 더 상세한 설명은 후술된다.
컨택 패드(160)는 보호층(136)과 입출력 핀부(170) 사이에 형성된 전도체일 수 있다. 컨택 패드(160)는 비아 패드(140)의 상부 표면과 접촉할 수 있고, 보호층(136)의 상부 표면 상으로 연장되어 형성될 수 있다. 또는, 컨택 패드(160)는 비아 패드(140)와 입출력 핀부(170)의 사이에 형성된 전도체일 수 있다. 도면에는 컨택 패드(160)가 비아 패드(140)와 입출력 핀부의 사이에는 형성되지 않은 것으로 도시되었으나, 이것은 본 발명이 다양하게 응용될 수 있음을 암시하기 위한 것이다. 컨택 패드(160)는 비아 패드(140)의 표면 상에 전면적으로 형성될 수 있다. 즉, 컨택 패드(160)는 비아 패드(140)와 입출력 핀부(170) 사이에 형성될 수 있다. 이러한 응용 실시예들은 본 명세서에 첨부된 다른 도면들 및 설명들로부터 이해될 수 있을 것이다. 또, 컨택 패드(160)와 비아 패드(140)의 사이 또는 컨택 패드(160)와 입출력 핀부(170)의 사이에도 장벽 금속막(미도시)이 형성될 수 있다. 즉, 컨택 패드(160)와 비아 패드(140), 또는 컨택 패드(160)와 입출력 핀부(170)가 서로 다른 재질의 금속일 경우, 또는 둘 중 하나가 구리로 형성될 경우, 그 사이에 장벽 금속막이 형성될 수 있다. 또는 다른 방법으로 컨택 패드(160)가 원천적으로 장벽 금속으로 형성될 수 있다. 즉, 컨택 패드(160)가 장벽 금속막의 기능을 수행할 수 있다. 본 발명의 응용 실시예에서, 컨택 패드(160)는 재배선 구조 (redistribution structure)의 일부 또는 다른 이름일 수 있다. 재배선 구조에 대한 더 상세한 설명은 후술된다.
입출력 핀부(170)는 반도체 소자의 최상부에 형성되어 다른 반도체 소자 또는 모듈과 전기적으로 연결될 수 있다. 입출력 핀부(170)는 구리, 알루미늄, 텅스텐, 니켈, 금, 은, 또는 그 외 다양한 전도성 금속으로 형성될 수 있다. 입출력 핀부(170) 상에는 또 하나의 장벽 금속막이 형성될 수 있다. 입출력 핀부(170)는 다른 반도체 소자의 비아와 전기적으로 연결될 수 있다. 입출력 핀부(170)에 대한 더 상세한 설명은 본 발명의 다양한 다른 실시예들에서 후술될 것이다.
본 실시예에서, 실리콘 관통 비아(130)는 금속 배선층(120)의 금속 배선 들(125)과 전기적으로 절연될 수 있다. 특히, 최상층 금속 배선과 전기적으로 절연될 수 있다.
도 1b는 본 발명의 일 실시예에 의한 구리 패드들을 포함하는 반도체 소자를 간략하게 도시한 종단면도이다. 도 1b를 참조하면, 본 발명의 일 실시예에 의한 구리 패드들을 포함하는 반도체 소자(100b)는, 두 개의 영역들, 즉 1A영역과 1B영역을 포함하며, 각 영역들은 회로층들(110a, 110b), 금속 배선층들(120a, 120b), 및 실리콘 관통 비아들(130a, 130b)을 포함하는 입출력부들(105a, 105b)을 포함한다. 회로층들(110a, 110b), 금속 배선층들(120a, 120b), 실리콘 관통 비아들(130a, 130b) 및 입출력부들(105a, 105b)에 대한 개략적인 설명은 생략되며, 도 1a 및 그 설명으로부터 개략적으로 이해될 수 있을 것이다.
본 실시예에서, 입출력부들(105a, 105b)은 실리콘 관통 비아들(130a, 130b), 비아 패드들(140a, 140b), 재배선들(165a, 165b, redistribution structures) 및 입출력 핀부들을 포함한다. 각 재배선들(165a, 165b)은 컨택 패드의 역할을 수행할 수도 있으며, 각 입출력부들(105a, 105b)을 다른 곳에 위치한 입출력부들과 전기적으로 연결될 수 있도록 배선 구조로 형성될 수 있다. 재배선들(165a, 165b)이 컨택 패드의 기능을 수행할 경우에 대한 설명은 도 1a 및 그 설명을 참조하여 이해될 수 있다.
1A영역의 비아 패드(140a)는 금속 배선층(120a)의 금속 배선들(125a)과 전기적으로 연결될 수 있고, 1B영역의 비아 패드(140b)는 금속 배선층(120b)의 금속 배선들(125b)과 전기적으로 절연될 수 있다. 1A영역의 금속 배선들(125a)은 비아 패 드(140a)와 전기적 또는 물리적으로 연결되도록 형성될 수 있고, 1B영역의 금속 배선들(125b)은 비아 패드(140b)와 전기적 또는 물리적으로 연결되지 않도록 형성될 수 있다. 즉, 1B영역의 금속 배선들(140b)은 비아 패드(140b)와 이격될 수 있다. 따라서, 1A영역의 비아 플러그(130a)는 금속 배선층(120a)의 금속 배선들(125a)과 전기적으로 연결될 수 있고, 1B영역의 비아 플러그(130b)는 금속 배선층(120b)의 금속 배선들(125b)과 전기적으로 절연될 수 있다. 1A영역의 입출력부(105a)는 반도체 소자를 동작시키거나, 동작 중에 필요한 데이터 신호 또는 전압 신호를 전달할 수 있다. 1B영역의 입출력부(105b)는 반도체 소자를 선택하는 칩 선택 신호 (chip selection signal)를 전달할 수 있다. 금속 배선들(125a, 125b)은 동일한 레벨에 형성될 수 있다. 비아 패드들(140a, 140b)도 서로 동일한 레벨에 형성될 수 있다. 금속 배선들(125a, 125b)과 비아 패드들(140a, 140b)이 서로 동일한 레벨에 형성될 수 있다. 재배선들(165a, 165b) 및 입출력 핀들(170a, 170b)도 동일한 레벨에 형성될 수 있다.
본 실시예에서도, 비아 플러그들(130a, 130b)의 상부 표면이 비아 패드들(140a, 140b)과 같은 레벨에 형성될 수 있고, 비아 패드들(140a, 140b)의 상부 표면과 같은 레벨에 형성될 수도 있다.
본 발명의 기술적 사상에서, 반도체 소자의 동작 중 필요한 전기적 신호들, 예를 들어, 데이터 신호들 또는 전압 신호들 등은 실리콘 관통 비아를 통해 금속 배선으로 전달될 필요가 있으나, 칩 선택 신호는 금속 배선과는 절연되어야 할 필요가 있다. 다른 신호들은 금속 배선과 절연될 경우, 반도체 소자를 동작시킬 수 없으므로 반드시 전기적으로 연결되어야 한다. 그러나, 칩 선택 신호는 하나의 반도체 소자만을 선택하도록 신호가 전달되어야 하므로 금속 배선과 절연될 필요가 있다. 특히 처리 용량을 증가시키기 위하여 단위 반도체 칩들을 다층으로 적층하여 하나의 다층 반도체 소자 (multi stacked device)를 제조할 경우, 칩 선택 신호는 적층된 단위 반도체 칩들 중, 어느 하나의 반도체 칩에만 전기 신호를 전달하여야 한다. 그러므로, 칩 선택 신호를 전달하기 위한 실리콘 관통 비아는 금속 배선과 절연될 필요가 있고, 이것은 본 발명의 다양한 실시예들을 통해 구현될 수 있다.
재배선(165a, 165b)은 입출력부(105a, 105b)를 다른 곳에 위치한 입출력부와 전기적으로 연결할 수 있다. 그러나, 반드시 다른 입출력부와 전기적으로 연결시키기 위하여 형성되어야 하는 것은 아니다. 재배선(165a, 165b)은 배선 구조 및 비아 구조를 포함할 수 있다. 본 명세서에서는 재배선(165a, 165b)에 포함된 비아 구조가 특별히 도시 및 설명되지 않는다. 그러나, 재배선(165a, 165b)은 배선 구조 및 비아 구조를 포함하는 것으로 이해되어야 한다. 또, 본 명세서에 첨부된 도면들로부터, 재배선(165a, 165b)의 일부가 비아 구조인 것으로 쉽게 이해될 수 있을 것이다.
도 2a는 본 발명의 다른 실시예에 의한 구리 패드를 포함하는 반도체 소자가 간략하게 도시된 종단면도이다. 도 2a를 참조하면, 본 발명의 다른 실시예에 의한 구리 패드를 포함하는 반도체 소자(200a)는, 회로층(210), 금속 배선층(220), 및 실리콘 관통 비아(230)를 포함하는 입출력부를 포함한다.
회로층(210), 금속 배선층(220), 실리콘 관통 비아(230) 및 입출력부(205)에 대한 개략적인 설명은 생략되며, 도 1a 및 도 1b, 및 그 설명들로부터 개략적으로 이해될 수 있을 것이다.
본 실시예에 의한 반도체 소자(200a)는, 비아 플러그(230)의 상부 표면이 비아 패드(240)의 하부 표면보다 높은 레벨에 형성될 수 있다. 또는, 비아 패드(240)의 하부 표면이 금속 배선들(225)의 상부 표면보다 낮은 레벨에 형성될 수 있다. 또는, 비아 플러그(230)의 상부 표면이 회로층(210)의 상부 표면보다 높은 레벨에 형성될 수 있다. 비아 플러그(130) 및/또는 비아 패드(140)는 금속 배선들(225)과 전기적 또는 물리적으로 연결되지 않도록 형성될 수 있다.
본 실시예에서, 보호층들(226, 227)은 다층으로 형성될 수 있으며, 하부 보호층(226) 및 상부 보호층(227)을 포함할 수 있다. 하부 보호층(226)은 금속 배선들(225)을 완전히 덮도록 형성될 수 있다. 하부 보호층(226)의 상부 표면은 비아 패드(240)와 동일한 레벨에 형성될 수 있다. 상부 보호층(227)은 하부 보호층(226) 및 비아 패드(240) 상에 형성될 수 있다. 하부 보호층(226) 및 상부 보호층(227)을 형성하는 물질은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 다양한 폴리이미드 중에서 하나 이상일 수 있다.
본 실시예에서, 컨택 패드(260)는, 입출력 핀부(205)가 다른 구성 요소와 물리적으로 접촉하지 않도록 완전히 감싸도록 도시되었다. 이것은 도 1에 도시된 모양과 서로 호환될 수 있다는 것을 보이기 위함이다.
도 2b는 본 발명의 다른 실시예에 의한 구리 패드들을 포함하는 반도체 소자를 간략하게 도시한 종단면도이다. 도 2b를 참조하면, 본 발명의 다른 실시예에 의 한 구리 패드들을 포함하는 반도체 소자(200b)는, 두 개의 영역들, 즉 2A영역과 2B영역을 포함하며, 각 영역들은 회로층들(210a, 210b), 금속 배선층들(220a, 220b) 및 실리콘 관통 비아들(230a, 230b)을 포함하는 입출력부들(205a, 205b)을 포함한다. 회로층들(210a, 210b), 금속 배선층들(220a, 220b), 실리콘 관통 비아들(230a, 230b) 및 입출력부들(205a, 205b)에 대한 개략적인 설명은 생략되며, 도 1a 내지 도 2a 및 그 설명들로부터 개략적으로 이해될 수 있을 것이다. 본 실시예에 의한 반도체 소자(200b)는 특히 도 2a에 도시된 본 발명의 다른 실시예에 의한 반도체 소자(200a)를 참조하여 이해될 수 있다.
본 실시예에서, 입출력부들(205a, 205b)은 실리콘 관통 비아들(230a, 230b), 비아 패드들(240a, 240b), 재배선들(265a, 265b) 및 입출력 핀부들(205a, 205b)을 포함한다. 각 재배선들(265a, 265b)은 컨택 패드의 역할을 수행할 수도 있으며, 각 입출력부들(265a, 265b)을 다른 곳에 위치한 입출력부들과 전기적으로 연결될 수 있도록 배선 구조로 형성될 수 있다. 재배선들(265a, 265b)이 컨택 패드의 기능을 수행할 경우에 대한 설명은 도 1a 및 2a, 및 그 설명들을 참조하여 이해될 수 있다.
비아 플러그들(230a, 230b)은 비아 패드(240a, 240b)의 하부 표면보다 높은 레벨에 형성될 수 있다. 또는, 비아 패드(240a, 240b)의 하부 표면이 금속 배선들(225a, 225b)의 상부 표면들 보다 낮은 레벨에 형성될 수 있다. 2B영역의 비아 플러그(230b) 및/또는 비아 패드(240b)는 금속 배선들(225b)과 전기적 또는 물리적으로 연결되지 않도록 형성될 수 있다.
2A영역의 금속 배선들(225a)은 비아 패드(240a)와 전기적 또는 물리적으로 연결될 수 있고, 2B영역의 금속 배선들(225a)은 비아 패드(240a)와 전기적 또는 물리적으로 연결되지 않도록 형성될 수 있다. 즉, 2B영역의 금속 배선들(225b)은 비아 패드(240b)와 이격될 수 있다. 따라서, 2A영역의 비아 플러그(230a)는 금속 배선층(220a)의 금속 배선(225a)과 전기적으로 연결될 수 있고, 2B영역의 비아 플러그(230b)는 금속 배선층(220b)의 금속 배선(225b)과 전기적으로 절연될 수 있다. 2A영역의 입출력부(205a)는 반도체 소자(200b)를 동작시키거나, 동작 중에 필요한 데이터 신호 또는 전압 신호를 전달할 수 있다. 2B영역의 입출력부(205b)는 반도체 소자(200b)를 선택하는 칩 선택 신호 (chip selection signal)를 전달할 수 있다. 금속 배선들(225a, 225b)은 동일한 레벨에 형성될 수 있다. 두 비아 패드들(240a, 240b)도 서로 동일한 레벨에 형성될 수 있다. 재배선들(265a, 265b) 및 입출력 핀들(270a, 570b)도 동일한 레벨에 형성될 수 있다.
금속 배선들(225a, 225b)의 상부 표면과 비아 패드들(240a, 240b)의 상부 표면들은 서로 다른 레벨에 형성될 수 있다. 비아 플러그들(230a, 230b)의 상부 표면이 비아 패드들(240a, 240b)과 같은 레벨에 형성될 수 있고, 비아 패드들(240a, 240b)의 상부 표면과 같은 레벨에 형성될 수도 있다.
도 3a는 본 발명의 또 다른 실시예에 의한 구리 패드를 포함하는 반도체 소자를 간략하게 도시한 종단면도이다. 도 3을 참조하면, 본 발명의 또 다른 실시예에 의한 구리 패드를 포함하는 반도체 소자(300a)는, 회로층(310), 금속 배선층(320), 실리콘 관통 비아(330)를 포함하는 입출력부(305)를 포함한다.
회로층(310), 금속 배선층(320), 실리콘 관통 비아(330) 및 입출력부(305)에 대한 개략적인 설명은 생략되며, 도 1a 내지 도 2b, 및 그 설명들로부터 개략적으로 이해될 수 있을 것이다.
금속 배선층(320)은 다층으로 형성된 금속 배선들(323, 325) 및 보호층(326)을 포함한다. 도면에서, 금속 배선들(323, 325)은 상부 금속 배선들(325) 및 하부 금속 배선들(323)을 포함할 수 있다. 금속 배선층(320)은 더 많은 금속 배선들을 포함할 수 있으나, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 두 개의 금속 배선들(323, 325)만이 도시된다. 본 도면에서, 상부 금속 배선들(325)은 금속 배선층(320)의 최상부에 형성될 수 있다. 보호층에 대한 설명은 도 1a 내지 도 2b, 및 그 설명들로부터 개략적으로 이해될 수 있을 것이다.
입출력부(305)는 실리콘 관통 비아(330), 장벽 금속막(335), 비아 패드(340), 컨택 패드(360) 및 입출력 핀부(370)를 포함할 수 있다. 각 구성 요소들도 도 1a 내지 도 2b, 및 그 설명들로부터 개략적으로 이해될 수 있을 것이다.
본 실시예에서, 실리콘 관통 비아(330)는 구리로 형성된 비아 플러그(330) 및 장벽 금속막(335)을 포함할 수 있다. 장벽 금속막(335)에 대한 설명도 도 1a 내지 도 2b, 및 그 설명들로부터 개략적으로 이해될 수 있을 것이다. 구리로 형성된 비아 플러그(330)는 금속 배선층(320)에 형성된 금속 배선들(323, 325)과 전기적으로 절연될 수 있다. 특히, 금속 배선들(323, 325) 중, 금속 배선층(320) 내에 형성된 최상층 금속 배선들(325)과 전기적으로 절연될 수 있다.
비아 패드(340)는 금속 배선층(320) 내에 형성될 수 있다. 또는, 상부 금속 배선들(325)과 같은 레벨에 형성될 수 있다. 비아 패드(340)와 금속 배선들(323, 325)은 전기적으로 절연될 수 있다.
상부 포장층(350, upper passivation layer)이 금속 배선층(320) 상에 형성될 수 있다. 상부 포장층(350)도 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 다양한 폴리이미드 등 중에서 하나 이상으로 형성될 수 있다.
상부 포장층(350) 상에 컨택 패드(360)가 형성될 수 있다. 컨택 패드(360)에 대한 설명은 도 1a 및 도 2a, 및 그 설명으로부터 개략적으로 이해될 수 있다. 본 실시예에서도, 컨택 패드(360)와 비아 패드(340) 사이에 장벽 금속막(미도시)이 형성될 수 있다. 본 실시예에서는 컨택 패드(360)가 비아 패드(340) 상에 직접적으로 형성될 수도 있다는 것이 보여진다.
회로층(310)의 아래 표면에도 하부 포장층(355)이 형성될 수 있다. 도면에는 하부 포장층(355)이 회로층(310)의 아래 표면 전체와 실리콘 관통 비아(330)의 하부면 전체를 덮고 있는 것으로 도시되었으나, 필요에 따라 실리콘 관통 비아(330)의 하부 면은 노출될 수 있다. 하부 포장층(335)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다양한 폴리이미드 등 중에서 하나 이상으로 형성될 수 있다.
도 3b는 본 발명의 또 다른 실시예에 의한 구리 패드들을 포함하는 반도체 소자를 간략하게 도시한 종단면도이다. 도 3b를 참조하면, 본 발명의 또 다른 실시예에 의한 구리 패드들을 포함하는 반도체 소자(300b)는, 두 개의 영역들, 즉 3A영역과 3B영역을 포함하며, 각 영역들은 회로층들(310a, 310b), 금속 배선층들(320a, 320b), 및 실리콘 관통 비아들(330a, 330b)을 포함하는 입출력부들(305a, 305b)을 포함한다. 회로층들(310a, 310b), 금속 배선층들(320a, 320b), 실리콘 관통 비아들(330a, 330b) 및 입출력부들(305a, 305b)에 대한 개략적인 설명은 생략되며, 도 1a, 2a 및 3a 및 그 설명들로부터 개략적으로 이해될 수 있을 것이다.
3A영역의 비아 패드(340a)는 금속 배선층(320a)의 금속 배선들(325a)과 전기적으로 연결될 수 있고, 3B영역의 비아 패드(340b)는 금속 배선층(320b)의 금속 배선들(325b)과 전기적으로 절연될 수 있다. 즉, 도 1b 및 2b, 및 그 설명을 참조하여, 3A영역의 금속 배선들(325a)은 비아 패드(340a)와 전기적 또는 물리적으로 연결되도록 형성될 수 있고, 3B영역의 금속 배선들(325b)은 비아 패드(340b)와 전기적 또는 물리적으로 연결되지 않도록 형성될 수 있다. 3A영역의 입출력부(305a)는 반도체 소자(300b)를 동작시키거나, 동작 중에 필요한 데이터 신호 또는 전압 신호를 전달할 수 있다. 3B영역의 입출력부(305b)는 반도체 소자(300b)를 선택하는 칩 선택 신호를 전달할 수 있다.
상부 금속 배선들(325a, 325b)은 동일한 레벨에 형성될 수 있다. 비아 패드들(340a, 340b)도 서로 동일한 레벨에 형성될 수 있다. 상부 금속 배선들(325a, 325b)과 비아 패드들(340a, 340b)이 서로 동일한 레벨에 형성될 수 있다. 재배선들(365a, 365b) 및 입출력 핀들(370a, 370b)도 동일한 레벨에 형성될 수 있다.
본 실시예에서도, 재배선(365a, 365b)은 배선 구조 및 비아 구조를 포함할 수 있다.
그 외, 설명되지 않았거나 간단히 언급된 구성 요소들은 도 1a 내지 3a 및 그 설명들로부터 이해될 수 있을 것이다.
도 4a는 본 발명의 또 다른 실시예에 의한 구리 패드를 포함하는 반도체 소자가 간략하게 도시된 종단면도이다. 도 4a를 참조하면, 본 발명의 다른 실시예에 의한 구리 패드를 포함하는 반도체 소자(400a)는, 회로층(410), 금속 배선층(420), 및 실리콘 관통 비아(430)를 포함하는 입출력부(405)를 포함한다.
회로층(410), 금속 배선층(420), 실리콘 관통 비아(430) 및 입출력부(405)에 대한 개략적인 설명은 생략되며, 도 1a 내지 도 3b, 및 그 설명들로부터 개략적으로 이해될 수 있을 것이다.
본 실시예에 의한 반도체 소자(400a)는, 비아 패드(440)의 하부 표면이 최상층 금속 배선들(425)의 상부 표면들 보다 낮은 레벨에 형성될 수 있다. 또는 비아 패드(440)의 하부 표면이 최상층 금속 배선들(425)의 하부 표면 보다 높은 레벨에 형성될 수 있다. 비아 패드(440)의 상부 표면이 최상층 금속 배선들(425)의 상부 표면들보다 높은 레벨에 형성될 수 있다.
비아 플러그(430) 및/또는 비아 패드(440)는 금속 배선들(423, 425)과 전기적 또는 물리적으로 연결되지 않도록 형성될 수 있다.
본 실시예에서, 보호층(426, 427)은 다층으로 형성될 수 있으며, 하부 보호층(426) 및 상부 보호층(427)을 포함할 수 있다. 하부 보호층(426)의 상부 표면은 비아 플러그(430)의 상부 표면보다 낮은 레벨에 형성될 수 있다.
도 4b는 본 발명의 또 다른 실시예에 의한 구리 패드들을 포함하는 반도체 소자를 간략하게 도시한 종단면도이다. 도 4b를 참조하면, 본 발명의 다른 실시예 에 의한 구리 패드들을 포함하는 반도체 소자(400b)는, 두 개의 영역들, 즉 4A영역과 4B영역을 포함하며, 각 영역들은 회로층들(410a, 410b), 금속 배선층들(420a, 420b) 및 실리콘 관통 비아들(430a, 430b)을 포함하는 입출력부들(405a, 405b)을 포함한다. 회로층들(420a, 420b), 금속 배선층들(420a, 420b), 실리콘 관통 비아들(430a, 430b) 및 입출력부들(405a, 405b)에 대한 개략적인 설명은 생략되며, 도 1a 내지 도 4a 및 그 설명들로부터 개략적으로 이해될 수 있을 것이다. 본 실시예에 의한 반도체 소자(400b)는 특히 도 4a에 도시된 본 발명의 다른 실시예에 의한 반도체 소자(400a)를 참조하여 이해될 수 있다.
본 실시예에서, 입출력부들(405a, 405b)은 실리콘 관통 비아들(430a, 430b), 비아 패드들(440a, 440b), 재배선들(465a, 465b) 및 입출력 핀부들(470a, 470b)을 포함한다. 각 재배선들(465a, 465b)은 컨택 패드의 역할을 수행할 수도 있으며, 각 입출력부들(405a, 405b)을 다른 곳에 위치한 입출력부들과 전기적으로 연결될 수 있도록 배선 구조로 형성될 수 있다. 재배선들(465a, 465b)이 컨택 패드의 기능을 수행할 경우에 대한 설명은 도 1a, 2a, 3a 및 4a, 및 그 설명들을 참조하여 이해될 수 있다.
비아 플러그들(430a, 430b)은 비아 패드들(440a, 440b)의 하부 표면보다 높은 레벨에 형성될 수 있다. 또는, 비아 패드들(440a, 440b)의 하부 표면이 금속 배선들의 상부 표면들 보다 낮은 레벨에 형성될 수 있다. 4B영역의 비아 플러그(430b)는 금속 배선들(423b, 425b)과 전기적 또는 물리적으로 연결되지 않도록 형성될 수 있다.
4A영역의 금속 배선들(423a, 423b)은 비아 패드(440a)와 전기적 또는 물리적으로 연결될 수 있고, 4B영역의 금속 배선들(423b, 423b)은 비아 패드(440b)와 전기적 또는 물리적으로 연결되지 않도록 형성될 수 있다. 즉, 4B영역의 금속 배선들(423b, 425b)은 비아 패드(440b)와 이격될 수 있다. 따라서, 4A영역의 비아 플러그(430a)는 금속 배선층(420a)의 금속 배선들(425a)과 전기적으로 연결될 수 있고, 4B영역의 비아 플러그(430b)는 금속 배선층(420b)의 금속 배선들(425b)과 전기적으로 절연될 수 있다. 4A영역의 입출력부(405a)는 반도체 소자(400b)를 동작시키거나, 동작 중에 필요한 데이터 신호 또는 전압 신호를 전달할 수 있다. 4B영역의 입출력부(405b)는 반도체 소자(400b)를 선택하는 칩 선택 신호 (chip selection signal)를 전달할 수 있다. 금속 배선들(425a, 425b)은 동일한 레벨에 형성될 수 있다. 비아 패드들(440a, 440b)도 서로 동일한 레벨에 형성될 수 있다. 재배선들(465a, 465b) 및 입출력 핀들(405a, 405b)도 동일한 레벨에 형성될 수 있다.
금속 배선들(425a, 425b)의 상부 표면과 비아 패드들(440a, 440b)의 상부 표면들은 서로 다른 레벨에 형성될 수 있다. 비아 플러그들(430a, 430b)의 상부 표면이 비아 패드들(440a, 440b)과 같은 레벨에 형성될 수 있고, 비아 패드들(440a, 440b)의 상부 표면과 같은 레벨에 형성될 수도 있다.
도 5는 본 발명의 일 실시예에 의한 반도체 소자의 적층 구조를 개략적으로 도시한 종단면도이다. 도 5를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 적층 구조(500)는 상부 칩(UC, upper chip) 및 하부 칩(LC, lower chip)을 포함한다. 상부 칩(UC)은 제1 영역(5UA) 및 제2 영역(5UB)을 포함하고, 하부 칩(LC)은 제3 영역(5LA) 및 제4 영역(5LB)을 포함한다. 각 영역들은 회로층, 금속 배선층, 실리콘 관통 비아를 포함하는 입출력부를 포함한다. 각 구성 요소들의 참조 부호들은 도면이 복잡해지는 것을 피하기 위하여 표시하지 않는다. 본 실시예의 각 구성 요소들은 도 1a 내지 4b 및 그 설명들을 참조하면 개략적으로 이해될 수 있을 것이다.
상부 칩(UC)의 제1 영역(5UA), 제2 영역(5UB) 및 하부 칩(LC)의 제3 영역(5LB)에 형성된 비아 패드들은 금속 배선층의 금속 배선들과 전기적 또는 물리적으로 연결되고, 하부 칩(LC)의 제4 영역(5LB)에 형성된 비아 패드들은 금속 배선층의 금속 배선들과 전기적 또는 물리적으로 절연된다. 또는, 상부 칩(UC)의 제1 영역(5UA), 제2 영역(5UB) 및 하부 칩(LC)의 제3 영역(5LA)에 형성된 비아 플러그들은 금속 배선층의 금속 배선과 전기적 또는 물리적으로 연결되고, 하부 칩(LC)의 제4 영역(5LB)에 형성된 비아 패드들은 금속 배선층의 금속 배선들과 전기적 또는 물리적으로 절연된다. 금속 배선은 금속 배선층 내에 형성된 금속 배선들 중, 최상층에 형성된 금속 배선일 수 있다.
입출력 핀부들 상에는 상부 장벽 금속막들 (575ua, 575ub, upper barrier metal films)이 형성될 수 있다. 상부 장벽 금속막들(575ua, 575ub)은 Ti/TiN, TaN, 니켈, 알루미늄, 또는 그 합금들 중 하나 이상으로 형성될 수 있다.
비아 플러그들의 하부에도 하부 장벽 금속막들(575la, 575lb, lower barrier metal films)이 형성될 수 있다. 하부 장벽 금속막들(575la, 575lb)은 Ti/TiN, TaN, 니켈, 알루미늄, 또는 그 합금들 중 하나 이상으로 형성될 수 있다.
상부 칩(UC)의 제1 영역(5UA) 및 하부 칩(LC)의 제1 영역(5LA)의 입출력부들은 반도체 소자의 적층 구조(500)를 동작시키거나, 동작 중에 필요한 데이터 신호 또는 전압 신호를 전달할 수 있다. 상부 칩(UC)의 제3 영역(5UB) 및 하부 칩(LC)의 제4 영역(5LB)의 입출력부들은 반도체 소자의 적층 구조(500)를 선택하는 칩 선택 신호를 전달할 수 있다.
도면에는 각 칩들(UC, LC)의 상부 표면에 여러 구성 요소들이 노출된 것으로 도시되었으나, 절연물로 덮일 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 적층 구조(500)는 인쇄 회로 기판 (580, PCB, printed circuit board) 상에 배치될 수 있다. 인쇄 회로 기판(580)의 하면에는 다수 개의 솔더 볼들(590) 및 솔더 범프들(595)이 형성될 수 있다. 반도체 소자의 적층 구조(500)의 하부 칩(LC)의 비아 플러그들은 금속성 연결부들(585)을 통하여 솔더 볼 들과 전기적으로 연결될 수 있다.
이어서, 본 발명의 다양한 실시예들에 의한 반도체 소자들을 형성하는 방법들을 설명한다.
도 6a 내지 6g는 본 발명의 일 실시예에 의한 구리 패드들을 포함하는 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 종단면도들이다. 도 6a를 참조하면, 6A영역과 6B영역을 포함하고, 각 영역들이 회로층(610) 및 금속 배선층(620)을 포함하는 반도체 칩이 준비된다. 금속 배선층(620)은 절연물로 보호될 수 있다. 금속 배선층(620)은 다층의 금속 배선들(625)을 포함할 수 있다. 도면에는 한 층의 금속 배선들(625)만이 도시되었다. 이것은 본 발명의 기술적 사상을 이해하기 쉽도 록 하기 위하여 다른 레벨에 형성된 금속 배선들이 생략된 것으로 간주될 수 있다. 도시된 금속 배선들(625)은 금속 배선층(620)에 형성된 다층의 금속 배선들 중, 특히 최상층에 형성된 금속 배선들(625)일 수 있다. 금속 배선층(625)에는 제1 보호층(628)이 형성될 수 있다. 제1 보호층(628)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 다양한 폴리이미드 중에 하나 이상으로 형성될 수 있다.
도 6b를 참조하면, 식각 마스크 패턴(675a, 675b)이 형성되고 6B영역의 금속 배선들(625)이 패터닝 된다. 구체적으로, 6B영역에 형성된 금속 배선들(625)을 컷팅하여 6B영역에 형성될 실리콘 관통 비아 및 비아 패드와 물리적으로 접촉되지 않도록 하기 위한 것이다. 도면에는 6B영역에 형성된 금속 배선들(625a, 625b)의 끝 부분들이 컷팅된 것으로 도시되었으나, 중간 부분이 컷팅될 수도 있다. 식각 마스크 패턴(675a, 675b)은 포토레지스트, 하드 마스크 또는 그 둘의 조합일 수 있다.
도 6c를 참조하면, 금속 배선들(625a, 625b) 상에 제2 보호층(629)이 형성된다. 제2 보호층(629)도 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 다양한 폴리이미드 중에 하나 이상으로 형성될 수 있다. 도면에는 제1 보호층(628)과 제2 보호층(629)이 같은 표면 레벨을 가진 것으로 도시되었으나, 제2 보호층(629)의 표면 레벨이 제1 보호층(628)의 표면 레벨보다 높은 곳에 형성될 수 있다.
도 6d를 참조하면, 실리콘 관통 비아들(630)을 형성하기 위한 비아 홀(630h)들이 형성된다. 비아 홀들(630h)은 이방성 식각 방법, 레이저 드릴링 방법, 또는 기타 알려진 방법으로 형성될 수 있다.
도 6e를 참조하면, 비아 홀들(630h) 내에 전도성 금속, 예를 들어 구리 등을 채움으로써 비아 플러그들(630)이 형성되고, 비아 패드들(640)이 형성된다. 비아 플러그들(630)을 구리로 형성할 경우, 도금 방법을 이용하여 형성될 수 있다. 도금 방법은 비아 홀들(630h)의 아래 부분으로부터 위 방향으로 전도성 금속을 채움으로써 비아 플러그들(630)을 형성하는 방법이다. 비아 패드들(640)도 도금 방법을 사용하여 구리로 형성될 수 있다. 비아 패드들(640)이 형성되는 도면을 따로 도시하지 않은 이유는 여러 방법을 사용하여 형성될 수 있기 때문이다. 예를 들어, 비아 플러그들(630)이 형성될 때, 회로층(610)의 상부 표면 레벨에서 비아 플러그(630) 형성 공정을 종료한 후, 비아 패드들(640)이 형성될 수 있다. 또는, 비아 플러그들(630)의 표면이 회로층(610)의 상부 표면 레벨보다 높아지도록 공정이 초과된 다음, 비아 플러그(630) 형성 공정을 종료할 수 있다. 이후, 비아 패드(640)를 형성하고 상부 표면을 CMP 공정 등으로 평탄화 시켜 도시된 모양을 완성한다. 또는, 비아 플러그들(630)과 비아 패드들(640)을 형성하는 공정이 끊김 없이 연속적으로 수행될 수도 있다. 비아 플러그(630) 및 비아 패드(640)를 형성하는 공정의 선택에 따라 반도체 소자(600)가 형성되는 모양이 도면과 차이를 보일 수 있다. 그러나 그것은 모양의 차이일 뿐이고 본 발명의 기술적 사상에서 벗어나지 않는다. 비아 플러그들(630)과 비아 패드들(640)의 사이에는 장벽 금속막들(미도시)이 형성될 수 있다. 장벽 금속막들은 Ti/TiN, TaN 등으로 형성될 수 있다.
도 6f를 참조하면, 금속 배선들(625a, 625b) 및 비아 패드들(640) 상에 제3 보호층(627)이 형성된다. 제3 보호층(627)도 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 다양한 폴리이미드 중에서 하나 이상으로 형성될 수 있다.
도 6g를 참조하면, 비아 패드들(640)의 표면을 노출하는 오프닝들이 형성되고, 재배선들(665)이 형성된다. 오프닝들은 이방성 식각 방법으로 형성될 수 있고, 재배선들(665)은 노출된 비아 패드들(640)의 표면, 오프닝들의 측벽, 및 제3 보호층(627)의 상부로 연장되어 형성될 수 있다. 재배선들(665)은 예를 들어 전후 방향 또는 좌우 방향으로 수평 방향으로 연장되어 도시되지 않은 다른 반도체 칩의 비아 패드들과 각각 전기적 또는 물리적으로 연결될 수 있다. 본 실시예에서 재배선들(665)은 금속으로 형성될 수 있으며, 예를 들어, 구리, 알루미늄, 텅스텐, 금, 은 또는 기타 다른 금속으로 형성될 수 있다. 본 실시예에서, 비아 패드들(640)과 재배선들(665)의 사이에는 장벽 금속막들(미도시)이 형성될 수 있다. 장벽 금속막들은 Ti/TiN, TaN 등으로 형성 될 수 있다. 이후, 오프닝 내부를 채우는 입출력 핀부들(미도시)이 형성될 수 있다. 예를 들어, 도 1b에 도시된 본 발명의 일 실시예에 의한 반도체 소자가 완성될 수 있다. 입출력 핀부들은 금속으로 형성될 수 있다.
도 7a 내지 7h는 본 발명의 다른 실시예에 의한 구리 패드들을 포함하는 반도체 소자를(700) 제조하는 방법을 설명하기 위한 개략적인 종단면도들이다. 도 7a를 참조하면, 7A영역과 7B영역을 포함하고, 각 영역들이 회로층들(710) 및 금속 배선층(720)을 포함하는 반도체 칩이 준비된다. 더 상세한 설명들은 도 6a 및 그 설명으로부터 이해될 수 있다. 금속 배선층(720)은 금속 배선들(725) 및 제1 희생층(728)을 포함한다.
도 7b를 참조하면, 실리콘 관통 비아들을 형성하기 위한 비아 홀들(730h)이 형성된다. 비아 홀들(730h)은 이방성 식각 방법, 레이저 드릴링 방법, 또는 기타 알려진 방법으로 형성될 수 있다.
도 7c를 참조하면, 비아 홀들(730h) 내에 전도성 금속, 예를 들어 구리 등을 채움으로써 비아 플러그들(730)이 형성될 수 있다. 또, CMP 공정 등을 이용하여 상부 표면이 평탄화될 수 있다. CMP 면이 금속 배선들(725)의 표면에 근접할 경우, 비아 플러그들(730)의 상부 표면과 금속 배선들(725)의 표면도 근접한 레벨에 형성될 수 있다. 금속 배선들(725)의 표면이 노출될 필요는 없다. 즉, 금속 배선들(725) 상에 제1 희생층(728')이 남아 있을 수 있다.
도 7d를 참조하면, 비아 플러그들(730), 금속 배선들(725) 및 제1 희생층(728') 상에 제2 희생층(729)이 형성된다. 제2 희생층(729)은 식각 마스크 또는 식각 버퍼층으로 활용될 수 있다. 제2 희생층(729)도 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물 중에서 어느 하나로 형성될 수 있다. 만약, 제1 희생층(728')과 제2 희생층(729)이 동일한 계열의 물질, 예를 들어 실리콘 산화막들 또는 실리콘 질화막들일 경우, 그 형성 방법에 따라 식각률 차이를 갖게 되므로 제1 희생층(728')과 제2 희생층(729)이 반드시 서로 다른 물질로 형성될 필요는 없다.
도 7e를 참조하면, 식각 마스크들(775a, 775b)이 형성되고 7B영역의 금속 배선들(725b))이 컷팅된다. 구체적으로, 7B영역의 금속 배선들(725b)의 끝부분 또는 중간 부분이 후속 공정에서 형성될 비아 패드와 물리적으로 연결되지 않도록 제거된다. 본 공정에서는, 도 6b에 도시된 모양의 식각 마스크가 형성될 수도 있다. 본 도면은 두 공정이 서로 호환될 수 있음을 보이기 위하여 도시되었다. 본 공정에서, 7B영역의 비아 플러그(730b)의 상부 표면이 노출될 수 있다. 특히, 7B영역의 비아 플러그(730b)의 상부 표면이 회로층(710)의 상부 표면보다 높은 레벨에 위치될 수 있다. 즉, 7B영역의 비아 플러그(730b)의 최상부 측면이 노출될 수 있다. 회로층(710b)의 상부 표면이 노출될 필요는 없다. 본 도면은 7B영역의 금속 배선들(725b)만 컷팅되는 정도로 희생층(728', 729)들이 식각되는 것이 적절하다. 도면에는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 한 층의 금속 배선(725b)만이 도시되었기 때문이다. 다층 금속 배선이 도시되었다면, 여전히 금속 배선(720)층의 어느 한 레벨까지만 노출되었을 것이다.
도 7f를 참조하면, 식각 마스크들(775a, 775b) 및 제2 희생층(729aa. 729b)이 제거된다. 본 공정에서도, 회로층(710)의 표면이 노출되지 않고, 금속 배선들(725a, 725b)의 어느 한 레벨까지 노출된 것으로 이해되는 것이 적절하다.
도 7g를 참조하면, 하부 보호층들(726a, 726b) 및 비아 패드들(740a, 740b)이 형성된다. 하부 보호층들(726a, 726b)이 형성되고, 비아 패드들(740a, 740b)이 형성된 후 CMP 공정 등을 이용하여 평탄화될 수 있다. 비아 패드들(740a, 740b)은 하부 보호층들(726a, 726b)이 패터닝되어 비아 패드 오프닝이 형성된 후, 그 비아 패드 오프닝을 채움으로써 형성될 수 있다. 또는, 비아 패드용 금속막이 형성된 후, 식각 방법 등을 이용하여 비아 패드들(740a, 740b)이 형성된 후, 하부 보호층들(726a, 726b)이 형성될 수 있다. 두 공정은 비아 패드들(740a, 740b)을 형성하기 위한 금속의 종류 또는 비아 패드를 형성하는 공정의 종류, 예를 들어, 증착법 또는 도금법 등에 따라 적절하게 선택될 수 있다.
도 7h를 참조하면, 상부 보호층(727a, 727b)이 형성되고, 비아 패드들(740a, 740b)의 상부 표면을 노출시키는 오프닝들이 형성된 후, 재배선들(765a, 765b)이 형성된다. 재배선들(765a, 765b)은 비아 패드들(740a, 740b)의 상부 표면, 오프닝들의 측벽 및 상부 보호층(727a, 727b)의 상부 표면 상으로 연장되어 형성될 수 있다. 이후, 오프닝들을 채우는 입출력 핀부(미도시)들이 형성될 수 있다. 예를 들어, 도 2b에 도시된 본 발명의 다른 실시예에 의한 반도체 소자가 완성될 수 있다.
도 8a 내지 8g는 본 발명의 또 다른 실시예에 의한 구리 패드들을 포함하는 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 종단면도들이다. 도 8a를 참조하면, 8A영역과 8B영역을 포함하고, 각 영역들이 회로층들(810a, 810b) 및 금속 배선층들(823a, 823b)을 포함하는 반도체 칩이 준비되고, 금속 배선층(820a, 820b)은 최상층 금속 배선을 형성하기 위한 트렌치들(825ta, 825tb)을 포함한다. 금속 배선층들(820a, 820b)은 다층으로 형성된 금속 배선들(823a, 823b)과 하부 보호층들(826a, 826b)을 포함할 수 있다. 도면에는 예시적으로 두 층의 금속 배선들만이 도시된다. 하부 보호층들(826a, 826b)의 상부에는 최상층 금속 배선들을 형성하기 위한 트렌치들(825ta, 825tb)이 형성된다. 8A영역의 제1 트렌치들(825ta)의 크기 또는 폭이 8B영역의 제2 트렌치들(825tb)의 크기 또는 폭 보다 크거나 넓다. 구체적으로, 제2 트렌치들(825tb)에 점선으로 표시된 부분이 제1 트렌치들(825ta)과 비교하여 트렌치로 형성되지 않는 부분들이다. 점선으로 표시된 부분들은 나중에 비아 패드와 절연되기 위함이며, 더 상세하게 후술된다. 하부 보호층(826a, 826b)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물 등 중에서 하나 이상으로 형성될 수 있다.
도 8b를 참조하면, 트렌치들(825ta, 825tb)을 채우는 최상층 금속 배선들(825a, 825b)이 형성되고, 각 영역들에 실리콘 관통 비아들을 형성하기 위한 비아 홀들(830h)이 형성된다. 최상층 금속 배선들(825a, 825b)은 구리로 형성될 수 있다. 최상층 금속 배선들(825a, 825b)이 구리로 형성될 경우 최종적으로 CMP 공정 등이 진행될 수 있다. 이후, 실리콘 관통 비아들을 형성하기 위한 비아 홀들(830h)이 형성된다.
도 8c를 참조하면, 비아 홀들(830h)의 측벽에 장벽 금속막들(835a, 835b)이 형성되고, 비아 홀들(830h)의 내부에 구리 등의 전도체로 채워진 비아 플러그들(830a, 830b)이 형성된다. 이후 CMP 공정 등이 수행될 수 있다.
도 8d를 참조하면 상부 보호층(827a, 827b)이 형성되고, 비아 패드를 형성하기 위한 오프닝들(840ao, 840bo)이 형성된다. 8A영역의 제1 오프닝(840ao) 내에는 최상층 금속 배선들(825a)의 일부가 노출될 수 있다. 8B영역의 제2 오프닝(840bo) 내에는 최상층 금속 배선들(825b)이 노출되지 않는다. 상부 보호층(827a, 827b)은 하부 보호층(826a, 826b)에 사용된 물질들 중 하나 이상으로 형성될 수 있다. 상부 보호층(827a, 827b)이 하부 보호층(826a, 826b)과 같은 물질이어야 할 필요도 없고 다른 물질이어야 할 필요도 없다.
도 8e를 참조하면, 오프닝들(810ao, 840bo) 내에 구리 등을 채우고 CMP 공정을 수행하여 비아 패드들(840a, 840b)이 형성된다. 8A영역의 비아 패드(840a)는 최상부 금속 배선들(825a)과 전기적 또는 물리적으로 연결된다. 8B영역의 비아 패 드(840b)는 최상부 금속 배선들(825b)과 전기적 또는 물리적으로 연결되지 않는다.
도 8f를 참조하면, 포장층(850a, 850b)이 형성되고, 비아 패드들(840a, 840b)의 상부 표면을 노출하는 오프닝들이 형성되고, 및 재배선들(865a, 865b)이 형성된다. 포장층(850a, 850b)은 전면적으로 형성될 수 있으며, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다양한 폴리이미드 등 중에서 하나 이상으로 형성될 수 있다. 오프닝들은 사진 식각 공정을 수행하여 형성될 수 있다. 재배선들(865a, 865b)은 노출된 비아 패드들(840a, 840b)의 상면, 오프닝들의 측벽 및 포장층들(850a, 850b)의 상부 표면에 연장되어 형성될 수 있다. 재배선들(865a, 865b)은 수평 방향으로 길게 연장되어 다른 비아 패드들과 전기적 또는 물리적으로 연결될 수 있다. 이후, 각 오프닝들을 채우도록 재배선들(865a, 865b) 상에 입출력 핀부들(미도시)이 형성되어 본 발명의 또 다른 실시예에 의한 반도체 소자(800)가 완성된다.
도 8g는 본 실시예에 의한 반도체 소자를 제조하는 과정에서, 중간에 다른 공정을 통해 형성될 수 있음을 보이기 위한 도면이다. 도 8c 이후 또는 도 8c 과정에서 8A영역의 최상층 금속 배선들(825a, 825b)의 표면을 노출 시킨 후, 비아 패턴들(840a, 840b)이 형성된다. 비아 패턴들(840a, 840b)은 도금 방법을 이용하여 구리로 형성될 수 있다. 본 과정에서, 각 금속들 간의 경계 또는 비아 플러그(830a, 830b)와 비아 패드들(840a, 840b)의 사이에 장벽 금속막들(미도시) 형성될 수 있다. 도시되었듯이, 8A영역의 비아 패드(840a)와 최상층 금속 배선들(825a)은 전기적 또는 물리적으로 연결될 수 있고, 8B영역의 비아 패드(840b)와 최상층 금속 배 선들(825b)은 전기적 또는 물리적으로 절연될 수 있다. 이후, 도 8e 또는 도 8f로 진행될 수 있다. 즉, 상부 보호층(827)이 형성될 수도 있고, 포장층(850)이 형성될 수도 있다. 상부 보호층(827)이 형성될 경우, CMP 공정이 생략될 수도 있다.
도 9a 내지 도 9g는 본 발명의 또 다른 실시예에 의한 구리 패드들을 포함하는 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 종단면도들이다. 도 9a를 참조하면, 9A영역과 9B영역들을 포함하고, 각 영역들이 회로층들(910a, 910b) 및 금속 배선층들(920a, 920b)을 포함하는 반도체 칩이 준비된다. 금속 배선층들(920a, 920b)은 다층으로 형성된 금속 배선들(923, 925) 및 제1 보호층(926)을 포함할 수 있다. 도면에는 예시적으로 두 층의 금속 배선들(923, 925)만이 도시된다.
도 9b를 참조하면, 실리콘 관통 비아들(930a, 930b)이 형성된다. 실리콘 관통 비아들(930a, 930b)은 비아 홀들이 형성되고, 장벽 금속막들(935a, 925b)이 형성되고, 및 비아 플러그들(930a, 930b)이 형성될 수 있다. 비아 홀들을 형성하는 방법은 이미 설명되었고, 장벽 금속막들(935a, 935b)에 대한 설명도 이미 언급되었으며, 비아 플러그들(930a,) 930b을 형성하는 방법도 이미 설명되었다.
도 9c를 참조하면, 레이저 컷팅 방법 등을 이용하여 9B영역의 최상층 금속 배선들(925b)의 일부가 제거된다. 레이저 컷팅 방법 외에도, 이온 빔 또는 전자 빔 등이 이용될 수 있다. 이 모든 방법들이 수행될 때, 최상층 금속 배선들(925b)의 표면이 노출될 수도 있다. 즉, 제1 보호층(926)이 최상층 금속 배선들(925)을 전체적으로 덮지 않을 수 있다. 그러나, 레이저 컷팅 방법의 경우, 초점이 맺히는 위치 를 조절함에 따라 제1 보호층(926)에 치명적 손상을 주지 않고 최상층 금속 배선(925)의 일부를 제거할 수 있다. 제1 보호층(926)은 절연물이기 때문에 치명적으로 손상되지 않을 경우, 반도체 소자의 동작에 별다른 영향을 미치지 않는다. 도면에는 최상층 금속 배선의 제거된 부분이 점선으로 보여진다.
도 9d를 참조하면, 비아 패드들이 형성되기 위한 오프닝들(940ao, 940bo)이 형성된다. 이때, 9A영역의 최상층 금속 배선들(925a, 925b)의 상부 표면의 일부가 노출될 수 있다. 도면에는 모든 최상층 금속 배선들(925a, 925b)의 상부 표면이 노출되는 것처럼 도시되었으나, 반드시 그러한 것은 아니다. 예를 들어, 오프닝들(940ao, 940bo)이 형성될 부분만 최상층 금속 배선들(925a, 925b)의 상부 표면이 노출되고, 다른 부분들은 여전히 제1 보호층(926)으로 덮인 상태일 수 있다.
도 9e를 참조하면, 비아 패드들(940a, 940b)이 형성된다. 이때, 비아 패드들(940a, 940b)이 상부 표면과 같은 상부 표면 높이를 가진 제2 보호층(927)이 형성될 수 있다. 최후에 CMP 공정이 수행될 수 있다.
도 9f를 참조하면, 포장층(950)이 형성되고, 비아 패드들(940a, 940b)의 상부 표면을 노출하는 오프닝들이 형성되고, 및 재배선들(965a, 965b)이 형성된다. 포장층(950)은 전면적으로 형성될 수 있으며, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다양한 폴리이미드 등 중에서 하나 이상으로 형성될 수 있다. 오프닝들은 사진 식각 공정을 수행하여 형성될 수 있다. 재배선들(965a, 965b)은 노출된 비아 패드들(940a, 940b)의 상면, 오프닝들의 측벽 및 포장층(950)의 상부 표면에 연장되어 형성될 수 있다. 재배선들(965a, 965b)은 수평 방향으로 길게 연 장되어 다른 비아 패드들과 전기적 또는 물리적으로 연결될 수 있다. 이후, 각 오프닝들을 채우도록 재배선들(965a, 965b) 상에 입출력 핀부들(970a, 970b)이 형성되어 본 발명의 또 다른 실시예에 의한 반도체 소자가 완성된다.
도 9g는 본 실시예에 의한 반도체 소자(900)를 제조하는 과정에서, 중간에 다른 공정을 통해 형성될 수 있음을 보이기 위한 도면이다. 도 9g를 도 9b 및 9c와 비교하면, 비아 패드들(940a, 9440b)이 형성된 후에, 최상층 금속 배선들(925b)이 컷팅된다. 최상층 금속 배선들(925b)은 임의의 공정에서 컷팅될 수 있음을 설명하기 위한 것이다. 이후, 도 9e 이후의 공정으로 진행될 수 있다.
레이저 컷팅법은 금속 배선에 레이저를 조사하여 제거하는 방법이다. 레이저를 보호층들의 열확산 계수보다 짧은 동안 조사하면 보호층의 조성을 파괴하지 않고 금속 배선을 부분적으로 제거할 수 있다. 레이저는 펄스 파로 조사될 수 있다. 일반적으로 보호층으로 사용되는 실리콘 화합물의 열확산 시간은 1㎛ 당 수 ms 정도이다. 그러므로, 열확산 시간보다 짧은 시간 동안 레이저를 조사하면 조성에 큰 영향을 주지 않고 금속 배선을 제거할 수 있다.
도 10은 본 발명의 실시예에 적용된 레이저 컷팅 방법에서 조사되는 레이저를 설명하기 위한 도면이다. 도 10을 참조하면, 본 발명의 실시예들에 사용된 레이저는 예를 들어 A의 에너지, D의 펄스 듀레이션, P의 펄스 피치 및 F의 주파수로 조사된다. 즉, 조사되는 레이저는 에너지(A), 펄스 듀레이션(D) 및 주파수를 조절하여 다양한 응력 발생부들을 형성할 수 있다. 주파수(F)에 따라 각 펄스의 피치(P)가 결정될 수 있다. 예를 들어, 펄스 듀레이션(D)은 피치의 1/2보다 낮게 설 정될 수 있다.
본 발명의 실시예들에 사용된 레이저는 Ti:Sapphire를 광원으로 하는 레이저일 수 있다. 특히 펨토초(femto second) 단위로 조사 시간이 컨트롤 될 수 있다.
본 발명의 실시예들에서 사용된 레이저는 펄스당 수 μJ의 에너지(A)와, 수 ps의 펄스 듀레이션(D)과, 100KHz의 주파수로 조사될 수 있다. 이는 본 발명의 기술적 사상을 구현해보이기 위하여 예시적으로 사용한 것이므로 본 발명이 이에 한정되지 않는다. 예를 들어, 본 실시예에서는 μJ 수준의 펄스 에너지(A)를 사용하였지만 mJ 수준의 고에너지 펄스를 사용할 수도 있고 더 낮은 펄스 에너지의 레이저를 사용할 수도 있다. 또한 펄스 듀레이션(D)을 더욱 작게 하여 펨토초 수준으로 미세하게 할 수 있다. 그러나 이러한 실시예는 보호층 및 금속 배선의 조성 및 크기 등에 따라 다양하게 실시될 수 있으므로, 본 실시예는 예시적인 것이며 본 발명의 기술적 사상은 이에 한정되지 않는다.
본 발명의 기술적 사상을 실시하고자 하는 자의 환경에 따라 각 공정 변수 중 더욱 민감한 요소가 있고, 덜 민감한 요소가 있을 것이다. 또한 사용하는 장비, 레이저의 종류, 레이저 빔의 밀도, 및 레이저 빔의 프로파일 등에 따라서도 각 응력 발생부들이 다양하게 나타날 것이다. 그러므로, 본 명세서에서 제시한 구체적인 수치들은 모두 예시적인 것들이며 본 발명의 범주를 한정하는 것으로 이해되어서는 아니 된다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
도 1a 내지 도 4a는 본 발명의 다양한 실시예들에 의한 구리 패드를 포함하는 반도체 소자가 간략하게 도시된 종단면도들이다.
도 1b 내지 도 4b는 본 발명의 다양한 실시예들에 의한 구리 패드들을 포함하는 반도체 소자를 간략하게 도시한 종단면도들이다.
도 5는 본 발명의 일 실시예에 의한 반도체 소자의 적층 구조를 개략적으로 도시한 종단면도이다.
도 6a 내지 6g는 본 발명의 일 실시예에 의한 구리 패드들을 포함하는 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 종단면도들이다.
도 7a 내지 7h는 본 발명의 다른 실시예에 의한 구리 패드들을 포함하는 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 종단면도들이다.
도 8a 내지 8g는 본 발명의 또 다른 실시예에 의한 구리 패드들을 포함하는 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 종단면도들이다.
도 9a 내지 도 9g는 본 발명의 또 다른 실시예에 의한 구리 패드들을 포함하는 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 종단면도들이다.
도 10은 본 발명의 실시예에 적용된 레이저 컷팅 방법에서 조사되는 레이저를 설명하기 위한 도면이다.

Claims (10)

  1. 반도체 기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 회로층,
    상기 회로층 상에 형성되고 다층 금속 배선들과 절연성 보호층을 포함하는 금속 배선층, 및
    상기 회로층 및 상기 금속 배선층을 수직으로 관통하는 실리콘 관통 비아,
    상기 실리콘 관통 비아 상에 형성된 비아 패드를 포함하고,
    상기 비아 패드 상에 형성된 재배선, 및
    상기 재배선 상에 형성된 입출력 핀부를 포함하고,
    상기 실리콘 관통 비아와 상기 비아 패드는 전기적으로 연결되고, 및
    상기 비아 패드와 상기 다층 금속 배선들은 전기적으로 절연되는 반도체 소자.
  2. 제1항에 있어서,
    상기 비아 패드가 구리로 형성된 반도체 소자.
  3. 제1항에 있어서,
    상기 실리콘 관통 비아는 비아 홀 및 비아 플러그를 포함하고,
    상기 비아 플러그가 구리로 형성된 반도체 소자.
  4. 제3항에 있어서,
    상기 실리콘 관통 비아는 상기 비아 플러그의 외벽을 감싸며 상기 비아 홀의 내벽에 형성된 장벽 금속막을 더 포함하는 반도체 소자.
  5. 반도체 기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 제1 회로층,
    상기 제1 회로층 상에 형성되고 제1 다층 금속 배선들과 제1 절연성 보호층을 포함하는 제1 금속 배선층, 및
    상기 제1 회로층 및 상기 제1 금속 배선층을 수직으로 관통하는 제1 실리콘 관통 비아,
    상기 제1 실리콘 관통 비아 상에 형성된 제1 비아 패드를 포함하고,
    상기 제1 비아 패드 상에 형성된 제1 재배선, 및
    상기 제1 재배선 상에 형성된 제1 입출력 핀부를 포함하고,
    상기 제1 실리콘 관통 비아와 상기 제1 비아 패드는 전기적으로 연결되고, 및
    상기 제1 비아 패드와 상기 제1 다층 금속 배선들도 전기적으로 연결되며,
    상기 반도체 기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 제2 회로층,
    상기 제2 회로층 상에 형성되고 제2 다층 금속 배선들과 제2 절연성 보호층을 포함하는 제2 금속 배선층, 및
    상기 제2 회로층 및 상기 제2 금속 배선층을 수직으로 관통하는 제2 실리콘 관통 비아,
    상기 제2 실리콘 관통 비아 상에 형성된 제2 비아 패드를 포함하고,
    상기 제2 비아 패드 상에 형성된 제2 재배선, 및
    상기 제2 재배선 상에 형성된 제2 입출력 핀부를 포함하고,
    상기 제2 실리콘 관통 비아와 상기 제2 비아 패드는 전기적으로 연결되고, 및
    상기 제2 비아 패드와 상기 제2 다층 금속 배선들은 전기적으로 절연되는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 및 제2 비아 패드들이 구리로 형성된 반도체 소자.
  7. 제5항에 있어서,
    상기 제1 실리콘 관통 비아는 제1 비아 홀 및 제1 비아 플러그를 포함하고,
    상기 제2 실리콘 관통 비아는 제2 비아 홀 및 제2 비아 플러그를 포함하고, 및
    상기 제1 및 제2 비아 플러그들이 구리로 형성된 반도체 소자.
  8. 제7항에 있어서,
    상기 실리콘 관통 비아들은 상기 비아 플러그들의 외벽을 감싸며 상기 비아 홀들의 내벽에 형성된 장벽 금속막들을 더 포함하는 반도체 소자.
  9. 제5항에 있어서,
    상기 제1 회로층 및 상기 제2 회로층,
    상기 제1 금속 배선층 및 상기 제2 금속 배선층,
    상기 제1 실리콘 비아 및 상기 제2 실리콘 비아,
    상기 제1 비아 패드 및 상기 제2 비아 패드,
    상기 제1 재배선 및 상기 제2 재배선은 각각 동일한 레벨에 형성된 반도체 소자.
  10. 상부 반도체 칩 및 하부 반도체 칩을 포함하고,
    상기 상부 반도체 칩은,
    상부 반도체 기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 제1 회로층,
    상기 제1 회로층 상에 형성되고 제1 다층 금속 배선들과 제1 절연성 보호층을 포함하는 제1 금속 배선층, 및
    상기 제1 회로층 및 상기 제1 금속 배선층을 수직으로 관통하는 제1 실리콘 관통 비아,
    상기 제1 실리콘 관통 비아 상에 형성된 제1 비아 패드를 포함하고,
    상기 제1 비아 패드 상에 형성된 제1 재배선, 및
    상기 제1 재배선 상에 형성된 제1 입출력 핀부를 포함하고,
    상기 제1 실리콘 관통 비아와 상기 제1 비아 패드는 전기적으로 연결되고, 및
    상기 제1 비아 패드와 상기 제1 다층 금속 배선들도 전기적으로 연결되며, 및
    상기 상부 반도체기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 제2 회로층,
    상기 제2 회로층 상에 형성되고 제2 다층 금속 배선들과 제2 절연성 보호층을 포함하는 제2 금속 배선층, 및
    상기 제2 회로층 및 상기 제2 금속 배선층을 수직으로 관통하는 제2 실리콘 관통 비아,
    상기 제2 실리콘 관통 비아 상에 형성된 제2 비아 패드를 포함하고,
    상기 제2 비아 패드 상에 형성된 제2 재배선, 및
    상기 제2 재배선 상에 형성된 제2 입출력 핀부를 포함하고,
    상기 제2 실리콘 관통 비아와 상기 제2 비아 패드는 전기적으로 연결되고, 및
    상기 제2 비아 패드와 상기 제2 다층 금속 배선들도 전기적으로 연결되며, 및
    상기 하부 반도체 칩은,
    하부 반도체 기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 제3 회 로층,
    상기 제3 회로층 상에 형성되고 제3 다층 금속 배선들과 제3 절연성 보호층을 포함하는 제3 금속 배선층, 및
    상기 제3 회로층 및 상기 제3 금속 배선층을 수직으로 관통하는 제3 실리콘 관통 비아,
    상기 제3 실리콘 관통 비아 상에 형성된 제3 비아 패드를 포함하고,
    상기 제3 비아 패드 상에 형성된 제3 재배선, 및
    상기 제3 재배선 상에 형성된 제3 입출력 핀부를 포함하고,
    상기 제3 실리콘 관통 비아와 상기 제3 비아 패드는 전기적으로 연결되고, 및
    상기 제3 비아 패드와 상기 제3 다층 금속 배선들도 전기적으로 연결되며, 및
    상기 하부 반도체 기판 상에 전도체와 부도체로 형성된 회로들을 포함하는 제4 회로층,
    상기 제4 회로층 상에 형성되고 제4 다층 금속 배선들과 제4 절연성 보호층을 포함하는 제4 금속 배선층, 및
    상기 제4 회로층 및 상기 제4 금속 배선층을 수직으로 관통하는 제4 실리콘 관통 비아,
    상기 제4 실리콘 관통 비아 상에 형성된 제4 비아 패드를 포함하고,
    상기 제4 비아 패드 상에 형성된 제4 재배선, 및
    상기 제4 재배선 상에 형성된 제4 입출력 핀부를 포함하고,
    상기 제4 실리콘 관통 비아와 상기 제4 비아 패드는 전기적으로 연결되고, 및
    상기 제4 비아 패드와 상기 제4 다층 금속 배선들은 전기적으로 절연되며, 및
    상기 제1 실리콘 관통 비아와 상기 제3 실리콘 관통 비아가 전기적으로 연결되고, 및
    상기 제2 실리콘 관통 비아와 상기 제4 실리콘 관통 비아가 전기적으로 연결되는 반도체 소자의 적층 구조.
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