JP3330910B2 - 電気光学装置 - Google Patents
電気光学装置Info
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- JP3330910B2 JP3330910B2 JP28360399A JP28360399A JP3330910B2 JP 3330910 B2 JP3330910 B2 JP 3330910B2 JP 28360399 A JP28360399 A JP 28360399A JP 28360399 A JP28360399 A JP 28360399A JP 3330910 B2 JP3330910 B2 JP 3330910B2
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブ型表示
装置例えばアクティブ型液晶表示装置に関するもので、
特にそれぞれの画素に相補型に２つの薄膜型絶縁ゲイト
電界効果トランジスタ（以下TFT という) をゲイト電極
配線を共通化して設けたものである。これを本発明では
変形トランスファゲイト（ＭＴＧ，modified transfer
gate）構造の相補型薄膜トランジスタと称する。
装置例えばアクティブ型液晶表示装置に関するもので、
特にそれぞれの画素に相補型に２つの薄膜型絶縁ゲイト
電界効果トランジスタ（以下TFT という) をゲイト電極
配線を共通化して設けたものである。これを本発明では
変形トランスファゲイト（ＭＴＧ，modified transfer
gate）構造の相補型薄膜トランジスタと称する。
【０００２】
【従来の技術】従来、TFT を用いたアクティブ型の液晶
表示装置が知られている。この場合、TFT にはアモルフ
ァスまたは多結晶型の半導体を用い、１つの画素にＰま
たはＮ型のいずれか一方の導電型のみのTFT を用いたも
のである。即ち、一般にはＮチャネル型TFT(NTFTとい
う) を画素に直列に連結している。その代表例を第２図
に示す。
表示装置が知られている。この場合、TFT にはアモルフ
ァスまたは多結晶型の半導体を用い、１つの画素にＰま
たはＮ型のいずれか一方の導電型のみのTFT を用いたも
のである。即ち、一般にはＮチャネル型TFT(NTFTとい
う) を画素に直列に連結している。その代表例を第２図
に示す。
【０００３】第２図において、液晶22を有し、それに直
列に連結してNTFT21が設けられている。これをマトリッ
クス配列せしめたものである。一般には640 ×480 また
は1260×960 と多くするが、この図面ではそれと同意味
で単純に２×２のマトリックス配列をさせた。このそれ
ぞれの画素に対し周辺回路26,27 より電圧を加え、所定
の画素を選択的にオンとし、他の画素をオフとした。す
るとこのTFT のオン、オフ特性が一般には良好な場合、
コントラストの大きい液晶表示装置を作ることができ
る。しかしながら、実際にかかる液晶表示装置を製造し
てみると、TFT の出力即ち液晶にとっての入力( 液晶電
位という) の電圧ＶLC20は、しばしば"1"(High) とする
べき時に"1"(High) にならず、また、逆に"0"(Low)とな
るべき時に"0"(Low)にならない場合がある。これは、画
素に信号を加えるスイッチング素子であるＴＦＴがＯ
Ｎ、ＯＦＦの状態において、非対称な状態におかれるこ
とが原因である。
列に連結してNTFT21が設けられている。これをマトリッ
クス配列せしめたものである。一般には640 ×480 また
は1260×960 と多くするが、この図面ではそれと同意味
で単純に２×２のマトリックス配列をさせた。このそれ
ぞれの画素に対し周辺回路26,27 より電圧を加え、所定
の画素を選択的にオンとし、他の画素をオフとした。す
るとこのTFT のオン、オフ特性が一般には良好な場合、
コントラストの大きい液晶表示装置を作ることができ
る。しかしながら、実際にかかる液晶表示装置を製造し
てみると、TFT の出力即ち液晶にとっての入力( 液晶電
位という) の電圧ＶLC20は、しばしば"1"(High) とする
べき時に"1"(High) にならず、また、逆に"0"(Low)とな
るべき時に"0"(Low)にならない場合がある。これは、画
素に信号を加えるスイッチング素子であるＴＦＴがＯ
Ｎ、ＯＦＦの状態において、非対称な状態におかれるこ
とが原因である。
【０００４】液晶12はその動作において本来絶縁性であ
り、また、TFT がオフの時に液晶電位(VLC) は浮いた状
態になる。そしてこの液晶22は等価的にキャパシタであ
るため、そこに蓄積された電荷によりＶLCが決められ
る。この電荷は液晶がＲLCで比較的小さい抵抗となった
り、ゴミ、イオン性不純物の存在によりリ−クしたり、
またTFT のゲイト絶縁膜のピンホ−ルによりＲGS25が生
じた場合にはそこから電荷がもれ、ＶLCは中途半端な状
態になってしまう。このため１つのパネル中に20万〜50
万個の画素を有する液晶表示装置においては、高い歩留
まりを成就することができない。特に液晶22は一般には
TN( ツイステッドネマティック) 液晶が用いられる。そ
の液晶の配向のためにはそれぞれの電極上にラビングし
た配向膜を設ける。このラビング工程のため発生する静
電気により弱い絶縁破壊が起こり、隣の画素との間また
は隣の導線との間でリ−クしたり、またゲイト絶縁膜が
弱く、リ−クをしたりしてしまう。アクティブ型の液晶
表示装置においては、液晶電位を１フレ−ムの間はたえ
ず初期値と同じ値として所定のレベルを保つことがきわ
めて重要である。しかし実際は不良が多く、必ずしも成
就しないのが実情である。
り、また、TFT がオフの時に液晶電位(VLC) は浮いた状
態になる。そしてこの液晶22は等価的にキャパシタであ
るため、そこに蓄積された電荷によりＶLCが決められ
る。この電荷は液晶がＲLCで比較的小さい抵抗となった
り、ゴミ、イオン性不純物の存在によりリ−クしたり、
またTFT のゲイト絶縁膜のピンホ−ルによりＲGS25が生
じた場合にはそこから電荷がもれ、ＶLCは中途半端な状
態になってしまう。このため１つのパネル中に20万〜50
万個の画素を有する液晶表示装置においては、高い歩留
まりを成就することができない。特に液晶22は一般には
TN( ツイステッドネマティック) 液晶が用いられる。そ
の液晶の配向のためにはそれぞれの電極上にラビングし
た配向膜を設ける。このラビング工程のため発生する静
電気により弱い絶縁破壊が起こり、隣の画素との間また
は隣の導線との間でリ−クしたり、またゲイト絶縁膜が
弱く、リ−クをしたりしてしまう。アクティブ型の液晶
表示装置においては、液晶電位を１フレ−ムの間はたえ
ず初期値と同じ値として所定のレベルを保つことがきわ
めて重要である。しかし実際は不良が多く、必ずしも成
就しないのが実情である。
【０００５】また液晶材料が強誘電性液晶であると、注
入電流を大きくする必要がある。このためにはTFT を大
きくして電流マ−ジンを大きくとらなければならないと
いう欠点がある。
入電流を大きくする必要がある。このためにはTFT を大
きくして電流マ−ジンを大きくとらなければならないと
いう欠点がある。
【０００６】
【発明が解決しようとする課題】本発明は表示装置の各
画素を駆動する駆動素子のＯＮ、ＯＦＦ時における状態
の非対称性に起因する問題、すなわち表示部分の電位
が"1","0" に十分安定して固定されず、１フレーム中に
そのレベルがドリフトしまうという問題を解決すること
を課題とする。
画素を駆動する駆動素子のＯＮ、ＯＦＦ時における状態
の非対称性に起因する問題、すなわち表示部分の電位
が"1","0" に十分安定して固定されず、１フレーム中に
そのレベルがドリフトしまうという問題を解決すること
を課題とする。
【０００７】
【問題を解決するための手段】本発明は、基板上にマト
リックス構成を有する一対の信号線が設けられた液晶表
示装置において、それぞれの画素にＰチャネル型薄膜ト
ランジスタとＮチャネル型薄膜トランジスタとを相補型
に構成した相補型薄膜トランジスタを設け、該相補型薄
膜トランジスタの入出力側の一方を前記画素へ、他の一
方を前記マトリックス構成を有する一対の信号線の第１
の信号線へ接続し、かつ前記相補型薄膜トランジスタの
ゲートを前記マトリックスを構成する一対の信号線の第
２の信号線へ接続し、変形トランスファゲイト型Ｃ／Ｔ
ＦＴとしたことを特徴とする表示装置である。
リックス構成を有する一対の信号線が設けられた液晶表
示装置において、それぞれの画素にＰチャネル型薄膜ト
ランジスタとＮチャネル型薄膜トランジスタとを相補型
に構成した相補型薄膜トランジスタを設け、該相補型薄
膜トランジスタの入出力側の一方を前記画素へ、他の一
方を前記マトリックス構成を有する一対の信号線の第１
の信号線へ接続し、かつ前記相補型薄膜トランジスタの
ゲートを前記マトリックスを構成する一対の信号線の第
２の信号線へ接続し、変形トランスファゲイト型Ｃ／Ｔ
ＦＴとしたことを特徴とする表示装置である。
【０００８】本発明における相補型薄膜トランジスタと
は、Ｎチャネル型薄膜トランジスタ( 以下(NTFT とい
う))の入出力部分の一方とＰチャネル型薄膜トランジス
タ( 以下PTFTという) の入出力部分の一方とがそれぞれ
接続されており、かつ前記ＰおよびＮチャネル型薄膜ト
ランジスタのゲート電極は互いに接続されており、これ
ら接続された部分が入出力であるソース, ドレイン及び
ゲート電極となる相補型薄膜トランジスタ (以下C/TFT
という) である。
は、Ｎチャネル型薄膜トランジスタ( 以下(NTFT とい
う))の入出力部分の一方とＰチャネル型薄膜トランジス
タ( 以下PTFTという) の入出力部分の一方とがそれぞれ
接続されており、かつ前記ＰおよびＮチャネル型薄膜ト
ランジスタのゲート電極は互いに接続されており、これ
ら接続された部分が入出力であるソース, ドレイン及び
ゲート電極となる相補型薄膜トランジスタ (以下C/TFT
という) である。
【０００９】本発明の代表例を図１に回路として示す。
図１に示される周辺回路19,19'によって駆動される２×
２のマトリックスの例において、PTFT11とNTFT12とのソ
ース、ドレイン電極部分13,14 の一方をマトリックス状
に設けられている信号線の一方ＶDDに接続し、他の一方
を画素電極(101の部分) へ接続し、ゲート15,16 を他の
もう一方の信号線であるＶGGに接続したものである。こ
のような構成をとることによって、PTFT11とNTFT12とか
らなるC/TFT 17のＯＮ、ＯＦＦ時における表示部分18の
電位を"1","0" に十分安定して固定させ、１フレーム中
にそのレベルがドリフトしてしまうことがない表示装置
を得ることができた。
図１に示される周辺回路19,19'によって駆動される２×
２のマトリックスの例において、PTFT11とNTFT12とのソ
ース、ドレイン電極部分13,14 の一方をマトリックス状
に設けられている信号線の一方ＶDDに接続し、他の一方
を画素電極(101の部分) へ接続し、ゲート15,16 を他の
もう一方の信号線であるＶGGに接続したものである。こ
のような構成をとることによって、PTFT11とNTFT12とか
らなるC/TFT 17のＯＮ、ＯＦＦ時における表示部分18の
電位を"1","0" に十分安定して固定させ、１フレーム中
にそのレベルがドリフトしてしまうことがない表示装置
を得ることができた。
【００１０】
【００１１】
【実施例１】この実施例は図３、図４にその一部の作製
工程およびその上面図と断面図を示す。
工程およびその上面図と断面図を示す。
【００１２】まずPTFT11とNTFT12の作製工程を図３を用
いて説明する。図３において、ANガラス、パイレックス
ガラス等の約600 ℃の熱処理に耐え得るガラス基板30上
にマグネトロンRF( 高周波) スパッタ法を用いてブロッ
キング層としての酸化珪素膜31を1000〜3000Åの厚さに
作製した。プロセス条件は酸素100%雰囲気、成膜温度15
0 ℃、出力400 〜800W、圧力0.5Pa とした。タ−ゲット
に石英または単結晶シリコンを用いた成膜速度は30〜10
0 Å／分であった。さらにこの上にシリコン膜32をLPCV
D(減圧気相) 法、スパッタ法またはプラズマCVD 法によ
り形成し、公知のフォトリソ等のパターニング工程を経
て(A) の形状を得た。
いて説明する。図３において、ANガラス、パイレックス
ガラス等の約600 ℃の熱処理に耐え得るガラス基板30上
にマグネトロンRF( 高周波) スパッタ法を用いてブロッ
キング層としての酸化珪素膜31を1000〜3000Åの厚さに
作製した。プロセス条件は酸素100%雰囲気、成膜温度15
0 ℃、出力400 〜800W、圧力0.5Pa とした。タ−ゲット
に石英または単結晶シリコンを用いた成膜速度は30〜10
0 Å／分であった。さらにこの上にシリコン膜32をLPCV
D(減圧気相) 法、スパッタ法またはプラズマCVD 法によ
り形成し、公知のフォトリソ等のパターニング工程を経
て(A) の形状を得た。
【００１３】このシリコン膜を減圧気相法で形成する場
合、結晶化温度よりも100 〜200 ℃低い450 〜550 ℃、
例えば530 ℃でジシラン(Si2H6) またはトリシラン(Si3
H8)をCVD 装置に供給して成膜した。反応炉内圧力は30
〜300 Paとした。成膜速度50〜250 Å/ 分であった。NT
ETとPTFTとのスレッシュホ−ルド電圧(Vth) を概略同一
に制御するため、ホウ素をジボランを用いて１×1014〜
１×1017cm-3の濃度として成膜中に添加してもよい。
合、結晶化温度よりも100 〜200 ℃低い450 〜550 ℃、
例えば530 ℃でジシラン(Si2H6) またはトリシラン(Si3
H8)をCVD 装置に供給して成膜した。反応炉内圧力は30
〜300 Paとした。成膜速度50〜250 Å/ 分であった。NT
ETとPTFTとのスレッシュホ−ルド電圧(Vth) を概略同一
に制御するため、ホウ素をジボランを用いて１×1014〜
１×1017cm-3の濃度として成膜中に添加してもよい。
【００１４】またこのシリコン膜をスパッタ法によって
得る場合、スパッタ前の背圧を１×10-5Pa以下とし、単
結晶シリコンをタ−ゲットとし、アルゴンに水素を20〜
80％に混入した雰囲気で行った。例えばアルゴン20％、
水素80％とした。成膜温度は150 ℃、周波数は13.56MH
z、スパッタ出力400 〜800Wとした。圧力は0.5Pa であ
った。
得る場合、スパッタ前の背圧を１×10-5Pa以下とし、単
結晶シリコンをタ−ゲットとし、アルゴンに水素を20〜
80％に混入した雰囲気で行った。例えばアルゴン20％、
水素80％とした。成膜温度は150 ℃、周波数は13.56MH
z、スパッタ出力400 〜800Wとした。圧力は0.5Pa であ
った。
【００１５】またプラズマCVD 法によりこのシリコン膜
を得る場合、その温度は例えば300℃とし、モノシラン
(SiH4)またはジシラン(Si2H6) を用いた。これらをPCVD
装置内に導入し、13.56MHzの高周波電力を加えて成膜し
た。
を得る場合、その温度は例えば300℃とし、モノシラン
(SiH4)またはジシラン(Si2H6) を用いた。これらをPCVD
装置内に導入し、13.56MHzの高周波電力を加えて成膜し
た。
【００１６】これらの方法によって形成された被膜は、
酸素が７×1019cm-3以下、好ましくは１×1019cm-3以下
の濃度であることが好ましい。その代表的な結晶化をさ
せる場合、結晶化の程度を助長させ得るからである。例
えばSIMS( 二次イオン質量分析) 法における不純物とし
て酸素が８×1018cm-3、炭素３×1016cm-3を得た。また
水素は４×1020cm-3であり、珪素４×1022cm-3として比
較すると１原子％であった。
酸素が７×1019cm-3以下、好ましくは１×1019cm-3以下
の濃度であることが好ましい。その代表的な結晶化をさ
せる場合、結晶化の程度を助長させ得るからである。例
えばSIMS( 二次イオン質量分析) 法における不純物とし
て酸素が８×1018cm-3、炭素３×1016cm-3を得た。また
水素は４×1020cm-3であり、珪素４×1022cm-3として比
較すると１原子％であった。
【００１７】かくして、アモルファス状態の珪素膜を50
0 〜3000Å、例えば1500Åの厚さに作製の後、450 〜70
0 ℃の温度にて12〜70時間非酸化物雰囲気にて中温の加
熱処理した。例えば窒素または水素雰囲気にて600 ℃の
温度で保持した。この珪素膜の下の基板表面にアモルフ
ァスの酸化珪素膜が形成されているため、この熱処理で
特定の核が存在せず、全体が均一に加熱アニ−ルされ
る。即ち、成膜時はアモルファス構造を有し、また水素
は単に混入しているのみである。このアニ−ルにより、
珪素膜はアモルファス構造から秩序性の高い状態に移
り、その一部は結晶状態を呈する。特にシリコンの成膜
時に比較的秩序性の高い領域は特に結晶化をして結晶状
態となろうとする。しかしこれらの領域間に存在する珪
素により互いの結合がなされるため、珪素同志は互いに
ひっぱりあう。結晶としてもレ−ザラマン分光により測
定すると、単結晶の珪素のピ−ク522 cm-1より低周波側
にシフトしたピ−クが観察される。それの見掛け上の粒
径は半値巾から計算すると、50〜500 Åとマイクロクリ
スタルのようになっているが、実際はこの結晶性の高い
領域は多数あってクラスタ構造を有し、その各クラスタ
間は互いに珪素同志で結合( アンカリング) がされたセ
ミアモルファス構造の被膜を形成させることができた。
結果として、この被膜は実質的にグレインバウンダリ(G
B という) がないといってもよい状態を呈する。キャリ
アは各クラスタ間をアンカリングされた個所を通じ互い
に容易に移動し得るため、いわゆるGBの明確に存在する
多結晶珪素よりも高いキャリア移動度となる。即ちホ−
ル移動度（μｈ）＝10〜200cm2/Vsec 、電子移動度（μ
e ）＝15〜300cm2/Vsec が得られる。
0 〜3000Å、例えば1500Åの厚さに作製の後、450 〜70
0 ℃の温度にて12〜70時間非酸化物雰囲気にて中温の加
熱処理した。例えば窒素または水素雰囲気にて600 ℃の
温度で保持した。この珪素膜の下の基板表面にアモルフ
ァスの酸化珪素膜が形成されているため、この熱処理で
特定の核が存在せず、全体が均一に加熱アニ−ルされ
る。即ち、成膜時はアモルファス構造を有し、また水素
は単に混入しているのみである。このアニ−ルにより、
珪素膜はアモルファス構造から秩序性の高い状態に移
り、その一部は結晶状態を呈する。特にシリコンの成膜
時に比較的秩序性の高い領域は特に結晶化をして結晶状
態となろうとする。しかしこれらの領域間に存在する珪
素により互いの結合がなされるため、珪素同志は互いに
ひっぱりあう。結晶としてもレ−ザラマン分光により測
定すると、単結晶の珪素のピ−ク522 cm-1より低周波側
にシフトしたピ−クが観察される。それの見掛け上の粒
径は半値巾から計算すると、50〜500 Åとマイクロクリ
スタルのようになっているが、実際はこの結晶性の高い
領域は多数あってクラスタ構造を有し、その各クラスタ
間は互いに珪素同志で結合( アンカリング) がされたセ
ミアモルファス構造の被膜を形成させることができた。
結果として、この被膜は実質的にグレインバウンダリ(G
B という) がないといってもよい状態を呈する。キャリ
アは各クラスタ間をアンカリングされた個所を通じ互い
に容易に移動し得るため、いわゆるGBの明確に存在する
多結晶珪素よりも高いキャリア移動度となる。即ちホ−
ル移動度（μｈ）＝10〜200cm2/Vsec 、電子移動度（μ
e ）＝15〜300cm2/Vsec が得られる。
【００１８】他方、上記の如く中温でのアニ−ルではな
く、900 〜1200℃の温度での高温アニ−ルにより被膜を
多結晶化をした、多結晶シリコン半導体であってもよ
い。この場合、核からの固相成長により被膜中の不純物
の偏析がおきて、GBには酸素、炭素、窒素等の不純物が
多くなり、結晶中の移動度は大きいが、GBでのバリア
（障壁）を作ってそこでのキャリアの移動を阻害してし
まう。そして結果としては10cm2/Vsec以上の移動度がな
かなか得られないのが実情である。この場合は炭素
（Ｃ）、窒素（Ｎ）又は酸素（Ｏ）等の不純物の濃度を
セミアモルファス半導体に比べて、さらに数分の一から
十数分の一とすることにより、３０〜３００cm2/Vsecと
いう高い移動度を得ることができる。
く、900 〜1200℃の温度での高温アニ−ルにより被膜を
多結晶化をした、多結晶シリコン半導体であってもよ
い。この場合、核からの固相成長により被膜中の不純物
の偏析がおきて、GBには酸素、炭素、窒素等の不純物が
多くなり、結晶中の移動度は大きいが、GBでのバリア
（障壁）を作ってそこでのキャリアの移動を阻害してし
まう。そして結果としては10cm2/Vsec以上の移動度がな
かなか得られないのが実情である。この場合は炭素
（Ｃ）、窒素（Ｎ）又は酸素（Ｏ）等の不純物の濃度を
セミアモルファス半導体に比べて、さらに数分の一から
十数分の一とすることにより、３０〜３００cm2/Vsecと
いう高い移動度を得ることができる。
【００１９】即ち、本発明の実施例ではかくの如く、セ
ミアモルファスまたはセミクリスタル構造を有するシリ
コン半導体を用いている。またこの上に酸化珪素膜をゲ
イト絶縁膜33として厚さは500 〜2000Å例えば1000Åに
形成した。これはブロッキング層としての酸化珪素膜31
の作製と同一条件とした。この成膜中に弗素を少量添加
させてもよい。さらにこの後、この上側にリンが１〜５
×1020cm-3の濃度に入ったシリコン膜またはこのシリコ
ン膜とその上にモリブデン(Mo)、タングステン(W),MoSi
2 またはWSi2との多層膜を形成した。これをフォトマス
クにてパタ−ニングし、ゲイト電極34を形成した。例え
ばチャネル長10μｍ、ゲイト電極としてリンド−プ珪素
を0.2 μｍ、その上にモリブデンを0.3 μｍの厚さに形
成し図３(B) の形状を得た。
ミアモルファスまたはセミクリスタル構造を有するシリ
コン半導体を用いている。またこの上に酸化珪素膜をゲ
イト絶縁膜33として厚さは500 〜2000Å例えば1000Åに
形成した。これはブロッキング層としての酸化珪素膜31
の作製と同一条件とした。この成膜中に弗素を少量添加
させてもよい。さらにこの後、この上側にリンが１〜５
×1020cm-3の濃度に入ったシリコン膜またはこのシリコ
ン膜とその上にモリブデン(Mo)、タングステン(W),MoSi
2 またはWSi2との多層膜を形成した。これをフォトマス
クにてパタ−ニングし、ゲイト電極34を形成した。例え
ばチャネル長10μｍ、ゲイト電極としてリンド−プ珪素
を0.2 μｍ、その上にモリブデンを0.3 μｍの厚さに形
成し図３(B) の形状を得た。
【００２０】図３(C) において、フォトレジストをフォ
トマスクを用いて形成し、PTFT用であればソ−ス35、ド
レイン37に対し、ホウ素を１×1015cm-2のド−ズ量でイ
オン注入法により添加した。さらにまた、リンを１×10
15cm-2の量、イオン注入法またはプラズマドーピング法
により添加することにより NTFT 用のソース、ドレイン
を形成することができる。本実施例においては図４に示
されるようにPTFT43とNTFT44が平行に並んでいるので、
それぞれのTFT を作製する際には片側のTFT をフォトレ
ジスト等でマスクをすればよい。これらはゲイト絶縁膜
33を通じて行った。しかし図３(B) において、ゲイト電
極34をマスクとしてシリコン膜上の酸化珪素を除去し、
その後、ホウ素、リンを直接珪素膜中にイオン注入して
もよい。次に、600 ℃にて10〜50時間再び加熱アニ−ル
を行った。そして図４のNTFTのソ−ス35、ドレイン37、
PTFTのソ−ス35',ドレイン37' を不純物を活性化してN
+、P + 、として作製した。またゲイト電極34下にはチ
ャネル形成領域36を結晶性の高移動度半導体として形成
されている。
トマスクを用いて形成し、PTFT用であればソ−ス35、ド
レイン37に対し、ホウ素を１×1015cm-2のド−ズ量でイ
オン注入法により添加した。さらにまた、リンを１×10
15cm-2の量、イオン注入法またはプラズマドーピング法
により添加することにより NTFT 用のソース、ドレイン
を形成することができる。本実施例においては図４に示
されるようにPTFT43とNTFT44が平行に並んでいるので、
それぞれのTFT を作製する際には片側のTFT をフォトレ
ジスト等でマスクをすればよい。これらはゲイト絶縁膜
33を通じて行った。しかし図３(B) において、ゲイト電
極34をマスクとしてシリコン膜上の酸化珪素を除去し、
その後、ホウ素、リンを直接珪素膜中にイオン注入して
もよい。次に、600 ℃にて10〜50時間再び加熱アニ−ル
を行った。そして図４のNTFTのソ−ス35、ドレイン37、
PTFTのソ−ス35',ドレイン37' を不純物を活性化してN
+、P + 、として作製した。またゲイト電極34下にはチ
ャネル形成領域36を結晶性の高移動度半導体として形成
されている。
【００２１】かくすると、セルフアライン方式でありな
がらも、700 ℃以上にすべての温度を加えることがなく
第４図401 に示すC/TFT を作ることができる。そのた
め、基板材料として、石英等の高価な基板を用いなくて
もよく、本発明の大画素の液晶表示装置にきわめて適し
ているプロセスである。
がらも、700 ℃以上にすべての温度を加えることがなく
第４図401 に示すC/TFT を作ることができる。そのた
め、基板材料として、石英等の高価な基板を用いなくて
もよく、本発明の大画素の液晶表示装置にきわめて適し
ているプロセスである。
【００２２】熱アニ−ルは図３(A),(D) で２回行った。
しかし図３(A) のアニ−ルは求める特性により省略し、
双方を図３(D) のアニ−ルにより兼ねさせて製造時間の
短縮を図ってもよい。図３(E) において、層間絶縁物38
を前記したスパッタ法により酸化珪素膜の形成として行
った。この酸化珪素膜の形成はLPCVD 法、光CVD 法を用
いてもよい。例えば0.2 〜0.4 μｍの厚さに形成した。
その後、フォトマスクを用いて電極用の窓39を形成し
た。さらにこれら全体をアルミニウムをスパッタ法によ
り形成し、リ−ド301 およびコンタクト302 をフォトマ
スクを用いて作製した。さらに図４(A) の401 に示す如
く、２つのTFT 43,44 を相補とし、かつその出力端を液
晶装置の一方の画素電極である透明電極に連結するた
め、スパッタ法によりITO(インジュ−ム・スズ酸化膜）
を形成した。それをフォトマスクによりエッチングし
て、画素電極41を構成させた。このITO は室温〜150 ℃
で成膜し、それを200 〜400 ℃の酸素または大気中のア
ニ−ルにより成就した。
しかし図３(A) のアニ−ルは求める特性により省略し、
双方を図３(D) のアニ−ルにより兼ねさせて製造時間の
短縮を図ってもよい。図３(E) において、層間絶縁物38
を前記したスパッタ法により酸化珪素膜の形成として行
った。この酸化珪素膜の形成はLPCVD 法、光CVD 法を用
いてもよい。例えば0.2 〜0.4 μｍの厚さに形成した。
その後、フォトマスクを用いて電極用の窓39を形成し
た。さらにこれら全体をアルミニウムをスパッタ法によ
り形成し、リ−ド301 およびコンタクト302 をフォトマ
スクを用いて作製した。さらに図４(A) の401 に示す如
く、２つのTFT 43,44 を相補とし、かつその出力端を液
晶装置の一方の画素電極である透明電極に連結するた
め、スパッタ法によりITO(インジュ−ム・スズ酸化膜）
を形成した。それをフォトマスクによりエッチングし
て、画素電極41を構成させた。このITO は室温〜150 ℃
で成膜し、それを200 〜400 ℃の酸素または大気中のア
ニ−ルにより成就した。
【００２３】かくの如くにしてPTFT43とNTFT44と透明導
電膜の電極41とを同一ガラス基板30上に作製した。かか
るTFT の特性を下記の表１に略記する。
電膜の電極41とを同一ガラス基板30上に作製した。かか
るTFT の特性を下記の表１に略記する。
【００２４】
【表１】
【００２５】かかる半導体を用いることにより、一般に
不可能とされていたTFT に大きな移動度を作ることがで
きた。そのため、初めて図１、図３、図４に示した液晶
等の表示装置用の相補型ＴＦＴ、すなわちＭＴＧ型Ｃ／
ＴＦＴを構成させることができた。
不可能とされていたTFT に大きな移動度を作ることがで
きた。そのため、初めて図１、図３、図４に示した液晶
等の表示装置用の相補型ＴＦＴ、すなわちＭＴＧ型Ｃ／
ＴＦＴを構成させることができた。
【００２６】図４において、Ｘ軸方向にＶDD45、ＶDD ,4
6、ＶDD ,,47を有するＸ軸方向の配線( 以下Ｘ線ともい
う）を形成した。なおＹ軸方向はＶGG48、ＶGG'49 とＹ
軸方向の配線（以下Ｙ線ともいう）を形成した。図４
(A) は平面図であるが、そのA-A`の縦断面図を図４(B)
に示す。またB-B'の縦断面図を図４(C) に示す。NTFT44
とPTFT43はＸ線ＶDD45とＹ線ＶGG48との交差部に設けら
れC/TFT401を形成している。また他の画素にも図４(A)
に示すように同じ構成を有したC/TFT を用いたマトリッ
クス構成を有せしめた。C/TFT401を構成するNTFT44,PTF
T43 はソース, ドレインである35,37 、35,,37, がコン
タクト302,402(図３のリード301 に相当 )を介して画素
電極である透明導電膜41とマトリックス構成を有する一
方の信号線である45に連結している。他方、NTFT44,PTF
T43 のゲイト電極34はコンタクト404 を介して一方の信
号線である48のアルミニウム配線に連結されている。
6、ＶDD ,,47を有するＸ軸方向の配線( 以下Ｘ線ともい
う）を形成した。なおＹ軸方向はＶGG48、ＶGG'49 とＹ
軸方向の配線（以下Ｙ線ともいう）を形成した。図４
(A) は平面図であるが、そのA-A`の縦断面図を図４(B)
に示す。またB-B'の縦断面図を図４(C) に示す。NTFT44
とPTFT43はＸ線ＶDD45とＹ線ＶGG48との交差部に設けら
れC/TFT401を形成している。また他の画素にも図４(A)
に示すように同じ構成を有したC/TFT を用いたマトリッ
クス構成を有せしめた。C/TFT401を構成するNTFT44,PTF
T43 はソース, ドレインである35,37 、35,,37, がコン
タクト302,402(図３のリード301 に相当 )を介して画素
電極である透明導電膜41とマトリックス構成を有する一
方の信号線である45に連結している。他方、NTFT44,PTF
T43 のゲイト電極34はコンタクト404 を介して一方の信
号線である48のアルミニウム配線に連結されている。
【００２７】かくして２本のＸ線45,46 Ｙ線48,49 に挟
まれた間( 内側) に透明導電膜41とC/TFT401とにより１
つのピクセルを構成せしめた。かかる構造を左右、上下
に繰り返すことにより、２×２のマトリックスの１つの
例またはそれを拡大した640×480 、1280×960 といっ
た大画素の液晶表示装置を作ることが可能となった。
まれた間( 内側) に透明導電膜41とC/TFT401とにより１
つのピクセルを構成せしめた。かかる構造を左右、上下
に繰り返すことにより、２×２のマトリックスの１つの
例またはそれを拡大した640×480 、1280×960 といっ
た大画素の液晶表示装置を作ることが可能となった。
【００２８】図４は液晶表示装置における液晶を挟持す
る一方の基板の構成を示すものである。図４にその構成
が示される基板上に設けられた液晶駆動装置の透明導電
膜(図５の51に相当）上に配向膜、配向処理を施し、さ
らにこの基板ともう一方の画素電極（図５の52に相当）
を有する基板との間に一定の間隔をあけて公知の方法に
より互いに配設した。そしてその間に液晶材料を注入し
て本実施例である液晶表示装置を完成させた。液晶材料
にTN液晶を用いるならば、基板間の間隔を約10μm 程度
とし、透明導電膜双方に配向膜をラビング処理して形成
する必要がある。
る一方の基板の構成を示すものである。図４にその構成
が示される基板上に設けられた液晶駆動装置の透明導電
膜(図５の51に相当）上に配向膜、配向処理を施し、さ
らにこの基板ともう一方の画素電極（図５の52に相当）
を有する基板との間に一定の間隔をあけて公知の方法に
より互いに配設した。そしてその間に液晶材料を注入し
て本実施例である液晶表示装置を完成させた。液晶材料
にTN液晶を用いるならば、基板間の間隔を約10μm 程度
とし、透明導電膜双方に配向膜をラビング処理して形成
する必要がある。
【００２９】また液晶材料に強誘電性液晶を用いる場合
は、動作電圧を±20Ｖとし、また、セルの間隔を1.5 〜
3.5 μm 例えば2.3 μm とし、対抗電極（図５の52に相
当）上のみに配向膜を設けてラビング処理を施せばよ
い。分散型液晶またはポリマー型液晶を用いる場合に
は、配向膜は不要であり、スイッチング速度を大とする
ため、動作電圧は±10〜±15Ｖとし、セル間隔（液晶を
挟持する一対の基板の間隔）を１〜10μm と薄くした。
特に分散型液晶を用いる場合には、偏光板も不要のた
め、反射型としても、また透過型としても光量を大きく
することができる。そしてその液晶はスレッシュホール
ドがないため、本発明のC/TFT の特徴である明確なスレ
ッシュホールド電圧が規定される駆動素子(C/TFT) を用
いると大きなコントラスト得ることができ、またクロス
トーク（隣の画素との悪干渉）を除くことができた。
は、動作電圧を±20Ｖとし、また、セルの間隔を1.5 〜
3.5 μm 例えば2.3 μm とし、対抗電極（図５の52に相
当）上のみに配向膜を設けてラビング処理を施せばよ
い。分散型液晶またはポリマー型液晶を用いる場合に
は、配向膜は不要であり、スイッチング速度を大とする
ため、動作電圧は±10〜±15Ｖとし、セル間隔（液晶を
挟持する一対の基板の間隔）を１〜10μm と薄くした。
特に分散型液晶を用いる場合には、偏光板も不要のた
め、反射型としても、また透過型としても光量を大きく
することができる。そしてその液晶はスレッシュホール
ドがないため、本発明のC/TFT の特徴である明確なスレ
ッシュホールド電圧が規定される駆動素子(C/TFT) を用
いると大きなコントラスト得ることができ、またクロス
トーク（隣の画素との悪干渉）を除くことができた。
【００３０】本実施例においては、素子の半導体として
高移動度半導体を用いた。しかし同じ目的であれば他の
結晶構造の半導体を用いてもよいことはいうまでもな
い。
高移動度半導体を用いた。しかし同じ目的であれば他の
結晶構造の半導体を用いてもよいことはいうまでもな
い。
【００３１】また本実施例においては、表示装置として
液晶表示装置を用いているが画素電極に電圧を印加し、
そのことによって何らかの表示作用を行なおうとする表
示装置における画素を駆動する素子に本発明のMTG 型の
C/TFT が使用できることはいうまでもない。
液晶表示装置を用いているが画素電極に電圧を印加し、
そのことによって何らかの表示作用を行なおうとする表
示装置における画素を駆動する素子に本発明のMTG 型の
C/TFT が使用できることはいうまでもない。
【００３２】本発明の特長は、１つの画素に２つのTFT
が相補構成をして設けられていること、また電極41は液
晶電位ＶLCを構成するが、それは、PTFTがオンでありNT
FTがオフか、またはPTFTがオフでありNTFTがオンか、の
いずれのレベルに固定されることである。
が相補構成をして設けられていること、また電極41は液
晶電位ＶLCを構成するが、それは、PTFTがオンでありNT
FTがオフか、またはPTFTがオフでありNTFTがオンか、の
いずれのレベルに固定されることである。
【００３３】以下、図５，図６を用いて本実施例の動作
原理を説明する。図５には本実施例の動作原理を説明す
るために２×２のマトリックスの構成が示されている。
この図は図１と本質的には同質であるが、本実施例に合
わせるため図１の表示部分23を液晶50、液晶50に電圧を
印加する画素電極51（図４の41に対応する）, 対抗電極
52が図５には示されている。なおその他の部分について
は図１と同一である。この図に示されている一対の信号
線SEG1,SEG2 とSEG1, SEG2, とに信号電圧を加えること
によって、図５の液晶50に電圧を印加し、公知の液晶表
示をさせるものである。図６にＡ点に存在する液晶に電
圧を印加するために信号線SEG1(45),SEG2(46) とSEG1,
(48), SEG2 ,(49)そして対抗電極52に加える信号電圧の
駆動波形チャートを示す。図６を見ればわかるように図
５に示されているのは２×２のマトリックスであるので
１フレームは２分割されている。またこの場合における
液晶50に実際に印加される電圧をブロックＡ電圧として
示す。図６に示されているのは単にON,OFFの状態のみで
あるが、階調表示をするためにはSEG1またはSEG2に加え
る信号電圧をその強弱に応じた信号電圧波形にすればよ
い。例えば図５の場合において、Ａ点の液晶の透過率を
大きくとりたいのならば、図６のSEG1に液晶の透過率に
応じて高い電圧の信号電圧を加えればよく、逆に液晶の
透過率を小さくとりたいのならば低い電圧の信号電圧を
加えればよい。
原理を説明する。図５には本実施例の動作原理を説明す
るために２×２のマトリックスの構成が示されている。
この図は図１と本質的には同質であるが、本実施例に合
わせるため図１の表示部分23を液晶50、液晶50に電圧を
印加する画素電極51（図４の41に対応する）, 対抗電極
52が図５には示されている。なおその他の部分について
は図１と同一である。この図に示されている一対の信号
線SEG1,SEG2 とSEG1, SEG2, とに信号電圧を加えること
によって、図５の液晶50に電圧を印加し、公知の液晶表
示をさせるものである。図６にＡ点に存在する液晶に電
圧を印加するために信号線SEG1(45),SEG2(46) とSEG1,
(48), SEG2 ,(49)そして対抗電極52に加える信号電圧の
駆動波形チャートを示す。図６を見ればわかるように図
５に示されているのは２×２のマトリックスであるので
１フレームは２分割されている。またこの場合における
液晶50に実際に印加される電圧をブロックＡ電圧として
示す。図６に示されているのは単にON,OFFの状態のみで
あるが、階調表示をするためにはSEG1またはSEG2に加え
る信号電圧をその強弱に応じた信号電圧波形にすればよ
い。例えば図５の場合において、Ａ点の液晶の透過率を
大きくとりたいのならば、図６のSEG1に液晶の透過率に
応じて高い電圧の信号電圧を加えればよく、逆に液晶の
透過率を小さくとりたいのならば低い電圧の信号電圧を
加えればよい。
【００３４】SEG1, , SEG2, に加える信号電圧はC/TFT
のスレッシュホールド電圧Ｖthよりも大きくなければな
らない（ＶGG≫Ｖth )。さらに図６の61に示されるよう
に印加電圧に対して液晶が反応する電圧であるスレッシ
ュホールド電圧ともいえるＶ OFFSET電圧をマイナス電位
で対抗電極に印加することは、液晶の透過率と液晶への
印加電圧の関係を利用して階調表示をする場合に有用で
ある。
のスレッシュホールド電圧Ｖthよりも大きくなければな
らない（ＶGG≫Ｖth )。さらに図６の61に示されるよう
に印加電圧に対して液晶が反応する電圧であるスレッシ
ュホールド電圧ともいえるＶ OFFSET電圧をマイナス電位
で対抗電極に印加することは、液晶の透過率と液晶への
印加電圧の関係を利用して階調表示をする場合に有用で
ある。
【００３５】
【実施例２】本実施例は、図７(A) にその平面図を、図
７(B) にＡ−Ａ, の断面図を、図７(C) にＢ−Ｂ, の断
面図を示す構成を有する液晶表示装置である。
７(B) にＡ−Ａ, の断面図を、図７(C) にＢ−Ｂ, の断
面図を示す構成を有する液晶表示装置である。
【００３６】本実施例は、実施例１においては最後に画
素電極である透明導電膜41を作製していたものをまず最
初に透明導電膜41を成膜し、パターニングすることによ
って画素電極41を得るものである。こうすることによっ
て、透明導電膜例えばＩＴＯをパターニングする際に下
部の素子破壊や、配線を断線させたりすることのない工
程で、本発明の構成を得ることができる。その他作製工
程等は実施例１と同様であるので省略する。
素電極である透明導電膜41を作製していたものをまず最
初に透明導電膜41を成膜し、パターニングすることによ
って画素電極41を得るものである。こうすることによっ
て、透明導電膜例えばＩＴＯをパターニングする際に下
部の素子破壊や、配線を断線させたりすることのない工
程で、本発明の構成を得ることができる。その他作製工
程等は実施例１と同様であるので省略する。
【００３７】
【発明の効果】本発明の構成である相補型の絶縁ゲイト
型電界効果トランジスタを各画素に設けて、表示部分の
画素に加わる電圧を制御することによって、ＯＮ，ＯＦ
Ｆ特性の明確な表示装置を得ることができた。
型電界効果トランジスタを各画素に設けて、表示部分の
画素に加わる電圧を制御することによって、ＯＮ，ＯＦ
Ｆ特性の明確な表示装置を得ることができた。
【図１】 本発明の構成を２×２のマトリックスに組ん
だ場合の説明図である。
だ場合の説明図である。
【図２】 本発明を使用しない従来の例である。
【図３】 本実施例１の作製工程を示す。
【図４】 本実施例１の上面図並びに断面図を示す。
【図５】 本発明の動作原理を説明するための説明図で
ある。
ある。
【図６】 本発明の動作原理を説明するため説明図であ
る。
る。
【図７】 本実施例２の上面図並びに断面図を示す。
11,43 Ｐチャネル型薄膜トランジスタ(PTFT) 12,44 Ｎチャネル型薄膜トランジスタ(NTFT) 13,14 ソース, ドレイン電極 15,16 ゲイト電極 101 画素電極部分 17 相補型薄膜トランジスタ(C/TFT) 18 表示部分 30 基板 31 酸化珪素膜 32 シリコン膜 33 ゲイト絶縁膜 34 NTFTのゲイト電極 37 NTFTのドレイン 35 NTFTのソース 37’ PTFTのドレイン 35’ PTFTのソース 34’ PTFTのゲイト電極 36 チャネル形成領域 38 層間絶縁物 39 電極用の窓 401 C/TFT 301 リード 302,402 コンタクト 41 画素電極
フロントページの続き (56)参考文献 特開 平３−36767（ＪＰ，Ａ) 特開 平１−241862（ＪＰ，Ａ) 特開 昭63−283068（ＪＰ，Ａ) 特開 昭63−96636（ＪＰ，Ａ) 特開 平３−287235（ＪＰ，Ａ) 特開 昭53−144297（ＪＰ，Ａ) 特開 昭64−35959（ＪＰ，Ａ) 特開 平４−67680（ＪＰ，Ａ) 特開 平４−165679（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368
Claims (4)
- 【請求項１】 第１の周辺回路、第２の周辺回路からな
る周辺回路、画素電極、第１の信号線、第２の信号線、
Ｐチャネル型薄膜トランジスタおよびＮチャネル型薄膜
トランジスタを有し、 前記Ｐチャネル型薄膜トランジスタと前記Ｎチャネル型
薄膜トランジスタは、それぞれソース領域、ドレイン領
域およびチャネル形成領域が設けられた半導体薄膜、ゲ
ート絶縁膜およびゲート電極を有し、前記Ｐチャネル型薄膜トランジスタのソース領域または
ドレイン領域の一方は、前記画素電極と電気的に接続さ
れ、 前記Ｐチャネル型薄膜トランジスタのソース領域または
ドレイン領域の他方は、前記第２の信号線と電気的に接
続され、前記Ｎチャネル型薄膜トランジスタのソース領域または
ドレイン領域の一方は、前記画素電極と電気的に接続さ
れ、 前記Ｎチャネル型薄膜トランジスタのソース領域または
ドレイン領域の他方は、前記第２の信号線と電気的に接
続され、 前記Ｐチャネル型薄膜トランジスタのゲート電極は、前
記第１の信号線と電気的に接続され、 前記Ｎチャネル型薄膜トランジスタのゲート電極は、前
記第１の信号線と電気的に接続され、前記第１の信号線は、前記第１の周辺回路に接続され、 前記第２の信号線は、前記第２の周辺回路に接続され、 前記ゲート絶縁膜は、フッ素を含む酸化珪素膜であるこ
とを特徴とする半導体装置。 - 【請求項２】 第１の周辺回路、第２の周辺回路からな
る周辺回路、画素電極、第１の信号線、第２の信号線、
Ｐチャネル型薄膜トランジスタおよびＮチャネル型薄膜
トランジスタを有し、 前記Ｐチャネル型薄膜トランジスタと前記Ｎチャネル型
薄膜トランジスタは、それぞれソース領域、ドレイン領
域およびチャネル形成領域が設けられた半導体薄膜、ゲ
ート絶縁膜およびゲート電極を有し、前記Ｐチャネル型薄膜トランジスタのソース領域または
ドレイン領域の一方は、前記画素電極と電気的に接続さ
れ、 前記Ｐチャネル型薄膜トランジスタのソース領域または
ドレイン領域の他方は、前記第２の信号線と電気的に接
続され、前記Ｎチャネル型薄膜トランジスタのソース領域または
ドレイン領域の一方は、前記画素電極と電気的に接続さ
れ、 前記Ｎチャネル型薄膜トランジスタのソース領域または
ドレイン領域の他方は、前記第２の信号線と電気的に接
続され、 前記Ｐチャネル型薄膜トランジスタのゲート電極は、前
記第１の信号線と電気的に接続され、 前記Ｎチャネル型薄膜トランジスタのゲート電極は、前
記第１の信号線と電気的に接続され、前記第１の信号線は、前記第１の周辺回路に接続され、 前記第２の信号線は、前記第２の周辺回路に接続され、 前記ゲート絶縁膜は、フッ素を含む酸化珪素膜であり、 前記半導体薄膜は、７×１０19ｃｍ-3以下の酸素を含ん
でいることを特徴とする半導体装置。 - 【請求項３】 第１の周辺回路、第２の周辺回路からな
る周辺回路、画素電極、第１の信号線、第２の信号線、
Ｐチャネル型薄膜トランジスタおよびＮチャネル型薄膜
トランジスタを有し、 前記Ｐチャネル型薄膜トランジスタと前記Ｎチャネル型
薄膜トランジスタは、それぞれソース領域、ドレイン領
域およびチャネル形成領域が設けられた半導体薄膜、ゲ
ート絶縁膜およびゲート電極を有し、前記Ｐチャネル型薄膜トランジスタのソース領域または
ドレイン領域の一方は、前記画素電極と電気的に接続さ
れ、 前記Ｐチャネル型薄膜トランジスタのソース領域または
ドレイン領域の他方は、前記第２の信号線と電気的に接
続され、前記Ｎチャネル型薄膜トランジスタのソース領域または
ドレイン領域の一方は、前記画素電極と電気的に接続さ
れ、 前記Ｎチャネル型薄膜トランジスタのソース領域または
ドレイン領域の他方は、前記第２の信号線と電気的に接
続され、 前記Ｐチャネル型薄膜トランジスタのゲート電極は、前
記第１の信号線と電気的に接続され、 前記Ｎチャネル型薄膜トランジスタのゲート電極は、前
記第１の信号線と電気的に接続され、前記第１の信号線は、前記第１の周辺回路に接続され、 前記第２の信号線は、前記第２の周辺回路に接続され、 前記ゲート絶縁膜は、フッ素を含む酸化珪素膜であり、 前記半導体薄膜は、７×１０19ｃｍ-3以下の酸素を含ん
でおり、 前記半導体薄膜は、１×１０14ｃｍ-3〜１×１０17ｃｍ
-3のホウ素を含んでいることを特徴とする半導体装置。 - 【請求項４】 請求項１から３のいずれか一項におい
て、前記半導体薄膜は、多結晶シリコン薄膜であること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28360399A JP3330910B2 (ja) | 1999-10-04 | 1999-10-04 | 電気光学装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28360399A JP3330910B2 (ja) | 1999-10-04 | 1999-10-04 | 電気光学装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41572290A Division JP2999271B2 (ja) | 1990-12-10 | 1990-12-10 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000098929A JP2000098929A (ja) | 2000-04-07 |
| JP3330910B2 true JP3330910B2 (ja) | 2002-10-07 |
Family
ID=17667653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28360399A Expired - Lifetime JP3330910B2 (ja) | 1999-10-04 | 1999-10-04 | 電気光学装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3330910B2 (ja) |
-
1999
- 1999-10-04 JP JP28360399A patent/JP3330910B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000098929A (ja) | 2000-04-07 |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080719 Year of fee payment: 6 |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
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