JP3013259B2 - 液晶表示装置 - Google Patents
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Description
【発明の詳細な説明】 「発明の利用分野」 本発明は、アクティブ型液晶表示装置に関するもの
で、特にそれぞれの画素に相補型に２つの薄膜型絶縁ゲ
イト電界効果トランジスタ（以下TFTという）を設けた
液晶パネルに関するものである。
で、特にそれぞれの画素に相補型に２つの薄膜型絶縁ゲ
イト電界効果トランジスタ（以下TFTという）を設けた
液晶パネルに関するものである。
「従来の技術」 従来、TFTを用いたアクティブ型の液晶表示装置が知
られている。この場合、TFTにはアモルファスまたは多
結晶型の半導体を用い、１つの画素にＰまたはＮ型のい
ずれか一方の導電型のみのTFTを用いたものである。即
ち、一般にはＮチャネル型TFT（NTFTという）を画素に
直列に連結している。その代表例を第１図に示す。
られている。この場合、TFTにはアモルファスまたは多
結晶型の半導体を用い、１つの画素にＰまたはＮ型のい
ずれか一方の導電型のみのTFTを用いたものである。即
ち、一般にはＮチャネル型TFT（NTFTという）を画素に
直列に連結している。その代表例を第１図に示す。
第１図において、液晶（12）を有し、それに直列に連
結してNTFT（11）を設けている。これをマトリックス配
列せしめたものである。一般には640×480または1260×
960と多くするが、この図面ではそれと同意味で単純に
２×２のマトリックス配列をさせた。このそれぞれの画
素に対し周辺回路（16），（17）より電圧を加え、所定
の画素を選択的にオンとし、他の画素をオフとした。す
るとこのTFTのオン、オフ特性が一般には良好な場合、
コントラストの大きい液晶表示装置を作ることができ
る。しかしながら、実際にかかる液晶表示装置を製造し
てみると、TFTの出力即ち液晶にとっての入力（液晶電
位という）の電圧VLC（10）は、しばしば“1"（High）
とするべき時に“1"（High）にならず、また、逆に“0"
（Low）となるべき時に“0"（Low）にならない場合があ
る。液晶（12）はその動作において本来絶縁性であり、
またTFTがオフの時に液晶電位（VLC）は浮いた状態にな
る。この液晶（12）は等価的にキャパシタであるため、
そこに蓄積された電荷によりVLCが決められる。この電
荷は液晶がRLCで比較的小さい抵抗となったり、ゴミ、
イオン性不純物の存在によりリークしたり、またTFTの
ゲイト絶縁膜のピンホールによりRGS（15）が生じた場
合にはそこから電荷がもれ、VLCは中途半端な状態にな
ってしまう。このため１つのパネル中に20万〜500万個
の画素を有する液晶表示装置においては、高い歩留まり
を成就することができない。特に液晶（12）は一般には
TN（ツイステッドネマティック）液晶が用いられる。そ
の液晶の配向のためにはそれぞれの電極上にラビングし
た配向膜を設ける。このラビング工程のため発生する静
電気により弱い絶縁破壊が起こり、隣の画素との間また
は隣の導線との間でリークしたり、またゲイト絶縁膜が
弱く、リークをしたりしてしまう。アクティブ型の液晶
表示装置においては、液晶電位を１フレームの間はたえ
ず初期値と同じ値として所定のレベルを保つことがきわ
めて重要である。しかし実際は不良が多く、必ずしも成
就しないのが実情である。
結してNTFT（11）を設けている。これをマトリックス配
列せしめたものである。一般には640×480または1260×
960と多くするが、この図面ではそれと同意味で単純に
２×２のマトリックス配列をさせた。このそれぞれの画
素に対し周辺回路（16），（17）より電圧を加え、所定
の画素を選択的にオンとし、他の画素をオフとした。す
るとこのTFTのオン、オフ特性が一般には良好な場合、
コントラストの大きい液晶表示装置を作ることができ
る。しかしながら、実際にかかる液晶表示装置を製造し
てみると、TFTの出力即ち液晶にとっての入力（液晶電
位という）の電圧VLC（10）は、しばしば“1"（High）
とするべき時に“1"（High）にならず、また、逆に“0"
（Low）となるべき時に“0"（Low）にならない場合があ
る。液晶（12）はその動作において本来絶縁性であり、
またTFTがオフの時に液晶電位（VLC）は浮いた状態にな
る。この液晶（12）は等価的にキャパシタであるため、
そこに蓄積された電荷によりVLCが決められる。この電
荷は液晶がRLCで比較的小さい抵抗となったり、ゴミ、
イオン性不純物の存在によりリークしたり、またTFTの
ゲイト絶縁膜のピンホールによりRGS（15）が生じた場
合にはそこから電荷がもれ、VLCは中途半端な状態にな
ってしまう。このため１つのパネル中に20万〜500万個
の画素を有する液晶表示装置においては、高い歩留まり
を成就することができない。特に液晶（12）は一般には
TN（ツイステッドネマティック）液晶が用いられる。そ
の液晶の配向のためにはそれぞれの電極上にラビングし
た配向膜を設ける。このラビング工程のため発生する静
電気により弱い絶縁破壊が起こり、隣の画素との間また
は隣の導線との間でリークしたり、またゲイト絶縁膜が
弱く、リークをしたりしてしまう。アクティブ型の液晶
表示装置においては、液晶電位を１フレームの間はたえ
ず初期値と同じ値として所定のレベルを保つことがきわ
めて重要である。しかし実際は不良が多く、必ずしも成
就しないのが実情である。
また液晶材料が強誘電性液晶であると、注入電流を大
きく必要とする。このためにはTFTを大きくして電流マ
ージンを大きくとらなければならないという欠点があ
る。
きく必要とする。このためにはTFTを大きくして電流マ
ージンを大きくとらなければならないという欠点があ
る。
「発明の目的」 本発明はこのような問題を解決し、相補型としても液
晶装置のパネルの開口率を従来の１つのTFTを用いた方
式と同一または実質的に同一として構成を有せしめた。
VLCが“1",“0"に充分安定して固定させ、１フレーム中
にそのレベルがドリフトしないようにしたものである。
晶装置のパネルの開口率を従来の１つのTFTを用いた方
式と同一または実質的に同一として構成を有せしめた。
VLCが“1",“0"に充分安定して固定させ、１フレーム中
にそのレベルがドリフトしないようにしたものである。
「発明の構成」 本発明は、マトリックス構成したそれぞれの画素の一
方の透明導電膜の電極に相補型のTFTの出力端子を連結
せしめたものである。即ちマトリックス配列したすべて
の画素にＰチャネル型のTFT（以下（PTFTという）とNTF
Tとを相補型（以下C/TFTという）として連結したもので
ある。
方の透明導電膜の電極に相補型のTFTの出力端子を連結
せしめたものである。即ちマトリックス配列したすべて
の画素にＰチャネル型のTFT（以下（PTFTという）とNTF
Tとを相補型（以下C/TFTという）として連結したもので
ある。
その本発明の代表例を第３図に回路として示す。また
実際のパターンレイアウト（配置図）の例を第５図に示
す。
実際のパターンレイアウト（配置図）の例を第５図に示
す。
本発明の説明として、第２図の２×２のマトリックス
の例を示す。PTFTとNTFTとのゲイトを互いに連結し、さ
らにＹ軸方向の線VGG（22）、またはVGG（23）に連結し
た。またC/TFTの共通出力を液晶（12）に連結してい
る。PTFTの入力（Vss側）をＸ軸方向の線VDD（18）,VDD
（18′）に連結し、NTFTの入力（VSS側）を接地（1
9），（19′）させている。するとVDD（18）,VGG（22）
が“1"の時、液晶電位（10）は“0"となり、またVDD（1
8）が“1"、VGG（22）が“0"の時液晶電位（10）は“1"
となる。そして液晶の画素（12）は反対の電極電位（1
3）（一般には接地電位）に比べて“1"となるとき、オ
ンとなる。逆に液晶電位（10）が“0"のとき液晶はオフ
となる。
の例を示す。PTFTとNTFTとのゲイトを互いに連結し、さ
らにＹ軸方向の線VGG（22）、またはVGG（23）に連結し
た。またC/TFTの共通出力を液晶（12）に連結してい
る。PTFTの入力（Vss側）をＸ軸方向の線VDD（18）,VDD
（18′）に連結し、NTFTの入力（VSS側）を接地（1
9），（19′）させている。するとVDD（18）,VGG（22）
が“1"の時、液晶電位（10）は“0"となり、またVDD（1
8）が“1"、VGG（22）が“0"の時液晶電位（10）は“1"
となる。そして液晶の画素（12）は反対の電極電位（1
3）（一般には接地電位）に比べて“1"となるとき、オ
ンとなる。逆に液晶電位（10）が“0"のとき液晶はオフ
となる。
そして液晶電位（10）はVDD（18）、または接地また
はVSS（19）のいずれかに固定させるため、フローティ
ングとなることがない。
はVSS（19）のいずれかに固定させるため、フローティ
ングとなることがない。
第３図の本発明の例においては、Ｘ軸方向の配線（1
8），（18′）に対し、接地端子（19），（19′）もＸ
軸方向に配線した。すると、第２図における（19），
（19′）を共通にしてVSS（19）が得られる。２×２の
マトリックスを構成せんとする時、VSS（19）はその上
側の画素とその下側の画素との共通配線としている。
8），（18′）に対し、接地端子（19），（19′）もＸ
軸方向に配線した。すると、第２図における（19），
（19′）を共通にしてVSS（19）が得られる。２×２の
マトリックスを構成せんとする時、VSS（19）はその上
側の画素とその下側の画素との共通配線としている。
この場合、液晶電位VLCはVDDかまたはVSSかに固定さ
せることができる。PTFT（21）、NTFT（11）とは相補で
あるため、RLC（14）にゴミ、イオン性のリークがあっ
ても問題とならない。
せることができる。PTFT（21）、NTFT（11）とは相補で
あるため、RLC（14）にゴミ、イオン性のリークがあっ
ても問題とならない。
また隣の配線との間に少しのリークがあってもVLCに
はたえずVDD（18）またはVSS（19）から電荷が提供され
るため、フローティングではなく、フレーム内でのレベ
ルを一定とすることができる。
はたえずVDD（18）またはVSS（19）から電荷が提供され
るため、フローティングではなく、フレーム内でのレベ
ルを一定とすることができる。
以下に実施例に基づき、本発明を示す。
「実施例１」 この実施例は第３図、第５図および第６図を用いて示
す。
す。
ガラス基板にC/TFTを作らんとした時の製造工程を第
６図に基づき示す。
６図に基づき示す。
第６図において、ANガラス、パイレックスガラス等の
約600℃の熱処理に耐え得るガラス上にマグネトロンRF
（高周波）スパッタ法を用いてブロッキング層としての
酸化珪素膜（３′）を1000〜3000Åの厚さに作製した。
約600℃の熱処理に耐え得るガラス上にマグネトロンRF
（高周波）スパッタ法を用いてブロッキング層としての
酸化珪素膜（３′）を1000〜3000Åの厚さに作製した。
プロセス条件は酸素100％雰囲気、成膜温度150℃、出
力400〜800W、圧力0.5Paとした。ターゲットに石英また
は単結晶シリコンを用いた成膜速度は30〜100Å／分で
あった。
力400〜800W、圧力0.5Paとした。ターゲットに石英また
は単結晶シリコンを用いた成膜速度は30〜100Å／分で
あった。
さらにこの上にシリコン膜をLPCVD（減圧気相）法、
スパッタ法またはプラズマCVD法により形成した。
スパッタ法またはプラズマCVD法により形成した。
減圧気相法で形成する場合、結晶化温度よりも100〜2
00℃低い450〜550℃、例えば530℃でジシラン（Si2H6）
またはトリシラン（Si3H8）をCVD装置を供給して成膜し
た。反応炉内圧力は30〜300Paとした。成膜速度50〜250
Å／分であった。NTETとPTFTとのスレッシュホールド電
圧（Vth）を概略同一に制御するため、ホウ素をジボラ
ンを用いて１×1014〜１×1017cm-3の濃度として成膜中
に添加してもよい。
00℃低い450〜550℃、例えば530℃でジシラン（Si2H6）
またはトリシラン（Si3H8）をCVD装置を供給して成膜し
た。反応炉内圧力は30〜300Paとした。成膜速度50〜250
Å／分であった。NTETとPTFTとのスレッシュホールド電
圧（Vth）を概略同一に制御するため、ホウ素をジボラ
ンを用いて１×1014〜１×1017cm-3の濃度として成膜中
に添加してもよい。
スパッタ法で行う場合、スパッタ前の背圧を１×10-5
Pa以下とし、単結晶シリコンをターゲットとし、アルゴ
ンに水素を20〜80％に混入した雰囲気で行った。例えば
アルゴン20％、水素80％とした。成膜温度は150℃、周
波数は13.56MHz、スパッタ出力400〜800Wとした。圧力
は0.5Paであった。
Pa以下とし、単結晶シリコンをターゲットとし、アルゴ
ンに水素を20〜80％に混入した雰囲気で行った。例えば
アルゴン20％、水素80％とした。成膜温度は150℃、周
波数は13.56MHz、スパッタ出力400〜800Wとした。圧力
は0.5Paであった。
プラズマCVD法により珪素膜を作製する場合、その温
度は例えば300℃とし、モノシラン（SiH4）またはジシ
ラン（Si2H6）を用いた。これらをPCVD装置内に導入
し、13.56MHzの高周波電力を加えて成膜した。
度は例えば300℃とし、モノシラン（SiH4）またはジシ
ラン（Si2H6）を用いた。これらをPCVD装置内に導入
し、13.56MHzの高周波電力を加えて成膜した。
これらの方法によって形成された被膜は、酸素が７×
1019cm-3以下、好ましくは１×1019cm-3以下の濃度であ
ることが好ましい。その代表的な結晶化をさせる場合、
結晶化の程度を助長させ得るからである。例えばSIMS
（二次イオン質量分析）法における不純物として酸素が
８×1018cm-3、炭素３×1016cm-3を得た。また水素は４
×1020cm-3であり、珪素４×1022cm-3として比較すると
１原子％であった。
1019cm-3以下、好ましくは１×1019cm-3以下の濃度であ
ることが好ましい。その代表的な結晶化をさせる場合、
結晶化の程度を助長させ得るからである。例えばSIMS
（二次イオン質量分析）法における不純物として酸素が
８×1018cm-3、炭素３×1016cm-3を得た。また水素は４
×1020cm-3であり、珪素４×1022cm-3として比較すると
１原子％であった。
かくしてアモルファス状態の珪素膜を500〜3000Å、
例えば1500Åの厚さに作製の後、450〜700℃の温度にて
12〜70時間非酸化物雰囲気にて中温の加熱処理した。例
えば窒素または水素雰囲気にて600℃の温度で保持し
た。
例えば1500Åの厚さに作製の後、450〜700℃の温度にて
12〜70時間非酸化物雰囲気にて中温の加熱処理した。例
えば窒素または水素雰囲気にて600℃の温度で保持し
た。
この珪素膜の下の基板表面にアモルファスの酸化珪素
膜が形成されているため、この熱処理で特定の核が存在
せず、全体が均一に加熱アニールされる。即ち、成膜時
はアモルファス構造を有し、また水素は単に混入してい
るのみである。
膜が形成されているため、この熱処理で特定の核が存在
せず、全体が均一に加熱アニールされる。即ち、成膜時
はアモルファス構造を有し、また水素は単に混入してい
るのみである。
このアニールにより、珪素膜はアモルファス構造から
秩序性の高い状態に移り、その一部は結晶状態を呈す
る。特にシリコンの成膜時に比較的秩序性の高い領域は
特に結晶化をして結晶状態となろうとする。しかしこれ
らの領域間に存在する珪素により互いの結合がなされる
ため、珪素同志は互いにひっぱりあう。結晶としてもレ
ーザラマン分光により測定すると、単結晶の珪素のピー
ク522cm-1より低周波側にシフトしたピークが観察され
る。それの見掛け上の粒径は半値巾から計算すると、50
〜500Åとマイクロクリスタルのようになっているが、
実際はこの結晶性の高い領域は多数あってクラスタ構造
を有し、その各クラスタ間は互いに珪素同志で結合（ア
ンカリング）がされたセミアモルファス構造の被膜を形
成させることができた。
秩序性の高い状態に移り、その一部は結晶状態を呈す
る。特にシリコンの成膜時に比較的秩序性の高い領域は
特に結晶化をして結晶状態となろうとする。しかしこれ
らの領域間に存在する珪素により互いの結合がなされる
ため、珪素同志は互いにひっぱりあう。結晶としてもレ
ーザラマン分光により測定すると、単結晶の珪素のピー
ク522cm-1より低周波側にシフトしたピークが観察され
る。それの見掛け上の粒径は半値巾から計算すると、50
〜500Åとマイクロクリスタルのようになっているが、
実際はこの結晶性の高い領域は多数あってクラスタ構造
を有し、その各クラスタ間は互いに珪素同志で結合（ア
ンカリング）がされたセミアモルファス構造の被膜を形
成させることができた。
結果として、この被膜は実質的にグレインバウンダリ
（GBという）がないといってもよい状態を呈する。キャ
リアは各クラスタ間をアンカリングされた個所を通じ互
いに容易に移動し得るため、いわゆるGBの明確に存在す
る多結晶珪素よりも高いキャリア移動度となる。即ちホ
ール移動度（μｈ）＝10〜200cm2/Vsec、電子移動度
（μｅ）＝15〜300cm2/Vsecが得られる。
（GBという）がないといってもよい状態を呈する。キャ
リアは各クラスタ間をアンカリングされた個所を通じ互
いに容易に移動し得るため、いわゆるGBの明確に存在す
る多結晶珪素よりも高いキャリア移動度となる。即ちホ
ール移動度（μｈ）＝10〜200cm2/Vsec、電子移動度
（μｅ）＝15〜300cm2/Vsecが得られる。
他方、上記の如く中温でのアニールではなく、900〜1
200℃の温度での高温アニールにより被膜を多結晶化す
ると、核からの固相成長により被膜中の不純物の偏析が
おきて、GBには酸素、炭素、窒素等の不純物が多くな
り、結晶中の移動度は大きいが、GBでのバリア（障壁）
を作ってそこでのキャリアの移動を阻害してしまう。そ
して結果としては10cm2/Vsec以上の移動度がなかなか得
られないのが実情である。
200℃の温度での高温アニールにより被膜を多結晶化す
ると、核からの固相成長により被膜中の不純物の偏析が
おきて、GBには酸素、炭素、窒素等の不純物が多くな
り、結晶中の移動度は大きいが、GBでのバリア（障壁）
を作ってそこでのキャリアの移動を阻害してしまう。そ
して結果としては10cm2/Vsec以上の移動度がなかなか得
られないのが実情である。
即ち、本発明の実施例ではかくの如く、セミアモルフ
ァスまたはセミクリスタル構造を有するシリコン半導体
を用いている。
ァスまたはセミクリスタル構造を有するシリコン半導体
を用いている。
第６図（Ａ）においては、この珪素膜を第１のフォト
マスクにてフォトエッチングを施し、PTFT用の領域
（21）を図面の右側に、NTFT用の領域（11）を左側に作
製した。
マスクにてフォトエッチングを施し、PTFT用の領域
（21）を図面の右側に、NTFT用の領域（11）を左側に作
製した。
またこの上に酸化珪素膜をゲイト絶縁膜として厚さは
500〜2000Å例えば1000Åに形成した。これはブロッキ
ング層としての酸化珪素膜の作製と同一条件とした。こ
の成膜中に弗素を少量添加させてもよい。
500〜2000Å例えば1000Åに形成した。これはブロッキ
ング層としての酸化珪素膜の作製と同一条件とした。こ
の成膜中に弗素を少量添加させてもよい。
さらにこの後、この上側にリンが１〜５×1020cm-3の
濃度に入ったシリコン膜またはこのシリコン膜とその上
にモリブデン（Mo）、タングステン（Ｗ）,MoSi2または
WSi2との多層膜を形成した。これを第２のフォトマスク
にてパターニングした。そしてPTFT用のゲイト電極
（４）,NTFT用のゲイト電極（４′）を形成した。例え
ばチャネル長10μｍ、ゲイト電極としてリンドープ珪素
を0.2μｍ、その上にモリブデンを0.3μｍの厚さに形成
した。
濃度に入ったシリコン膜またはこのシリコン膜とその上
にモリブデン（Mo）、タングステン（Ｗ）,MoSi2または
WSi2との多層膜を形成した。これを第２のフォトマスク
にてパターニングした。そしてPTFT用のゲイト電極
（４）,NTFT用のゲイト電極（４′）を形成した。例え
ばチャネル長10μｍ、ゲイト電極としてリンドープ珪素
を0.2μｍ、その上にモリブデンを0.3μｍの厚さに形成
した。
第２図（Ｃ）において、フォトレジスト（31′）をフ
ォトマスクを用いて形成し、PTFT用のソース（５），
ドレイン（６）に対し、ホウ素を１×1015cm-2のドーズ
量をイオン注入法により添加した。
ォトマスクを用いて形成し、PTFT用のソース（５），
ドレイン（６）に対し、ホウ素を１×1015cm-2のドーズ
量をイオン注入法により添加した。
次に第６図（Ｄ）の如く、フォトレジスト（31）をフ
ォトマスクを用いて形成した。そしてNTFT用のソース
（５′）、ドレイン（６′）としてリンを１×1015cm-2
の量、イオン注入法により添加した。
ォトマスクを用いて形成した。そしてNTFT用のソース
（５′）、ドレイン（６′）としてリンを１×1015cm-2
の量、イオン注入法により添加した。
これらはゲイト絶縁膜（３）を通じて行った。しかし
第６図（Ｂ）において、ゲイト電極（４）（４′）をマ
スクとしてシリコン膜上の酸化珪素を除去し、その後、
ホウ素、リンを直接珪素膜中にイオン注入してもよい。
第６図（Ｂ）において、ゲイト電極（４）（４′）をマ
スクとしてシリコン膜上の酸化珪素を除去し、その後、
ホウ素、リンを直接珪素膜中にイオン注入してもよい。
次に、600℃にて10〜50時間再び加熱アニールを行っ
た。そしてPTFTのソース（５），ドレイン（６）,NTFT
のソース（５′），ドレイン（６′）を不純物を活性化
してP+、N+として作製した。
た。そしてPTFTのソース（５），ドレイン（６）,NTFT
のソース（５′），ドレイン（６′）を不純物を活性化
してP+、N+として作製した。
またゲイト電極（４），（４′）下にはチャネル形成
領域（７），（７′）がセミアモルファス半導体として
形成されている。
領域（７），（７′）がセミアモルファス半導体として
形成されている。
かくすると、セルフアライン方式でありながらも、70
0℃以上にすべての温度を加えることがなくC/TFTを作る
ことができる。そのため、基板材料として、石英等の高
価な基板を用いなくてもよく、本発明の大画素の液晶表
示装置にきわめて適しているプロセスである。
0℃以上にすべての温度を加えることがなくC/TFTを作る
ことができる。そのため、基板材料として、石英等の高
価な基板を用いなくてもよく、本発明の大画素の液晶表
示装置にきわめて適しているプロセスである。
熱アニールは第６図（Ａ），（Ｄ）で２回行った。し
かし第６図（Ａ）のアニールは求める特性により省略
し、双方を第６図（Ｄ）のアニールにより兼ねさせて製
造時間の短縮を図ってもよい。第６図（Ｅ）において、
層間絶縁物（８）を前記したスパッタ法により酸化珪素
膜の形成として行った。この酸化珪素膜の形成はLPCVD
法、光CVD法を用いてもよい。例えば0.2〜0.4μｍの厚
さに形成した。その後、フォトマスクを用いて電極用
の窓（32）を形成した。
かし第６図（Ａ）のアニールは求める特性により省略
し、双方を第６図（Ｄ）のアニールにより兼ねさせて製
造時間の短縮を図ってもよい。第６図（Ｅ）において、
層間絶縁物（８）を前記したスパッタ法により酸化珪素
膜の形成として行った。この酸化珪素膜の形成はLPCVD
法、光CVD法を用いてもよい。例えば0.2〜0.4μｍの厚
さに形成した。その後、フォトマスクを用いて電極用
の窓（32）を形成した。
さらにこれら全体をアルミニウムをスパッタ法により
形成し、リード（９），（９′）およびコンタクト（2
9），（29′）をフォトマスクを用いて作製した。
形成し、リード（９），（９′）およびコンタクト（2
9），（29′）をフォトマスクを用いて作製した。
さらに第６図（Ｆ）に示す如く、２つのTFTを相補と
し、かつその出力端を液晶装置の一方の透明電極に連結
するため、スパッタ法によりITO（インジューム・スズ
酸化膜）を形成した。それをフォトマスクによりエッ
チングして、電極（33）を構成させた。このITOは室温
〜150℃で成膜し、それを200〜400℃の酸素または大気
中のアニールにより成就した。
し、かつその出力端を液晶装置の一方の透明電極に連結
するため、スパッタ法によりITO（インジューム・スズ
酸化膜）を形成した。それをフォトマスクによりエッ
チングして、電極（33）を構成させた。このITOは室温
〜150℃で成膜し、それを200〜400℃の酸素または大気
中のアニールにより成就した。
かくの如くにしてPTFT（21）とNTFT（11）と透明導電
膜の電極（33）とを同一ガラス基板（１）上に作製し
た。
膜の電極（33）とを同一ガラス基板（１）上に作製し
た。
かかるTFTの特性を略記する。
移動度（μcm2/Vs） Vth（Ｖ） PTFT 20 −３ NTFT 30 ＋３ かかる半導体を用いることにより、一般に不可能とさ
れていたTFTに大きな移動度を作ることができた。その
ため、初めて第３図、第５図に示した液晶表示装置用の
相補型TFTを構成させることができた。
れていたTFTに大きな移動度を作ることができた。その
ため、初めて第３図、第５図に示した液晶表示装置用の
相補型TFTを構成させることができた。
「実施例２」 第５図（Ａ）に第３図に対応した本発明の実施例を示
す。Ｘ軸方向にVDD（18）、VSS（19）、VDD′（18′）
を有するＸ軸方向の配線（以下Ｘ線ともいう）を形成し
た。なおＹ軸方向はVGG（22）、VGG、（23）とＹ軸方向
の配線（以下Ｙ線ともいう）を形成した。
す。Ｘ軸方向にVDD（18）、VSS（19）、VDD′（18′）
を有するＸ軸方向の配線（以下Ｘ線ともいう）を形成し
た。なおＹ軸方向はVGG（22）、VGG、（23）とＹ軸方向
の配線（以下Ｙ線ともいう）を形成した。
図面（Ａ）は平面図であるが、そのＡ−Ａ′の縦断面
図を第５図（Ｂ）に示す。またＢ−Ｂ′の縦断面図を第
５図（Ｃ）に示す。
図を第５図（Ｂ）に示す。またＢ−Ｂ′の縦断面図を第
５図（Ｃ）に示す。
またPTFT（21）をＸ線VDD（18）とＹ線VGG（22）との
交差部に設け、VDD（18）とVGG′（23）との交差部にも
他の画素用のPTFT（21′）が同様に設けられている。ま
たNTFT（11）はVSS（19）とVGG（22）との交差部に設け
られている。VSS（19）とVGG（22）との交差部の下側に
は他の画素用のNTFT（11′）が設けられている。C/TFT
を用いたマトリックス構成を有せしめた。それらPTFTは
ソース（５）がコンタクト（32）を介してＸ線VDD（1
8）に連結され、ゲイト（４）は多層形成がなされたＹ
線VGG（22）に連結されている。ドレイン（６）はコン
タクト（29）を介して透明導電膜の電極（33）に連結し
ている。
交差部に設け、VDD（18）とVGG′（23）との交差部にも
他の画素用のPTFT（21′）が同様に設けられている。ま
たNTFT（11）はVSS（19）とVGG（22）との交差部に設け
られている。VSS（19）とVGG（22）との交差部の下側に
は他の画素用のNTFT（11′）が設けられている。C/TFT
を用いたマトリックス構成を有せしめた。それらPTFTは
ソース（５）がコンタクト（32）を介してＸ線VDD（1
8）に連結され、ゲイト（４）は多層形成がなされたＹ
線VGG（22）に連結されている。ドレイン（６）はコン
タクト（29）を介して透明導電膜の電極（33）に連結し
ている。
他方、NTFTはソース（５′）がコンタクト（32）′を
介してＸ線VSS（19）に連結され、ゲイト（４′）はＹ
線VGG（22）に、ドレイン（６′）はコンタクト（2
9′）を介して透明導電膜（33）に連結している。かく
して２本のＸ線（18），（19）に挟まれた間（内側）に
透明導電膜とC/TFTとにより１つのピクセルを構成せし
めた。かかる構造を左右、上下に繰り返すことにより、
２×２のマトリックスの１つの例またはそれを拡大した
640×480、1280×960といった大画素の液晶表示装置を
作ることが可能となった。
介してＸ線VSS（19）に連結され、ゲイト（４′）はＹ
線VGG（22）に、ドレイン（６′）はコンタクト（2
9′）を介して透明導電膜（33）に連結している。かく
して２本のＸ線（18），（19）に挟まれた間（内側）に
透明導電膜とC/TFTとにより１つのピクセルを構成せし
めた。かかる構造を左右、上下に繰り返すことにより、
２×２のマトリックスの１つの例またはそれを拡大した
640×480、1280×960といった大画素の液晶表示装置を
作ることが可能となった。
ここでの特長は、１つのピクセルを挟むVDD、VSSのう
ちVSSは他のVSS、VDD′で挟まれる他のピクセルのVSSと
共通させていることである。これを繰り返すことによ
り、１つのピクセルに２つのTFTをつけても開口率は第
１図の従来例と変わらないことである。他の特長はVLC
のレベルをVDDまたはVSSに固定されることである。
ちVSSは他のVSS、VDD′で挟まれる他のピクセルのVSSと
共通させていることである。これを繰り返すことによ
り、１つのピクセルに２つのTFTをつけても開口率は第
１図の従来例と変わらないことである。他の特長はVLC
のレベルをVDDまたはVSSに固定されることである。
その動作を第４図を用いて略記する。
液晶（12）を挟む一対の電極（33），（34）におい
て、他方の電極（34）を接地電位（13）とし、それに対
しVDD（19）を例えば＋7V、VSS（18）を例えば−7Vとす
るとVLC（10）は＋7Vまたは−7Vと固定となることであ
る。即ち第１図に示された従来公知のNTFTのみを用いた
液晶装置に比べ、VLCはフローティングとならず、一定
の電位を有することである。即ちVDD、VSS、接地と３種
類の電位を設定することができ、制御要素が１つ増えた
ことがわかる。
て、他方の電極（34）を接地電位（13）とし、それに対
しVDD（19）を例えば＋7V、VSS（18）を例えば−7Vとす
るとVLC（10）は＋7Vまたは−7Vと固定となることであ
る。即ち第１図に示された従来公知のNTFTのみを用いた
液晶装置に比べ、VLCはフローティングとならず、一定
の電位を有することである。即ちVDD、VSS、接地と３種
類の電位を設定することができ、制御要素が１つ増えた
ことがわかる。
そのためたとえ第４図においてPTFT（21）またはNTFT
（11）のいずれか一方が不用となり、オープン状態また
はリークぎみのためレーザで破壊してオーブン状態とし
てもその程度は半分となるが、ある程度の液晶（12）の
駆動ができるという特徴を有している。
（11）のいずれか一方が不用となり、オープン状態また
はリークぎみのためレーザで破壊してオーブン状態とし
てもその程度は半分となるが、ある程度の液晶（12）の
駆動ができるという特徴を有している。
また第５図において、VGG（22）の配線を考えてみる
と、オーバーライン配線（上側配線）としてのアルミニ
ウム配線（41）、ゲイト電極と同じ材料によるアンダー
ライン配線（43）（下側配線）およびそれらのコンタク
ト（42）を用いることにより、Ｘ線、Ｙ線の交差部での
多層配線のために新たなフォトマスク数を増やす必要が
なくなっていることである。
と、オーバーライン配線（上側配線）としてのアルミニ
ウム配線（41）、ゲイト電極と同じ材料によるアンダー
ライン配線（43）（下側配線）およびそれらのコンタク
ト（42）を用いることにより、Ｘ線、Ｙ線の交差部での
多層配線のために新たなフォトマスク数を増やす必要が
なくなっていることである。
また液晶（12）の一対の電極（33），（34）を互いに
より平行にかつ平坦にするには、第６図（Ｆ）の工程に
おいて、アルミニウム配線を施し、その後ポリイミド等
の有機樹脂を用いて平坦な平面を形成し、その上に透明
導電膜を形成すればよい。さらに透明導電膜（33）のコ
ンタクト用の開口を追加のフォトマスクを用いて作り、
それを用いてコンタクト（29），（29′）に連結すれば
よい。
より平行にかつ平坦にするには、第６図（Ｆ）の工程に
おいて、アルミニウム配線を施し、その後ポリイミド等
の有機樹脂を用いて平坦な平面を形成し、その上に透明
導電膜を形成すればよい。さらに透明導電膜（33）のコ
ンタクト用の開口を追加のフォトマスクを用いて作り、
それを用いてコンタクト（29），（29′）に連結すれば
よい。
第５図において、それら透明導電膜上に配向膜、配向
処理を施し、さらにこの基板と他方の液晶の電極（第４
図（34））を有する基板との間に一定の間隔をあけて公
知の方法により互いに配設をした。そしてその間に液晶
を注入して完成させた。
処理を施し、さらにこの基板と他方の液晶の電極（第４
図（34））を有する基板との間に一定の間隔をあけて公
知の方法により互いに配設をした。そしてその間に液晶
を注入して完成させた。
液晶材料にTN液晶を用いるならば、その間隔を約10μ
ｍ程度とし、透明導電膜双方に配向膜をラビング処理し
て形成させる必要がある。
ｍ程度とし、透明導電膜双方に配向膜をラビング処理し
て形成させる必要がある。
また液晶材料にFLC（強誘電性）液晶を用いる場合は
その動作電圧を±20Vとし、また、セル間隔を1.5〜3.5
μｍ例えば2.3μｍとし、反対電極第４図）（34）上に
のみ配向膜を設けラビング処理を施せばよい。
その動作電圧を±20Vとし、また、セル間隔を1.5〜3.5
μｍ例えば2.3μｍとし、反対電極第４図）（34）上に
のみ配向膜を設けラビング処理を施せばよい。
分散型液晶またはポリマー液晶を用いる場合には、配
向膜は不用であり、スイッチング速度を大とするため、
動作電圧はを±10〜±15Vとし、セル間隔は１〜10μｍ
と薄くした。
向膜は不用であり、スイッチング速度を大とするため、
動作電圧はを±10〜±15Vとし、セル間隔は１〜10μｍ
と薄くした。
特に分散型液晶を用いる場合には、偏光板も不用のた
め、反射型としても、また透過型としても光量を大きく
することができる。そしてその液晶はスレッシュホール
ドがないため、本発明のC/TFTに示す如く、明確なスレ
ッシュホールド電圧が規定されるC/TFT型とすることに
より大きなコントラストとクロストーク（隣の画素との
悪干渉）を除くことができた。
め、反射型としても、また透過型としても光量を大きく
することができる。そしてその液晶はスレッシュホール
ドがないため、本発明のC/TFTに示す如く、明確なスレ
ッシュホールド電圧が規定されるC/TFT型とすることに
より大きなコントラストとクロストーク（隣の画素との
悪干渉）を除くことができた。
この実施例２は、C/TFTにおいてVDD側にPTFTを、VSS
側にNTFTを形成した。するとその出力はVDDまたはVSSを
作るため明確なレベルを決定できる。しかしVGGに対し
てはVLCはインバータとなる。
側にNTFTを形成した。するとその出力はVDDまたはVSSを
作るため明確なレベルを決定できる。しかしVGGに対し
てはVLCはインバータとなる。
このVGGとVLCとが同相（同じ向きの電極）となる場合
を示す。
を示す。
「実施例３」 この実施例は、C/TFTにおいて、VDD側にNTFTを、VSS
側にPTFTを連結した。するとその出力であるVLCはVGGと
同相になり、出力電位はVGG−Vthで与えられる。かくす
ると、VGGをVDDより大にしなければならない欠点はある
が、ゲイト電極とVLCとの間で多少のリークをあっても
あまり気にしなくてもよいという特長を有する。
側にPTFTを連結した。するとその出力であるVLCはVGGと
同相になり、出力電位はVGG−Vthで与えられる。かくす
ると、VGGをVDDより大にしなければならない欠点はある
が、ゲイト電極とVLCとの間で多少のリークをあっても
あまり気にしなくてもよいという特長を有する。
かかる場合、第３図において、PTFT（21）とNTFT（1
1）とは互いに逆に設ければよい。即ち第５図において
も同様にPTFTとNTFTとを互いに逆に設ければよい。その
ため、実施例２と第５図における製造工程および開口率
はまったく同じ値を作ることができる。
1）とは互いに逆に設ければよい。即ち第５図において
も同様にPTFTとNTFTとを互いに逆に設ければよい。その
ため、実施例２と第５図における製造工程および開口率
はまったく同じ値を作ることができる。
「発明の効果」 本発明は相補型のTFTをマトリックス化された各画素
に連結することにより、 １）しきい値の明確化 ２）VDD、VSSを互いの画素で交互に配設して共通できる
ため、開口率の減少をまねかない スイッチング速度の増加 ３）動作マージンの拡大 ４）不良TFTが一部にあってもその補償をある程度行う
ことができる ５）作製に必要なフォトマスク数はNTFTのみの従来例に
比べて第６図（Ｃ）および（Ｄ）のフォトマスクが２
回多くなるのみで可である という多くの特長を有する。
に連結することにより、 １）しきい値の明確化 ２）VDD、VSSを互いの画素で交互に配設して共通できる
ため、開口率の減少をまねかない スイッチング速度の増加 ３）動作マージンの拡大 ４）不良TFTが一部にあってもその補償をある程度行う
ことができる ５）作製に必要なフォトマスク数はNTFTのみの従来例に
比べて第６図（Ｃ）および（Ｄ）のフォトマスクが２
回多くなるのみで可である という多くの特長を有する。
そのため、これまでのアクティブTFT液晶装置に比べ
て、数段の製造歩留まりと画面の鮮やかさを成就するこ
とができるようになった。
て、数段の製造歩留まりと画面の鮮やかさを成就するこ
とができるようになった。
本発明においてかかるC/TFTに対し、半導体としてセ
ミアモルファスまたはセミクリスタルを用いた。しかし
同じ目的のために可能であるならば他の結晶構造の半導
体を用いてもよい。またセルフアライン型のC/TFTによ
ることにより高速処理を行った。しかしイオン注入法を
用いずに非セルフアライン方式によりTFTを作ってもよ
いことはいうまでもない。
ミアモルファスまたはセミクリスタルを用いた。しかし
同じ目的のために可能であるならば他の結晶構造の半導
体を用いてもよい。またセルフアライン型のC/TFTによ
ることにより高速処理を行った。しかしイオン注入法を
用いずに非セルフアライン方式によりTFTを作ってもよ
いことはいうまでもない。
第１図は従来のアクティブ型TFT（薄膜型トランジス
タ）を用いた結晶装置を示す。 第２図、第３図は本発明の相補型TFTを用いたアクティ
ブ型液晶装置の回路図を示す。 第４図は相補型TFTの動作を示す図面である。 第５図は第３図に対応した液晶表示装置の一方の基板の
平面図（Ａ）、縦断面図（Ｂ），（Ｃ）を示す。 第６図は本発明の液晶装置に用いた相補型TFTの作製方
法を示す。 （１）……ガラス基板 （２），（２′）……シリコン半導体 （３）……ゲイト絶縁膜 （３′）……ブロッキング層 （４），（４′）……ゲイト電極 （５），（５′）……ソース （６），（６′）……ドレイン （７），（７′）……チャネル形成領域 （10）……液晶電位（VLC） （11）……Ｎチャネル型薄膜トランジスタ（NTFT） （12）……液晶 （14），（15）……リークをさせる抵抗 （16），（17）……周辺回路 （18），（18′）……VSS（Ｘ線の１つ） （19），（19′）……VDD（Ｘ線の１つ） （21）……Ｐチャネル型薄膜トランジスタ（PTFT） （22），（23）……VGG、VGG′（Ｙ線） （33），（34）……透明電極 〜……フォトマスクを用いたプロセス
タ）を用いた結晶装置を示す。 第２図、第３図は本発明の相補型TFTを用いたアクティ
ブ型液晶装置の回路図を示す。 第４図は相補型TFTの動作を示す図面である。 第５図は第３図に対応した液晶表示装置の一方の基板の
平面図（Ａ）、縦断面図（Ｂ），（Ｃ）を示す。 第６図は本発明の液晶装置に用いた相補型TFTの作製方
法を示す。 （１）……ガラス基板 （２），（２′）……シリコン半導体 （３）……ゲイト絶縁膜 （３′）……ブロッキング層 （４），（４′）……ゲイト電極 （５），（５′）……ソース （６），（６′）……ドレイン （７），（７′）……チャネル形成領域 （10）……液晶電位（VLC） （11）……Ｎチャネル型薄膜トランジスタ（NTFT） （12）……液晶 （14），（15）……リークをさせる抵抗 （16），（17）……周辺回路 （18），（18′）……VSS（Ｘ線の１つ） （19），（19′）……VDD（Ｘ線の１つ） （21）……Ｐチャネル型薄膜トランジスタ（PTFT） （22），（23）……VGG、VGG′（Ｙ線） （33），（34）……透明電極 〜……フォトマスクを用いたプロセス
Claims (2)
- 【請求項１】複数のゲイト配線と、複数のソース配線
と、第１及び第２のＮチャネル型薄膜トランジスタと、
第１及び第２のＰチャネル型薄膜トランジスタと、第１
及び第２の画素電極とを有する液晶表示装置において、 前記Ｎチャネル型薄膜トランジスタおよび前記Ｐチャネ
ル型薄膜トランジスタのゲイト電極は、ゲイト配線の１
つによって電気的に接続されており、 前記第１のＮチャネル型薄膜トランジスタのソースは、
ソース配線の１つと連結し、 前記第１及び第２のＰチャネル型薄膜トランジスタのソ
ースは、ソース配線の他の１つと連結し、 前記第２のＮチャネル型薄膜トランジスタのソースは、
ソース配線のさらに他の１つと連結し、 前記第１の画素電極は、前記第１のＮチャネル型薄膜ト
ランジスタ及び前記第１のＰチャネル型薄膜トランジス
タのドレインと連結し、 前記第２の画素電極は、前記第２のＮチャネル型薄膜ト
ランジスタ及び前記第２のＰチャネル型薄膜トランジス
タのドレインと連結していることを特徴とする液晶表示
装置。 - 【請求項２】特許請求の範囲第１項において、前記Ｎチ
ャネル型薄膜トランジスタおよび前記Ｐチャネル型薄膜
トランジスタは、結晶性のシリコン半導体層を有するこ
とを特徴とする液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30755790A JP3013259B2 (ja) | 1990-11-13 | 1990-11-13 | 液晶表示装置 |
| EP19910310480 EP0486284A3 (en) | 1990-11-13 | 1991-11-13 | Electro-optical device and driving method for the same |
| US09/919,949 US20010050664A1 (en) | 1990-11-13 | 2001-08-02 | Electro-optical device and driving method for the same |
| US11/121,944 US7462515B2 (en) | 1990-11-13 | 2005-05-05 | Electro-optical device and driving method for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30755790A JP3013259B2 (ja) | 1990-11-13 | 1990-11-13 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177327A JPH04177327A (ja) | 1992-06-24 |
| JP3013259B2 true JP3013259B2 (ja) | 2000-02-28 |
Family
ID=17970524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30755790A Expired - Fee Related JP3013259B2 (ja) | 1990-11-13 | 1990-11-13 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3013259B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8026886B2 (en) | 1990-11-26 | 2011-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| US8106867B2 (en) | 1990-11-26 | 2012-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4154598B2 (ja) | 2003-08-26 | 2008-09-24 | セイコーエプソン株式会社 | 液晶表示装置の駆動法、液晶表示装置及び携帯型電子機器 |
-
1990
- 1990-11-13 JP JP30755790A patent/JP3013259B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8026886B2 (en) | 1990-11-26 | 2011-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| US8106867B2 (en) | 1990-11-26 | 2012-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04177327A (ja) | 1992-06-24 |
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