JP3253936B2 - 薄膜トランジスタ及び半導体装置 - Google Patents
薄膜トランジスタ及び半導体装置Info
- Publication number
- JP3253936B2 JP3253936B2 JP22499299A JP22499299A JP3253936B2 JP 3253936 B2 JP3253936 B2 JP 3253936B2 JP 22499299 A JP22499299 A JP 22499299A JP 22499299 A JP22499299 A JP 22499299A JP 3253936 B2 JP3253936 B2 JP 3253936B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- oxygen
- nitrogen
- carbon
- total amount
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
表示装置またはイメ−ジセンサに用いる薄膜構造を有す
る絶縁ゲイト型電界効果トランジスタ(以下TFT とい
う) およびその作製方法に関するものである。
表示装置が知られている。この場合、TFT にはアモルフ
ァスまたは結晶粒界を有する多結晶型の半導体を用い、
1つの画素にPまたはN型のいずれか一方の導電型のみ
のTFT を用いる。即ち、一般にはNチャネル型TFT(NTFT
という)を画素に直列に連結している。
リア移動度が小さく、特にホ−ルのキャリア移動度が0.
1cm2/Vsec 以下と小さい。また多結晶構造の半導体は、
結晶粒界に偏析した酸素等の不純物および不対結合手に
よりドレイン耐圧を充分大きくとれない、Pチャネル型
のTFT ができにくい等の欠点があった。さらにこれらは
光感度(フォトセンシティビティ PSという)を有し、
光照射によりVg−I D(ゲイト電圧−ドレイン電流)特
性等が大きく変化してしまう欠点を有している。
われないように遮光層を作ることが重要な工程であっ
た。
2)を有し、それに直列に連結してNTFT(11)を設け、これ
をマトリックス配列せしめたものである。一般には640
×480 または1260×960と多くするが、この図面ではそ
れと同意味で単純に2×2のマトリックス配列をさせ
た。このそれぞれの画素に対し、周辺回路(16),(17) よ
り電圧を加え、所定の画素を選択的にオンとし、他の画
素をオフとした。するとこのTFT のオン、オフ特性が一
般には良好な場合、コントラストの大きい液晶表示装置
を作ることができる。しかしながら、実際にかかる液晶
表示装置を製造してみると、TFT の出力即ち液晶にとっ
ての入力(液晶電位という)の電圧VLC(10)は、しばし
ば"1"(High) とするべき時に"1"(High) にならず、ま
た、逆に"0"(Low)となるべき時に"0"(Low)にならない場
合がある。液晶(12)はその動作において本来絶縁性であ
り、また、TFT がオフの時に液晶電位(VLC) は浮いた状
態になる。そしてこの液晶(12)は等価的にキャパシタで
あるため、そこに蓄積された電荷によりVLCが決められ
る。この電荷は従来のTFT は光感光性であるため、遮光
が充分でない時、TFT のチャネルを通じて電流がリ−ク
(15)してしまい、結果としてVLCのレベルが変動してし
まう。さらに液晶がRLCで比較的小さい抵抗となりリ−
ク(14)が生じた場合には、VLCは中途半端な状態になっ
てしまう。このため1つのパネル中に20万〜500 万個の
画素を有する液晶表示装置においては、高い歩留まりを
成就することができない。
イト型電界効果トランジスタを非感光性とせしめたもの
である。また、ソ−ス、ドレインをよりP + またはN +
とするためのものである。そしてその応用としてのアク
ティブ型の液晶表示装置において、液晶電位を1フレ−
ムの間はたえず初期値と同じ値として所定のレベルを保
ち、そのレベルがドリフトしないようにTFT を改良した
ものである。
体材料を光に対し非感光性の材料とし、特にそのためTF
T のチャネル形成領域に選択的に酸素、炭素または窒素
の不純物を添加したシリコンを用い、その領域を結晶性
を有しながらも光感光性をなくしたものである。そして
一対の不純物領域を構成するソ−ス、ドレインにはその
不純物の添加をしない、またはより少なくすることによ
り、PまたはN型の導電型を示す不純物のイオン化率を
向上させたものである。
より選択的にO,C,N の不純物の総量を1×1020cm-3〜20
原子%、好ましくは3×1020cm-3〜5原子%としたこと
により非感光性とせしめ、しかしながらかつ500 〜750
℃の熱処理により結晶化せしめ、キャリア移動度として
5cm2/Vsec以上とするため結晶粒界を実質的になくし、
かつ結晶性を有する半導体材料としたものである。
流変化を10%以下とし、かつオフ状態(サブスレッシュ
ホ−ルド状態) で暗電流が10-9Aのオ−ダのものが10-7
Aのオ−ダ以下の増力、即ち変化の程度を2桁以下に20
00カンデラの可視光照射で成就させたものである。
リックス構成したそれぞれのピクセル(透明導電膜とTF
T との総合したもの) の一方の透明導電膜(画素) の電
極に相補型のTFT の出力端子を連結せしめた。即ちマト
リックス配列したすべての画素にPチャネル型のTFT
(以下PTFTという) とNTFTとを相補型 (以下C/TFT とい
う) として連結してピクセルとしたものである。
実際のパタ−ンレイアウト(配置図)の例を図5に示
す。
いて、PTFTとNTFTとのゲイトを互いに連結し、さらにY
軸方向の線VGG(22)、またはVGG' (23)に連結した。ま
たC/TFT の共通出力を液晶(12)に連結している。PTFTの
入力(Vss側) をX軸方向の線VDD(18), VDD' (18') に
連結し、NTFTの入力(VSS側) をVss(19)に連結させてい
る。するとVDD(18), VGG(22)が"1" の時、液晶電位(1
0)は"0" となり、またVDD(18)が"1" 、VGG(22)が"0"
の時液晶電位(10)は"1" となる。即ち、VGGとVLCとは
「逆相」となる。
地またはVSS(19)のいずれかに固定させるため、フロ−
ティングとなることがない。
すると、VGGとVLCとは「同相」とすることができる。
示す。
用いて本発明を示す。ガラス基板にC/TFT を作らんとし
た時の製造工程を図1及び図2に基づき示す。
ラス等の約600 ℃の熱処理に耐え得るガラス(1) 上にマ
グネトロンRF(高周波) スパッタ法を用いてブロッキン
グ層(38)としての酸化珪素膜を1000〜3000Åの厚さに作
製した。
150 ℃、出力400 〜800W、圧力0.5Pa とした。タ−ゲッ
トに石英または単結晶シリコンを用いた成膜速度は30Å
/分であった。
7×1019cm-3好ましくは1×1019cm -3以下しか添加させ
ていないシリコン膜をLPCVD(減圧気相) 法、スパッタ法
またはプラズマCVD 法により形成した。 減圧気相法で
形成する場合、結晶化温度よりも100 〜200 ℃低い450
〜550 ℃、例えば530 ℃でジシラン(Si2H6) またはトリ
シラン(Si3H8) をCVD 装置に供給して成膜した。反応炉
内圧力は30〜300 Paとした。成膜速度は30〜100 Å/ 分
であった。NTETとPTFTとのスレッシュホ−ルド電圧(Vt
h) を概略同一に制御するため、ホウ素をジボランを用
いて1×1015〜5×1017cm-3の濃度として成膜中に添加
してもよい。
を1×10-5Pa以下とし、単結晶シリコンをタ−ゲットと
し、アルゴンに水素を50〜80体積%に混入した雰囲気で
行った。例えばアルゴン20体積%、水素約80体積%とし
た。成膜温度は150 ℃、周波数は13.56MHz、スパッタ出
力400 〜800Wとした。圧力は0.5Pa であった。
合、温度は例えば300 ℃とし、モノシラン(SiH4)または
ジシラン(Si2H6) を反応性気体として用いた。これらを
PCVD装置内に導入し、13.56MHzの高周波電力を加えて成
膜した。
酸素が7×1019cm-3好ましくは1×1019cm-3またはそれ
以下しか含有しないようにした。するとこの被膜は感光
性を有するが、酸化等が添加されていない場合よりもよ
り結晶化をしやすいという特長を有する。
のフォトマスクで所定の領域のみ、半導体膜(2),(2')
を残し他部を除去した。さらに第2のフォトマスクを
用い、フォトレジスト(35)を選択的に除去した。この除
去された領域(36),(35) は、それぞれPTFT、NTFTのチャ
ネル形成領域を覆っている。この開孔(35),(36) に対
し、C、NまたはO、例えばOを5×1014〜5×1016cm
-2のド−ズ量不純物をイオン注入法により添加した。加
えた電圧は30〜50KeV 例えば35KeV とした。
ソ−スまたはドレインとなる領域は、酸素等の不純物が
きわめて少なく、結晶化はより強く進んだ。またその一
部は後工程においてソ−ス、ドレインとある領域におい
て0〜5μmの横方向の深さにまでわたって設けられて
いる。即ち、理想的には0が好ましいが、工程上の問題
を考慮すると0を含み5μm程度の範囲の間で横方向に
渡って設けることが好ましかった。
加すればよいが、多すぎるとその後の熱処理でも結晶化
しにくくなり、ひいてはキャリア移動度が5cm2/Vsec 以
上、好ましくは10〜100cm2/Vsec を得ることができない
からである。
0 〜10000 Å(1μm)、例えば2000Åの厚さに作製の後、
500 〜750 ℃の結晶成長を起こさない程度の中温の温度
にて12〜70時間非酸化物雰囲気にて加熱処理した。例え
ば窒素または水素雰囲気にて600 ℃の温度で保持した。
ファス構造の酸化珪素膜が形成されているため、この熱
処理で特定の核が存在せず、全体が均一に加熱アニ−ル
される。即ち、成膜時はアモルファス構造を有し、また
水素は単に混入しているのみである。
半導体膜はアモルファス構造から秩序性の高い状態に移
り、その一部は結晶状態を呈する。特にシリコンの成膜
時に比較的秩序性の高い領域は特に結晶化をして結晶状
態となろうとする。しかし、これらの領域間に存在する
珪素により互いの結合がなされるため、珪素同志は互い
にひっぱりあう。結晶としてもレ−ザラマン分光により
測定すると、単結晶の珪素(111) 結晶方位のピ−ク522
cm-1より低周波側にシフトした格子歪を有した(111) 結
晶ピ−クが観察される。その見掛け上の粒径は、半値巾
から計算すると、50〜500 Åとマイクロクリスタルのよ
うになっているが、実際はこの結晶性の高い領域は多数
あってクラスタ構造を有し、その各クラスタ間は互いに
珪素同志で結合(アンカリング) がされたセミアモルフ
ァス構造の被膜を形成させることができた。
り深さ方向の分布測定を行った時、添加物(不純物)と
して最低領域(表面または表面より離れた位置(内部))
において酸素が3.4 ×1020cm-3、窒素4×1017cm-3を得
た。また水素は4×1020cm-3であり、珪素4×1022cm-3
として比較すると1原子%であった。
cm-3においては1000Åの膜厚で600℃(48 時間) の熱処
理で可能である。これを5×1020cm-3にすると膜厚を0.
3 〜0.5 μmと厚くすれば600 ℃でのアニ−ルによる結
晶化が可能であったが、0.1μmの厚さでは650 ℃での
熱処理が結晶化のためには必要であった。即ちより膜厚
を厚くする、より酸素等の不純物濃度を減少させるほ
ど、結晶化がしやすかった。
バウンダリ(GB という) がないといってもよい状態を呈
する。キャリアは各クラスタ間をアンカリングされた個
所を通じ互いに容易に移動し得るため、いわゆるGBの明
確に存在する多結晶珪素よりも高いキャリア移動度とな
る。即ちホ−ル移動度(μh)=10〜50cm2/Vsec、電子
移動度(μe )=15〜100cm2/Vsec が得られる。
てのVg(ゲイト電圧)−ID (ドレイン電流) 特性を得
ながらガラス側より2000ルックスの光を照射してID が
オン状態の領域で10%以下しか変動しない(ドリフトし
ない)条件またはサブスレッシュホ−ルド電圧の領域に
てID が2桁以下の増加(ドリフト)しかない条件(オ
フ電流が充分小さい条件)として測定した。すると、チ
ャネル形成領域での酸素濃度が8×1019cm-3等の少ない
濃度であるとドリフトがあるが、1×1020cm-3以上好ま
しくは3×1020cm-3以上とするとほとんどドリフトがPT
FTでもNTFTでもみられなかった。
く、900 〜1200℃の高温アニ−ルにより被膜を多結晶化
すると、核からの固相成長により被膜中の酸素等の不純
物の偏析がおきて、GBには酸素、炭素、窒素等の不純物
が多くなり、結晶中の移動度は大きいが、GBでのバリア
(障壁)を作ってそこでのキャリアの移動を阻害してし
まう。そして結果としては5cm2/Vsec以下の移動度しか
得られず、結晶粒界でのドレインリ−ク等による耐圧の
低下がおきてしまうのが実情であった。
光性がなくかつ結晶性を有するセミアモルファスまたは
セミクリスタル構造を有するシリコン半導体を用いてい
る。
して厚さは500 〜2000Å例えば1000Åに形成した。これ
はブロッキング層としての酸化珪素膜の作製と同一条件
とした。この成膜中に弗素を少量添加してもよい。
性を向上し、界面凖位を除くため、紫外光を同時に加
え、オゾン酸化を行うとよかった。即ち、ブロッキング
層(38)を形成したと同じ条件のスパッタ法と光CVD 法と
の併用方法とすると、界面凖位を減少させることができ
た。
1020cm-3の濃度に入ったシリコン膜またはこのシリコン
膜とその上にモリブデン(Mo)、タングステン(W),MoSi2
またはWSi2との多層膜を形成した。これを第3のフォト
マスクにてパタ−ニングした。そしてPTFT用のゲイト
電極(4),NTFT用のゲイト電極(4')を形成した。例えばチ
ャネル長10μm、ゲイト電極としてリンド−プ珪素を0.
2 μm、その上にモリブデンを0.3 μmの厚さに形成し
た。
をフォトマスクを用いて形成し、PTFT用のソ−ス(5),
ドレイン(6) となる領域でありかつ酸素濃度の少ない領
域に対し、ホウ素を1〜2×1015cm-2のド−ズ量をイオ
ン注入法により添加した。
をフォトマスクを用いて形成した。そしてNTFT用のソ
−ス(5')、ドレイン(6')となる領域に対しリンを1×10
15cm -2の量、イオン注入法により添加した。
た。しかし図1(B) において、ゲイト電極(4),(4')をマ
スクとしてシリコン膜上の酸化珪素を除去し、その後、
ホウ素、リンを直接珪素膜中にイオン注入してもよい。
た後、630 ℃にて10〜50時間再び加熱アニ−ルを行っ
た。そしてPTFTのソ−ス(5),ドレイン(6),NTFTのソ−ス
(5'),ドレイン(6')を不純物を活性化してP + 、N + の
領域として作製した。
でもより結晶化度が進む。結果としてホウ素、リン等の
導電型を与える不純物のイオン化率(アクセプタまたは
ドナ−の数/注入した不純物の量)が50〜90%にまで可
変することができた。
成領域(7),(7')がセミアモルファス半導体として形成さ
れている。
2)を不純物領域の端部(41)より不純物領域にわたらせる
ことにより、ここでのホウ素またはリンのイオン化率は
減少するが、同時にN + -I、P + -Iの存在する面に結晶
粒界が存在しにくく、結果としてドレイン耐圧を高くす
ることができる。
がらも、すべての工程において700℃以上に温度を加え
ることがなくC/TFT を作ることができる。そのため、基
板材料として、石英等の高価な基板を用いなくてもよ
く、本発明の大画素の液晶表示装置にきわめて適してい
るプロセスである。
しかし図1(A) のアニ−ルは求める特性により省略し、
双方を図1(D) の熱アニ−ルにより兼ねさせて製造時間
の短縮を図ってもよい。図2(A) において、層間絶縁物
(8) を前記したスパッタ法により酸化珪素膜の形成とし
て行った。この酸化珪素膜の形成はLPCVD 法、光CVD法
を用いてもよい。例えば0.2 〜1.0 μmの厚さに形成し
た。その後、図2(A)に示す如く、フォトマスクを用
いて電極用の窓(32)を形成した。
1μmの厚さにスパッタ法により形成し、リ−ド(9),
(9')およびコンタクト(29),(29')をフォトマスクを用
いて図2(B) の如く作製した。
μ) 、スレッシュホ−ルド電圧、ドレイン耐圧
(VBDV )、フォトセンシティビティ(PS)は表1の通り
であった。
mの場合を示す。かかる半導体を用いることにより、一
般に不可能とされていたTFT に大きな移動度を得ること
ができ、加えて感光性がなく、かつドレイン耐圧を大き
なレベルで得た。そのため、初めて図3、図4に示した
液晶表示装置用のNTFTまたはC/TFT を構成させることが
できた。
このC/TFT の出力を画素に連結させるためさらに図2
(B) において、ポリイミド等の有機樹脂(34)を形成し
た。そしてフォトマスクにより再度の窓あけを行っ
た。2つのTFT の出力端を液晶装置の一方の透明電極に
連結するため、スパッタ法によりITO(インジュ−ム・ス
ズ酸化膜)を形成した。それをフォトマスクによりエ
ッチングして、透明電極(33)を構成させた。このITO は
室温〜150 ℃で成膜し、それを200 〜300 ℃の酸素また
は大気中のアニ−ルにより成就した。
明導電膜の電極(33)とを同一ガラス基板(1) 上に作製し
た。
施例を示す。X軸方向にVDD(18)、VSS(19)、V DD'(1
8')を有するX軸方向の配線(以下X線ともいう)を形
成した。なおY軸方向はVGG(22)、VGG'(23) とY軸方
向の配線(以下Y線ともいう)を形成した。図面(A) は
平面図であるが、そのA-A'の縦断面図を図5(B) に示
す。またB-B'の縦断面図を図5(C) に示す。
2)との交差部に設け、VDD(18)とV GG'(23) との交差部
にも他の画素用のPTFT(21') が同様に設けられている。
またNTFT(11)はVSS(19)とVGG(22)との交差部に設けら
れている。VSS(19)とVGG(22)との交差部の下側には他
の画素用のNTFT(11') が設けられている。C/TFT を用い
たマトリックス構成を有せしめた。それらPTFTはソ−ス
(5) がコンタクト(32)を介してX線VDD(18)に連結さ
れ、ゲイト(4) は多層形成がなされたY線VGG(22)に連
結されている。ドレイン(6) はコンタクト(29)を介して
透明導電膜の電極(33)に連結している。
(7),(7')には酸素が意図的に添加され、ソ−ス、ドレイ
ンには添加させないようにした。
2') を介してX線VSS(19)に連結され、ゲイト(4')はY
線VGG(22)に、ドレイン(6')はコンタクト(29') を介し
て透明導電膜(33)に連結している。かくして2本のX線
(18),(19) に挟まれた間(内側)に画素である透明導電
膜(33)とC/TFT(21),(11)とにより1つのピクセルを構成
せしめた。かかる構造を左右、上下に繰り返すことによ
り、2×2のマトリックスの1つの例またはそれを拡大
した640 ×480 、1280×960 といった大画面の液晶表示
装置を作ることが可能となった。
が相補構成をして設けられていること、また電極(33)は
液晶電位VLCを構成するが、それは、PTFTがオンであり
NTFTがオフか、またはPTFTがオフでありNTFTがオンか、
のいずれのレベルに固定されることである。
されても、C/TFT はソ−ス、ドレインはおろか、特にチ
ャネル形成領域が光に対し非感光性であるため、反射型
のみならず透光型の液晶表示装置であっても遮蔽手段を
設けることなしに動作をさせることが可能であった。
新たに増えても、液晶装置における開口率(全面積(34)
に対し実際に表示する液晶表示有効面積(33)の割合) に
関しては、従来の図1の1つのみの導電型をもつTFT を
各画素に連結した場合とまったく変わらず、不利になら
ない。
膜、配向処理を施し、さらにこの基板と他方の液晶の電
極(図5(34)) を有する基板との間に一定の間隔をあ
け、公知の方法により互いに配設をした。そしてその間
に液晶を注入して液晶表示装置として完成させた。
隔を約10μm程度とし、透明導電膜双方に配向膜をラビ
ング処理して形成させる必要がある。
る場合は、動作電圧を±20Vとし、また、セルの間隔を
1.5 〜3.5 μm例えば2.3 μmとし、反対電極(図5)
(34)上にのみ配向膜を設けラビング処理を施せばよい。
合には、配向膜は不用であり、スイッチング速度を大と
するため、動作電圧は±10〜±15Vとし、セル間隔は1
〜10μmと薄くした。
る場合には、偏光板も不用のため、反射型としても、ま
た透過型としても光量を大きくすることができる。その
液晶はスレッシュホ−ルドがないため、本発明のC/TFT
に示す如く、明確なスレッシュホ−ルド電圧が規定され
るC/TFT 型とすることにより大きなコントラスト実現す
ることとクロスト−ク(隣の画素との悪干渉)を除くこ
とができた。
PTFTを、Vss側にNTFTを形成した。するとその出力はV
DDまたはVssを作るため明確なレベルを決定できる。し
かしVGGに対しては、VLCはインバ−タ(逆相)とな
る。
圧)となる場合の2Tr/cell方式(C/TFT方式)を以下の実
施例にて示す。
おいて、VDD側に逆にNTFT(11)を、Vss側に逆にPTFT(2
1)を連結したC/TFT 構成を有する。すると、その出力で
あるVLCはVGGと同相(VGGが正電圧のとき正電圧の出
力、負電圧の時負電圧の出力)になり、その出力電位は
VGG−Vthp およびVGG−Vthn で与えられる。Vthp
とVthn とが異なる時は図4の液晶の他の端子(13)にオ
フセットバイアスを加えて等しくすると好ましかった。
かくするとVGGをVDDより大にしなければならない欠点
はあるが、ゲイト電極とVLCとの間で多少のリ−クがあ
ってもあまり気にしなくてもよいという特長を有する。
とNTFTとを互いに逆に設ければよい。そのため、実施例
2と図5における製造工程および開口率はまったく同じ
値を作ることができる。その他は実施例2と同様であ
る。
各ピクセルに、NTFTのみを各画素等に連結して設けた1T
r/cell方式のものである。するとVLCのレベルは、フロ
−ティングとなりバラツキがあるが、本発明に示すTFT
が非感光性であるため、実使用の際のTFTに光が照射さ
れることを防ぐ遮光手段を設ける必要がなく、従来より
簡単にアクティブ型液晶表示装置を作ることができた。
その他は実施例1,3と同様である。
ることにより、特にチャネル形成領域に酸素等の不純物
を添加して非感光性のセミアモルファス半導体とすると
ともに、ソ−ス、ドレインにはこれらの不純物の添加を
せずにドナ−またはアクセプタのイオン化率の向上を図
ることにより遮光手段が不用となった。さらにかかるTF
T 、特にC/TFT としてマトリックス化された各画素に連
結することにより、1)遮蔽手段が不要となった液晶表示
装置を作ることができる2)ソ−ス、ドレインのシ−ト抵
抗の低下による高速化3)酸素をPI、NIよりもソ−ス、ド
レイン側にわたらせることにより、ドレイン耐圧を3〜
10Vも 向上せしめたという多くの特長を有する。
として液晶表示装置に用いた例を示した。しかしその他
の半導体装置、例えばイメ−ジセンサ、モノリシック型
集積回路における負荷または三次元素子として用いるこ
とも可能である。
体として非感光性のセミアモルファスまたはセミクリス
タル構造のシリコンを主成分とする材料を用いた。しか
し同じ目的のために可能であるならば他の結晶構造の半
導体を用いてもよい。またセルフアライン型のC/TFT に
よることにより高速処理を行った。しかしイオン注入法
を用いずに非セルフアライン方式によりTFT を作っても
よいことはいうまでもない。
TFT の作製方法を示す図。
TFT の作製方法を示す図。
液晶表示装置を示す図。
アクティブ型液晶装置の回路図。
平面図(A) 、縦断面図(B),(C)
Claims (6)
- 【請求項1】絶縁表面上に形成された薄膜トランジスタ
であって、 前記薄膜トランジスタは、ソース領域およびドレイン領
域、ならびに前記ソース領域と前記ドレイン領域との間
のチャネル形成領域を含む結晶性を有する半導体と、 ゲート電極と、前記チャネル形成領域と前記ゲート電極
との間のゲート絶縁膜と、を有しており、 前記ソ−ス領域及び前記ドレイン領域の酸素、窒素及び
炭素の総量は7×1019cm-3以下であり、前記ソ−ス領域及び前記ドレイン領域の酸素、窒素及び
炭素の総量は、前記チャネル形成領域の酸素、窒素及び
炭素の総量より少ない ことを特徴とする薄膜トランジス
タ。 - 【請求項2】絶縁表面上に形成された薄膜トランジスタ
であって、 前記薄膜トランジスタは、ソース領域およびドレイン領
域、ならびに前記ソース領域と前記ドレイン領域との間
のチャネル形成領域を含む結晶性を有する半導体と、 ゲート電極と、前記チャネル形成領域と前記ゲート電極
との間のゲート絶縁膜と、を有しており、 前記ソース領域および前記ドレイン領域の酸素、炭素お
よび窒素の総量は7×1019cm-3以下であり、前記ソ−ス領域及び前記ドレイン領域の酸素、窒素及び
炭素の総量は、前記チャネル形成領域の酸素、窒素及び
炭素の総量より少なく、 前記半導体のチャネル形成領域のホウ素の濃度は1×1
015〜5×1017cm-3であることを特徴とする薄膜ト
ランジスタ。 - 【請求項3】前記ソース領域および前記ドレイン領域の
酸素、窒素および炭素の総量は、1×1019cm-3以下
であることを特徴とする請求項1または2に記載の薄膜
トランジスタ。 - 【請求項4】絶縁表面を有する基板と、 前記基板上にマトリクス状に配置された複数の画素電極
と、 前記複数の画素電極のそれぞれに接続された複数の薄膜
トランジスタと、を有する半導体装置であって、 前記薄膜トランジスタは、ソース領域およびドレイン領
域、ならびに前記ソース領域および前記ドレイン領域と
の間のチャネル形成領域を含む結晶性を有する半導体
と、 ゲート電極と、 前記チャネル形成領域と前記ゲート電極との間のゲート
絶縁膜と、を有しており、 前記ソース領域および前記ドレイン領域の酸素、窒素お
よび炭素の総量は7×1019cm-3以下であり、 前記ソ−ス領域及び前記ドレイン領域の酸素、窒素及び
炭素の総量は、前記チャネル形成領域の酸素、窒素及び
炭素の総量より少ないことを特徴とする半導体装置。 - 【請求項5】絶縁表面を有する基板と、 前記基板上にマトリクス状に配置された複数の画素電極
と、 前記複数の画素電極のそれぞれに接続された複数の薄膜
トランジスタと、を有する半導体装置であって、 前記薄膜トランジスタは、ソ−ス領域およびドレイン領
域、ならびに前記ソース領域および前記ドレイン領域と
の間のチャネル形成領域を含む結晶性を有する半導体
と、 ゲート電極と、 前記チャネル形成領域と前記ゲート電極との間のゲート
絶縁膜と、を有しており、 前記ソース領域および前記ドレイン領域の酸素、窒素お
よび炭素の総量は7×1019cm-3以下であり、 前記ソ−ス領域及び前記ドレイン領域の酸素、窒素及び
炭素の総量は、前記チャネル形成領域の酸素、窒素及び
炭素の総量より少なく、 前記半導体のチャネル形成領域のホウ素の濃度は1×1
015〜5×1017cm-3であることを特徴とする半導体
装置。 - 【請求項6】前記ソース領域および前記ドレイン領域の
酸素、窒素および炭素の総量は1×1019cm-3以下で
あることを特徴とする請求項4または5に記載の半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22499299A JP3253936B2 (ja) | 1999-08-09 | 1999-08-09 | 薄膜トランジスタ及び半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22499299A JP3253936B2 (ja) | 1999-08-09 | 1999-08-09 | 薄膜トランジスタ及び半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31659890A Division JP3029289B2 (ja) | 1990-11-20 | 1990-11-20 | 液晶表示装置 |
Related Child Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000074445A Division JP3229303B2 (ja) | 1990-11-20 | 2000-03-16 | 半導体装置 |
JP2001078300A Division JP3422781B2 (ja) | 2001-03-19 | 2001-03-19 | 半導体装置 |
JP2001078301A Division JP3422782B2 (ja) | 2001-03-19 | 2001-03-19 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000077675A JP2000077675A (ja) | 2000-03-14 |
JP3253936B2 true JP3253936B2 (ja) | 2002-02-04 |
Family
ID=16822401
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22499299A Expired - Lifetime JP3253936B2 (ja) | 1999-08-09 | 1999-08-09 | 薄膜トランジスタ及び半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3253936B2 (ja) |
-
1999
- 1999-08-09 JP JP22499299A patent/JP3253936B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000077675A (ja) | 2000-03-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2999271B2 (ja) | 表示装置 | |
US6281520B1 (en) | Gate insulated field effect transistors and method of manufacturing the same | |
US5514879A (en) | Gate insulated field effect transistors and method of manufacturing the same | |
KR100289755B1 (ko) | 전기광학장치제작방법 | |
KR940005243B1 (ko) | 전기광학장치와 그 구동방법 | |
JP2767495B2 (ja) | 半導体装置および表示装置 | |
JP3029288B2 (ja) | 液晶表示装置 | |
JP3029289B2 (ja) | 液晶表示装置 | |
JP3234201B2 (ja) | 半導体装置 | |
JP3229304B2 (ja) | 絶縁ゲート型電界効果トランジスタおよび半導体装置 | |
JP3253936B2 (ja) | 薄膜トランジスタ及び半導体装置 | |
JP3229303B2 (ja) | 半導体装置 | |
JP3013259B2 (ja) | 液晶表示装置 | |
JP3297674B2 (ja) | 表示装置 | |
JP2852919B2 (ja) | 液晶表示装置 | |
JP3422781B2 (ja) | 半導体装置 | |
JP3422782B2 (ja) | 半導体装置 | |
JP2739149B2 (ja) | 液晶表示装置 | |
US20060139506A1 (en) | Liquid crystal display device and fabrication method thereof | |
JP2742725B2 (ja) | 表示装置 | |
KR100832885B1 (ko) | 액정표시장치용 액정패널의 박막 트랜지스터 및 그의제조방법 | |
JP3651731B2 (ja) | 表示装置 | |
JP3330910B2 (ja) | 電気光学装置 | |
JP3220092B2 (ja) | 表示装置 | |
JP3229938B2 (ja) | 表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 9 |
|
EXPY | Cancellation because of completion of term |