JP3297674B2 - 表示装置 - Google Patents
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- JP3297674B2 JP3297674B2 JP2000319873A JP2000319873A JP3297674B2 JP 3297674 B2 JP3297674 B2 JP 3297674B2 JP 2000319873 A JP2000319873 A JP 2000319873A JP 2000319873 A JP2000319873 A JP 2000319873A JP 3297674 B2 JP3297674 B2 JP 3297674B2
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Description
【0001】
【発明の属する技術分野】本発明は、駆動用スイッチン
グ素子として薄膜トランジスタ(以下TFTという)を
使用した液晶電気光学装置に関するものである。
グ素子として薄膜トランジスタ(以下TFTという)を
使用した液晶電気光学装置に関するものである。
【0002】
【従来の技術】従来、TFTを用いたアクティブマトリ
クス型の液晶電気光学装置が知られている。この場合、
TFTにはアモルファスまたは多結晶型の半導体を用
い、1つの画素にP型またはN型のいずれか一方のみの
タイプのTFTを用いたものである。即ち、一般にはN
チャネル型TFT(NTFTという)を画素に直列に連
結している。その代表例を図2に示す。
クス型の液晶電気光学装置が知られている。この場合、
TFTにはアモルファスまたは多結晶型の半導体を用
い、1つの画素にP型またはN型のいずれか一方のみの
タイプのTFTを用いたものである。即ち、一般にはN
チャネル型TFT(NTFTという)を画素に直列に連
結している。その代表例を図2に示す。
【0003】図2は液晶電気光学装置の等価回路を概略
的に示したものであり、22は一つの画素の液晶部分を
示している。それに直列に連結してNTFT21が設け
られている。このような画素をマトリックス配列せしめ
たものである。一般には640×480 または1260×960 と
非常に多くの画素を有するが、この図面ではそれと同意
味で単純に2×2のマトリックス配列を描いている。こ
のそれぞれの画素に対し周辺回路26、27より信号を
加え、所定の画素を選択的にオンとし、他の画素をオフ
とするとこのTFTのオン、オフ特性が一般には良好な
場合、時分割駆動により、高デューティーの場合でもコ
ントラストの大きい液晶電気光学装置を実現することが
できる。
的に示したものであり、22は一つの画素の液晶部分を
示している。それに直列に連結してNTFT21が設け
られている。このような画素をマトリックス配列せしめ
たものである。一般には640×480 または1260×960 と
非常に多くの画素を有するが、この図面ではそれと同意
味で単純に2×2のマトリックス配列を描いている。こ
のそれぞれの画素に対し周辺回路26、27より信号を
加え、所定の画素を選択的にオンとし、他の画素をオフ
とするとこのTFTのオン、オフ特性が一般には良好な
場合、時分割駆動により、高デューティーの場合でもコ
ントラストの大きい液晶電気光学装置を実現することが
できる。
【0004】
【発明が解決しようとする課題】しかしながら、実際に
このような液晶電気光学装置を製造してみると、TFT
の出力、すなわち液晶にとっての入力の電圧VLC20
(液晶電位という) は、しばしば“1”(High)と
するべき時に“1”(High) にならない、逆に
“0”(Low)となるべき時に“0”(Low)にな
らない場合がある。これは、画素に信号を加えるスイッ
チング素子であるTFTがON、OFFの状態におい
て、非対称な状態におかれることが原因である。
このような液晶電気光学装置を製造してみると、TFT
の出力、すなわち液晶にとっての入力の電圧VLC20
(液晶電位という) は、しばしば“1”(High)と
するべき時に“1”(High) にならない、逆に
“0”(Low)となるべき時に“0”(Low)にな
らない場合がある。これは、画素に信号を加えるスイッ
チング素子であるTFTがON、OFFの状態におい
て、非対称な状態におかれることが原因である。
【0005】液晶22はその動作状況においては本来絶
縁性であり、また、TFTがオフの時に液晶電位(VLC)
は浮いた状態になる。そしてこの液晶22は等価回路的
にキャパシタであるため、そこに蓄積された電荷により
VLCが決められる。この電荷は液晶の抵抗RLC24が比
較的小さい抵抗であったり、ゴミ、イオン性不純物が液
晶中に存在することによりリ−クする。
縁性であり、また、TFTがオフの時に液晶電位(VLC)
は浮いた状態になる。そしてこの液晶22は等価回路的
にキャパシタであるため、そこに蓄積された電荷により
VLCが決められる。この電荷は液晶の抵抗RLC24が比
較的小さい抵抗であったり、ゴミ、イオン性不純物が液
晶中に存在することによりリ−クする。
【0006】また、TFT21のゲイト絶縁膜のピンホ
ールによりゲイト電極とTFTの入出力端間にRGS25
が生じた場合にはそこから電荷がもれ、VLC20は中途
半端な状態になってしまう。
ールによりゲイト電極とTFTの入出力端間にRGS25
が生じた場合にはそこから電荷がもれ、VLC20は中途
半端な状態になってしまう。
【0007】このため1つのパネル中に20万〜500
万個の画素を有する液晶表示装置においては、TFTも
同様に存在するため、前述のような問題が発生し、高い
歩留まりを成就することができない。特に液晶22は一
般にはTN(ツイステッドネマティック) 液晶が用いら
れる。その液晶の配向のためにはそれぞれの電極上にラ
ビングした配向膜を設ける。このラビング処理のため発
生する静電気によりTFTに弱い絶縁破壊が起こり、隣
の画素との間または隣の導線との間でリ−クしたり、ま
たゲイト絶縁膜が弱く、リ−クをしたりしてしまう。ア
クティブマトリクス型の液晶電気光学装置においては、
液晶電位を1フレ−ムの間はたえず初期値と同じ値とし
て所定のレベルを保つことがきわめて重要である。しか
し実際は不良が多く、必ずしも成就しないのが実情であ
る。
万個の画素を有する液晶表示装置においては、TFTも
同様に存在するため、前述のような問題が発生し、高い
歩留まりを成就することができない。特に液晶22は一
般にはTN(ツイステッドネマティック) 液晶が用いら
れる。その液晶の配向のためにはそれぞれの電極上にラ
ビングした配向膜を設ける。このラビング処理のため発
生する静電気によりTFTに弱い絶縁破壊が起こり、隣
の画素との間または隣の導線との間でリ−クしたり、ま
たゲイト絶縁膜が弱く、リ−クをしたりしてしまう。ア
クティブマトリクス型の液晶電気光学装置においては、
液晶電位を1フレ−ムの間はたえず初期値と同じ値とし
て所定のレベルを保つことがきわめて重要である。しか
し実際は不良が多く、必ずしも成就しないのが実情であ
る。
【0008】また液晶材料が強誘電性液晶であると、注
入電流を大きくする必要がある。このためにはTFTの
素子寸法を大きくして電流マ−ジンを大きくとらなけれ
ばならないという欠点がある。
入電流を大きくする必要がある。このためにはTFTの
素子寸法を大きくして電流マ−ジンを大きくとらなけれ
ばならないという欠点がある。
【0009】本発明は表示装置の各画素を駆動する駆動
素子のON、OFF時における状態の非対称性に起因す
る問題、すなわち表示部分の電位が”1”、”0”に十
分安定して固定されず、1フレーム中にそのレベルがド
リフトするという問題を解決することを発明の目的とす
る。
素子のON、OFF時における状態の非対称性に起因す
る問題、すなわち表示部分の電位が”1”、”0”に十
分安定して固定されず、1フレーム中にそのレベルがド
リフトするという問題を解決することを発明の目的とす
る。
【0010】加えて、一つの液晶電気光学装置に多数存
在するTFTの動作不良(主として、ソース、ドレイン
間のショートやリークによる不良)が発生した場合の補
償機能を持つ液晶電気光学装置を提案するものである。
在するTFTの動作不良(主として、ソース、ドレイン
間のショートやリークによる不良)が発生した場合の補
償機能を持つ液晶電気光学装置を提案するものである。
【0011】
【課題を解決するための手段】本発明は、基板上にマト
リックス構成を有する複数の画素が設けられた液晶電気
光学装置であって、それぞれの画素電極にPチャネル型
薄膜トランジスタとNチャネル型薄膜トランジスタとを
相補型に構成した相補型薄膜トランジスタを複数組設
け、該複数の相補型薄膜トランジスタの入出力端を直列
に接続し、この入出力端の一方を前記画素電極へ、他の
一方を第1の信号線へ接続し、かつ前記複数の相補型薄
膜トランジスタの全てのゲイト電極を第2の信号線へ接
続したことを特徴とする液晶電気光学装置である。
リックス構成を有する複数の画素が設けられた液晶電気
光学装置であって、それぞれの画素電極にPチャネル型
薄膜トランジスタとNチャネル型薄膜トランジスタとを
相補型に構成した相補型薄膜トランジスタを複数組設
け、該複数の相補型薄膜トランジスタの入出力端を直列
に接続し、この入出力端の一方を前記画素電極へ、他の
一方を第1の信号線へ接続し、かつ前記複数の相補型薄
膜トランジスタの全てのゲイト電極を第2の信号線へ接
続したことを特徴とする液晶電気光学装置である。
【0012】ここで、相補型薄膜トランジスタとは、N
チャネル型薄膜トランジスタ(以下NTFTという)の
入出力部分の一方とPチャネル型薄膜トランジスタ(以
下PTFTという) の入出力部分の一方とがそれぞれ接
続されており、かつ前記PおよびNチャネル型薄膜トラ
ンジスタのゲート電極は互いに接続されており、これら
接続された部分が入出力であるソース, ドレイン及びゲ
ート電極となる相補型薄膜トランジスタ (以下C/TF
Tという)である。
チャネル型薄膜トランジスタ(以下NTFTという)の
入出力部分の一方とPチャネル型薄膜トランジスタ(以
下PTFTという) の入出力部分の一方とがそれぞれ接
続されており、かつ前記PおよびNチャネル型薄膜トラ
ンジスタのゲート電極は互いに接続されており、これら
接続された部分が入出力であるソース, ドレイン及びゲ
ート電極となる相補型薄膜トランジスタ (以下C/TF
Tという)である。
【0013】また、基板上にマトリックス構成を有する
複数の画素が設けられた液晶電気光学装置であって、そ
れぞれの画素電極に複数のPチャネル型薄膜トランジス
タと複数のNチャネル型薄膜トランジスタとを有し、前
記複数のPチャネル型薄膜トランジスタのソース、ドレ
イン領域の入出力端を直列に接続し、この入出力端の一
方を前記画素電極へ、他の一方を第1の信号線へ接続
し、前記複数のNチャネル型薄膜トランジスタのソー
ス、ドレイン領域の入出力端を直列に接続し、この入出
力端の一方を前記画素電極へ、他の一方を同じ第1の信
号線へ接続し、かつ前記薄膜トランジスタの全てのゲイ
ト電極を同一の第2の信号線へ接続したことを特徴とす
る液晶電気光学装置である。
複数の画素が設けられた液晶電気光学装置であって、そ
れぞれの画素電極に複数のPチャネル型薄膜トランジス
タと複数のNチャネル型薄膜トランジスタとを有し、前
記複数のPチャネル型薄膜トランジスタのソース、ドレ
イン領域の入出力端を直列に接続し、この入出力端の一
方を前記画素電極へ、他の一方を第1の信号線へ接続
し、前記複数のNチャネル型薄膜トランジスタのソー
ス、ドレイン領域の入出力端を直列に接続し、この入出
力端の一方を前記画素電極へ、他の一方を同じ第1の信
号線へ接続し、かつ前記薄膜トランジスタの全てのゲイ
ト電極を同一の第2の信号線へ接続したことを特徴とす
る液晶電気光学装置である。
【0014】本発明の代表例を図1に回路として示す。
図1に示される周辺回路1、2によって駆動される2×
2のアクティブマトリックス型の液晶電気光学装置の例
を示している。同図において、1つの画素部分3に対応
して、2つのPTFTFと2つのNTFTとが相補型構
成として接続されている。4つのTFTのうちPTFT
とNTFTとはソース、ドレイン領域が電気的に接続さ
れており、一組のC/TFTを構成している。この2つ
のC/TFTは画素電極に対して直列に入出力部が電気
的に接続されており、一方の入出力部4はマトリクス配
列された信号線VDD1 に接続され他方の入出力部5は液
晶の画素電極6に接続されている。
図1に示される周辺回路1、2によって駆動される2×
2のアクティブマトリックス型の液晶電気光学装置の例
を示している。同図において、1つの画素部分3に対応
して、2つのPTFTFと2つのNTFTとが相補型構
成として接続されている。4つのTFTのうちPTFT
とNTFTとはソース、ドレイン領域が電気的に接続さ
れており、一組のC/TFTを構成している。この2つ
のC/TFTは画素電極に対して直列に入出力部が電気
的に接続されており、一方の入出力部4はマトリクス配
列された信号線VDD1 に接続され他方の入出力部5は液
晶の画素電極6に接続されている。
【0015】また、この4つのTFTのゲイト電極は同
一の信号線VGG1 に接続されて、1つの画素部分に2組
のC/TFTが設けられた構成となっている。
一の信号線VGG1 に接続されて、1つの画素部分に2組
のC/TFTが設けられた構成となっている。
【0016】このような構成のTFTを持つ画素部分を
マトリクス配列させて、アクティブマトリクス型液晶電
気光学装置を構成している。
マトリクス配列させて、アクティブマトリクス型液晶電
気光学装置を構成している。
【0017】このような構成をとることによって、PT
FTとNTFTとからなるC/TFTのON、OFF時
における画素部分3の電位を”1”,”0”に十分安定
して固定させ、1フレーム中にそのレベルがドリフトし
てしまうことがない表示装置を得ることができる。
FTとNTFTとからなるC/TFTのON、OFF時
における画素部分3の電位を”1”,”0”に十分安定
して固定させ、1フレーム中にそのレベルがドリフトし
てしまうことがない表示装置を得ることができる。
【0018】また、本発明ではこのようなC/TFTF
を複数直列に設けて、4つのTFTのうちの一部が動作
不良(具体的にはソース、ドレイン間のショートやリー
ク)を起こしても、その他のTFTがその動作を補償す
ることができるものであります。すなわち、画素に対し
て、このC/TFTを直列に設けているので、一部が常
に導通状態であっても、残りのTFTで画素のON、O
FFの制御ができるためであります。
を複数直列に設けて、4つのTFTのうちの一部が動作
不良(具体的にはソース、ドレイン間のショートやリー
ク)を起こしても、その他のTFTがその動作を補償す
ることができるものであります。すなわち、画素に対し
て、このC/TFTを直列に設けているので、一部が常
に導通状態であっても、残りのTFTで画素のON、O
FFの制御ができるためであります。
【0019】また、直列に配置しているために、OFF
状態の微小な電流のリークが、通常のTFTの2倍の抵
抗のために発生する程度が少なく、より画素部分3の電
位を”1”,”0”に十分安定して固定させることが可
能となった。
状態の微小な電流のリークが、通常のTFTの2倍の抵
抗のために発生する程度が少なく、より画素部分3の電
位を”1”,”0”に十分安定して固定させることが可
能となった。
【0020】また図3により、本発明の他の例を示す。
図3においても図1と同様に説明のために2×2のマト
リクス配列された例を示している。
図3においても図1と同様に説明のために2×2のマト
リクス配列された例を示している。
【0021】同図において、1つの画素部分3に対応し
て、2つのPTFTFと2つのNTFTとが相補型構成
として接続されている。すなわち、4つのTFTのうち
2つのPTFTのソース、ドレイン領域を直列に接続
し、さらに2つのNTFTのソース、ドレイン領域をも
直列に接続している。このようなPTFT群とNTFT
群のソース、ドレイン領域が電気的に接続されており、
一組のC/TFTを構成している。このC/TFTは画
素電極に対して直列に入出力部が電気的に接続されてお
り、一方の入出力部30はマトリクス配列された信号線
VDD1 に接続され他方の入出力部31は液晶の画素電極
6に接続されている。
て、2つのPTFTFと2つのNTFTとが相補型構成
として接続されている。すなわち、4つのTFTのうち
2つのPTFTのソース、ドレイン領域を直列に接続
し、さらに2つのNTFTのソース、ドレイン領域をも
直列に接続している。このようなPTFT群とNTFT
群のソース、ドレイン領域が電気的に接続されており、
一組のC/TFTを構成している。このC/TFTは画
素電極に対して直列に入出力部が電気的に接続されてお
り、一方の入出力部30はマトリクス配列された信号線
VDD1 に接続され他方の入出力部31は液晶の画素電極
6に接続されている。
【0022】また、この4つのTFTのゲイト電極は同
一の信号線VGG1 に接続されて、1つの画素部分に4つ
のTFTからなる1組のC/TFTが設けられた構成と
なっている。
一の信号線VGG1 に接続されて、1つの画素部分に4つ
のTFTからなる1組のC/TFTが設けられた構成と
なっている。
【0023】このように、本発明においては、画素電極
に対して直列に複数個のTFTを設けて、個々あるいは
全体でC/TFTとして機能させることにより、TFT
の動作不良に対する補償の機能を実現したことを特徴と
するものであり、上記の例のみに限定されることはな
く、複数のTFTを設けても実現することができる。
に対して直列に複数個のTFTを設けて、個々あるいは
全体でC/TFTとして機能させることにより、TFT
の動作不良に対する補償の機能を実現したことを特徴と
するものであり、上記の例のみに限定されることはな
く、複数のTFTを設けても実現することができる。
【0024】また、図1の例においては、PTFTとN
TFTとの相対的な位置関係を変えても、全く同じ機能
を実現することができ、液晶電気光学装置のレイアウト
に自由度を与えることができる。
TFTとの相対的な位置関係を変えても、全く同じ機能
を実現することができ、液晶電気光学装置のレイアウト
に自由度を与えることができる。
【0025】
【実施例】〔実施例1〕この実施例は図3に示す等価回
路に対応する液晶電気光学装置であり、1つの画素に対
して、2つのPTFTと2つのNTFTを設けたもので
ある。
路に対応する液晶電気光学装置であり、1つの画素に対
して、2つのPTFTと2つのNTFTを設けたもので
ある。
【0026】また、図4にその上面図と断面図、図5に
本実施例で使用するTFTの作製工程図を示している。
これらの図においては説明を行う為に描かれたものであ
り、実際の装置の寸法とは異なっており、また説明の為
細部は省略している。
本実施例で使用するTFTの作製工程図を示している。
これらの図においては説明を行う為に描かれたものであ
り、実際の装置の寸法とは異なっており、また説明の為
細部は省略している。
【0027】まずPTFT41とNTFT40の作製工
程を図5を用いて説明する。PTFTもNTFTも基本
的な作製方法は導入する不純物の種類以外は同じなの
で、図5を使用して説明を行う。
程を図5を用いて説明する。PTFTもNTFTも基本
的な作製方法は導入する不純物の種類以外は同じなの
で、図5を使用して説明を行う。
【0028】まず、ANガラス、パイレックス(登録商
標)ガラス等の約600 ℃の熱処理に耐え得るガラス基板
50上にマグネトロンRF(高周波) スパッタ法を用いて
ブロッキング層としての酸化珪素膜51を1000〜3000Å
の厚さに作製した。プロセス条件は酸素100%雰囲気、成
膜温度150 ℃、出力400 〜800W、圧力0.5 Pa とした。
タ−ゲットに石英または単結晶シリコンを用い、成膜速
度は30〜100 Å/分であった。さらにこの上にシリコン
膜52をLPCVD(減圧気相) 法、スパッタ法または
プラズマCVD法により形成し、公知のフォトリソ等の
パターニング工程を経て(A) の形状を得た。
標)ガラス等の約600 ℃の熱処理に耐え得るガラス基板
50上にマグネトロンRF(高周波) スパッタ法を用いて
ブロッキング層としての酸化珪素膜51を1000〜3000Å
の厚さに作製した。プロセス条件は酸素100%雰囲気、成
膜温度150 ℃、出力400 〜800W、圧力0.5 Pa とした。
タ−ゲットに石英または単結晶シリコンを用い、成膜速
度は30〜100 Å/分であった。さらにこの上にシリコン
膜52をLPCVD(減圧気相) 法、スパッタ法または
プラズマCVD法により形成し、公知のフォトリソ等の
パターニング工程を経て(A) の形状を得た。
【0029】このシリコン膜を減圧気相法で形成する場
合、結晶化温度よりも100 〜200 ℃低い450 〜550 ℃、
例えば530 ℃でジシラン(Si2H6) またはトリシラン(Si3
H8)をCVD装置に供給して成膜した。反応炉内圧力は3
0〜300 Pa とした。成膜速度50〜250 Å/分であっ
た。NTFTとPTFTとのスレッシュホ−ルド電圧(V
th) を概略同一に制御するため、ホウ素をジボランを用
いて1×1014〜1×1017cm-3の濃度として成膜中に添加
してもよい。
合、結晶化温度よりも100 〜200 ℃低い450 〜550 ℃、
例えば530 ℃でジシラン(Si2H6) またはトリシラン(Si3
H8)をCVD装置に供給して成膜した。反応炉内圧力は3
0〜300 Pa とした。成膜速度50〜250 Å/分であっ
た。NTFTとPTFTとのスレッシュホ−ルド電圧(V
th) を概略同一に制御するため、ホウ素をジボランを用
いて1×1014〜1×1017cm-3の濃度として成膜中に添加
してもよい。
【0030】またこのシリコン膜をスパッタ法によって
得る場合、スパッタ前の背圧を1×10-5Pa 以下とし、
単結晶シリコンをタ−ゲットとし、アルゴンに水素を20
〜80%に混入した雰囲気で行った。例えばアルゴン20
%、水素80%とした。成膜温度は150 ℃、周波数は13.5
6MHz、スパッタ出力400 〜800Wとした。圧力は0.5 Pa
であった。
得る場合、スパッタ前の背圧を1×10-5Pa 以下とし、
単結晶シリコンをタ−ゲットとし、アルゴンに水素を20
〜80%に混入した雰囲気で行った。例えばアルゴン20
%、水素80%とした。成膜温度は150 ℃、周波数は13.5
6MHz、スパッタ出力400 〜800Wとした。圧力は0.5 Pa
であった。
【0031】またプラズマCVD法によりこのシリコン
膜を得る場合、その成膜温度は例えば300 ℃とし、反応
気体としてモノシラン(SiH4)またはジシラン(Si2H6) を
使用できる。このような反応性気体をPCVD装置内に
導入し、13.56MHzの高周波電力を加えて成膜した。
膜を得る場合、その成膜温度は例えば300 ℃とし、反応
気体としてモノシラン(SiH4)またはジシラン(Si2H6) を
使用できる。このような反応性気体をPCVD装置内に
導入し、13.56MHzの高周波電力を加えて成膜した。
【0032】これらの方法によって形成された被膜は、
酸素が7×1020cm-3以下であることが好ましい。この酸
素濃度が高いと、半導体層を結晶化させにくく、そのた
め熱アニ−ル温度を高くするかまたは熱アニ−ル時間を
長くしなければならない。また少なすぎると、液晶電気
光学装置に使用するバックライトにより半導体層が光照
射された際にオフ状態のリ−ク電流が増加してしまう。
そのため4×1019〜4×1021cm-3の範囲であれば、中温
(600℃以下)の熱アニールで容易に結晶化可能であ
る。例えば本実施例で使用する被膜をSIMS(二次イオン
質量分析) 法によって不純物を測定した。その結果、酸
素量が8×1018cm-3、炭素3×1016cm-3を得た。また水
素は4×1020cm-3であり、珪素4×1022cm-3として比較
すると1原子%であった。
酸素が7×1020cm-3以下であることが好ましい。この酸
素濃度が高いと、半導体層を結晶化させにくく、そのた
め熱アニ−ル温度を高くするかまたは熱アニ−ル時間を
長くしなければならない。また少なすぎると、液晶電気
光学装置に使用するバックライトにより半導体層が光照
射された際にオフ状態のリ−ク電流が増加してしまう。
そのため4×1019〜4×1021cm-3の範囲であれば、中温
(600℃以下)の熱アニールで容易に結晶化可能であ
る。例えば本実施例で使用する被膜をSIMS(二次イオン
質量分析) 法によって不純物を測定した。その結果、酸
素量が8×1018cm-3、炭素3×1016cm-3を得た。また水
素は4×1020cm-3であり、珪素4×1022cm-3として比較
すると1原子%であった。
【0033】また、ソ−ス、ドレイン領域に対してより
結晶化を助長させるため、酸素濃度を7×1020cm-3以
下、好ましくは7×1019cm-3以下とし、ピクセル構成す
るTFTのチャネル形成領域の一部のみに酸素、炭素又
は窒素をイオン注入法により5×1019〜5×1021cm-3と
なるように添加して光に対する敏感性を弱くすることも
有効である。このようにした場合、特に周辺回路を構成
するTFTには、この酸素の混入をより少なくし、より
大きいキャリア移動度を有せしめることができ、高周波
動作を容易にさせることができ、画素周辺のスイッチン
グのTFTはオフ状態でリーク電流を減らすことが可能
となった。
結晶化を助長させるため、酸素濃度を7×1020cm-3以
下、好ましくは7×1019cm-3以下とし、ピクセル構成す
るTFTのチャネル形成領域の一部のみに酸素、炭素又
は窒素をイオン注入法により5×1019〜5×1021cm-3と
なるように添加して光に対する敏感性を弱くすることも
有効である。このようにした場合、特に周辺回路を構成
するTFTには、この酸素の混入をより少なくし、より
大きいキャリア移動度を有せしめることができ、高周波
動作を容易にさせることができ、画素周辺のスイッチン
グのTFTはオフ状態でリーク電流を減らすことが可能
となった。
【0034】これらの方法によって形成された被膜中に
は、酸素が7×1019cm-3以下、好ましくは1×1019cm-3
以下の存在濃度であることが好ましい。なぜなら、その
代表的な結晶化条件下で結晶化をさせる場合、結晶化の
程度を助長させ得るからである。
は、酸素が7×1019cm-3以下、好ましくは1×1019cm-3
以下の存在濃度であることが好ましい。なぜなら、その
代表的な結晶化条件下で結晶化をさせる場合、結晶化の
程度を助長させ得るからである。
【0035】かくして、アモルファス状態の珪素膜を50
0 〜3000Å、例えば1500Åの厚さに作製の後、450 〜70
0 ℃の温度にて12〜70時間非酸化物雰囲気にて中温の加
熱処理した。例えば窒素または水素雰囲気にて600 ℃の
温度で保持した。この珪素膜の下の基板表面にアモルフ
ァスの酸化珪素膜が形成されているため、この熱処理で
特定の核が存在せず、全体が均一に加熱アニ−ルされ
る。即ち、成膜時はアモルファス構造を有し、また水素
は単に混入しているのみである。このアニ−ルにより、
珪素膜はアモルファス構造から秩序性の高い状態に移
り、その一部は結晶状態を呈する。特にシリコンの成膜
時に比較的秩序性の高い領域は特に結晶化をして結晶状
態となろうとする。しかしこれらの領域間に存在する珪
素により互いの結合がなされるため、珪素同志は互いに
ひっぱりあう。結晶としてもレ−ザラマン分光により測
定すると、単結晶の珪素のピ−ク522 cm-1より低周波側
にシフトしたピ−クが観察される。それの見掛け上の粒
径は半値巾から計算すると、50〜500 Åとマイクロクリ
スタルのようになっているが、実際はこの結晶性の高い
領域は多数あってクラスタ構造を有し、その各クラスタ
間は互いに珪素同志で結合(アンカリング) がされたセ
ミアモルファス構造の被膜を形成させることができた。
結果として、この被膜は実質的にグレインバウンダリ(G
B という) がないといってもよい状態を呈する。キャリ
アは各クラスタ間をアンカリングされた個所を通じ互い
に容易に移動し得るため、いわゆるGBの明確に存在する
多結晶珪素よりも高いキャリア移動度となる。即ちホ−
ル移動度(μh)=10〜200cm2/Vsec 、電子移動度(μ
e )=15〜300cm2/Vsec が得られる。
0 〜3000Å、例えば1500Åの厚さに作製の後、450 〜70
0 ℃の温度にて12〜70時間非酸化物雰囲気にて中温の加
熱処理した。例えば窒素または水素雰囲気にて600 ℃の
温度で保持した。この珪素膜の下の基板表面にアモルフ
ァスの酸化珪素膜が形成されているため、この熱処理で
特定の核が存在せず、全体が均一に加熱アニ−ルされ
る。即ち、成膜時はアモルファス構造を有し、また水素
は単に混入しているのみである。このアニ−ルにより、
珪素膜はアモルファス構造から秩序性の高い状態に移
り、その一部は結晶状態を呈する。特にシリコンの成膜
時に比較的秩序性の高い領域は特に結晶化をして結晶状
態となろうとする。しかしこれらの領域間に存在する珪
素により互いの結合がなされるため、珪素同志は互いに
ひっぱりあう。結晶としてもレ−ザラマン分光により測
定すると、単結晶の珪素のピ−ク522 cm-1より低周波側
にシフトしたピ−クが観察される。それの見掛け上の粒
径は半値巾から計算すると、50〜500 Åとマイクロクリ
スタルのようになっているが、実際はこの結晶性の高い
領域は多数あってクラスタ構造を有し、その各クラスタ
間は互いに珪素同志で結合(アンカリング) がされたセ
ミアモルファス構造の被膜を形成させることができた。
結果として、この被膜は実質的にグレインバウンダリ(G
B という) がないといってもよい状態を呈する。キャリ
アは各クラスタ間をアンカリングされた個所を通じ互い
に容易に移動し得るため、いわゆるGBの明確に存在する
多結晶珪素よりも高いキャリア移動度となる。即ちホ−
ル移動度(μh)=10〜200cm2/Vsec 、電子移動度(μ
e )=15〜300cm2/Vsec が得られる。
【0036】他方、上記の如く中温でのアニ−ルではな
く、900 〜1200℃の温度での高温アニ−ルにより被膜を
多結晶化すると、核からの固相成長により被膜中の不純
物の偏析がおきて、GBには酸素、炭素、窒素等の不純物
が多くなり、結晶中の移動度は大きいが、GBでのバリア
(障壁)を作ってそこでのキャリアの移動を阻害してし
まう。そして結果としては10cm2/Vsec以上の移動度がな
かなか得られないのが実情である。
く、900 〜1200℃の温度での高温アニ−ルにより被膜を
多結晶化すると、核からの固相成長により被膜中の不純
物の偏析がおきて、GBには酸素、炭素、窒素等の不純物
が多くなり、結晶中の移動度は大きいが、GBでのバリア
(障壁)を作ってそこでのキャリアの移動を阻害してし
まう。そして結果としては10cm2/Vsec以上の移動度がな
かなか得られないのが実情である。
【0037】即ち、本発明の実施例ではかくの如く、セ
ミアモルファスまたはセミクリスタル構造を有するシリ
コン半導体を用いている。またこの上に酸化珪素膜をゲ
イト絶縁膜420として厚さは500 〜2000Å例えば1000
Åに形成した。これはブロッキング層としての酸化珪素
膜51の作製と同一条件とした。この成膜中に弗素を少
量添加させてもよい。さらにこの後、この上側にアルミ
ニウムからなる金属被膜を形成した。これをフォトマス
クにてパタ−ニングし、ゲイト電極413、416を形
成した。例えばチャネル長10μm、厚さ0.3μmの厚
さに形成し図5(B) の形状を得た。 また、このゲイト
電極の延長部分は図4の上面図におけるY方向の電極配
線43、44を同時に構成している。
ミアモルファスまたはセミクリスタル構造を有するシリ
コン半導体を用いている。またこの上に酸化珪素膜をゲ
イト絶縁膜420として厚さは500 〜2000Å例えば1000
Åに形成した。これはブロッキング層としての酸化珪素
膜51の作製と同一条件とした。この成膜中に弗素を少
量添加させてもよい。さらにこの後、この上側にアルミ
ニウムからなる金属被膜を形成した。これをフォトマス
クにてパタ−ニングし、ゲイト電極413、416を形
成した。例えばチャネル長10μm、厚さ0.3μmの厚
さに形成し図5(B) の形状を得た。 また、このゲイト
電極の延長部分は図4の上面図におけるY方向の電極配
線43、44を同時に構成している。
【0038】このゲイト電極としては、アルミニウムを
使用したが、その他の金属材料、例えばモリブデン、ク
ロムやドープされたシリコン被膜等を使用できる。ま
た、本実施例のようにアルミニウムをゲイト電極として
使用した場合には、その周辺を陽極酸化し、その酸化膜
を利用して、セルファライン的にソース、ドレイン領域
の電極のコンタクトホールを形成でき、チャネル領域の
近くに給電点を設けることができ、ソース、ドレイン領
域における抵抗成分の影響を少なくすることが可能とな
る。
使用したが、その他の金属材料、例えばモリブデン、ク
ロムやドープされたシリコン被膜等を使用できる。ま
た、本実施例のようにアルミニウムをゲイト電極として
使用した場合には、その周辺を陽極酸化し、その酸化膜
を利用して、セルファライン的にソース、ドレイン領域
の電極のコンタクトホールを形成でき、チャネル領域の
近くに給電点を設けることができ、ソース、ドレイン領
域における抵抗成分の影響を少なくすることが可能とな
る。
【0039】次に、図5(C) において、フォトレジスト
をフォトマスクを用いて形成し、NTFT領域上にマス
クを形成し、まずPTFTを作製する。
をフォトマスクを用いて形成し、NTFT領域上にマス
クを形成し、まずPTFTを作製する。
【0040】PTFT用であればソ−ス、ドレイン領域
410、412、415に対し、ホウ素を1×1015cm-3
のド−プ量をイオン注入法によりゲイト電極をマスクと
してセルファラインで形成した。
410、412、415に対し、ホウ素を1×1015cm-3
のド−プ量をイオン注入法によりゲイト電極をマスクと
してセルファラインで形成した。
【0041】また、NTFTを作製する場合はこの不純
物として、リンを1×1015cm-3の量、イオン注入法によ
り添加することによりNTFT用のソース、ドレインを
形成することができる。本実施例においては図4に示さ
れるようにPTFT41とNTFT40が平行に並んで
いるので、それぞれのTFTを作製する際には片側のT
FTの領域をフォトレジスト等でマスクをすればよい。
物として、リンを1×1015cm-3の量、イオン注入法によ
り添加することによりNTFT用のソース、ドレインを
形成することができる。本実施例においては図4に示さ
れるようにPTFT41とNTFT40が平行に並んで
いるので、それぞれのTFTを作製する際には片側のT
FTの領域をフォトレジスト等でマスクをすればよい。
【0042】また、このイオン注入はゲイト絶縁膜42
0を通じて行った。しかし図5(B)において、ゲイト電
極413、416をマスクとしてシリコン膜上の酸化珪
素を除去し、その後、ホウ素、リンを直接珪素膜中にイ
オン注入してもよい。
0を通じて行った。しかし図5(B)において、ゲイト電
極413、416をマスクとしてシリコン膜上の酸化珪
素を除去し、その後、ホウ素、リンを直接珪素膜中にイ
オン注入してもよい。
【0043】次に、600 ℃にて10〜50時間再び加熱アニ
−ルを行った。そして図4のNTFTの不純物領域ドレ
イン400、402、405、PTFTの不純物領域4
10、412、415の不純物を活性化してN+ 、P+
として作製した。また、ゲイト電極413下にはチャネ
ル形成領域411と401がゲイト電極416下にはチ
ャネル形成領域414と404がセミアモルファス半導
体として形成されている。
−ルを行った。そして図4のNTFTの不純物領域ドレ
イン400、402、405、PTFTの不純物領域4
10、412、415の不純物を活性化してN+ 、P+
として作製した。また、ゲイト電極413下にはチャネ
ル形成領域411と401がゲイト電極416下にはチ
ャネル形成領域414と404がセミアモルファス半導
体として形成されている。
【0044】かくすると、セルフアライン方式でありな
がらも、700 ℃以上にすべての温度を加えることがなく
図4に示すC/TFTを作ることができる。そのため、
基板材料として、石英等の高価な基板を用いなくてもよ
く、本発明の大画素の液晶電気光学装置にきわめて適し
ているプロセスである。
がらも、700 ℃以上にすべての温度を加えることがなく
図4に示すC/TFTを作ることができる。そのため、
基板材料として、石英等の高価な基板を用いなくてもよ
く、本発明の大画素の液晶電気光学装置にきわめて適し
ているプロセスである。
【0045】熱アニ−ルは図5(A),(C) で2回行った。
しかし図5(A) のアニ−ルは求める特性により省略し、
双方を図5(C) のアニ−ルにより兼ねさせて製造時間の
短縮を図ってもよい。
しかし図5(A) のアニ−ルは求める特性により省略し、
双方を図5(C) のアニ−ルにより兼ねさせて製造時間の
短縮を図ってもよい。
【0046】また、図5(C)のアニール工程の前また
は後において、ゲイト電極413、416の表面を陽極
酸化して、酸化アルミニウム絶縁膜53を形成する。次
に、図5(D) において、層間絶縁物418をその上面に
前記したスパッタ法により酸化珪素膜として形成を行っ
た。この酸化珪素膜の形成はLPCVD法、光CVD法
を用いてもよい。例えば0.2 〜0.4 μmの厚さに形成し
た。その後、フォトマスクを用いて電極用の窓54を形
成した。この窓の作製にはフォトマスクを使用して行う
が、その際に前述の酸化アルミニウム膜53にその端部
をあわせてコンタクトホールを形成し、不純物領域への
給電点とチャネル形成領域との距離を短くすることがで
きる。
は後において、ゲイト電極413、416の表面を陽極
酸化して、酸化アルミニウム絶縁膜53を形成する。次
に、図5(D) において、層間絶縁物418をその上面に
前記したスパッタ法により酸化珪素膜として形成を行っ
た。この酸化珪素膜の形成はLPCVD法、光CVD法
を用いてもよい。例えば0.2 〜0.4 μmの厚さに形成し
た。その後、フォトマスクを用いて電極用の窓54を形
成した。この窓の作製にはフォトマスクを使用して行う
が、その際に前述の酸化アルミニウム膜53にその端部
をあわせてコンタクトホールを形成し、不純物領域への
給電点とチャネル形成領域との距離を短くすることがで
きる。
【0047】さらにこれら全体をアルミニウムをスパッ
タ法により形成し、リ−ド45をフォトマスクを用いて
作製した。さらに図4(A) に示す如く、4つのTFTを
相補型とし、かつその出力端405、415をコンタク
ト31にて液晶装置の一方の画素電極である透明電極6
に連結するため、スパッタ法によりITO(インジュ−ム・
スズ酸化膜)を形成した。それをフォトマスクによりエ
ッチングして、画素電極6を構成させた。このITO は室
温〜150 ℃で成膜し、それを200 〜400 ℃の酸素または
大気中のアニ−ルにより成就した。
タ法により形成し、リ−ド45をフォトマスクを用いて
作製した。さらに図4(A) に示す如く、4つのTFTを
相補型とし、かつその出力端405、415をコンタク
ト31にて液晶装置の一方の画素電極である透明電極6
に連結するため、スパッタ法によりITO(インジュ−ム・
スズ酸化膜)を形成した。それをフォトマスクによりエ
ッチングして、画素電極6を構成させた。このITO は室
温〜150 ℃で成膜し、それを200 〜400 ℃の酸素または
大気中のアニ−ルにより成就した。
【0048】かくの如くにして2つのPTFT41と2
つのNTFT40と透明導電膜の電極6とを同一ガラス
基板50上に作製した。かかるTFTの特性を下記の表
1に略記する。
つのNTFT40と透明導電膜の電極6とを同一ガラス
基板50上に作製した。かかるTFTの特性を下記の表
1に略記する。
【0049】
【表1】
【0050】かかる半導体を用いることにより、一般に
不可能とされていたTFTに大きな移動度を作ることが
できた。そのため、初めて図4に示した液晶電気光学装
置のアクティブ素子として相補型TFTを構成させるこ
とができた。
不可能とされていたTFTに大きな移動度を作ることが
できた。そのため、初めて図4に示した液晶電気光学装
置のアクティブ素子として相補型TFTを構成させるこ
とができた。
【0051】本実施例においてはTFTの構造として、
プレーナ型のTFTを用いて説明を行ったが、特にこの
構造に限定されることはなく、その他の構造のTFTで
も本発明の効果を実現することが可能である。
プレーナ型のTFTを用いて説明を行ったが、特にこの
構造に限定されることはなく、その他の構造のTFTで
も本発明の効果を実現することが可能である。
【0052】図4において、Y軸方向にVDD1 、VDD2
を有するY軸方向の配線(以下Y線ともいう)43、4
4を形成した。なおX軸方向はVGG1 、VGG2 とX軸方
向の配線(以下X線ともいう)45、46を形成した。
図4(A) は平面図であるが、そのA-A`の縦断面図を図4
(B) に示す。またB-B'の縦断面図を図4(C) に示す。2
つのNTFT40と2つのPTFT41はY線VDD1 と
X線VGG1 との交差部に設けられC/TFTを形成して
いる。また他の画素にも図4(A) に示すように同じ構成
を有したC/TFTを用いたマトリックス構成を有せし
めた。C/TFTを構成するNTFT40、PTFT4
1はソース, ドレインである405、415がコンタク
ト31を介して画素電極である透明導電膜6と連結さ
れ、他方のソース、ドレイン領域400、410はコン
タクト30によりマトリックス構成を有する一方の信号
線であるX線の45に連結している。また、NTFT,
PTFTの全部のゲイト電極は一方の信号線であるY線
の43 のアルミニウム配線に連結されている。すなわ
ち、2つのPTFTが画素電極とY線の信号線43の間
に直列に接続され、同様に2つのNTFTも画素電極と
Y線の信号線43の間に直列に接続されこれら4つのT
FTでC/TFTを構成させることができた。
を有するY軸方向の配線(以下Y線ともいう)43、4
4を形成した。なおX軸方向はVGG1 、VGG2 とX軸方
向の配線(以下X線ともいう)45、46を形成した。
図4(A) は平面図であるが、そのA-A`の縦断面図を図4
(B) に示す。またB-B'の縦断面図を図4(C) に示す。2
つのNTFT40と2つのPTFT41はY線VDD1 と
X線VGG1 との交差部に設けられC/TFTを形成して
いる。また他の画素にも図4(A) に示すように同じ構成
を有したC/TFTを用いたマトリックス構成を有せし
めた。C/TFTを構成するNTFT40、PTFT4
1はソース, ドレインである405、415がコンタク
ト31を介して画素電極である透明導電膜6と連結さ
れ、他方のソース、ドレイン領域400、410はコン
タクト30によりマトリックス構成を有する一方の信号
線であるX線の45に連結している。また、NTFT,
PTFTの全部のゲイト電極は一方の信号線であるY線
の43 のアルミニウム配線に連結されている。すなわ
ち、2つのPTFTが画素電極とY線の信号線43の間
に直列に接続され、同様に2つのNTFTも画素電極と
Y線の信号線43の間に直列に接続されこれら4つのT
FTでC/TFTを構成させることができた。
【0053】かくして2本のX線、Y線に挟まれた間
(内側) に透明導電膜6と4つのTFTによって構成さ
れるC/TFTとにより1つのピクセルを構成せしめ
た。かかる構造を左右、上下に繰り返すことにより、2
×2のマトリックスの1つの例またはそれを拡大した64
0 ×480 、1280×960 といった大画素の液晶電気光学装
置を作ることが可能となった。
(内側) に透明導電膜6と4つのTFTによって構成さ
れるC/TFTとにより1つのピクセルを構成せしめ
た。かかる構造を左右、上下に繰り返すことにより、2
×2のマトリックスの1つの例またはそれを拡大した64
0 ×480 、1280×960 といった大画素の液晶電気光学装
置を作ることが可能となった。
【0054】図4は液晶電気光学装置における液晶を挟
持する一方の基板の構成を示すものである。図4にその
構成が示される基板上に設けられた液晶駆動素子の透明
導電膜上に配向膜、配向処理を施し、さらにこの基板と
もう一方の画素電極を有する基板との間に一定の間隔を
あけて公知の方法により互いに配設した。そしてその間
に液晶材料を注入して本実施例である液晶電気光学装置
を完成させた。液晶材料にTN液晶を用いるならば、基
板間の間隔を約10μm 程度とし、透明導電膜双方に配向
膜をラビング処理して形成する必要がある。
持する一方の基板の構成を示すものである。図4にその
構成が示される基板上に設けられた液晶駆動素子の透明
導電膜上に配向膜、配向処理を施し、さらにこの基板と
もう一方の画素電極を有する基板との間に一定の間隔を
あけて公知の方法により互いに配設した。そしてその間
に液晶材料を注入して本実施例である液晶電気光学装置
を完成させた。液晶材料にTN液晶を用いるならば、基
板間の間隔を約10μm 程度とし、透明導電膜双方に配向
膜をラビング処理して形成する必要がある。
【0055】また液晶材料に強誘電性液晶を用いる場合
は、動作電圧を±20Vとし、また、セルの間隔を1.5 〜
3.5 μm 例えば2.3 μm とし、対抗電極上のみに配向膜
を設けてラビング処理を施せばよい。
は、動作電圧を±20Vとし、また、セルの間隔を1.5 〜
3.5 μm 例えば2.3 μm とし、対抗電極上のみに配向膜
を設けてラビング処理を施せばよい。
【0056】分散型液晶またはポリマー型液晶を用いる
場合には、配向膜は不要であり、スイッチング速度を大
とするため、動作電圧は±10〜±15Vとし、セル間隔
(液晶を挟持する一対の基板の間隔)を1〜10μm と薄
くした。特に分散型液晶を用いる場合には、偏光板も不
要のため、反射型としても、また透過型としても光量を
大きくすることができる。そしてその液晶はスレッシュ
ホールドがないため、本発明のC/TFTの特徴である
明確なスレッシュホールド電圧が規定される駆動素子
(C/TFT) を用いると大きなコントラスト得ること
ができ、またクロストーク(隣の画素との悪干渉)を除
くことができた。
場合には、配向膜は不要であり、スイッチング速度を大
とするため、動作電圧は±10〜±15Vとし、セル間隔
(液晶を挟持する一対の基板の間隔)を1〜10μm と薄
くした。特に分散型液晶を用いる場合には、偏光板も不
要のため、反射型としても、また透過型としても光量を
大きくすることができる。そしてその液晶はスレッシュ
ホールドがないため、本発明のC/TFTの特徴である
明確なスレッシュホールド電圧が規定される駆動素子
(C/TFT) を用いると大きなコントラスト得ること
ができ、またクロストーク(隣の画素との悪干渉)を除
くことができた。
【0057】本実施例においては、素子の半導体として
セミアモルファスまたはセミクリスタルを用いた。しか
し同じ目的であれば他の結晶構造の半導体を用いてもよ
いことはいうまでもない。
セミアモルファスまたはセミクリスタルを用いた。しか
し同じ目的であれば他の結晶構造の半導体を用いてもよ
いことはいうまでもない。
【0058】また本実施例においては、液晶電気光学装
置の一例として液晶表示装置を用いているが画素電極に
電圧を印加し、そのことによって何らかの表示作用を行
なおうとする表示装置における画素を駆動する素子に本
発明のC/TFTが使用できることはいうまでもない。
置の一例として液晶表示装置を用いているが画素電極に
電圧を印加し、そのことによって何らかの表示作用を行
なおうとする表示装置における画素を駆動する素子に本
発明のC/TFTが使用できることはいうまでもない。
【0059】本発明の特長は、1つの画素に複数のTF
Tが相補構成をして設けられていること、また電極6は
液晶電位VLCを構成するが、それは、PTFTがオンで
ありNTFTがオフか、またはPTFTがオフでありN
TFTがオンか、のいずれのレベルに固定されることで
ある。
Tが相補構成をして設けられていること、また電極6は
液晶電位VLCを構成するが、それは、PTFTがオンで
ありNTFTがオフか、またはPTFTがオフでありN
TFTがオンか、のいずれのレベルに固定されることで
ある。
【0060】以下、図6を用いて本実施例のC/TFT
の動作原理を説明する。図3に示されている一対の信号
線VDD1 、VDD2、VGG1 、VGG2 とに信号電圧を加え
ることによって、画素部分に電圧を印加し、液晶電気光
学効果を発現させるものである。図6にA点(VDD1 と
VGG1 との交点に位置する画素)に存在する液晶に電圧
を印加するためにこれら4つの信号線および他方の基板
上の対抗電極に加える信号電圧の駆動波形チャートを示
す。図6を見ればわかるように図3に示されているのは
2×2のマトリックスであるので1フレームは2分割さ
れている。またこの場合における液晶3に実際に印加さ
れる電圧をブロックA電圧として示す。図6に示されて
いるのは単にON、OFFの状態のみであるが、階調表
示をするためにはVDD1 またはVDD2に加える信号電圧
のをその強弱に応じた信号電圧波形にすればよい。例え
ば図3の場合において、A点の液晶の透過率を大きくと
りたいのならば、図6のVDD1 の液晶の透過率に応じて
高い電圧の信号電圧を加えればよく、逆に液晶の透過率
を小さくとりたいのならば低い電圧の信号電圧を加えれ
ばよい。(すなわち、VDD1 、VDD2の印加電圧によ
り、階調表示をさせることができる。)
の動作原理を説明する。図3に示されている一対の信号
線VDD1 、VDD2、VGG1 、VGG2 とに信号電圧を加え
ることによって、画素部分に電圧を印加し、液晶電気光
学効果を発現させるものである。図6にA点(VDD1 と
VGG1 との交点に位置する画素)に存在する液晶に電圧
を印加するためにこれら4つの信号線および他方の基板
上の対抗電極に加える信号電圧の駆動波形チャートを示
す。図6を見ればわかるように図3に示されているのは
2×2のマトリックスであるので1フレームは2分割さ
れている。またこの場合における液晶3に実際に印加さ
れる電圧をブロックA電圧として示す。図6に示されて
いるのは単にON、OFFの状態のみであるが、階調表
示をするためにはVDD1 またはVDD2に加える信号電圧
のをその強弱に応じた信号電圧波形にすればよい。例え
ば図3の場合において、A点の液晶の透過率を大きくと
りたいのならば、図6のVDD1 の液晶の透過率に応じて
高い電圧の信号電圧を加えればよく、逆に液晶の透過率
を小さくとりたいのならば低い電圧の信号電圧を加えれ
ばよい。(すなわち、VDD1 、VDD2の印加電圧によ
り、階調表示をさせることができる。)
【0061】一方、VGG1 、VGG2 に加える信号電圧は
C/TFTのスレッシュホールド電圧Vthよりも大きく
なければならない(VGG≫Vth )。さらに図6に示され
るように印加電圧に対して液晶が反応する電圧であるス
レッシュホールド電圧ともいえるVOFFSET電圧をマイナ
ス電位で対抗電極に印加することは、液晶の透過率と液
晶への印加電圧の関係を利用して階調表示をする場合に
有用である。
C/TFTのスレッシュホールド電圧Vthよりも大きく
なければならない(VGG≫Vth )。さらに図6に示され
るように印加電圧に対して液晶が反応する電圧であるス
レッシュホールド電圧ともいえるVOFFSET電圧をマイナ
ス電位で対抗電極に印加することは、液晶の透過率と液
晶への印加電圧の関係を利用して階調表示をする場合に
有用である。
【0062】このような駆動おいて、PTFT41また
はNTFT40を構成する2つのTFTうち1つがショ
ートまたはリーク等により、動作不良となった場合、通
常はVDD1 またはVDD2の印加電圧がVGG1 またはV
GG2 の選択信号にかかわらず、そのまま液晶画素部分に
加えられることになり、常にON状態(またはOFF状
態)となってしまう。本発明のようにVDD1 またはV
DD2と画素電極間に直列に2つのPTFT、NTFTを
設けることにより、一方のTFTのソース、ドレイン間
がショートしても、他方のTFTにて選択、非選択を制
御できるので、TFTの補償を行うことができ、液晶電
気光学装置の歩留り向上に役立った。
はNTFT40を構成する2つのTFTうち1つがショ
ートまたはリーク等により、動作不良となった場合、通
常はVDD1 またはVDD2の印加電圧がVGG1 またはV
GG2 の選択信号にかかわらず、そのまま液晶画素部分に
加えられることになり、常にON状態(またはOFF状
態)となってしまう。本発明のようにVDD1 またはV
DD2と画素電極間に直列に2つのPTFT、NTFTを
設けることにより、一方のTFTのソース、ドレイン間
がショートしても、他方のTFTにて選択、非選択を制
御できるので、TFTの補償を行うことができ、液晶電
気光学装置の歩留り向上に役立った。
【0063】同時にこれら4つのTFTは全体でC/T
FT構成をとっており、従来の問題であった、液晶電位
の不安定性を取り除き、液晶電位を固定でき、安定な液
晶電気光学効果を発現させえるものであった。
FT構成をとっており、従来の問題であった、液晶電位
の不安定性を取り除き、液晶電位を固定でき、安定な液
晶電気光学効果を発現させえるものであった。
【0064】〔実施例2〕本実施例は、図7(A) にその
平面図を、図7(B) にA−A, の断面図を、図7(C) に
B−B, の断面図を示す構成を有する液晶電気光学装置
である。
平面図を、図7(B) にA−A, の断面図を、図7(C) に
B−B, の断面図を示す構成を有する液晶電気光学装置
である。
【0065】本実施例の等価回路は図1に示すようなも
ので、4つのTFTでスイッチング素子部分が構成さ
れ、1つのPTFTとNTFTとをC/TFT構成し、
このC/TFTを2組VDD1 、VDD2と画素電極6との
間に直列に設けた構成としている。
ので、4つのTFTでスイッチング素子部分が構成さ
れ、1つのPTFTとNTFTとをC/TFT構成し、
このC/TFTを2組VDD1 、VDD2と画素電極6との
間に直列に設けた構成としている。
【0066】本実施例は、実施例1において、最後に画
素電極である透明導電膜6を作製していたものをまず最
初に透明導電膜6を成膜し、パターニングすることによ
って画素電極6を得るものである。この時同時に1組の
C/TFTともう一方のC/TFTとを接続する電極部
分703も設けた。
素電極である透明導電膜6を作製していたものをまず最
初に透明導電膜6を成膜し、パターニングすることによ
って画素電極6を得るものである。この時同時に1組の
C/TFTともう一方のC/TFTとを接続する電極部
分703も設けた。
【0067】こうすることによって、透明導電膜例えば
ITOをパターニングする際に下部の素子破壊したり、
配線を断線させたりすることのない工程で、本発明の構
成を得ることができる。
ITOをパターニングする際に下部の素子破壊したり、
配線を断線させたりすることのない工程で、本発明の構
成を得ることができる。
【0068】また、本実施例の場合、2つのPTFT7
1、72と2つのNTFT73、74の位置はどの位置
でも電気的に等価であり、実施例1と同様の効果を示す
と同時にTFT作製プロセス上の必要の程度により任意
の位置にTFTに配置することができる。
1、72と2つのNTFT73、74の位置はどの位置
でも電気的に等価であり、実施例1と同様の効果を示す
と同時にTFT作製プロセス上の必要の程度により任意
の位置にTFTに配置することができる。
【0069】さらに、素子の構造は逆スタガー型のTF
Tとして、PTFT71、72においては、ゲイト電極
75、76とソース、ドレイン領域700、702、7
04、706がゲイト絶縁膜708、709上に設けら
れている。
Tとして、PTFT71、72においては、ゲイト電極
75、76とソース、ドレイン領域700、702、7
04、706がゲイト絶縁膜708、709上に設けら
れている。
【0070】本実施例ではこれらの半導体層として、P
CVD法によって作製されたシリコン半導体層を熱アニ
ール処理を施し、結晶化を促進した半導体層を使用し
た。
CVD法によって作製されたシリコン半導体層を熱アニ
ール処理を施し、結晶化を促進した半導体層を使用し
た。
【0071】さらにNTFTは図示さていないが、PT
FTと同様の構造であり、PTFTの横に設けられてい
るが、特にこの位置関係は限定されることなく、任意の
位置関係にPTFTとNTFTとを配置することができ
る。
FTと同様の構造であり、PTFTの横に設けられてい
るが、特にこの位置関係は限定されることなく、任意の
位置関係にPTFTとNTFTとを配置することができ
る。
【0072】その他作製工程等は実施例1と同様である
ので省略する。
ので省略する。
【0073】本発明においては、TFTの不良モードが
ソース、ドレイン間のショート、リークの場合を想定し
ている為に直列に配置しているが、ゲイト絶縁膜の破壊
による不良モードの場合にはその動作保証するために
は、不良のTFTのゲイト電極を信号線から電気的に切
り離す必要がある、その為直列ではゲイト電極を切り離
した場合、そのゲイト電極で動作する全てのTFTが動
作できなくなり対応できない、この場合には複数のC/
TFTを並列に設けることで、動作不良のTFTが発生
した場合、不良のTFTのゲイト電極を信号線から電気
的に切り離すことが容易にできる。
ソース、ドレイン間のショート、リークの場合を想定し
ている為に直列に配置しているが、ゲイト絶縁膜の破壊
による不良モードの場合にはその動作保証するために
は、不良のTFTのゲイト電極を信号線から電気的に切
り離す必要がある、その為直列ではゲイト電極を切り離
した場合、そのゲイト電極で動作する全てのTFTが動
作できなくなり対応できない、この場合には複数のC/
TFTを並列に設けることで、動作不良のTFTが発生
した場合、不良のTFTのゲイト電極を信号線から電気
的に切り離すことが容易にできる。
【0074】但しこの場合には、ソース、ドレイン領域
へ独立して、電源ラインを供給する必要が発生し、レイ
アウトパターンを工夫する必要が発生する。
へ独立して、電源ラインを供給する必要が発生し、レイ
アウトパターンを工夫する必要が発生する。
【0075】
【発明の効果】このような構成をとることによって、P
TFTとNTFTとからなるC/TFTのON、OFF
時における画素部分3の電位を”1”,”0”に十分安
定して固定させ、1フレーム中にそのレベルがドリフト
してしまうことがない表示装置を得ることができる。
TFTとNTFTとからなるC/TFTのON、OFF
時における画素部分3の電位を”1”,”0”に十分安
定して固定させ、1フレーム中にそのレベルがドリフト
してしまうことがない表示装置を得ることができる。
【0076】また、本発明ではこのようなC/TFTF
を複数直列に設けて、4つのTFTのうちの一部が動作
不良(具体的にはソース、ドレイン間のショートやリー
ク)を起こしても、その他のTFTがその動作を補償す
ることができるものであります。すなわち、画素に対し
て、このC/TFTを直列に設けているので、一部が常
に導通状態であっても、残りのTFTで画素のON、O
FFの制御ができるためであります。
を複数直列に設けて、4つのTFTのうちの一部が動作
不良(具体的にはソース、ドレイン間のショートやリー
ク)を起こしても、その他のTFTがその動作を補償す
ることができるものであります。すなわち、画素に対し
て、このC/TFTを直列に設けているので、一部が常
に導通状態であっても、残りのTFTで画素のON、O
FFの制御ができるためであります。
【0077】また、直列に配置しているために、OFF
状態の微小な電流のリークが、通常のTFTの2倍の抵
抗のために発生する程度が少なく、より画素部分3の電
位を”1”,”0”に十分安定して固定させることが可
能となった。
状態の微小な電流のリークが、通常のTFTの2倍の抵
抗のために発生する程度が少なく、より画素部分3の電
位を”1”,”0”に十分安定して固定させることが可
能となった。
【図1】本発明の構成を2×2のマトリックスに組んだ
場合の説明図である。
場合の説明図である。
【図2】本発明を使用しない従来の例を示す。
【図3】本発明の実施例の一例を示す。
【図4】本実施例1の上面図並びに断面図を示す。
【図5】TFTの作製工程図の一例を示す。
【図6】C/TFTを駆動させる信号の一例を示す。
【図7】本実施例2の上面図並びに断面図を示す。
6 画素電極部分 40 Pチャネル型薄膜トランジスタ(PTFT) 41 Nチャネル型薄膜トランジスタ(NTFT) 400、402、405 ソース, ドレイン電極 410、412、415 ソース, ドレイン電極 413、416 ゲート電極
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G02F 1/1368 G09F 9/30 338 H01L 21/336 H01L 29/786
Claims (8)
- 【請求項1】基板上に形成された画素電極と、信号線
と、前記画素電極及び前記信号線の間に直列に接続され
た複数の薄膜トランジスタとを有する表示装置におい
て、 前記直列に接続された複数の薄膜トランジスタは、 一つの半導体膜に形成されたの複数のチャネル形成領域
と、 前記複数のチャネル形成領域上にゲイト絶縁膜を介して
形成された複数のアルミニウムを有するゲイト電極と、 前記複数のゲイト電極の表面を陽極酸化することによっ
て形成された酸化アルミニウム膜と、 前記半導体膜、前記ゲイト電極、前記酸化アルミニウム
膜上に形成された酸化ケイ素膜と、 前記酸化ケイ素膜に形成された2つのコンタクトホール
とを有し、 前記2つのコンタクトホールの内壁の一部が、前記酸化
アルミニウム膜の表面であり、 前記画素電極は、前記2つのコンタクトホールの一つを
介して前記直列に接続された複数の薄膜トランジスタの
ソース領域及びドレイン領域の一方に接続され、 前記信号線は、前記2つのコンタクトホールの他の一つ
を介して前記直列に接続された複数の薄膜トランジスタ
のソース及びドレイン領域の他方に接続されることを特
徴とする表示装置。 - 【請求項2】基板上に形成された画素電極と、信号線
と、前記画素電極及び前記信号線の間に接続された2つ
の薄膜トランジスタとを有する表示装置において、 前記2つの薄膜トランジスタは、 一つの半導体膜に形成された第1の不純物領域及び第2
の不純物領域と、 前記第1の不純物領域と第2の不純物領域の間に形成さ
れた第1のチャネル形成領域及び第2のチャネル形成領
域と、 前記第1のチャネル形成領域及び第2のチャネル形成領
域の間に形成された前記第1の不純物領域及び第2の不
純物領域と同じ導電型である第3の不純物領域と、 前記第1のチャネル形成領域及び第2のチャネル形成領
域上にゲイト絶縁膜を介して形成された複数のアルミニ
ウムを有するゲイト電極と、 前記複数のゲイト電極を陽極酸化することによって形成
された酸化アルミニウム膜と、 前記半導体膜、前記ゲイト電極、前記酸化アルミニウム
膜上に形成された酸化ケイ素膜と、 前記酸化ケイ素膜に形成された2つのコンタクトホール
とを有し、 前記2つのコンタクトホールの内壁の一部が、前記酸化
アルミニウム膜の表面であり、 前記画素電極は、前記2つのコンタクトホールの一つを
介して前記薄膜トランジスタの一方におけるソース領域
及びドレイン領域の一方に接続され、 前記信号線は、前記2つのコンタクトホールの他の一つ
を介して前記薄膜トランジスタの他方におけるソース及
びドレイン領域の他方に接続されることを特徴とする表
示装置。 - 【請求項3】基板上に、第1の信号線と、前記第1の信
号線と直交する第2の信号線と、前記第1の信号線及び
第2の信号線の交差部に設けられた画素を駆動するため
の2つの薄膜トランジスタと、前記薄膜トランジスタを
介して前記第1の信号線と直列に接続された画素電極を
有する表示装置において、 前記薄膜トランジスタは、 一つの半導体膜に形成された第1の不純物領域及び第2
の不純物領域と、 前記第1の不純物領域及び第2の不純物領域の間に形成
された第1のチャネル形成領域及び第2のチャネル形成
領域と、 前記第1のチャネル形成領域及び第2のチャネル形成領
域の間に形成された前記第1の不純物領域及び第2の不
純物領域と同じ導電型である第3の不純物領域と、 前記第1のチャネル形成領域及び第2のチャネル形成領
域上にゲイト絶縁膜を介して形成された複数のアルミニ
ウムを有するゲイト電極と、 前記複数のゲイト電極を陽極酸化することによって形成
された酸化アルミニウム膜と、 前記半導体膜、前記ゲイト電極、前記酸化アルミニウム
膜上に形成された酸化ケイ素膜と、 前記酸化ケイ素膜に形成された2つのコンタクトホール
とを有し、 前記2つのコンタクトホールの内壁の一部が、前記酸化
アルミニウム膜の表面であり、 前記画素電極は、前記2つのコンタクトホールの一つを
介して前記薄膜トランジスタの一方におけるソース領域
及びドレイン領域の一方に接続され、 前記第1の信号線は、前記2つのコンタクトホールの他
の一つを介して前記薄膜トランジスタの他方におけるソ
ース及びドレイン領域の他方に接続されることを特徴と
する表示装置。 - 【請求項4】前記チャネル形成領域に1×1014〜1×
1017cm-3のホウ素を含むことを特徴とする請求項1
に記載の表示装置。 - 【請求項5】前記第1のチャネル形成領域及び第2のチ
ャネル形成領域に1×1014〜1×1017cm-3のホウ
素を含むことを特徴とする請求項2又は3に記載の表示
装置。 - 【請求項6】前記画素電極はITOからなることを特徴
とする請求項1乃至5のいずれか一項に記載の表示装
置。 - 【請求項7】前記半導体膜は珪素膜を有することを特徴
とする請求項1乃至6のいずれか一項に記載の表示装
置。 - 【請求項8】前記表示装置は液晶装置である請求項1乃
至7のいずれか一項に記載の表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000319873A JP3297674B2 (ja) | 2000-10-19 | 2000-10-19 | 表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000319873A JP3297674B2 (ja) | 2000-10-19 | 2000-10-19 | 表示装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20502098A Division JP3220092B2 (ja) | 1991-03-15 | 1998-07-21 | 表示装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000350442A Division JP3476763B2 (ja) | 2000-11-17 | 2000-11-17 | アクティブマトリクス装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001183704A JP2001183704A (ja) | 2001-07-06 |
JP3297674B2 true JP3297674B2 (ja) | 2002-07-02 |
Family
ID=18798259
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000319873A Expired - Fee Related JP3297674B2 (ja) | 2000-10-19 | 2000-10-19 | 表示装置 |
Country Status (1)
Country | Link |
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JP (1) | JP3297674B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100622227B1 (ko) | 2004-10-13 | 2006-09-19 | 삼성에스디아이 주식회사 | 다중 전류 이동경로를 갖는 트랜지스터와 그것을 이용한화소 및 발광 표시 장치 |
KR100635574B1 (ko) | 2004-11-17 | 2006-10-17 | 삼성에스디아이 주식회사 | 유기전계발광표시장치 |
JP5236903B2 (ja) * | 2006-06-29 | 2013-07-17 | 株式会社半導体エネルギー研究所 | 表示装置及び表示装置の作製方法 |
US7781768B2 (en) | 2006-06-29 | 2010-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device, method for manufacturing the same, and electronic device having the same |
KR100812003B1 (ko) | 2006-08-08 | 2008-03-10 | 삼성에스디아이 주식회사 | 유기전계발광 표시장치 |
-
2000
- 2000-10-19 JP JP2000319873A patent/JP3297674B2/ja not_active Expired - Fee Related
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---|---|
JP2001183704A (ja) | 2001-07-06 |
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