JP3279274B2 - 半導体装置 - Google Patents

半導体装置

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ伝送に必要
なクロックの位相同期を行うフェーズロックループ（Ph
ase Lock Loop:ＰＬＬ）に関し、更に詳しくは、低消費
電流が可能な機能を付加したＰＬＬ回路を備えた半導体
装置に関する。
【０００２】
【従来の技術】ディジタルＰＬＬ回路は、基準周波数を
有する基準クロックから、基準周波数を逓倍し基準クロ
ックと同期した同期信号を生成する機能を有する。図５
は、従来のディジタルＰＬＬ回路を備えた半導体装置の
構成を示すブロック図である。
【０００３】半導体装置は、ディジタルＰＬＬ回路と、
外部クロックＣＫから内部基準クロックＣＫinを生成し
てディジタルＰＬＬ回路に供給する入力回路１０１とを
有する。このＰＬＬ回路は、ディレイライン１０２、タ
イミング生成回路１０３、位相比較器１０４、及びディ
レイ制御回路１０５を有する。
【０００４】ディレイライン１０２は、基準クロックＣ
Ｋinにあるディレイ値を付加して出力回路（図示せず）
に出力する。タイミング生成回路１０３は、ディレイ制
御用のイネーブル信号ＥＮを所定のタイミングで出力す
ると共に、位相比較イネーブル信号ＦＣＥを一定の比較
サイクルＴ１（図６）毎に出力する。位相比較器１０４
は、位相比較イネーブル信号ＦＣＥを受けて、基準クロ
ックＣＫinと帰還クロックＦＢＣの位相を比較して位相
比較信号ＰＣＳを出力する。
【０００５】ディレイ制御回路１０５は、位相比較信号
ＰＣＳを受けその位相比較結果をもとにイネーブル信号
ＥＮのタイミングに合わせてディレイ制御信号ＤＣＯを
出力し、帰還クロックＦＢＣのタイミングが早ければデ
ィレイライン１０２を遅らせ、帰還クロックＦＢＣのタ
イミングが遅ければディレイライン１０２を早める。こ
れにより、帰還クロックＦＢＣを基準クロックＣＫinに
一致させてロックする。ロック後は、ディレイライン１
０２によって帰還クロックＦＢＣを早める動作と遅らせ
る動作とを交互に繰り返す。
【０００６】図６は、図５に示した従来の半導体装置に
おける動作タイミング波形を示すタイミングチャートで
ある。図６では、比較サイクルＴ１が基準クロックＣＫ
inの４クロック分に設定されており、比較サイクルＴ１
以内にディレイ制御信号ＤＣＯが出力されて、ディレイ
ライン１０２の切替え動作が実行される。この半導体装
置では、位相比較イネーブル信号ＦＣＥが基準クロック
ＣＫinの４クロック毎にタイミング生成回路１０３から
出力される動作と、ディレイ制御信号ＤＣＯが比較サイ
クルＴ１以内にディレイ制御回路１０５から出力される
動作とが連続して実行される。
【０００７】
【発明が解決しようとする課題】例えば、ＰＬＬ回路が
ＤＲＡＭ（Dynamic Random Access Memory）に搭載され
た場合に、上記出力動作は、ロック後におけるプリチャ
ージスタンバイやセルフリフレッシュを示す信号ＳＡの
出力時にも、通常動作時と同様に実施される。ＤＲＡＭ
の場合、書込み動作と読出し動作が通常動作であるとす
ると、プリチャージスタンバイ時やセルフリフレッシュ
時は、書込み／読出しのいずれの動作も行わない消費電
流の低減期間であり、消費電流の更なる低減が期待でき
る。例えば、電池を電源として用いられるノート型パー
ソナルコンピュータを考えるとき、書込み等の通常動作
が行われず電流の消費が殆ど無い期間では、更なる低消
費電流を図ることによって電池の寿命を延ばすことがで
きる。
【０００８】近年では、ＤＲＡＭを備えた半導体装置に
おいても、正確なデータ伝送の要請に応えてディジタル
ＰＬＬ回路を搭載する例が増えてきている。このような
状況下、ディジタルＰＬＬ回路では、ロックに要する時
間の短縮化やジッタ低減性能の向上等に関する対策は一
般に行われているものの、上述のように、スペックによ
って更なる低消費電流が期待できる期間においても通常
通りの動作が行われ、何らの対策も施されてはいない。
【０００９】本発明は、上記に鑑み、プリチャージスタ
ンバイ時やセルフリフレッシュ時などの期間に更なる低
消費電流を図ることができる半導体装置を提供すること
を目的とする。
【００１０】上記目的を達成するために、本発明の半導
体装置は、基準周波数を有する基準クロックを出力する
入力初段回路と、該入力初段回路から出力される基準ク
ロックの位相と前記基準周波数から生成される同期信号
の帰還クロックの位相とを比較する位相比較回路と、該
位相比較回路による比較結果に応答して前記同期信号の
遅延を制御する遅延制御系を有するＰＬＬ回路と、を備
えた半導体装置において、 前記帰還クロックと前記基
準クロックとの位相が一致した際に発生するロック信号
によってアクティブ状態となるクロック停止回路を備
え、前記クロック停止回路が、前記ＰＬＬ回路が搭載さ
れるメモリ回路のプリチャージスタンバイ又はセルフリ
フレッシュ状態を示す信号に応答して、前記入力初段回
路に対する停止信号を発生し、前記位相比較回路への基
準クロックの供給を停止することを特徴とする。
【００１１】本発明の半導体装置では、所定の信号、例
えばロック後におけるプリチャージスタンバイのための
信号に応答して基準クロックの入力を停止することによ
って、ＰＬＬ回路自体を停止させることができる。これ
により、プリチャージスタンバイ時などの期間に更なる
低消費電流を図ることができる。
【００１２】ここで、前記所定の信号は、メモリ回路の
プリチャージスタンバイを表す信号又はセルフリフレッ
シュを表す信号を含むことが好ましい。この場合、プリ
チャージスタンバイ時又はセルフリフレッシュ時に全体
の消費電流を低減し、更なる低消費電流を図ることがで
きる。
【００１３】好ましくは、前記基準クロックの入力停止
中に周期的に別の基準クロックを供給してＰＬＬ回路を
動作させる。これにより、例えば、プリチャージスタン
バイ期間やセルフリフレッシュ期間が長くなる際にＰＬ
Ｌ回路を動作させることができるので、同期信号の基準
クロックに対するずれが大きくなる不具合を回避でき
る。
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例における
ディジタルＰＬＬ回路を備えた半導体装置の構成を示す
ブロック図である。本実施形態例では、ディジタルＰＬ
Ｌ回路が位相同期におけるディレイの切替えを行うこと
から、ディジタルＰＬＬ回路をディジタルＤＬＬ(:Dela
yed Locked Loop)回路とも呼ぶ。
【００１９】本実施形態例における半導体装置は、ディ
ジタルＰＬＬ回路と、外部クロックＣＫから内部基準ク
ロック（基準クロック）ＣＫinを生成してディジタルＰ
ＬＬ回路に供給する入力回路１０１と、クロック停止回
路２０１とを有する。ＰＬＬ回路は、基準周波数を有す
る基準クロックＣＫinと基準周波数から生成される同期
信号とを比較する位相比較器１０４と、位相比較器１０
４による比較結果に応答して同期信号の遅延を制御する
遅延制御系とを有し、遅延制御系は、ディレイライン１
０２と、タイミング生成回路１０３と、ディレイ制御回
路１０５とを有する。
【００２０】ディレイライン１０２は、ある遅延（ディ
レイ）値を基準クロックＣＫinに付加して同期信号とし
て外部出力として出力する。タイミング生成回路１０３
は、イネーブル信号ＥＮを所定のタイミングで出力する
と共に、位相比較イネーブル信号ＦＣＥを比較サイクル
Ｔ１毎に出力する。位相比較器１０４は、位相比較イネ
ーブル信号ＦＣＥを受けて、基準クロックＣＫinと、同
期信号の帰還分（帰還クロック）ＦＢＣとの位相を比較
しその結果を位相比較信号ＰＣＳとして出力する。
【００２１】ディレイ制御回路１０５は、タイミング生
成回路１０３からのイネーブル信号ＥＮと位相比較器１
０４からの位相比較信号ＰＣＳとを受けてディレイライ
ン１０２を制御する。すなわち、ディレイ制御回路１０
５は、位相比較信号ＰＣＳとディレイ制御用のイネーブ
ル信号ＥＮとを受け、位相比較結果をもとにイネーブル
信号ＥＮのタイミングに合わせてディレイ制御信号ＤＣ
Ｏをディレイライン１０２に出力する。これにより、帰
還クロックＦＢＣが早い場合にはディレイライン１０２
を遅らせ、帰還クロックＦＢＣが遅い場合にはディレイ
ライン１０２を早めて、帰還クロックＦＢＣつまり同期
信号を基準クロックＣＫinに一致（ロック）させ、ロッ
ク後はディレイライン１０２を早める動作と遅らせる動
作とを交互に繰り返す。このように、ディジタルＰＬＬ
回路では、比較サイクルＴ１毎に位相比較とディレイ制
御とを繰り返し行う。
【００２２】クロック停止回路２０１は、帰還クロック
ＦＢＣのロック後におけるプリチャージスタンバイ時ま
たはセルフリフレッシュ時に、初段停止信号ＰＳを出力
して入力回路１０１を停止する。これにより、入力回路
１０１動作分の電流が削減され、また、ディジタルＰＬ
Ｌ回路に基準クロックＣＫinが入力されずディジタルＰ
ＬＬ回路が停止することにより、停止中の動作電流が更
に低減する。クロック停止回路２０１は、プリチャージ
スタンバイ時またはセルフリフレッシュ時を抜けた時点
で初段停止信号ＰＳの出力を停止し、再び入力回路１０
１を動作させて通常のＰＬＬ動作を行わせる。以上のよ
うに、ロック後、入力回路１０１を停止することによ
り、位相を比較するタイミングである比較サイクルＴ１
の間隔は通常動作時よりも広くなる。位相比較後、ディ
レイライン１０２によってディレイ値が切り替えられて
から次回の位相比較を行うまではディジタルＰＬＬ回路
は動作しないため、その間の動作電流が低減する。
【００２３】本実施形態例では、ディレイ制御回路１０
５にロック状態をモニタさせ、帰還クロックＦＢＣを基
準クロックＣＫinにロックした時点でロック信号ＬＳを
クロック停止回路２０１に出力する設定としている。ロ
ック状態をモニタする機能は、位相比較器１０４に備え
ることもできる。
【００２４】クロック停止回路２０１は、ロック信号Ｌ
Ｓを受け取るとアクティブ状態となり、プリチャージス
タンバイ時またはセルフリフレッシュ時を表す信号ＳＡ
の入力時に、初段停止信号ＰＳをクロック入力回路１０
１に出力する。初段停止信号ＰＳの入力に応答して入力
回路１０１が停止すると、ディレイライン１０２、タイ
ミング生成回路１０３及び位相比較器１０４への基準ク
ロックＣＫinの供給が停止し、ディレイライン１０２か
らの帰還クロックＦＢＣが停止する。このため、各イネ
ーブル信号ＦＣＥ、ＥＮが出力されなくなるので、ディ
ジタルＰＬＬ回路はその状態を維持したままで停止す
る。従って、入力回路１０１の動作分及びディジタルＰ
ＬＬ回路分の消費電流が低減する。
【００２５】図２は、クロック停止回路２０１が加えら
れた半導体装置におけるディジタルＰＬＬ回路の動作タ
イミング波形を示すタイミングチャートである。ここ
で、比較サイクルＴ１は、図６の場合と同様に、基準ク
ロックＣＫinの４クロック分として設定される。
【００２６】帰還クロックＦＢＣのロック後に、クロッ
ク停止回路２０１にプリチャージスタンバイまたはセル
フリフレッシュ信号ＳＡが入力されると、初段停止信号
ＰＳの出力により入力回路１０１が停止し、ディジタル
ＰＬＬ回路への基準クロックＣＫinの供給が停止する。
これにより、比較サイクルＴ１分の例えば０番目のクロ
ックが入力されるまで、位相比較イネーブル信号ＦＣＥ
は出力されない。これと同様に、ディレイ制御回路１０
５へのイネーブル信号ＥＮ等の各イネーブル信号が出力
されず、ディジタルＰＬＬ回路はその状態を保持したま
まで停止する。
【００２７】この後、プリチャージスタンバイ時または
セルフリフレッシュ時を抜けると、クロック停止回路２
０１が初段停止信号ＰＳの出力を停止することによっ
て、入力回路１０１が再び動作し始め基準クロックＣＫ
inを供給するので、ＰＬＬ回路が通常動作を開始する。
【００２８】ところで、プリチャージスタンバイ期間や
セルフリフレッシュ期間が長く、ディジタルＰＬＬ回路
の停止中に帰還クロックＦＢＣのずれが大きくなるおそ
れがある場合に、例えば専用のカウンタを設け基準クロ
ックＣＫinとは異なるクロックを用いるなどによって、
クロック停止回路２０１に次の機能を付加することがで
きる。即ち、プリチャージスタンバイ期間やセルフリフ
レッシュ期間中、つまり基準クロックＣＫinの入力停止
中に一定間隔毎に一定時間だけ（周期的に）別の基準ク
ロックを供給してディジタルＰＬＬ回路を動作させ、帰
還クロックＦＢＣに補正をかける構成とすることができ
る。
【００２９】或いは、プリチャージスタンバイ期間やセ
ルフリフレッシュ期間が長く、ディジタルＰＬＬ回路の
停止中に帰還クロックＦＢＣのずれが大きくなるおそれ
がある場合、直ちに初段停止信号ＰＳの出力を停止して
入力回路１０１を動作させ、ＰＬＬ回路の動作を通常状
態に戻す構成とすることもできる。その場合、ディジタ
ルＰＬＬ回路は、実際にはプリチャージスタンバイ期間
中に完全に停止させるのではなく、一定間隔で動作させ
る。よって、この間に基準クロックＣＫinと帰還クロッ
クＦＢＣの位相比較を行う。この際に、基準クロックＣ
Ｋinとのずれ分を検知する回路を別途用意しておき、帰
還クロックＦＢＣのずれ幅が一定値を超えた時点で専用
の信号を出力し、この信号に従って通常状態に戻す。
【００３０】以上のように、本実施形態例によれば、入
力回路１０１の停止期間中は基準クロックＣＫinが供給
されずディジタルＰＬＬ回路を停止させることができ
る。これにより、プリチャージスタンバイ時などの期間
に更なる低消費電流を図ることができる。更に、プリチ
ャージスタンバイ信号またはセルフリフレッシュ信号Ｓ
Ａの供給期間を経過した時点で、入力回路１０１を再度
動作させて通常のＰＬＬ回路動作を行わせることができ
る。
【００３１】次に、本発明の第２実施形態例について説
明する。図３は、本実施形態例におけるディジタルＰＬ
Ｌ回路を備えた半導体装置の構成を示すブロック図であ
る。本実施形態例では、第１実施形態例におけるクロッ
ク停止回路２０１を備えずに、ディレイ制御回路１０５
にロック信号ＬＳの出力機能を備え、且つタイミング生
成回路１０３内のイネーブル信号出力用のカウンタを可
変にすることにより、第１実施形態例と同様の効果を得
ている。
【００３２】本実施形態例では、帰還クロックＦＢＣが
基準クロックＣＫinにロックされた時点で、ディレイ制
御回路１０５がタイミング生成回路１０３にロック信号
ＬＳを出力する。タイミング生成回路１０３は、イネー
ブル信号用の複数のタイミングカウンタを備え、第１実
施形態例と同様に位相比較イネーブル信号ＦＣＥを出力
する機能を有するが、通常動作中には比較サイクルＴ１
毎にディレイ制御用のイネーブル信号ＥＮを出力し、ロ
ック信号ＬＳが入力されるとタイミングカウンタを切り
替えて、比較サイクルＴ２毎にイネーブル信号ＥＮを出
力する。タイミングカウンタは、比較サイクルＴ２＞Ｔ
１が成り立つように設定される。
【００３３】これにより、ロック後は、比較サイクルＴ
１の間隔がより広い比較サイクルＴ２のタイミングで位
相比較を行い、位相比較後にディレイライン１０２によ
りディレイ値が切り替えられてから次回の位相比較を行
うまではディジタルＰＬＬ回路が動作しないので、その
間の動作電流が低減する。従って、ロック後に到来する
プリチャージスタンバイ時などの特定の期間に更なる低
消費電流を図ることができる。
【００３４】図４は、比較サイクルＴ２を８クロックに
設定した際の動作タイミング波形を示すタイミングチャ
ートである。同図において、位相比較イネーブル信号Ｆ
ＣＥは、比較サイクルＴ２＝８クロック毎に出力され
る。ディレイ制御回路１０５は、位相比較結果である位
相比較信号ＰＣＳを位相比較器１０４から受けた時点
で、ディレイ値を切り替えるためのディレイ制御信号Ｄ
ＣＯをディレイライン１０２に出力する。
【００３５】ディレイ制御信号ＤＣＯは、比較サイクル
Ｔ１による通常の動作時と同様に４クロック以内に出力
され、出力後、ディレイ制御用のイネーブル信号ＥＮが
再び出力されるまで、ＰＬＬ回路はその状態を保持し続
ける。従って、ディレイ値が切り替わってから次にイネ
ーブル信号ＥＮが出力されるまでの間はＰＬＬ回路が動
作せず、その分の消費電流が減少する。帰還クロックＦ
ＢＣの基準クロックＣＫinに対するずれが所定値以上に
大きくなった場合には、再び比較サイクルをＴ１に戻す
ことによって、帰還クロックＦＢＣに対し速やかに補正
をかけることができる。
【００３６】なお、本実施形態例では、ロック信号ＬＳ
をタイミング生成回路１０３内のカウンタ切替えのイネ
ーブル信号とし、プリチャージスタンバイ信号やセルフ
リフレッシュ信号ＳＡに応答してイネーブル信号を出力
しカウンタを切り替えれば、一定期間中だけ低消費電流
にできるなど、いくつかの組み合わせが可能になる。
【００３７】以上のように、第１及び第２実施形態例に
よると、帰還クロックＦＢＣがロックされた後、プリチ
ャージスタンバイ（又はセルフリフレッシュ）期間中、
或いはこの期間内における一定期間、入力回路１０１を
停止することができる。このため、ＰＬＬ回路に基準ク
ロックＣＫinを供給しないことによって、特にＰＬＬ回
路分の動作電流を低減することができる。また、タイミ
ング生成回路１０３にイネーブル信号用のタイミングカ
ウンタを複数設け、帰還クロックＦＢＣがロックされた
後にタイミングカウンタを切り替え、イネーブル信号の
出力サイクルを延ばすことによってＰＬＬ回路の状態保
持期間を長くし、動作電流を低減することができる。
【００３８】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置は、上記実施形
態例の構成にのみ限定されるものではなく、上記実施形
態例の構成から種々の修正及び変更を施した半導体装置
も、本発明の範囲に含まれる。
【００３９】
【発明の効果】以上説明したように、本発明の半導体装
置によると、プリチャージスタンバイ時やセルフリフレ
ッシュ時などの期間に更なる低消費電流を図ることがで
きる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例におけるディジタルＰ
ＬＬ回路を備えた半導体装置の構成を示すブロック図で
ある。
【図２】第１実施形態例における半導体装置におけるデ
ィジタルＰＬＬ回路の動作タイミング波形を示すタイミ
ングチャートである。
【図３】本発明の第２実施形態例におけるディジタルＰ
ＬＬ回路を備えた半導体装置の構成を示すブロック図で
ある。
【図４】第２実施形態例における動作タイミング波形を
示すタイミングチャートである。
【図５】従来のディジタルＰＬＬ回路を備えた半導体装
置の構成を示すブロック図である。
【図６】図５に示した従来の半導体装置における動作タ
イミング波形を示すタイミングチャートである。
【符号の説明】
１０１：入力回路 １０２：ディレイライン １０３：タイミング生成回路 １０４：位相比較器 １０５：ディレイ制御回路 ２０１：クロック停止回路 ＣＫin：基準クロック ＤＣＯ：ディレイ制御信号 ＥＮ：イネーブル信号 ＦＢＣ：帰還クロック ＦＣＥ：位相比較イネーブル信号 ＬＳ：ロック信号 ＰＣＳ：位相比較信号 ＰＳ：初段停止信号 Ｔ１、Ｔ２：比較サイクル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 7/00 - 11/407 G06F 1/10 H03K 5/00 H03L 7/00

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 基準周波数を有する基準クロックを出力
    する入力初段回路と、該入力初段回路から出力される基
    準クロックの位相と前記基準周波数から生成される同期
    信号の帰還クロックの位相とを比較する位相比較回路
    と、該位相比較回路による比較結果に応答して前記同期
    信号の遅延を制御する遅延制御系を有するＰＬＬ回路
    と、を備えた半導体装置において、前記帰還クロックと前記基準クロックとの位相が一致し
    た際に発生するロック信号によってアクティブ状態とな
    るクロック停止回路を備え、 前記クロック停止回路が、 前記ＰＬＬ回路が搭載される
    メモリ回路のプリチャージスタンバイ又はセルフリフレ
    ッシュ状態を示す信号に応答して、前記入力初段回路に
    対する停止信号を発生し、前記位相比較回路への基準ク
    ロックの供給を停止することを特徴とする半導体装置。
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