KR100477836B1 - 클럭 드라이버 - Google Patents
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Abstract
Description
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- 반도체 기억 장치에 있어서,모든 워드라인이 프리차지 상태인 경우 제1 논리상태가 되는 로우 어드레스 스트로브 아이들 신호와 리드(READ)시에 데이터 출력핀으로 내보내는 데이터가 없는 상태인 경우 제1 논리상태가 되는 데이터 아웃 오프 신호를 입력으로 하는 낸드 게이트;지연고정루프로부터 출력되는 라이징 엣지 클럭신호와 클럭을 인에이블시키기 위한 클럭인에이블신호를 입력으로 하는 제1 앤드 게이트;상기 제1 앤드 게이트의 출력을 인버팅하는 제1 인버터;상기 낸드 게이트의 출력을 입력으로 하고, 상기 제1 인버터의 출력을 클럭으로 이용하는 디 플립플롭;상기 디 플립플롭의 출력을 인버팅하는 제2 인버터; 및상기 제1 앤드 게이트의 출력과 상기 제2 인버터의 출력을 입력으로 하는 제2 앤드 게이트를 포함하는 것을 특징으로 하는 클럭 드라이버.
- 반도체 기억 장치에 있어서,모든 워드라인이 프리차지 상태인 경우 제1 논리상태가 되는 로우 어드레스 스트로브 아이들 신호와 리드(READ)시에 데이터 출력핀으로 내보내는 데이터가 없는 상태인 경우 제1 논리상태가 되는 데이터 아웃 오프 신호를 입력으로 하는 낸드 게이트;지연고정루프로부터 출력되는 라이징 엣지 클럭신호와 클럭을 인에이블시키기 위한 클럭인에이블신호를 입력으로 하는 제1 앤드 게이트; 및상기 제1 앤드 게이트의 출력과 상기 낸드 게이트의 출력을 입력으로 하는 제2 앤드 게이트를 포함하는 것을 특징으로 하는 클럭 드라이버.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0030187A KR100477836B1 (ko) | 2002-05-30 | 2002-05-30 | 클럭 드라이버 |
US10/331,351 US6987699B2 (en) | 2002-05-30 | 2002-12-31 | Clock driver in semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0030187A KR100477836B1 (ko) | 2002-05-30 | 2002-05-30 | 클럭 드라이버 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030092506A KR20030092506A (ko) | 2003-12-06 |
KR100477836B1 true KR100477836B1 (ko) | 2005-03-23 |
Family
ID=29578182
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-0030187A KR100477836B1 (ko) | 2002-05-30 | 2002-05-30 | 클럭 드라이버 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6987699B2 (ko) |
KR (1) | KR100477836B1 (ko) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100636929B1 (ko) * | 2004-11-15 | 2006-10-19 | 주식회사 하이닉스반도체 | 메모리 장치의 데이터 출력 회로 |
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JP5086572B2 (ja) * | 2005-09-29 | 2012-11-28 | エスケーハイニックス株式会社 | 遅延固定ループのクロックドライバー制御装置 |
KR100815185B1 (ko) | 2005-09-29 | 2008-03-19 | 주식회사 하이닉스반도체 | 동기식 반도체 메모리 소자의 지연고정루프 및 그 구동방법 |
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-
2002
- 2002-05-30 KR KR10-2002-0030187A patent/KR100477836B1/ko active IP Right Grant
- 2002-12-31 US US10/331,351 patent/US6987699B2/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
US6987699B2 (en) | 2006-01-17 |
KR20030092506A (ko) | 2003-12-06 |
US20030223279A1 (en) | 2003-12-04 |
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
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FPAY | Annual fee payment |
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FPAY | Annual fee payment |
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FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
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