JP4574967B2 - 部分的に制御される遅延同期ループを備える半導体メモリ装置 - Google Patents

Description

本発明は半導体メモリ装置に係り、特に、部分的にターンオンまたはターンオフされる遅延同期ループを備える半導体メモリ装置に関する。

遅延同期ループは、外部クロック信号を受信し、同じ位相を有する内部クロック信号を出力する回路である。しかし、半導体メモリ装置のうちＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下ＤＤＲ ＳＤＲＡＭ）のような色々な動作モードで動作される半導体メモリ装置は、消費電流を減らすために、遅延同期ループの同期時間および動作速度によって遅延同期ループをターンオンまたはターンオフできる。

まずＤＤＲ ＳＤＲＡＭがターンオンされれば、遅延同期ループは一定時間後に外部クロック信号に同期される。この後、パワーダウンモードで半導体メモリ装置の消費電流を減らすために遅延同期ループをターンオフできる。

しかし、遅延同期ループが再びターンオンされる場合、外部クロック信号の位相に遅延同期ループの出力信号の位相が同期されなければならないが、遅延同期ループの出力信号の位相が同期されるのには時間がかかる。したがって、消費電流を減らすために自由に遅延同期ループをターンオンまたはターンオフしにくい問題がある。

このような問題を解決するために、遅延同期ループをターンオフする前に遅延同期ループの同期情報を保存し、以後遅延同期ループを再びターンオンする場合、保存された同期情報を利用して、遅延同期ループがはじめから新たに動作されなくても、外部クロック信号の位相と同じ位相を有する信号を出力できる方法が提案された。

しかし、この場合にも遅延同期ループの動作周波数によって遅延同期ループ自体の遅延によって遅延同期ループの出力が制限されうるので、半導体メモリ装置の動作モード別に遅延同期ループの動作が制御されなければならない問題がある。

また、半導体メモリ装置の動作モードによって遅延同期ループをターンオンまたはターンオフする場合、遅延同期ループ全体をターンオンまたはターンオフするが、このような方法は遅延同期ループの不要な部分まで共にターンオンまたはターンオフするので、半導体メモリ装置の全体消費電流が増加する問題がある。

本発明が解決しようとする技術的課題は、半導体メモリ装置の動作モードによって遅延同期ループの動作を部分的にターンオンまたはターンオフする半導体メモリ装置を提供することである。

前記課題を達成するための本発明の第１実施例による半導体メモリ装置は、遅延同期ループおよび制御信号発生部を備えることを特徴とする。
制御信号発生部は、半導体メモリ装置の動作モードを選択する第１ないし第５モード選択信号に応答して前記遅延同期ループを部分的にターンオンまたはターンオフする第１制御信号および第２制御信号を発生させ、前記第１モード選択信号が活性化されれば、前記半導体メモリ装置はアクティブパワーダウンモードの状態であることを意味し、前記第２モード選択信号が活性化されれば、前記半導体メモリ装置はアクティブスタンバイモードの状態であることを意味し、前記第３モード選択信号が活性化されれば、前記半導体メモリ装置はプレチャージモードの状態であることを意味し、前記第４モード選択信号が活性化されれば、前記半導体メモリ装置はプレチャージパワーダウンモードの状態であることを意味し、前記第５モード選択信号が活性化されれば、前記半導体メモリ装置はセルフリフレッシュモードの状態であることを意味することを特徴とする。
また、前記制御信号発生部は、前記第３ないし第５モード選択信号を反転論理和する第１反転論理和手段、前記第３および第４モード選択信号を反転論理和する第２反転論理和手段、前記第５および前記第１モード選択信号を反転論理和する第３反転論理和手段、前記第２反転論理和手段の出力および前記第３反転論理和手段の出力を反転論理和する第４反転論理和手段、前記第１反転論理和手段の出力および前記第２モード選択信号を反転論理和して前記第１制御信号を出力する第５反転論理和手段および前記第４反転論理和手段の出力および前記第２モード選択信号を反転論理和して前記第２制御信号を出力する第６反転論理和手段を備えることを特徴とする。

前記第１または第２制御信号が活性化されれば、前記遅延同期ループのうち前記第１または第２制御信号が印加される部分はターンオフされる。また前記第１または第２制御信号が非活性化されれば、前記遅延同期ループのうち前記第１または第２制御信号が印加される部分はターンオンされる。

前記第１モード選択信号が活性化されれば、前記第２制御信号だけ活性化される。前記第２モード選択信号が活性化されれば、前記第１制御信号および前記第２制御信号が全て非活性化される。前記第３ないし第５モード選択信号のうち何れか一つでも活性化されれば、前記第１制御信号および前記第２制御信号が全て活性化される。

前記課題を達成するための本発明の第２実施例による半導体メモリ装置は、遅延同期ループ、モード選択信号発生部および制御信号発生部を備えることを特徴とする。
モード選択信号発生部は、半導体メモリ装置の動作を制御する動作制御信号に応答して前記半導体メモリ装置の動作モードを選択する第１ないし第５モード選択信号を発生させ、前記第１モード選択信号が活性化されれば、前記半導体メモリ装置はアクティブパワーダウンモードの状態であることを意味し、前記第２モード選択信号が活性化されれば、前記半導体メモリ装置はアクティブスタンバイモードの状態であることを意味し、前記第３モード選択信号が活性化されれば、前記半導体メモリ装置はプレチャージモードの状態であることを意味し、前記第４モード選択信号が活性化されれば、前記半導体メモリ装置はプレチャージパワーダウンモードの状態であることを意味し、前記第５モード選択信号が活性化されれば、前記半導体メモリ装置はセルフリフレッシュモードの状態であることを意味することを特徴とする。
また、前記制御信号発生部は、前記第３ないし第５モード選択信号を反転論理和する第１反転論理和手段、前記第３および第４モード選択信号を反転論理和する第２反転論理和手段、前記第５および前記第１モード選択信号を反転論理和する第３反転論理和手段、前記第２反転論理和手段の出力および前記第３反転論理和手段の出力を反転論理和する第４反転論理和手段、前記第１反転論理和手段の出力および前記第２モード選択信号を反転論理和して前記第１制御信号を出力する第５反転論理和手段および前記第４反転論理和手段の出力および前記第２モード選択信号を反転論理和して前記第２制御信号を出力する第６反転論理和手段を備えることを特徴とする。

制御信号発生部は、第１ないし第５モード選択信号に応答して前記遅延同期ループを部分的にターンオンまたはターンオフする第１制御信号および第２制御信号を発生させる。

前記第３ないし第５モード選択信号のうち何れか一つでも活性化されれば、前記第１制御信号および前記第２制御信号は活性化される。前記第１モード選択信号が活性化されれば、前記第２制御信号だけ活性化される。前記第２モード選択信号が活性化されれば、前記第１制御信号および前記第２制御信号が全て非活性化される。

前記遅延同期ループは、入力バッファ部、第１遅延部、第２遅延部、出力部および補償フィードバック部を備えることを特徴とする。

入力バッファ部は、外部クロック信号を受信する。第１および第２遅延部は前記入力バッファ部の出力信号の位相を所定の内部クロック信号の位相と比較し、前記比較結果に応答して前記入力バッファ部の出力信号を遅延させ、第１および第２遅延部は直列連結される。

出力部は、前記第２遅延部の出力信号を受信して出力する。補償フィードバック部は、前記第２遅延部の出力信号が前記出力部で遅延される時間と同じ時間だけ前記第２遅延部の出力信号を遅延させて前記内部クロック信号として出力する。

前記第１制御信号および前記第２制御信号が全て活性化されれば、前記入力バッファ部、前記第１および第２遅延部、前記出力部および前記補償フィードバック部は全てターンオフされる。前記第１制御信号および前記第２制御信号が全て非活性化されれば、前記入力バッファ部、前記第１および第２遅延部、前記出力部および前記補償フィードバック部は全てターンオンされる。

前記第２制御信号だけ活性化されれば、前記第２遅延部、前記補償フィードバック部および前記出力部はターンオフされ、前記入力バッファ部および前記第１遅延部は全てターンオンされる。前記第２制御信号だけ活性化されれば、前記第１遅延部、前記第２遅延部、前記補償フィードバック部および前記出力部はターンオフされ、前記入力バッファ部はターンオンされる。

前記動作制御信号は、／ＣＳ(chip select)信号 、／ＣＡＳ(column address strobe)信号、／ＲＡＳ(row address strobe)信号、／ＷＥ(write enable)信号、ＣＫＥ(clock enable)信号である。

本発明による半導体メモリ装置は、内部に備えられる遅延同期ループを部分的にターンオンまたはターンオフすることによって消費電流を節約できる。

以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に示された同じ参照符号は同じ部材を表す。
図１は、本発明の第１実施例による半導体メモリ装置を示すブロック図である。
図２は、図１の制御信号発生部を示す図面である。

本発明の第１実施例による半導体メモリ装置１００は、遅延同期ループ１２０および制御信号発生部１１０を備える。
制御信号発生部１１０は、半導体メモリ装置１００の動作モードを選択する第１ないし第５モード選択信号３Ｐ，３Ｎ，２Ｎ，２Ｐ，６Ｒに応答して遅延同期ループ１２０を部分的にターンオンまたはターンオフする第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２を発生する。遅延同期ループ１２０は、幾つかのブロック１３０，１４０に分けられている。

第１ないし第５モード選択信号３Ｐ，３Ｎ，２Ｎ，２Ｐ，６Ｒは、半導体メモリ装置の動作を制御する動作制御信号（図示せず）に応答して前記半導体メモリ装置の動作モードを選択する。

具体的に、第１モード選択信号３Ｐが活性化されれば、半導体メモリ装置１００はアクティブパワーダウンモードの状態であることを意味し、第２モード選択信号３Ｎが活性化されれば、半導体メモリ装置１００はアクティブスタンバイモードの状態であることを意味し、第３モード選択信号２Ｎが活性化されれば、半導体メモリ装置１００はプレチャージモードの状態であることを意味し、第４モード選択信号２Ｐが活性化されれば、半導体メモリ装置１００はプレチャージパワーダウンモードの状態であることを意味し、第５モード選択信号６Ｒが活性化されれば、半導体メモリ装置１００はセルフリフレッシュモードの状態であることを意味する。

第１モード選択信号３Ｐが活性化されれば、第２制御信号ＣＴＲＬＳ２だけ活性化される。第２モード選択信号３Ｎが活性化されれば、第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２が全て非活性化される。第３ないし第５モード選択信号２Ｎ，２Ｐ，６Ｒのうち何れか一つでも活性化されれば、第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ１が全て活性化される。

このような機能をする制御信号発生部１１０は、第３ないし第５モード選択信号２Ｎ，２Ｐ，６Ｒを反転論理和する第１反転論理和手段ＩＯＲ１、第３および第４モード選択信号２Ｎ，２Ｐを反転論理和する第２反転論理和手段ＩＯＲ２、第５および前記第１モード選択信号６Ｒ，３Ｐを反転論理和する第３反転論理和手段ＩＯＲ３、第２反転論理和手段ＩＯＲ２の出力および第３反転論理和手段ＩＯＲ３の出力を反転論理和する第４反転論理和手段ＩＯＲ４、第１反転論理和手段ＩＯＲ１の出力および第２モード選択信号３Ｎを反転論理和して第１制御信号ＣＴＲＬＳ１を出力する第５反転論理和手段ＩＯＲ５および第４反転論理和手段ＩＯＲ４の出力および第２モード選択信号３Ｎを反転論理和して第２制御信号ＣＴＲＬＳ２を出力する第６反転論理和手段ＩＯＲ６を備える。

第１または第２制御信号ＣＴＲＬＳ１，ＣＴＲＬＳ２が活性化されれば、遅延同期ループ１２０のうち第１または第２制御信号ＣＴＲＬＳ１，ＣＴＲＬＳ２が印加される部分はターンオフされる。また、第１または第２制御信号ＣＴＲＬＳ１，ＣＴＲＬＳ２が非活性化されれば、遅延同期ループ１２０のうち第１または第２制御信号ＣＴＲＬＳ１，ＣＴＲＬＳ２が印加される部分はターンオンされる。

以下、図１および図２を参照して本発明の第１実施例による半導体メモリ装置の動作を詳細に説明する。
半導体メモリ装置１００は、アクティブスタンバイモード、アクティブパワーダウンモード、プレチャージモード、プレチャージパワーダウンモード、セルフリフレッシュモードの動作モードを備える。半導体メモリ装置１００に電源電圧が印加されれば、プレチャージモードおよびアクティブスタンバイモードを経た後に読出し動作が行われる。読出し動作が終われば、再びプレチャージモードに戻る。

プレチャージモードからアクティブスタンバイモードに動作モードが移動する前に、半導体メモリ装置１００はセルフリフレッシュモードまたはプレチャージパワーダウンモードを経ても良い。また、アクティブスタンバイモードからアクティブパワーダウンモードに移動しても良い。

第１モード選択信号３Ｐが活性化されれば、半導体メモリ装置１００はアクティブパワーダウンモードの状態であることを意味する。第２モード選択信号３Ｎが活性化されれば、半導体メモリ装置１００はアクティブスタンバイモードの状態であることを意味する。第３モード選択信号２Ｎが活性化されれば、半導体メモリ装置１００はプレチャージモードの状態であることを意味する。第４モード選択信号２Ｐが活性化されれば、半導体メモリ装置１００はプレチャージパワーダウンモードの状態であることを意味する。第５モード選択信号６Ｒが活性化されれば、半導体メモリ装置１００はセルフリフレッシュモードの状態であることを意味する。

ここで、各々のモード選択信号３Ｐ，３Ｎ，２Ｎ，２Ｐ，６Ｒがハイレバルになる場合に活性化されると説明する。図２を参照すれば、第１モード選択信号３Ｐが活性化されれば、第２制御信号ＣＴＲＬＳ２だけ活性化される。第２モード選択信号３Ｎが活性化されれば、第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２が全て非活性化される。第３ないし第５モード選択信号２Ｎ，２Ｐ，６Ｒのうち何れか一つでも活性化されれば、第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２が全て活性化される。

図２に示された制御信号発生部１１０は一つの実施例に過ぎず、制御信号発生部１１０の構成が図２に示されたものに限定されてはならない。
半導体メモリ装置１００のプレチャージモード、プレチャージパワーダウンモード、セルフリフレッシュモードでは遅延同期ループ１２０が常にターンオフできる。読出し動作モードで遅延同期ループ１２０は常にターンオン状態である。アクティブスタンバイモードおよびアクティブパワーダウンモードで遅延同期ループ１２０は場合によってターンオンまたはターンオフされる。

第１または第２制御信号ＣＴＲＬＳ１，ＣＴＲＬＳ２が活性化されれば、遅延同期ループ１２０のうち第１または第２制御信号ＣＴＲＬＳ１，ＣＴＲＬＳ２が印加される部分はターンオフされる。また、第１または第２制御信号ＣＴＲＬＳ１，ＣＴＲＬＳ２が非活性化されれば、遅延同期ループ１２０のうち第１または第２制御信号ＣＴＲＬＳ１，ＣＴＲＬＳ２が印加される部分はターンオンされる。
第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２が全て活性化されれば、第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２が印加される遅延同期ループ１２０の複数のブロック１３０，１４０はターンオフされる。

したがって、半導体メモリ装置１００のプレチャージモード、プレチャージパワーダウンモード、セルフリフレッシュモードを表す第３ないし第５モード選択信号２Ｎ，２Ｐ，６Ｒが活性化される場合、第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２を全て活性化させ、第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２を遅延同期ループ１２０の全てのブロック１３０，１４０に印加させれば、半導体メモリ装置１００のプレチャージモード、プレチャージパワーダウンモード、セルフリフレッシュモードで遅延同期ループ１２０を全てターンオフできる。

第１制御信号ＣＴＲＬＳ１または第２制御信号ＣＴＲＬＳ２が非活性化されれば、非活性化された第１制御信号ＣＴＲＬＳ１または第２制御信号ＣＴＲＬＳ２が印加される遅延同期ループ１００のブロック１３０，１４０はターンオンされる。

したがって、半導体メモリ装置１００のアクティブスタンバイモードを表す第２モード選択信号３Ｎが活性化される場合、第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２を全て非活性化させ、第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２を遅延同期ループ１２０の全てのブロック１３０，１４０に印加させれば、半導体メモリ装置１００のアクティブスタンバイモードで遅延同期ループ１２０を全てターンオンできる。
第２制御信号ＣＴＲＬＳ２だけ活性化されれば、活性化された第２制御信号ＣＴＲＬＳ２が印加される遅延同期ループ１２０のブロックはターンオフされる。

したがって、半導体メモリ装置１００のアクティブパワーダウンモードを表す第２モード選択信号３Ｎが活性化される場合、第２制御信号ＣＴＲＬＳ２を活性化させ、第２制御信号ＣＴＲＬＳ２を遅延同期ループ１２０の一部ブロックに印加させれば、半導体メモリ装置１００のアクティブパワーダウンモードで遅延同期ループ１２０の一部ブロックはターンオンし、残りのブロックはターンオフできる。

すなわち、遅延同期ループ１２０の一定のブロックに第２制御信号ＣＴＲＬＳ２を印加することによって、半導体メモリ装置１００のアクティブパワーダウンモードで部分的にだけ遅延同期ループ１２０をターンオフできる。

もちろん、第１および第２制御信号ＣＴＲＬＳ１，ＣＴＲＬＳ２を遅延同期ループ１２０のいかなるブロックに印加するかによって、部分的にターンオンまたはターンオフされるブロックが変われる。これにより本発明によって半導体メモリ装置１００の動作モードによって遅延同期ループ１２０を部分的にターンオンまたはターンオフできて半導体メモリ装置１００の消費電流を減らせる。

図３は、本発明の第２実施例による半導体メモリ装置を示すブロック図である。
図４は、図３の部分的に制御される遅延同期ループの第一例を示す図面である。
図５は、図３の部分的に制御される遅延同期ループの第二例を示す図面である。

図３を参照すれば、本発明の第２実施例による半導体メモリ装置３００は遅延同期ループ３２０、モード選択信号発生部３０５および制御信号発生部３１０を備える。
モード選択信号発生部３０５は、半導体メモリ装置３００の動作を制御する動作制御信号／ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ）、／ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）、／ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）、／ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）、ＣＫＥ（Ｃｌｏｃｋ Ｅｎａｂｌｅ） に応答して、半導体メモリ装置３００の動作モードを選択する第１ないし第５モード選択信号３Ｐ，３Ｎ，２Ｎ，２Ｐ，６Ｒを発生する。

動作制御信号は、／ＣＳ、／ＣＡＳ、／ＲＡＳ、／ＷＥ、ＣＫＥ信号である。
制御信号発生部３１０は、第１ないし第５モード選択信号３Ｐ，３Ｎ，２Ｎ，２Ｐ，６Ｒに応答して、遅延同期ループ３２０を部分的にターンオンまたはターンオフする第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２を発生する。

具体的に、第１モード選択信号３Ｐが活性化されれば、半導体メモリ装置３００はアクティブパワーダウンモードの状態であることを意味し、第２モード選択信号３Ｎが活性化されれば、半導体メモリ装置３００はアクティブスタンバイモードの状態であることを意味し、第３モード選択信号２Ｎが活性化されれば、半導体メモリ装置３００はプレチャージモードの状態であることを意味し、第４モード選択信号２Ｐが活性化されれば、半導体メモリ装置３００はプレチャージパワーダウンモードの状態であることを意味し、第５モード選択信号６Ｒが活性化されれば、半導体メモリ装置３００はセルフリフレッシュモードの状態であることを意味する。

第１モード選択信号３Ｐが活性化されれば、第２制御信号ＣＴＲＬＳ２だけ活性化される。第２モード選択信号３Ｎが活性化されれば、第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２が全て非活性化される。第３ないし第５モード選択信号２Ｎ，２Ｐ，６Ｒのうち何れか一つでも活性化されれば、第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２が全て活性化される。

このような機能をする制御信号発生部３１０は、第３ないし第５モード選択信号２Ｎ，２Ｐ，６Ｒを反転論理和する第１反転論理和手段ＩＯＲ１、第３および第４モード選択信号２Ｎ，２Ｐを反転論理和する第２反転論理和手段ＩＯＲ２、第５および前記第１モード選択信号６Ｒ，３Ｐを反転論理和する第３反転論理和手段ＩＯＲ３、第２反転論理和手段ＩＯＲ２の出力および第３反転論理和手段ＩＯＲ３の出力を反転論理和する第４反転論理和手段ＩＯＲ４、第１反転論理和手段ＩＯＲ１の出力および第２モード選択信号３Ｎを反転論理和して第１制御信号ＣＴＲＬＳ１を出力する第５反転論理和手段ＩＯＲ５および第４反転論理和手段ＩＯＲ４の出力および第２モード選択信号３Ｎを反転論理和して第２制御信号ＣＴＲＬＳ２を出力する第６反転論理和手段ＩＯＲ６を備える。

図４および図５を参照すれば、遅延同期ループ４００，５００は、入力バッファ部４１０，５１０、第１遅延部４２０，５２０、第２遅延部４３０，５３０、出力部４４０，５４０および補償フィードバック部４５０，５５０を備えることを特徴とする。
図４および図５の構成が同じであるので、図４を基準として説明する。入力バッファ部４１０は、外部クロック信号ＥＣＫを受信する。第１および第２遅延部４２０，４３０は、入力バッファ部４１０の出力信号の位相を所定の内部クロック信号ＩＣＫの位相と比較し、比較結果に応答して入力バッファ部４１０の出力信号を遅延させ、第１および第２遅延部４２０，４３０は直列連結される。

出力部４４０は、第２遅延部４３０の出力信号を受信して出力する。補償フィードバック部４５０は、第２遅延部４３０の出力信号が出力部４４０で遅延される時間と同じ時間だけ第２遅延部４３０の出力信号を遅延させて、内部クロック信号ＩＣＫとして出力する。
第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２が全て活性化されれば、入力バッファ部４１０、第１および第２遅延部４２０，４３０、出力部４４０および補償フィードバック部４５０は全てターンオフされる。第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２が全て非活性化されれば、入力バッファ部４１０、第１および第２遅延部４２０，４３０、出力部４４０および補償フィードバック部４５０は全てターンオンされる。

図４で、第２制御信号ＣＴＲＬＳ２だけ活性化されれば、第２遅延部４３０、補償フィードバック部４５０および出力部４４０はターンオフされ、入力バッファ部４１０および第１遅延部４２０は全てターンオンされる。
図５で、第２制御信号ＣＴＲＬＳ２だけ活性化されれば、第１遅延部５２０、第２遅延部５３０、補償フィードバック部５５０および出力部５４０はターンオフされ、入力バッファ部５１０はターンオンされる。

以下、図３ないし図５を参照して、本発明の第２実施例による半導体メモリ装置の動作を詳細に説明する。
図３の半導体メモリ装置３００は、図１の半導体メモリ装置１００にモード選択信号発生部３０５をさらに備える。したがって、モード選択信号発生部３０５について説明する。

モード選択信号発生部３０５は、半導体メモリ装置３００の動作を制御する動作制御信号／ＣＳ，／ＣＡＳ，／ＲＡＳ，／ＷＥ，ＣＫＥに応答して、半導体メモリ装置３００の動作モードを選択する第１ないし第５モード選択信号３Ｐ，３Ｎ，２Ｎ，２Ｐ，６Ｒを発生する。動作制御信号は、／ＣＳ、／ＣＡＳ、／ＲＡＳ、／ＷＥ、ＣＫＥ信号である。
動作制御信号／ＣＳ，／ＣＡＳ，／ＲＡＳ，／ＷＥ，ＣＫＥを組合して、半導体メモリ装置３００の動作状態を表す第１ないし第５モード選択信号３Ｐ，３Ｎ，２Ｎ，２Ｐ，６Ｒを発生することは、当業者なら分かるので詳細な説明は省略する。

制御信号発生部３１０の回路構成は、図２に示されたものと同じである。したがって、第１ないし第５モード選択信号３Ｐ，３Ｎ，２Ｎ，２Ｐ，６Ｒと第１および第２制御信号ＣＴＲＬＳ１，ＣＴＲＬＳ２との対応関係も、第１実施例による半導体メモリ装置１００と同じである。
遅延同期ループ３２０は、部分的にターンオンまたはターンオフするために複数のブロック３３０，３４０に分けられる。図４を参照すれば、本発明で遅延同期ループ４００は入力バッファ部４１０、第１遅延部４２０、第２遅延部４３０、出力部４４０および補償フィードバック部４５０に分けられる。しかし、このような構成要素に分ける方法にだけ限定されてはいない。

入力バッファ部４１０は、外部クロック信号ＥＣＫを受信する。第１および第２遅延部４２０，４３０は、入力バッファ部４１０の出力信号の位相を所定の内部クロック信号ＩＣＫの位相と比較し、比較結果に応答して入力バッファ部４１０の出力信号を遅延させる。第１および第２遅延部４２０，４３０は直列連結される。
例えば、第１遅延部４１０および第２遅延部４２０は遅延同期ループに一般的に備えられる可変遅延ラインである。第１遅延部４２０は、入力される外部クロック信号ＥＣＫを大きい遅延時間単位に遅延させる部分であり、第２遅延部４３０は入力される外部クロック信号ＥＣＫを微細な遅延時間単位に遅延させる部分である。

出力部４４０は、第２遅延部４３０の出力信号を受信して出力する。出力部４４０から出力される信号が、半導体メモリ装置３００の他の回路で基準クロックとして使われる。補償フィードバック部４５０は、第２遅延部４３０の出力信号が出力部４４０に遅延される時間と同じ時間だけ第２遅延部４３０の出力信号を遅延させて、内部クロック信号ＩＣＫとして出力する。これにより出力部４４０から出力される信号が外部クロック信号ＥＣＫおよび位相が同期されうるためである。

図４を参照すれば、遅延同期ループ４００が複数のブロック４１０〜４５０に分けられ、第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２が対応するブロックに印加される。
図４で、第１制御信号ＣＴＲＬＳ１は入力バッファ部４１０および第１遅延部４２０に印加される。第２制御信号ＣＴＲＬＳ２は、第２遅延部４３０、出力部４４０および補償フィードバック部４５０に印加される。

半導体メモリ装置３００が、プレチャージモード、プレチャージパワーダウンモードおよびセルフリフレッシュモードのうち何れか一つのモードである場合、すなわち第３ないし第５モード選択信号のうち何れか一つの信号でも活性化されれば、第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２が全て活性化される。
第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２が全て活性化されれば、入力バッファ部４１０、第１および第２遅延部４２０，４３０、出力部４４０および補償フィードバック部４５０は全てターンオフされる。

半導体メモリ装置３００がアクティブスタンバイモードである場合、すなわち第２モード選択信号３Ｎが活性化されれば、第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２が全て非活性化される。
第１制御信号ＣＴＲＬＳ１および第２制御信号ＣＴＲＬＳ２が全て非活性化されれば、入力バッファ部４１０、第１および第２遅延部４２０，４３０、出力部４４０および補償フィードバック部４５０は全てターンオンされる。

半導体メモリ装置３００がアクティブパワーダウンモードである場合、すなわち第１モード選択信号３Ｐが活性化されれば、第２制御信号ＣＴＲＬＳ２だけ活性化される。
第２制御信号ＣＴＲＬＳ２だけ活性化されれば、第２制御信号ＣＴＲＬＳ２が印加される第２遅延部４３０、補償フィードバック部４５０および出力部４４０はターンオフされ、第１制御信号ＣＴＲＬＳ１が印加される入力バッファ部４１０および第１遅延部４２０は全てターンオンされる。

もし、図５のように、第２制御信号ＣＴＲＬＳ２が、第１遅延部５２０、第２遅延部５３０、補償フィードバック部５５０および出力部５４０に印加されれば、半導体メモリ装置３００がアクティブパワーダウンモードである場合、第１遅延部５２０、第２遅延部５３０、補償フィードバック部５５０および出力部５４０はターンオフされ、入力バッファ部５１０はターンオンされる。

従来には、半導体メモリ装置がアクティブスタンバイモードまたはアクティブパワーダウンモードである場合を区分せずに遅延同期ループを全てターンオンした。しかし、本発明を利用すれば、アクティブスタンバイモードでだけ遅延同期ループをターンオンし、アクティブパワーダウンモードでは遅延同期ループの一部分を選択的にターンオフできる。図４および図５において、第２制御信号ＣＴＲＬＳ２の印加によって、遅延同期ループ４００，５００の一部がターンオフされるのは、単純な例示に過ぎず、ターンオフされる部分は、半導体メモリ装置３００の使用者が選択的に決定できる。

以上、図面および明細書で最適な実施例が開示された。ここで、特定用語が使われたが、これは単に本発明を説明するための目的として使われたものに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者なら、これから多様な変形および均等な他の実施例が可能であるのは容易に理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらなければならない。

本発明は遅延同期ループに係り、遅延同期ループを備える半導体メモリ装置分野に利用できる。

本発明の第１実施例による半導体メモリ装置を示すブロック図である。 図１の制御信号発生部を示す図面である。 本発明の第２実施例による半導体メモリ装置を示すブロック図である。 図３の部分的に制御される遅延同期ループの第一例を示す図面である。 図３の部分的に制御される遅延同期ループの第二例を示す図面である。

符号の説明

１００ 半導体メモリ装置
１１０ 制御信号発生部
１２０ 遅延同期ループ
１３０，１４０ 第１、第２ブロック

Claims (16)

1. 遅延同期ループと、
   半導体メモリ装置の動作モードを選択する第１ないし第５モード選択信号に応答して前記遅延同期ループを部分的にターンオンまたはターンオフする第１制御信号および第２制御信号を発生させる制御信号発生部と、を備え、
   前記第１モード選択信号が活性化されれば、前記半導体メモリ装置はアクティブパワーダウンモードの状態であることを意味し、
   前記第２モード選択信号が活性化されれば、前記半導体メモリ装置はアクティブスタンバイモードの状態であることを意味し、
   前記第３モード選択信号が活性化されれば、前記半導体メモリ装置はプレチャージモードの状態であることを意味し、
   前記第４モード選択信号が活性化されれば、前記半導体メモリ装置はプレチャージパワーダウンモードの状態であることを意味し、
   前記第５モード選択信号が活性化されれば、前記半導体メモリ装置はセルフリフレッシュモードの状態であることを意味するとともに、
   前記制御信号発生部は、
   前記第３ないし第５モード選択信号を反転論理和する第１反転論理和手段と、
   前記第３および第４モード選択信号を反転論理和する第２反転論理和手段と、
   前記第５および前記第１モード選択信号を反転論理和する第３反転論理和手段と、
   前記第２反転論理和手段の出力および前記第３反転論理和手段の出力を反転論理和する第４反転論理和手段と、
   前記第１反転論理和手段の出力および前記第２モード選択信号を反転論理和して前記第１制御信号を出力する第５反転論理和手段と、
   前記第４反転論理和手段の出力および前記第２モード選択信号を反転論理和して前記第２制御信号を出力する第６反転論理和手段と、を備えることを特徴とする半導体メモリ装置。
2. 前記第１または第２制御信号が活性化されれば、
   前記遅延同期ループのうち前記第１または第２制御信号が印加される部分はターンオフされる、ことを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記第１または第２制御信号が非活性化されれば、
   前記遅延同期ループのうち前記第１または第２制御信号が印加される部分はターンオンされる、ことを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記第１モード選択信号が活性化されれば、
   前記第２制御信号だけ活性化される、ことを特徴とする請求項１に記載の半導体メモリ装置。
5. 前記第２モード選択信号が活性化されれば、
   前記第１制御信号および前記第２制御信号が全て非活性化される、ことを特徴とする請求項１に記載の半導体メモリ装置。
6. 前記第３ないし第５モード選択信号のうち何れか一つでも活性化されれば、
   前記第１制御信号および前記第２制御信号が全て活性化される、ことを特徴とする請求項１に記載の半導体メモリ装置。
7. 遅延同期ループと、
   半導体メモリ装置の動作を制御する動作制御信号に応答して前記半導体メモリ装置の動作モードを選択する第１ないし第５モード選択信号を発生させるモード選択信号発生部と、
   第１ないし第５モード選択信号に応答して前記遅延同期ループを部分的にターンオンまたはターンオフする第１制御信号および第２制御信号を発生させる制御信号発生部と、を備え、
   前記第１モード選択信号が活性化されれば、前記半導体メモリ装置はアクティブパワーダウンモードの状態であることを意味し、
   前記第２モード選択信号が活性化されれば、前記半導体メモリ装置はアクティブスタンバイモードの状態であることを意味し、
   前記第３モード選択信号が活性化されれば、前記半導体メモリ装置はプレチャージモードの状態であることを意味し、
   前記第４モード選択信号が活性化されれば、前記半導体メモリ装置はプレチャージパワーダウンモードの状態であることを意味し、
   前記第５モード選択信号が活性化されれば、前記半導体メモリ装置はセルフリフレッシュモードの状態であることを意味するとともに、
   前記制御信号発生部は、
   前記第３ないし第５モード選択信号を反転論理和する第１反転論理和手段と、
   前記第３および第４モード選択信号を反転論理和する第２反転論理和手段と、
   前記第５および前記第１モード選択信号を反転論理和する第３反転論理和手段と、
   前記第２反転論理和手段の出力および前記第３反転論理和手段の出力を反転論理和する第４反転論理和手段と、
   前記第１反転論理和手段の出力および前記第２モード選択信号を反転論理和して前記第１制御信号を出力する第５反転論理和手段と、
   前記第４反転論理和手段の出力および前記第２モード選択信号を反転論理和して前記第２制御信号を出力する第６反転論理和手段と、を備えることを特徴とする半導体メモリ装置。
8. 前記第３ないし第５モード選択信号のうち何れか一つでも活性化されれば、
   前記第１制御信号および前記第２制御信号は活性化される、ことを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記第１モード選択信号が活性化されれば、
   前記第２制御信号だけ活性化される、ことを特徴とする請求項７に記載の半導体メモリ装置。
10. 前記第２モード選択信号が活性化されれば、
    前記第１制御信号および前記第２制御信号が全て非活性化される、ことを特徴とする請求項７に記載の半導体メモリ装置。
11. 前記遅延同期ループは、
    外部クロック信号を受信する入力バッファ部と、
    前記入力バッファ部の出力信号の位相を所定の内部クロック信号の位相と比較し、前記比較結果に応答して前記入力バッファ部の出力信号を遅延させる直列連結される第１および第２遅延部と、
    前記第２遅延部の出力信号を受信して出力する出力部と、
    前記第２遅延部の出力信号が前記出力部で遅延される時間と同じ時間だけ前記第２遅延部の出力信号を遅延させて前記内部クロック信号として出力する補償フィードバック部と、を備えることを特徴とする請求項７に記載の半導体メモリ装置。
12. 前記第１制御信号および前記第２制御信号が全て活性化されれば、
    前記入力バッファ部、前記第１および第２遅延部、前記出力部および前記補償フィードバック部は全てターンオフされる、ことを特徴とする請求項１１に記載の半導体メモリ装置。
13. 前記第１制御信号および前記第２制御信号が全て非活性化されれば、
    前記入力バッファ部、前記第１および第２遅延部、前記出力部および前記補償フィードバック部は全てターンオンされる、ことを特徴とする請求項１１に記載の半導体メモリ装置。
14. 前記第２制御信号だけ活性化されれば、
    前記第２遅延部、前記補償フィードバック部および前記出力部はターンオフされ、前記入力バッファ部および前記第１遅延部は全てターンオンされる、ことを特徴とする請求項１１に記載の半導体メモリ装置。
15. 前記第２制御信号だけ活性化されれば、
    前記第１遅延部、前記第２遅延部、前記補償フィードバック部および前記出力部はターンオフされ、前記入力バッファ部はターンオンされることを特徴とする請求項１１に記載の半導体メモリ装置。
16. 前記動作制御信号は、
    ／ＣＳ、／ＣＡＳ、／ＲＡＳ、／ＷＥ、ＣＫＥ信号である、ことを特徴とする請求項７に記載の半導体メモリ装置。

Images