KR100911895B1 - 레지스터 제어형 지연고정루프회로 - Google Patents
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Abstract
본 발명은 안정적인 지연동작을 수행할 수 있는 레지스터 제어형 지연고정루프회로(DLL)에 관한 것이며, 딜레이 유닛 단위의 딜레이 쉬프팅 동작을 수행하는 노멀 모드와, 딜레이 그룹 - 다수의 딜레이 유닛을 포함함 - 단위의 딜레이 쉬프팅 동작을 수행하는 패스트 모드를 지원하는 레지스터 제어형 지연고정루프에 있어서, 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 위상비교부와, 상기 소오스 클럭에 응답하여 딜레이 쉬프팅 업데이트 주기마다 순차적으로 활성화되는 제1 타이밍펄스, 제2 타이밍펄스, 제3 타이밍펄스를 생성하기 위한 제어펄스생성부와, 상기 제1 타이밍펄스에 응답하여 상기 위상비교부의 비교결과에 따라 모드제어신호를 생성하기 위한 모드제어부와, 상기 제2타이밍펄스 및 상기 모드제어신호에 응답하여 상기 노멀 모드 동작을 제어하는 노멀 모드 딜레이 쉬프트 제어신호를 출력하고, 상기 제3타이밍펄스 및 상기 모드제어신호에 응답하여 상기 패스트 모드 동작을 제어하는 패스트 모드 딜레이 쉬프트 제어신호를 출력하는 딜레이 쉬프트 제어부와, 상기 노멀 모드 딜레이 쉬프트 제어신호에 응답하여 내부클럭의 위상을 딜레이 유닛 단위로 딜레이 쉬프팅시키고, 상기 패스트 모드 딜레이 쉬프트 제어신호에 응답하여 상기 내부클럭의 위상을 딜레이 그룹 단위로 딜레이 쉬프팅시키는 위상딜레이부, 및 상기 위상딜레이부의 출력신호를 입력받아 상기 내부클럭 경로의 실제 지연조건을 반영하여 상기 피드백 클럭으로서 출력하기 위한 지연복제모델부을 구비하는 레지스터 제어형 지연고정루프회로(DLL)를 제공한다.
레지스터 제어형 지연고정루프회로, 패스트 모드, 노멀 모드
Description
본 발명은 반도체 설계에 관한 것으로서, 더 자세히는 지연고정루프회로(Delay locked loop circuit : 이하 DLL)에 관한 것이며, 특히, 안정적인 지연동작을 수행할 수 있는 레지스터 제어형 지연고정루프회로(DLL)에 관한 것이다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(CTRL)와 같은 외부 장치로부터 입력되는 외부클럭에 동기된 내부클럭를 이용하여 외부 장치들과 데이터의 전송을 수행한다.
이는 메모리와 메모리 컨트롤러간에 안정적으로 데이터를 전송하기 위해서는 메모리 컨트롤러에서 인가되는 메모리로 외부클럭과 메모리에서 출력되는 데이터간의 시간적 동기가 매우 중요하기 때문이다.
이때, 메모리에서 출력되는 데이터는 내부클럭에 동기되어 출력되는데, 내부클럭은 처음에 메모리로 인가될 때에는 외부클럭과 동기된 상태로 인가되지만, 메 모리 내의 각 구성요소들을 거치면서 지연되어 메모리 외부로 출력될 때에는 외부클럭과 동기되지 않은 상태로 출력된다.
따라서, 메모리에서 출력되는 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 메모리 내의 각 구성요소들을 거치면서 지연된 내부클럭이 메모리 컨트롤러에서 인가되는 외부클럭의 에지(Edge), 혹은 중심(center)에 정확하게 위치시키기 위해 데이터가 버스에 실리는 시간을 내부클럭에 역보상하여 내부클럭과 외부클럭이 동기되도록 해야한다.
이러한 역활을 수행하는 클럭 동기회로로는 위상고정루프(PLL: Phase Locked Loop)회로와 지연고정루프회로(DLL)회로가 있다.
이 중 외부클럭의 주파수와 내부클럭의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 주로 위상고정루프(PLL)를 사용한다. 하지만, 외부클럭의 주파수와 내부클럭의 주파수가 동일한 경우에는 위상고정루프(PLL)에 비해 잡음에 큰 영향을 받지 않고 상대적으로 작은 면적에서 구현 가능한 지연고정루프회로(DLL)를 주로 사용한다.
즉, 반도체 메모리 소자의 경우는 사용되는 주파수가 동일하므로 클럭 동기회로로서 주로 지연고정루프회로(DLL)를 사용한다.
그 중에서도 반도체 메모리 소자에서는 고정 지연 값을 저장할 수 있는 레지스터를 구비하여 전원차단시, 레지스터에 고정 지연 값을 저장하였다가 다시 전원이 인가되면 레지스터에 저장되어 있던 고정 지연 값을 로딩하여 내부클럭을 고정하는데 사용함으로써 반도체 메모리 소자의 최초 동작시 내부클럭과 외부클럭의 위 상차이가 상대적으로 작은 시점에서 클럭 동기 동작을 수행할 수 있고, 최초 동작 이후에도 내부클럭과 외부클럭의 위상차이에 따라 레지스터의 지연 값이 변동하는 폭을 조절함으로써 내부클럭과 외부클럭이 동기되는데 소요되는 시간을 줄일 수 있는 레지스터 제어형 지연고정루프(Register Controlled DLL)회로가 가장 널리 사용되고 있다.
도 1은 종래기술에 따른 레지스터 제어형 지연고정루프회로(DLL)를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 레지스터 제어형 지연고정루프회로(DLL)를 도시한 블록 다이어그램은 다음과 같은 구성을 갖는다.
먼저, 도 1에 도시된 종래기술에 따른 레지스터 제어형 지연고정루프회로(DLL)는 딜레이 유닛 단위의 딜레이 쉬프팅 동작을 수행하는 노멀 모드와, 딜레이 그룹 - 다수의 딜레이 유닛을 포함함 - 단위의 딜레이 쉬프팅 동작을 수행하는 패스트 모드를 지원하는 레지스터 제어형 지연고정루프회로(DLL)이다.
이를 전제로 그 구성을 설명하면, 소오스 클럭(refclk)과 피드백 클럭(fbclkr and fbclkf)의 위상을 비교하기 위한 위상비교부(100R, 100F)와, 소오스 클럭(refclk)과 동기된 제어클럭(contclk)에 응답하여 딜레이 쉬프팅 업데이트 주기마다 순차적으로 활성화되는 제1 타이밍펄스(PULSE_2), 제2 타이밍펄스(PULSE_3)를 생성하기 위한 제어펄스생성부(110)와, 제1 타이밍펄스(PULSE_2)에 응답하여 위상비교부의 비교결과(fine, coarse, FM_pdout, finef, coarsef, FM_pdoutf)에 따라 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef)를 생성하기 위한 모드 제어부(120R, 120F)와, 제2타이밍펄스(PULSE_3) 및 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 중 패스트 모드 제어신호(FM_END, FM_ENDF)에 응답하여 노멀 모드 동작을 제어하는 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl, ffclk_sl)와 패스트 모드 동작을 제어하는 패스트 모드 딜레이 쉬프트 제어신호(fastr_sl, fastf_sl)를 출력하는 딜레이 쉬프트 제어부(130R, 130F)와, 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl, ffclk_sl)에 응답하여 소오스 클럭(refclk) 및 제어클럭(contclk)과 동기된 내부클럭(clkin1, clkin2)의 위상을 딜레이 유닛 단위로 딜레이 쉬프팅시키고, 패스트 모드 딜레이 쉬프트 제어신호(fastr_sl, fastf_sl)에 응답하여 내부클럭(clkin1, clkin2)의 위상을 딜레이 그룹 단위로 딜레이 쉬프팅시키는 위상딜레이부(140R, 140F), 및 위상딜레이부(140R, 140F)의 출력클럭(mixout_r, mixout_f)을 입력받아 내부클럭 경로의 실제 지연조건을 반영하여 피드백 클럭(fbclkr, fbclkf)으로서 출력하기 위한 지연복제모델부(150R, 150F)를 구비한다.
또한, 외부클럭(CLK)을 버퍼링하여 그 위상이 동기된 소오스 클럭(refclk), 제어클럭(contclk), 내부클럭(clkin1, clkin2)을 생성하기 위한 클럭 버퍼부(180B)와, 클럭인에이블신호의 반전신호(ckeb_com)와 모드 레지스터 셋(Mode Register Set : MRS)의 파워다운모드 정보를 가지고 있는 신호(sapd) 및 프리차지(precharge) 정보를 가지고 있는 신호(rasidle)에 응답하여 클럭 버퍼부(180B)의 동작을 제어하기 위한 파워다운모드 제어부(180A)와, 반도체 메모리 소자 외부에서 입력되는 지연고정루프회로(DLL) 리셋 신호(dll_resetb)와 지연고정루프(DLL) 비활 성화신호(dis_dll)에 응답하여 지연고정루프회로(DLL)의 동작을 제어하는 리셋 신호(reset)를 생성하기 위한 지연고정루프(DLL) 제어부(190)와, 위상 딜레이부(140R, 140F)의 출력클럭(mixout_r, mixout_f) 중 어느 하나(mixout_r or mixout_f)의 위상을 반전(주로 mixout_f)하여 출력함으로써 외부클럭(CLK)의 라이징 에지에 대응하여 라이징 에지가 발생하는 라이징 내부클럭(rising_clk)과 외부클럭(CLK)의 폴링 에지에 대응하여 라이징 에지가 발생하는 폴링 내부클럭(falling_clk)을 출력하는 전치듀티보정부(160A)와, 락킹 상태에서 전치듀티보정부(160A)의 출력클럭(rising_clk, falling_clk)의 듀티 비(duty ratio)를 보정하기 위한 듀티보정부(160B), 및 듀티보정부(160B)의 출력클럭(ifbclkr, ifbclkf)를 드라이빙한 지연고정루프 출력클럭(irclkdll, ifclkdll)을 반도체 메모리 소자의 출력드라이버로 출력하기 위한 지연고정루프회로(DLL) 드라이버(170)을 더 구비한다.
이때, 위상딜레이부(140R, 140F)와 지연복제모델부(150R, 150F) 사이에 전지듀티보정부(160A)와 듀티보정부(160B)가 존재하여, 전지듀티보정부(160A)는 위상딜레이부(140R, 140F)의 출력클럭(mixout_r, mixout_f)을 이름이 다른 라이징 내부클럭(rising_clk)과 폴링 내부클럭(falling_clk)으로서 출력하고 또다시 듀티보정부(160B)는 라이징 내부클럭(rising_clk)과 폴링 내부클럭(falling_clk)을 입력받아 또 다른 이름의 클럭(ifbclkr, ifbclkf)으로서 출력하는데도 불구하고, 전술한 구성에서는 위상딜레이부(140R, 140F)의 출력클럭(mixout_r, mixout_f)을 지연복제모델부(150R, 150F)가 입력받아 피드백 클럭(fbclkr, fbclkf)을 출력하는 것으로 설명하였는데, 즉, 전지듀티보정부(160A)와 듀티보정부(160B)가 없는 것처럼 설명 하였는데, 그 이유는 종래기술에서 문제삼고자 하는 부분이 락킹 상태 전의 동작에 관한 것이기 때문인데, 더 자세한 이유는 발명 구성 부분을 기술하면서 설명하도록 하겠다.
전술한 종래기술에 따른 레지스터 제어형 지연고정루프회로(DLL)의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.
먼저, 전술한 레지스터 제어형 지연고정루프회로(DLL)는, 듀얼루프(Dual-Loop : 지연고정루프회로(DLL) 드라이버(170)을 통해 출력되는 클럭의 듀티 비(duty ratio)가 50 대 50 이 되도록 하기 위해서 외부클럭(CLK)의 라이징 에지(rising edge)에 대응하여 라이징 에지가 결정되는 라이징 내부클럭(rising_clk)과 외부클럭(CLK)의 폴링 에지(falling edge)에 대응하여 라이징 에지가 결정되는 폴링 내부클럭(falling_clk)을 사용하는 방식. 다른 방식으로 외부클럭(CLK)의 라이징 에지에 대응하는 클럭만을 사용하는 싱글루프(Single-Loop) 방식이 있음)를 사용하는 지연고정루프회로(DLL)로서 그 동작은 일반적인 듀얼루프를 사용하는 레지스터 제어형 지연고정루프회로(DLL)와 같다.
즉, 모드제어부(120R, 120F), 위상비교부(100R, 100F), 딜레이 쉬프트 제어부(130R, 130F), 위상 딜레이부(140R, 140F), 지연복제모델부(150R, 150F)는 같은 회로구성을 갖되, 라이징 내부클럭(rising_clk)의 위상을 조절하기 위한 블록(100R, 120R, 130R, 140R, 150R)과 폴링 내부클럭(falling_clk)의 위상을 조정하기 위한 블록(100F, 120F, 130F, 140F, 150F)으로 구성된다.
여기서, 라이징 내부클럭(rising_clk)의 위상을 조정하기 위한 블록(100R, 120R, 130R, 140R, 150R)은, 락킹 상태 전에도 라이징 내부클럭(rising_clk)의 라이징 에지와 소오스 클럭(refclk)의 라이징 에지가 동기되도록 라이징 내부클럭(rising_clk)의 위상을 조정하고, 락킹 상태 후에도 라이징 내부클럭(rising_clk)의 라이징 에지와 소오스 클럭(refclk)의 라이징 에지가 동기되도록 라이징 내부클럭(rising_clk)의 위상을 조정하는데 이는, 락킹 상태 전에는 락킹 상태를 만들기 위함이고 락킹 상태 후에는 반도체 메모리 소자의 외부에서 인가되는 전원전압의 변동 또는 노이즈 등의 영향으로부터 라이징 클럭(rising_clk)의 위상이 변동하는 것을 보상하기 위함이다.
그리고, 폴링 내부클럭(falling_clk)의 위상을 조정하기 위한 블록(100F, 120F, 130F, 140F, 150F)은, 락킹 상태 전에는 폴링 내부클럭(falling_clk)의 라이징 에지와 소오스 클럭(refclk)의 라이징 에지가 동기되도록 폴링 내부클럭(falling_clk)의 위상을 조정하지만, 락킹 상태 후에는 일부(130F, 140F)만 동작하고 나머지(100F, 120F, 150F)는 동작하지 않는데, 이는, 락킹 상태 전에는 락킹 상태를 만들기 위함이고 락킹 상태 후에는 락킹 상태에 들어감과 동시에 듀티보정부(160B)에 의해 듀티가 보정된 상태이기 때문에 폴링 내부클럭(falling_clk)의 위상이 변동하는 것은 지연고정루프(DLL) 드라이버(170)의 출력에 영향을 미치지 않는다.
참고로, 일반적인 듀얼루프 방식의 레지스터 제어형 지연고정루프회로(DLL)에서 락킹 상태라 함은 소오스 클럭(refclk)과 라이징 내부클럭(rising_clk)의 라이징 에지 및 폴링 내부클럭(falling_clk)의 라이징 에지가 모두 동기된 상태 - 일 정 오차범위 이내 - 를 의미하는 것이다.
도 2는 도 1에 도시된 종래기술에 따른 레지스터 제어형 지연고정루프회로(DLL)의 구성요소 중 딜레이 쉬프트 제어부를 상세히 도시한 회로도이다.
참고로, 딜레이 쉬프트 제어부(130R, 130F)에서 라이징 내부클럭(rising_clk)을 위한 블록(130R)과 폴링 내부클럭(falling_clk)을 위한 블록(130F)은 그 구성이 동일하므로 도 2에서는 라이징 내부클럭(rising_clk)을 위한 블록(130R)만 도시되었다.
도 2를 참조하면, 종래기술에 따른 레지스터 제어형 지연고정루프회로(DLL)의 구성요소 중 딜레이 쉬프트 제어부(130R, 130F)는, 제어펄스 생성부(100)에서 출력되는 제2타이밍 펄스(PULSE_3)에 응답하여 노멀 모드 동작을 제어하기 위한 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl)를 생성하는 노멀 모드 딜레이 쉬프트 제어신호 생성부(132R, 132F), 및 제어펄스 생성부(100)에서 출력되는 제2타이밍 펄스(PULSE_3)에 응답하여 패스트 모드 동작을 제어하기 위한 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)를 생성하는 패스트 모드 딜레이 쉬프트 제어신호 생성부(134R, 134F)를 구비한다.
여기서, 노멀 모드 딜레이 쉬프트 제어신호 생성부(132R, 132F)는, 제2타이밍 펄스(PULSE_3)와 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 중 패스트 모드 제어신호(FM_END, FM_ENDF)를 입력받아 출력하는 낸드게이트(NAND1), 및 낸드게이트(NAND1)의 출력신호를 입력받아 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl)로서 출력하는 인버터(INV2)를 구비한다.
또한, 패스트 모드 딜레이 쉬프트 제어신호 생성부(134R, 134F)는, 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 중 패스트 모드 제어신호(FM_END, FM_ENDF)를 입력받아 출력하는 제1인버터(INV1)와, 제2타이밍 펄스(PULSE_3)와 제1인버터(INV1)의 출력신호를 입력받아 출력하는 낸드게이트(NAND2), 및 낸드게이트(NAND2)의 출력신호를 입력받아 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)로서 출력하는 제2인버터(INV3)를 구비한다.
즉, 종래기술에 따른 레지스터 제어형 지연고정루프회로(DLL)의 구성요소 중 딜레이 쉬프트 제어부(130R, 130F)는, 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 중 패스트 모드 제어신호(FM_END, FM_ENDF)가 로직'하이'(High)로 활성화될 때 제2타이밍 펄스(PULSE_3)에 응답하여 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl)를 출력하고, 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 중 패스트 모드 제어신호(FM_END, FM_ENDF)가 로직'로우'(Low)로 비활성화될 때 제2타이밍 펄스(PULSE_3)에 응답하여 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)를 출력한다.
참고로, 도 2에 도시된 딜레이 쉬프트 제어부(130R, 130F)의 구성은 종래기술의 문제점을 도출하기 위해 필요한 구성 - 패스트 모드와 노멀 모드의 동작을 선택할 수 있는 신호를 생성하는 구성 - 만을 도시한 것이다. 따라서, 실제 회로는 도 2에 도시된 도면보다 훨씬 복잡하다.
그런데, 이렇게 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl)와 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)가 모두 제2타이밍 펄스(PULSE_3)에 응답하여 출 력하게 되면 다음과 같은 문제가 발생할 수 있다.
도 3은 도 1에 도시된 종래기술에 따른 레지스터 제어형 지연고정루프회로(DLL)의 구성요소 중 모드 제어부 및 딜레이 쉬프트 제어부의 동작을 도시한 타이밍 다이어그램이다.
도 3을 참조하면, 종래기술에 따른 레지스터 제어형 지연고정루프회로(DLL)에서는 모드 제어부(120R, 120F)에서 제1 타이밍펄스(PULSE_2)에 응답하여 생성되는 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 중 패스트 모드 제어신호(FM_END, FM_ENDF)가 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 타이밍과 제2 타이밍펄스(PULSE_3)가 활성화되는 구간이 겹치는 경우 딜레이 쉬프트 제어부(130R, 103F)에서 제2 타이밍펄스(PULSE_3)에 응답하여 토글링하되, 동시에 토글링해서는 안돼는 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl)와 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)가 동시에 토글링하는 문제가 발생하는 것을 알 수 있다.
구체적으로 살펴보면, 모드제어부(120R, 120F)에서는 위상비교부(100R, 100F)에서 출력되는 신호(fine, course, FM_pdout)에 대응하여 패스트 모드 상태일 때 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 중 패스트 모드 제어신호(FM_END, FM_ENDF)를 로직'로우'(Low)의 비활성화상태로 유지한다. 마찬가지로, 패스트 모드 상태가 종료되고 노멀 모드로 진입하게 되면 패스트 모드 제어신호(FM_END, FM_ENDF)를 로직'로우'(Low) 상태에서 로직'하이'(High) 상태로 천이하고 로직'하이'(High) 상태를 유지한다.
또한, 패스트 모드 제어신호(FM_END, FM_ENDF)가 로직'로우'(Low)로서 패스트 모드 상태일 때에는 제2 타이밍펄스(PULSE_3)에 응답하여 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)가 토글링한다. 이때, 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl)는 토글링하지 않는다(①).
마찬가지로, 패스트 모드 제어신호(FM_END, FM_ENDF)가 로직'하이'(High)로서 노멀 모드 상태일 때에는 제2 타이밍펄스(PULSE_3)에 응답하여 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl)가 토글링한다. 이때, 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)는 토글링하지 않는다(②).
이렇게, 패스트 모드와 노멀 모드의 경계를 정의하는 패스트 모드 제어신호(FM_END, FM_ENDF)는, 제1 타이밍펄스(PULSE_2)의 토글링에 응답하여 로직'로우'(Low) 상태에서 로직'하이'(High) 상태로 천이한다.
그런데, 이상적으로는 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨 천이시점과 제1 타이밍펄스(PULSE_2)의 토글링 시작시점이 정확히 일치해야하지만, 실제 회로에서는 모드제어부(120R, 120F)에서 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨이 천이하는 동작을 수행하는데 필요한 시간이 있으므로 제1 타이밍펄스(PULSE_2)의 토글링 시작시점보다 약간 늦은 시점에서 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨 천이가 발생한다(③).
이때, 제1 타이밍펄스(PULSE_2) 및 제2 타이밍펄스(PULSE_3)가 활성화상태를 유지하는 구간은 외부클럭(CLK)의 TCK를 반으로 나눈 값과 같기 때문에 외부클럭(CLK)의 주파수가 상대적으로 낮아서 외부클럭(CLK)의 TCK 값이 상대적으로 크고 제1 타이밍펄스(PULSE_2)의 활성화구간이 상대적으로 긴 경우에는 전술한 바와 같이 제1 타이밍펄스(PULSE_2)의 토글링 시작시점보다 약간 늦은 시점에서 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨이 천이하더라도 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨 천이가 발생하는 시점이 제2 타이밍펄스(PULSE_3)의 활성화구간 내에 들어오기 힘들었다.
하지만, 외부클럭(CLK)의 주파수가 상대적으로 높아서 외부클럭(CLK)의 TCK 값이 상대적으로 작고 제1 타이밍펄스(PULSE_2)의 활성화구간이 상대적으로 짧은 경우에는 전술한 바와 같이 제1 타이밍펄스(PULSE_2)의 토글링 시작시점보다 약간 늦은 시점에서 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨이 천이할 때 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨 천이가 발생하는 시점이 제2 타이밍펄스(PULSE_3)의 활성화구간 내에 들어오게 된다.
이렇게, 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨 천이가 발생하는 시점이 제2 타이밍펄스(PULSE_3)의 활성화구간 내에 들어오게 되면, 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨 천이가 발생하지 않았고 제2 타이밍펄스(PULSE_3)가 활성화된 상태에서는 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)가 토글링하고(④), 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨 천이가 발생했고 제2 타이밍펄스(PULSE_3)가 비활성화되기 전의 상태에서는 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl)의 토글링하게 된다(⑤). 즉, 제2 타이밍펄스(PULSE_3)가 한 번 토글링 하였는데 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)와 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl)가 모두 토글링하는 문 제가 발생한다.
이로 인해, 실제로 내부클럭(clkin1, clkin2)을 지연시키는 동작을 수행하는 위상딜레이부(140R, 140F)에서는 패스트 모드에 따라 딜레이 그룹 단위의 딜레이 쉬프팅 동작을 수행할지 노멀 모드에 따라 딜레이 유닛 단위의 딜레이 쉬프팅 동작을 수행할지 정확히 알 수 없으므로 레지스터 제어형 지연고정루프회로(DLL)의 오동작을 유발하는 문제가 발생한다.
또한, 레지스터 제어형 지연고정루프회로(DLL)로 입력되는 외부클럭(CLK)의 주파수가 점점 더 높아지는 추세이므로 전술한 바와 같은 문제가 발생하게 될 확률이 점점더 커지게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제한된 것으로서, 고주파수의 외부클럭이 입력되는 경우에도 안정적인 지연동작모드 전환이 가능한 레지스터 제어형 지연고정루프회로(DLL)을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 딜레이 유닛 단위의 딜레이 쉬프팅 동작을 수행하는 노멀 모드와, 딜레이 그룹 - 다수의 딜레이 유닛을 포함함 - 단위의 딜레이 쉬프팅 동작을 수행하는 패스트 모드를 지원하는 레지스터 제어형 지연고정루프에 있어서, 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 위상비교수단; 상기 소오스 클럭에 응답하여 딜레이 쉬프팅 업데이트 주기마다 순차적으로 활성화되는 제1 타이밍펄스, 제2 타이밍펄스, 제3 타이밍펄스를 생성하기 위한 제어펄스생성수단; 상기 제1 타이밍펄스에 응답하여 상기 위상비교수단의 비교결과에 따라 모드제어신호를 생성하기 위한 모드제어수단; 상기 제2타이밍펄스 및 상기 모드제어신호에 응답하여 상기 노멀 모드 동작을 제어하는 노멀 모드 딜레이 쉬프트 제어신호를 출력하고, 상기 제3타이밍펄스 및 상기 모드제어신호에 응답하여 상기 패스트 모드 동작을 제어하는 패스트 모드 딜레이 쉬프트 제어신호를 출력하는 딜레이 쉬프트 제어수단; 상기 노멀 모드 딜레이 쉬프트 제어신호에 응답하여 내부클럭의 위상을 딜레이 유닛 단위로 딜레이 쉬프팅시키 고, 상기 패스트 모드 딜레이 쉬프트 제어신호에 응답하여 상기 내부클럭의 위상을 딜레이 그룹 단위로 딜레이 쉬프팅시키는 위상딜레이수단; 및 상기 위상딜레이수단의 출력신호를 입력받아 상기 내부클럭 경로의 실제 지연조건을 반영하여 상기 피드백 클럭으로서 출력하기 위한 지연복제모델수단을 구비하는 레지스터 제어형 지연고정루프회로(DLL)를 제공한다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 딜레이 유닛 단위의 딜레이 쉬프팅 동작을 수행하는 노멀 모드와, 딜레이 그룹 - 다수의 딜레이 유닛을 포함함 - 단위의 딜레이 쉬프팅 동작을 수행하는 패스트 모드를 지원하는 레지스터 제어형 지연고정루프에 있어서, 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 위상비교수단; 상기 소오스 클럭에 응답하여 딜레이 쉬프팅 업데이트 주기마다 순차적으로 활성화되는 제1 타이밍펄스, 제2 타이밍펄스, 제3 타이밍펄스를 생성하기 위한 제어펄스생성수단; 상기 제1 타이밍펄스에 응답하여 상기 위상비교수단의 비교결과에 따라 모드제어신호를 생성하기 위한 모드제어수단; 상기 제2타이밍펄스 및 상기 모드제어신호에 응답하여 상기 패스트 모드 동작을 제어하는 패스트 모드 딜레이 쉬프트 제어신호를 출력하고, 상기 제3타이밍펄스 및 상기 모드제어신호에 응답하여 상기 노멀 모드 동작을 제어하는 노멀 모드 딜레이 쉬프트 제어신호를 출력하는 딜레이 쉬프트 제어수단; 상기 노멀 모드 딜레이 쉬프트 제어신호에 응답하여 내부클럭의 위상을 딜레이 유닛 단위로 딜레이 쉬프팅시키고, 상기 패스트 모드 딜레이 쉬프트 제어신호에 응답하여 상기 내부클럭의 위상을 딜레이 그룹 단위로 딜레이 쉬프팅시키는 위상딜레이수단; 및 상기 위상 딜레이수단의 출력신호를 입력받아 상기 내부클럭 경로의 실제 지연조건을 반영하여 상기 피드백 클럭으로서 출력하기 위한 지연복제모델수단을 구비하는 레지스터 제어형 지연고정루프회로(DLL)를 제공한다.
전술한 본 발명은 외부에서 레지스터 제어형 지연고정루프회로(DLL)로 입력되는 외부클럭(CLK)의 주파수가 높아져서 그 TCK 값이 작아지는 경우에도, 각각 서로 다른 펄스를 사용하여 패스트 모드 및 노멀 모드의 구동을 제어하는 신호가 동시에 활성화되는 것을 방지할 수 있는 효과가 있다. 이로 인하여 레지스터 제어형 지연고정루프회로(DLL)가 오동작하는 것을 방지할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프회로(DLL)를 도시한 블록 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)는, 전술한 도 1에 도시된 종래기술에 따른 레지스터 제어형 지연고정루프와 유사한 구성을 갖는 것을 알 수 있다.
따라서, 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)도 딜레이 유닛 단위의 딜레이 쉬프팅 동작을 수행하는 노멀 모드와, 딜레이 그룹 - 다수의 딜레이 유닛을 포함함 - 단위의 딜레이 쉬프팅 동작을 수행하는 패스트 모드를 지원하는 레지스터 제어형 지연고정루프회로(DLL)이다.
구체적으로 그 구성을 살펴보면, 소오스 클럭(refclk)과 피드백 클럭(fbclkr and fbclkf)의 위상을 비교하기 위한 위상비교부(400R, 400F)와, 소오스 클럭(refclk)과 동기된 제어클럭(contclk)에 응답하여 딜레이 쉬프팅 업데이트 주기마다 순차적으로 활성화되는 제1 타이밍펄스(PULSE_2), 제2 타이밍펄스(PULSE_3), 제3 타이밍펄스(PULSE_4)를 생성하기 위한 제어펄스생성부(410)와, 제1 타이밍펄스(PULSE_2)에 응답하여 위상비교부의 비교결과(fine, coarse, FM_pdout, finef, coarsef, FM_pdoutf)에 따라 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef)를 생성하기 위한 모드제어부(420R, 420F)와, 제2타이밍펄스(PULSE_3) 및 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 중 패스트 모드 제어신호(FM_END, FM_ENDF)에 응답하여 노멀 모드 동작을 제어하는 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl, ffclk_sl)와 제3타이밍펄스(PULSE_4) 및 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 중 패스트 모드 제어신호(FM_END, FM_ENDF)에 응답하여 패스트 모드 동작을 제어하는 패스트 모드 딜레이 쉬프트 제 어신호(fastr_sl, fastf_sl)를 출력하는 딜레이 쉬프트 제어부(430R, 430F)와, 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl, ffclk_sl)에 응답하여 소오스 클럭(refclk) 및 제어클럭(contclk)과 동기된 내부클럭(clkin1, clkin2)의 위상을 딜레이 유닛 단위로 딜레이 쉬프팅시키고, 패스트 모드 딜레이 쉬프트 제어신호(fastr_sl, fastf_sl)에 응답하여 내부클럭(clkin1, clkin2)의 위상을 딜레이 그룹 단위로 딜레이 쉬프팅시키는 위상딜레이부(440R, 440F), 및 위상딜레이부(440R, 440F)의 출력클럭(mixout_r, mixout_f)을 입력받아 내부클럭 경로의 실제 지연조건을 반영하여 피드백 클럭(fbclkr, fbclkf)으로서 출력하기 위한 지연복제모델부(450R, 450F)를 구비한다.
또한, 외부클럭(CLK)을 버퍼링하여 그 위상이 동기된 소오스 클럭(refclk), 제어클럭(contclk), 내부클럭(clkin1, clkin2)을 생성하기 위한 클럭 버퍼부(480B)와, 클럭인에이블신호의 반전신호(ckeb_com)와 모드 레지스터 셋(Mode Register Set : MRS)의 파워다운모드 정보를 가지고 있는 신호(sapd) 및 프리차지(precharge) 정보를 가지고 있는 신호(rasidle)에 응답하여 클럭 버퍼부(480B)의 동작을 제어하기 위한 파워다운모드 제어부(480A)와, 반도체 메모리 소자 외부에서 입력되는 지연고정루프회로(DLL) 리셋 신호(dll_resetb)와 지연고정루프(DLL) 비활성화신호(dis_dll)에 응답하여 지연고정루프회로(DLL)의 동작을 제어하는 리셋 신호(reset)를 생성하기 위한 지연고정루프(DLL) 제어부(490)와, 위상 딜레이부(440R, 440F)의 출력클럭(mixout_r, mixout_f) 중 어느 하나(mixout_r or mixout_f)의 위상을 반전(주로 mixout_f)하여 출력함으로써 외부클럭(CLK)의 라이 징 에지에 대응하여 라이징 에지가 발생하는 라이징 내부클럭(rising_clk)과 외부클럭(CLK)의 폴링 에지에 대응하여 라이징 에지가 발생하는 폴링 내부클럭(falling_clk)을 출력하는 전치듀티보정부(460A)와, 락킹 상태에서 전치듀티보정부(460A)의 출력클럭(rising_clk, falling_clk)의 듀티 비(duty ratio)를 보정하기 위한 듀티보정부(460B), 및 듀티보정부(460B)의 출력클럭(ifbclkr, ifbclkf)을 드라이빙한 지연고정루프 출력클럭(irclkdll, ifclkdll)을 반도체 메모리 소자의 출력드라이버로 출력하기 위한 지연고정루프회로(DLL) 드라이버(470)을 더 구비한다.
이때, 위상딜레이부(440R, 440F)와 지연복제모델부(450R, 450F) 사이에 전지듀티보정부(460A)와 듀티보정부(460B)가 존재하여, 전지듀티보정부(460A)는 위상딜레이부(440R, 440F)의 출력클럭(mixout_r, mixout_f)을 이름이 다른 라이징 내부클럭(rising_clk)과 폴링 내부클럭(falling_clk)으로서 출력하고 또다시 지연복제모델부(450R, 450F)는 라이징 내부클럭(rising_clk)과 폴링 내부클럭(falling_clk)을 입력받아 또 다른 이름의 클럭(ifbclkr, ifbclkf)으로서 출력하는데도 불구하고, 전술한 구성에서는 위상딜레이부(440R, 440F)의 출력클럭(mixout_r, mixout_f)을 지연복제모델부(450R, 450F)가 입력받아 피드백 클럭(fbclkr, fbclkf)을 출력하는 것으로 설명하였다. 이는, 본 발명에서 설명하고자 하는 노멀 모드와 패스트 모드 동작이 락킹 상태 전의 동작이므로 다음과 같은 이유로 인해 본 발명에서 설명하고자 하는 노멀 모드와 패스트 모드 동작에서는 전지듀티보정부(460A)의 출력클럭(rising_clk, falling_clk) 및 듀티보정부(460B)의 출력클럭(ifbclkr, ifbclkf)이 위상딜레이부(440R, 440F)의 출력클럭(mixout_r, mixout_f)과 서로 같다고 볼 수 있기 때문이다.
먼저, 전치듀티보정부(460A)는 항상 위상딜레이부(440R, 440F)의 출력클럭(mixout_r, mixout_f) 중 어느 하나의 클럭(주로 mixout_f)의 위상을 반전하여 출력하지만, 이는 락킹 상태 이후에 듀티보정부(460B)의 듀티 보정 작업을 위한 동작이기 때문에 락킹 상태 전의 동작에서는 의미가 없는 동작이다. 또한, 위상이 반전된 클럭과 반전되지 않은 클럭은 단순히 라이징 에지가 폴링 에지로 폴링 에지가 라이징 에지로 바뀐 것일 뿐 그 주파수나 의미하는 레벨은 변한 것이 없으므로 실제적으로는 같다고 볼 수 있다.
그리고, 듀티보정부(460B)는 락킹 상태 후 동작하는 블록으로서 락킹 상태 전의 동작인 패스트 모드와 노멀모드에서는 입력된 클럭(rising_clk, falling_clk)을 그대로 바이패스(BY-PASS)시킨다.
따라서, 본 발명에서 설명하고자 하는 패스트 모드와 노멀모드에서는 위상딜레이부(440R, 440F)의 출력클럭(mixout_r, mixout_f)과 듀티보정부(460B)의 출력클럭(fbclkr, fbclkf)이 서로 같은 클럭이라고 가정하여 설명하도록 한다. 물론, 락킹 상태 이후에는 레지스터 제어형 지연고정루프회로(DLL)의 동작이 완전히 달라지며, 달라진 동작은 이미 공지되어 있으므로 여기서는 락킹 상태 이후의 동작에 대해서는 설명하지 않도록 하겠다.
전술한 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프회로(DLL)와 도 1에서 도시되었던 종래기술에 따른 레지스터 제어형 지연고정루프회로(DLL)와의 차이점을 살펴보면, 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프회 로(DLL)의 구성요소 중 제어펄스 생성부(410)에서 제3 타이밍펄스(PULSE_4)가 더 생성되는 점과, 딜레이 쉬프트 제어부(430R)에서 더 생성된 제3 타이밍펄스(PULSE_4)를 사용하여 패스트 모드 딜레이 쉬프트 제어신호(frclk_sl, ffclk_sl)를 생성한다는 점인데, 그 차이점을 구체적으로 살펴보면 다음과 같다.
먼저, 제어펄스 생성부(410)는, 종래기술에서 설명하지 않았지만 종래에도 다수의 펄스를 생성하였다. 다수의 펄스는 딜레이 쉬프팅 주기마다 한 번씩 순차적으로 활성화되었는데, 각각의 펄스는 레지스터 제어형 지연고정루프회로(DLL)의 구성요소로 입력되어 그 동작을 제어하는데 사용되었다.
하지만, 다수의 펄스에 따른 레지스터 제어형 지연고정루프회로(DLL)의 동작을 모두 설명하면 그 내용이 너무 많아지므로 전술한 종래기술 및 본 발명의 설명에서는, 문제삼고자 하는 펄스 즉, 제1 내지 제3 펄스(PULSE_2, PULSE_3, PULSE_4)에 관해서만 설명하였다.
참고로, 제어펄스 생성부(410)에서 생성되는 다수의 펄스를 간단하게 설명하면 다음과 같다.
먼저, 제어펄스 생성부(410)는, 락킹 상태 전에는 제0 내지 제7펄스(PULSE_1, PULSE_2, PULSE_3, PULSE_4, PULSE_5, PULSE_6, PULSE_7, PULSE_8)의 8개 펄스를 생성하여 레지스터 제어형 지연고정루프회로(DLL)의 동작을 제어한다. 즉, 딜레이 쉬프팅 주기마다 8 개의 펄스가 예정된 순서대로 한 번씩 활성화된다.
그리고, 락킹 상태 후에는 제0 내지 제10펄스(PULSE_1, PULSE_2, PULSE_3, PULSE_4, PULSE_5, PULSE_6, PULSE_7, PULSE_8, PULSE_9, PULSE_10, PULSE_11)를 생성하여 레지스터 제어형 지연고정루프회로(DLL)의 동작을 제어한다. 즉, 딜레이 쉬프팅 주기마다 11 개의 펄스가 예정된 순서대로 한 번씩 활성화된다.
이렇게 생성된 펄스의 사용용도를 예를 들어 설명하면, <표 1>과 같이 정의할 수 있다.
참고로, <표1>에서는 락킹 상태 전과 후를 가리지 않고, 제0 내지 제10펄스(PULSE_1, PULSE_2, PULSE_3, PULSE_4, PULSE_5, PULSE_6, PULSE_7, PULSE_8, PULSE_9, PULSE_10, PULSE_11)를 모두 설명하였다. 즉, <표1>의 내용 중 제8 내지 제10펄스(PULSE_9, PULSE_10, PULSE_11) 부분은 락킹 상태 전에는 사용되지 않다가 락킹 상태에 진입하는 순간 사용되는 부분이다.
<표1>에 정리된 바와 같이 제어펄스 생성부(410)에서 생성된 다수의 펄스는 각각 사용되는 용도가 정해져 있다. 물론, <표1>에 기술된 각각의 펄스 용도는 예를 들어 설명한 것이므로 사용안하는 펄스 또는 사용하는 펄스라도 그 용도는 설계자에 의해 변경될 수 있다. 하지만, 일반적인 레지스터 제어형 지연고정루프회로(DLL)에서는 <표1>의 내용 중 종래기술에 나타나 있는 대로 동작하였다.
그리고, <표1>의 내용 중 본 발명에서 문제삼고자 하는 펄스 즉, 제1 내지 제3 펄스(PULSE_2, PULSE_3, PULSE_4)의 동작에 대해 기술한 부분을 구체적으로 살펴보면 다음과 같다.
먼저, 제1 펄스(PULSE_2)는, 종래기술과 본 발명의 동작에서 모드 제어부(420R, 420F)로 입력되어 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef)를 생성하는데 사용된다. 즉, 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 제1 펄스(PULSE_2)가 토글링할 때 활성화 또는 비활성화된다.
그리고, 종래기술에서 제2 펄스(PULSE_3)는, 모드 제어부(120R, 120F)로 입력되어 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl, ffclk_sl)와 패스트 모드 딜레이 쉬프트 제어신호(fastr_sl, fastf_sl)을 생성하는데 사용된다. 즉, 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl, ffclk_sl)와 패스트 모드 딜레이 쉬프트 제어신호(fastr_sl, fastf_sl)가 모두 제2 펄스(PULSE_3)의 토글링에 응답하여 토글링 하였다.
하지만, 본 발명에서 제2 펄스(PULSE_3)는, 모드 제어부(420R, 420F) 입력되어 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl, ffclk_sl)를 생성하는데 사용된다.
또한, 종래기술에서 제3 펄스(PULSE_4)는 생성은 하였지만 실제로 사용되지 않았다.
하지만, 본 발명에서 제3 펄스(PULSE_4)는, 모드 제어부(420R, 420F) 입력되어 패스트 모드 딜레이 쉬프트 제어신호(fastr_sl, fastf_sl)를 생성하는데 사용된다.
즉, 본 발명에서는 제2 펄스(PULSE_3)에 응답하여 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl, ffclk_sl)를 생성하고, 제3 펄스(PULSE_4)에 응답하여 패스트 모드 딜레이 쉬프트 제어신호(fastr_sl, fastf_sl)를 생성함으로써 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl, ffclk_sl)와 패스트 모드 딜레이 쉬프트 제어신호(fastr_sl, fastf_sl)가 생성되는 시점이 서로 달라지도록 하였다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프회로(DLL)의 구성요소 중 딜레이 쉬프트 제어부를 상세히 도시한 회로도이다.
참고로, 딜레이 쉬프트 제어부(430R, 430F)에서 라이징 내부클럭(rising_clk)을 위한 블록(430R)과 폴링 내부클럭(falling_clk)을 위한 블록(430F)은 그 구성이 동일하므로 도 5에서는 라이징 내부클럭(rising_clk)을 위한 블록(430R)만 도시되었다.
도 5를 참조하면, 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프회로(DLL)의 구성요소 중 딜레이 쉬프트 제어부(430R, 430F)는, 제어펄스 생성부(410)에서 출력되는 제2타이밍 펄스(PULSE_3)에 응답하여 노멀 모드 동작을 제어하기 위한 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl, ffclk_sl)를 생성하는 노멀 모드 딜레이 쉬프트 제어신호 생성부(432R, 432F)와, 제3타이밍 펄스(PULSE_4)에 응답하여 패스트 모드 동작을 제어하기 위한 패스트 모드 딜레이 쉬프트 제어신호(fastr_sl, fastf_sl)를 생성하는 패스트 모드 딜레이 쉬프트 제어신호 생성부(434R, 434F)를 구비한다.
여기서, 노멀 모드 딜레이 쉬프트 제어신호 생성부(432R, 432F)는, 제2타이밍펄스(PULSE_3)와 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 중 패스트 모드 제어신호(FM_END, FM_END_F)를 입력받아 출력하는 낸드게이트(NAND1), 및 낸드게이트(NAND1)의 출력신호를 입력받아 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl, ffclk_sl)로서 출력하는 인버터(INV2)를 구비한다.
또한, 패스트 모드 딜레이 쉬프트 제어신호 생성부(434R,434F)는, 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 중 패스트 모드 제어신호(FM_END, FM_END_F)를 입력받아 출력하는 제1인버터(INV1)와, 제3타이밍펄스(PULSE_4)와 상기 제1인버터(INV1)의 출력신호를 입력받아 출력하는 낸드게이트(NAND2), 및 낸드게이트(NAND2)의 출력신호를 입력받아 패스트 모드 딜레이 쉬프트 제어신호(fastr_sl, fastf_sl)로서 출력하는 제2인버터(INV3)를 구비한다.
즉, 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프회로(DLL)의 구성요소 중 딜레이 쉬프트 제어부(430R, 430F)는, 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 중 패스트 모드 제어신호(FM_END, FM_ENDF)가 로직'하이'(High)로 활성화될 때 제2타이밍 펄스(PULSE_3)에 응답하여 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl)를 출력하고, 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 중 패스트 모드 제어신호(FM_END, FM_ENDF)가 로직'로우'(Low)로 비활성화될 때 제3타이밍 펄스(PULSE_4)에 응답하여 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)를 출력한다.
참고로, 도 5에 도시된 딜레이 쉬프트 제어부(430R, 130F)의 구성은 종래기술의 문제점을 도출하기 위해 필요한 구성 - 패스트 모드와 노멀 모드의 동작을 선택할 수 있는 신호를 생성하는 구성 - 만을 도시한 것이다. 따라서, 실제 회로는 도 5에 도시된 도면보다 훨씬 복잡하다.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프회로(DLL)의 구성요소 중 모드 제어부 및 딜레이 쉬프트 제어부의 동작을 도시한 타이밍 다이어그램이다.
도 6을 참조하면, 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프회로(DLL)에서는 모드 제어부(420R, 420F)에서 제1 타이밍펄스(PULSE_2)에 응답하여 생성되는 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 중 패스트 모드 제어신호(FM_END, FM_ENDF)가 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 타이밍과 제2 타이밍펄스(PULSE_3)가 활성화되는 구간이 겹치는 경우에도 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl)와 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)가 동시에 토글링하지 않는 것을 알 수 있다.
구체적으로 살펴보면, 모드제어부(420R, 420F)에서는 위상비교부(400R, 400F)에서 출력되는 신호(fine, course, FM_pdout)에 대응하여 패스트 모드 상태일 때 모드제어신호(FM_END, lock_state, FM_END_F, lock_statef) 중 패스트 모드 제어신호(FM_END, FM_ENDF)를 로직'로우'(Low)의 비활성화상태로 유지한다. 마찬가지로, 패스트 모드 상태가 종료되고 노멀 모드로 진입하게 되면 패스트 모드 제어신호(FM_END, FM_ENDF)를 로직'로우'(Low) 상태에서 로직'하이'(High) 상태로 천이하고 로직'하이'(High) 상태를 유지한다.
또한, 패스트 모드 제어신호(FM_END, FM_ENDF)가 로직'로우'(Low)로서 패스트 모드 상태일 때에는 제3 타이밍펄스(PULSE_4)에 응답하여 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)가 토글링한다.(①).
마찬가지로, 패스트 모드 제어신호(FM_END, FM_ENDF)가 로직'하이'(High)로서 노멀 모드 상태일 때에는 제2 타이밍펄스(PULSE_3)에 응답하여 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl)가 토글링한다.(②).
그리고, 패스트 모드와 노멀 모드의 경계를 정의하는 패스트 모드 제어신호(FM_END, FM_ENDF)는, 제1 타이밍펄스(PULSE_2)의 토글링에 응답하여 로직'로우'(Low) 상태에서 로직'하이'(High) 상태로 천이한다.
그런데, 이상적으로는 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨 천이시점과 제1 타이밍펄스(PULSE_2)의 토글링 시작시점이 정확히 일치해야하지만, 실제 회로에서는 모드제어부(420R, 420F)에서 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨이 천이하는 동작을 수행하는데 필요한 시간이 있으므로 제1 타이밍펄스(PULSE_2)의 토글링 시작시점보다 약간 늦은 시점에서 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨 천이가 발생한다(③).
이때, 제1 타이밍펄스(PULSE_2) 및 제2 타이밍펄스(PULSE_3)가 활성화상태를 유지하는 구간은 외부클럭(CLK)의 TCK를 반으로 나눈 값과 같기 때문에 외부클럭(CLK)의 주파수가 상대적으로 높아서 외부클럭(CLK)의 TCK 값이 상대적으로 작고 제1 타이밍펄스(PULSE_2)의 활성화구간이 상대적으로 짧은 경우에는 전술한 바와 같이 제1 타이밍펄스(PULSE_2)의 토글링 시작시점보다 약간 늦은 시점에서 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨이 천이할 때 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨 천이가 발생하는 시점이 제2 타이밍펄스(PULSE_3)의 활성화구간 내에 들어오게 된다.
이렇게, 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨이 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 시점이 제2 타이밍펄스(PULSE_3)의 활성화구간 내에 들어오더라도 제2 타이밍펄스(PULSE_3)의 활성화에 응답하여 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)가 토글링하는 것이 아니므로 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)는 토글링하지 않는다.
즉, 본 발명의 실시예에서는 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)가 제2 타이밍펄스(PULSE_3)보다 늦게 활성화되는 제3 타이밍펄스(PULSE_4)에 응답하여 토글링하므로 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨이 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 시점이 제2 타이밍펄스(PULSE_3)의 활성화구간 내에 들어오더라도 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl)만 토글링한다(④).
따라서, 종래기술에서와 같이 패스트 모드 제어신호(FM_END, FM_ENDF)의 논리레벨이 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 시점을 기준으로 패스트 모드 딜레이 쉬프트 제어신호(fast_sl)와 노멀 모드 딜레이 쉬프트 제어신호(frclk_sl)가 모두 토글링하는 것을 방지할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 레지스터 제어형 지연고정루프(DLL)에 상대적으로 높은 주파수의 외부클럭(CLK)가 입력되는 경우에도 서로 다른 펄스를 사용하여 패스트 모드와 노멀 모드의 구동을 제어함으로써 패스트 모드 동작과 노멀 모드 동작이 한 번에 발생하는 것을 방지할 수 있다. 즉, 레지스터 제어형 지연고정루프회로(DLL)의 안정적이 지연동작모드 전환을 가능하게 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환 및 변형이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 서로 다른 펄스 중 상대적으로 나중에 토글링하는 펄스에 응답하여 패스트 모드 동작을 제어하는 신호를 토글링시키고 상대적으로 먼저 토글링하는 펄스에 응답하여 노멀 모드 동작을 제어하는 신호를 토글링 시키는 경우을 설명하였는데, 본 발명은 서로 반대되는 경우 즉, 상대적으로 먼저 토글링하는 펄스에 응답하여 패스트 모드 동작을 제어하는 신호를 토글링시키고 상대적으로 나중에 토글링하는 펄스에 응답하여 노멀 모드 동작을 제어하는 신호를 토글링 시키는 경우도 포함한다.
또한, 전술한 실시예에서는 서로 다른 펄스 중 상대적으로 먼저 토글링하는 펄스와 상대적으로 나중에 토글링하는 펄스가 연속적으로 있는 경우를 설명하였는데, 본 발명은 서로 다른 펄스 중 상대적으로 먼저 토글링하는 펄스와 상대적으로 나중에 토글링하는 펄스가 서로 같은 펄스가 아니라면 비연속적인 경우도 포함한다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 레지스터 제어형 지연고정루프회로(DLL)를 도시한 블록 다이어그램.
도 2는 도 1에 도시된 종래기술에 따른 레지스터 제어형 지연고정루프회로(DLL)의 구성요소 중 딜레이 쉬프트 제어부를 상세히 도시한 회로도.
도 3은 도 1에 도시된 종래기술에 따른 레지스터 제어형 지연고정루프회로(DLL)의 구성요소 중 모드 제어부 및 딜레이 쉬프트 제어부의 동작을 도시한 타이밍 다이어그램.
도 4는 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프회로(DLL)를 도시한 블록 다이어그램.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프회로(DLL)의 구성요소 중 딜레이 쉬프트 제어부를 상세히 도시한 회로도.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프회로(DLL)의 구성요소 중 모드 제어부 및 딜레이 쉬프트 제어부의 동작을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100R, 400R : 위상 비교부(RISING)
100F, 400F : 위상 비교부(FALLING), 110 : 제어펄스 생성부
120R, 420R : 모드 제어부(RISING)
120F, 420F : 모드 제어부(FALLING)
130R, 430R : 딜레이 쉬프트 제어부(RISING)
130F, 430F : 딜레이 쉬프트 제어부(FALLING)
140R, 440R : 위상 딜레이부(RISING)
140F, 440F : 위상 딜레이부(FALLING)
150R, 450R : 지연복제모델부(RISING)
150F, 450F : 지연복제모델부(FALLING)
160A, 460A : 전치듀티보정부, 160B, 460B : 듀티보정부
170, 470 : 지연고정루프회로(DLL) 드라이버
180A, 480A : 파워 다운모드 제어부 180B, 480B : 클럭버퍼부
190, 490 : 지연고정루프회로(DLL) 제어부
Claims (8)
- 딜레이 유닛 단위의 딜레이 쉬프팅 동작을 수행하는 노멀 모드와, 딜레이 그룹 - 다수의 딜레이 유닛을 포함함 - 단위의 딜레이 쉬프팅 동작을 수행하는 패스트 모드를 지원하는 레지스터 제어형 지연고정루프에 있어서,소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 위상비교수단;상기 소오스 클럭과 동기된 제어클럭에 응답하여 딜레이 쉬프팅 업데이트 주기마다 순차적으로 활성화되는 제1 타이밍펄스, 제2 타이밍펄스, 제3 타이밍펄스를 생성하기 위한 제어펄스생성수단;상기 제1 타이밍펄스에 응답하여 상기 위상비교수단의 비교결과에 따라 모드제어신호를 생성하기 위한 모드제어수단;상기 제2타이밍펄스 및 상기 모드제어신호에 응답하여 상기 노멀 모드 동작을 제어하는 노멀 모드 딜레이 쉬프트 제어신호를 출력하고, 상기 제3타이밍펄스 및 상기 모드제어신호에 응답하여 상기 패스트 모드 동작을 제어하는 패스트 모드 딜레이 쉬프트 제어신호를 출력하는 딜레이 쉬프트 제어수단;상기 노멀 모드 딜레이 쉬프트 제어신호에 응답하여 내부클럭의 위상을 딜레이 유닛 단위로 딜레이 쉬프팅시키고, 상기 패스트 모드 딜레이 쉬프트 제어신호에 응답하여 상기 내부클럭의 위상을 딜레이 그룹 단위로 딜레이 쉬프팅시키는 위상딜레이수단; 및상기 위상딜레이수단의 출력신호를 입력받아 상기 내부클럭 경로의 실제 지연조건을 반영하여 상기 피드백 클럭으로서 출력하기 위한 지연복제모델수단을 구비하는 레지스터 제어형 지연고정루프회로(DLL).
- 제1항에 있어서,상기 딜레이 쉬프트 제어수단은,상기 제2타이밍 펄스에 응답하여 상기 노멀 모드 동작을 제어하기 위한 노멀 모드 딜레이 쉬프트 제어신호를 생성하는 노멀 모드 딜레이 쉬프트 제어신호 생성부; 및상기 제3타이밍 펄스에 응답하여 상기 패스트 모드 동작을 제어하기 위한 패스트 모드 딜레이 쉬프트 제어신호를 생성하는 패스트 모드 딜레이 쉬프트 제어신호 생성부를 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로(DLL).
- 제2항에 있어서,상기 노멀 모드 딜레이 쉬프트 제어신호 생성부는,상기 제2타이밍펄스와 상기 모드제어신호를 입력받아 출력하는 낸드게이트; 및상기 낸드게이트의 출력신호를 입력받아 상기 노멀 모드 딜레이 쉬프트 제어 신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로(DLL).
- 제2항에 있어서,상기 패스트 모드 딜레이 쉬프트 제어신호 생성부는,상기 모드제어신호를 입력받아 출력하는 제1인버터;상기 제3타이밍펄스와 상기 제1인버터의 출력신호를 입력받아 출력하는 낸드게이트; 및상기 낸드게이트의 출력신호를 입력받아 상기 패스트 모드 딜레이 쉬프트 제어신호로서 출력하는 제2인버터를 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로(DLL).
- 딜레이 유닛 단위의 딜레이 쉬프팅 동작을 수행하는 노멀 모드와, 딜레이 그룹 - 다수의 딜레이 유닛을 포함함 - 단위의 딜레이 쉬프팅 동작을 수행하는 패스트 모드를 지원하는 레지스터 제어형 지연고정루프에 있어서,소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 위상비교수단;상기 소오스 클럭과 동기된 제어클럭에 응답하여 딜레이 쉬프팅 업데이트 주기마다 순차적으로 활성화되는 제1 타이밍펄스, 제2 타이밍펄스, 제3 타이밍펄스를 생성하기 위한 제어펄스생성수단;상기 제1 타이밍펄스에 응답하여 상기 위상비교수단의 비교결과에 따라 모드제어신호를 생성하기 위한 모드제어수단;상기 제2타이밍펄스 및 상기 모드제어신호에 응답하여 상기 패스트 모드 동작을 제어하는 패스트 모드 딜레이 쉬프트 제어신호를 출력하고, 상기 제3타이밍펄스 및 상기 모드제어신호에 응답하여 상기 노멀 모드 동작을 제어하는 노멀 모드 딜레이 쉬프트 제어신호를 출력하는 딜레이 쉬프트 제어수단;상기 노멀 모드 딜레이 쉬프트 제어신호에 응답하여 내부클럭의 위상을 딜레이 유닛 단위로 딜레이 쉬프팅시키고, 상기 패스트 모드 딜레이 쉬프트 제어신호에 응답하여 상기 내부클럭의 위상을 딜레이 그룹 단위로 딜레이 쉬프팅시키는 위상딜레이수단; 및상기 위상딜레이수단의 출력신호를 입력받아 상기 내부클럭 경로의 실제 지연조건을 반영하여 상기 피드백 클럭으로서 출력하기 위한 지연복제모델수단을 구비하는 레지스터 제어형 지연고정루프회로(DLL).
- 제5항에 있어서,상기 딜레이 쉬프트 제어수단은,상기 제3타이밍 펄스에 응답하여 상기 노멀 모드 동작을 제어하기 위한 노멀 모드 딜레이 쉬프트 제어신호를 생성하는 노멀 모드 딜레이 쉬프트 제어신호 생성 부; 및상기 제2타이밍 펄스에 응답하여 상기 패스트 모드 동작을 제어하기 위한 패스트 모드 딜레이 쉬프트 제어신호를 생성하는 패스트 모드 딜레이 쉬프트 제어신호 생성부를 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로(DLL).
- 제6항에 있어서,상기 노멀 모드 딜레이 쉬프트 제어신호 생성부는,상기 제3타이밍펄스와 상기 모드제어신호를 입력받아 출력하는 낸드게이트; 및상기 낸드게이트의 출력신호를 입력받아 상기 노멀 모드 딜레이 쉬프트 제어신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로(DLL).
- 제6항에 있어서,상기 패스트 모드 딜레이 쉬프트 제어신호 생성부는,상기 모드제어신호를 입력받아 출력하는 제1인버터;상기 제2타이밍펄스와 상기 제1인버터의 출력신호를 입력받아 출력하는 낸드 게이트; 및상기 낸드게이트의 출력신호를 입력받아 상기 패스트 모드 딜레이 쉬프트 제어신호로서 출력하는 제2인버터를 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로(DLL).
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |