JP3179382B2 - Pll回路 - Google Patents
Pll回路Info
- Publication number
- JP3179382B2 JP3179382B2 JP23140697A JP23140697A JP3179382B2 JP 3179382 B2 JP3179382 B2 JP 3179382B2 JP 23140697 A JP23140697 A JP 23140697A JP 23140697 A JP23140697 A JP 23140697A JP 3179382 B2 JP3179382 B2 JP 3179382B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pll circuit
- output
- phase error
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 claims description 12
- 238000005070 sampling Methods 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 claims description 5
- 230000000903 blocking effect Effects 0.000 claims 1
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 94
- 238000010586 diagram Methods 0.000 description 24
- 230000010355 oscillation Effects 0.000 description 13
- 238000006243 chemical reaction Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 7
- IXJYMUFPNFFKIB-FMONCPFKSA-N pomp protocol Chemical group S=C1N=CNC2=C1NC=N2.O=C1C=C[C@]2(C)[C@H]3C(=O)C[C@](C)([C@@](CC4)(O)C(=O)CO)[C@@H]4[C@@H]3CCC2=C1.C=1N=C2N=C(N)N=C(N)C2=NC=1CN(C)C1=CC=C(C(=O)N[C@@H](CCC(O)=O)C(O)=O)C=C1.C([C@H](C[C@]1(C(=O)OC)C=2C(=C3C([C@]45[C@H]([C@@]([C@H](OC(C)=O)[C@]6(CC)C=CCN([C@H]56)CC4)(O)C(=O)OC)N3C=O)=CC=2)OC)C[C@@](C2)(O)CC)N2CCC2=C1NC1=CC=CC=C21 IXJYMUFPNFFKIB-FMONCPFKSA-N 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
Locked Loop)回路に関し、特に情報信号
をディジタル変換してテープ、カード、ディスクなどの
記録媒体に記録し、この記録信号を再生する際に用いる
再生用PLL回路に関する。
再生するためのPLL回路は、ディジタル記録されたデ
ータを読み込むための基準となるクロックを生成するた
めに用いられている。特にディジタル記録された信号の
変化点が時間的に一定でないクロックは、ディジタル記
録された信号のエッジ抽出を行ってパルス信号を生成
し、そのパルス信号の繰り返し周波数がもつスペクトラ
ム成分を用いることにより連続したパルス信号として生
成することができる。
る第1の従来例によるPLL回路のブロック図を用い
て、PLL回路の問題点について説明する。
比較信号との位相差に比例した位相誤差信号を出力する
位相比較器1201と、位相誤差信号を入力しこれに対
応した電流を出力するチャージポンプ1202と、チャ
ージポンプの出力信号を平滑化して制御信号を出力する
とともに、PLL回路の回路構成、次数、応答特性を決
めるのに重要な回路要素であるループフィルタ1203
と、ループフィルタ1203からの制御信号により出力
周波数が変化する発振器であるVCO(ボルテージ・コ
ントロールド・オシレータ)1204と、VCO120
4の出力周波数を分周する分周器1205とから構成さ
れる。
引込み時間を早めるためには、ループゲインを高くし応
答速度を早くする必要がある。一方、信号をロックした
後は、通常のノイズの他に信号欠陥によるノイズからP
LL回路の過敏な応答を防ぎ、PLL回路を安定化する
必要がある。そのため、一度PLL回路がロックした
ら、ループゲインを低くして応答速度を下げる必要があ
る。
的に次の方法がある。 (1)位相比較器1201の利得定数を下げる。 (2)チャージポンプ1202の出力電流を小さくす
る。 (3)ループフィルタ1203のダンピングファクタを
大きくする。 (4)ループフィルタ1203の帯域幅を狭くする。 (5)VCO1204のF−V(周波数−電圧)変換利
得定数を下げる。
記録された信号からクロックを抽出するセルフクロッキ
ングのためのPLL回路が、特開平4−162263号
公報に記載されている。
の従来例によるPLL回路のブロック図である。図13
において、位相比較器1301とループフィルタ130
3およびVCO1304は、図12に示したPLL回路
の位相比較器1201とループフィルタ1203および
VCO1204と同じ回路と考えて良い。
同一特性の2つの第1チャージポンプ1302aと第2
チャージポンプ1302bから構成されているのが特徴
である。
モノマルチと記す)1308は、リードゲート信号の立
ち上がりから一定時間ハイレベルを出力する回路であ
り、モノマルチ1308の出力信号は、AND回路13
09,1310のゲートを開くために用いられる。
いて説明する。
(図示せず)から再生された信号であり、リードゲート
信号はコントローラ(図示せず)によって生成された信
号である。リードゲート信号はスイッチ1311へ出力
され、位相比較器1301に入力する信号S1の再生信
号と基準一定クロックに対する切換信号として用いられ
る。
08にも入力すると、モノマルチ1308は、リードゲ
ート信号の立ち上がりから一定時間Tだけハイレベルと
なる信号S2をAND回路1309,1310へ出力す
る。これにより、AND回路1309,1310は一定
時間Tの間ゲートが開いた状態となり、位相比較器13
01からの位相進み信号と位相遅れ信号とが、AND回
路1309,1310を介して第2チャージポンプ13
02bへ出力される。
号S2がハイレベルの期間Tでは、常時動作している第
1チャージポンプ1302aに加えて第2チャージポン
プ1302bが同時に動作するため、第1チャージポン
プ1302aと第2チャージポンプ1302bの出力電
流の合計値は、第1チャージポンプ1302aの出力電
流の2倍となることからPLL回路のループゲインが大
きくなり、PLL回路の応答速度を早くすることができ
る。また、この状態から応答速度を遅くするためには、
第1チャージポンプ1302aのみ動作するように信号
S2をロウレベルにする。
LL回路とは別に設けたコントローラによってリードゲ
ート信号を生成する必要がある。このため、リードゲー
ト区間を設定できないVFOやAM(Address
Mark)パターンの存在しないフォーマットの再生信
号には、このPLL回路を用いてクロックを抽出するこ
とができない。
場合には、その数だけチャージポンプを用意しなければ
ならず、回路規模が増大する。
の中のVCOの変換利得を制御することで広帯域にわた
りPLLループの安定性を保ったり、ロックアップタイ
ムを早くしたPLL回路の技術が特開平5−37370
号公報に記載されている。
の従来例によるPLL回路のブロック図である。この従
来のPLL回路は、第1のプログラマブル分周器140
4により分周された信号Fout/Nと基準発振器14
07から出力された基準クロックfとの位相差を検出し
位相誤差信号を出力する位相比較器1401と、位相誤
差信号を平滑化するローパスフィルタ1402と、ロー
パスフィルタ1402の出力信号により発振周波数が変
化するVCO1403と、VCO1403の出力周波数
を分周する第2のプログラマブル分周器1408と、第
2のプログラマブル分周器1408の出力信号を分周す
る第1のプログラマブル分周器1404とを備えてい
る。
明する。
2のプログラマブル分周器1408の出力信号Fout
は、第1のプログラマブル分周器1404によりN分周
された後、位相比較器1401で基準クロックfとの位
相比較が行われる。基準クロックfと信号Fout/N
との位相差が0となるようにPLLループが作動するの
で、Fout=N・fの関係が満たされる。
は、G=Kd・Fo・Ko/(MN)で表される。ここ
で、Kdは位相比較器1401の変換利得、Foはロー
パスフィルタ1402の変換利得、KoはVCOの変換
利得、N,Mはそれぞれ第1及び第2のプログラム分周
器1404,1408の分周比である。
な制御の場合に、第1の電圧制御発振回路1409に制
御信号を送り、その変換利得を制御することが可能であ
り、出力周波数にループゲインを所望の値に設定できる
ので、広帯域にわたる動作の安定化を計ることができる
としている。
N倍の出力信号Foutを得る目的に用いる場合は有効
であるものの、記録されたディジタルデータ自体からか
らクロックを抽出するセルフクロッキングの目的には適
していない。特に、記録されたデータの変化点が一定で
ない場合には、クロックを抽出することができない。
ング信号は、位相比較器1401に入力する被比較信号
(基準信号f)であり、その後段に分周器を設けること
ができない。つまり、出力周波数に関与しない回路構成
を用いて分周比を決定することができないためである。
ラマブル分周器の分周比を上げても、その分VCO14
03の発振周波数が上がれば、ループゲインG=Kd・
Fo・Ko/(MN)におけるKo/(MN)が変化し
ないため、PLL回路全体のループゲインは変化しない
ことになる。
回路規模を増大することになり好ましくない上、分周比
を細かく設定しようとすると、分周比が大きくなりこれ
に伴いVCO1403の発振周波数も高くしなければな
らないことから、VCOの設計が困難となり、VCO1
403の消費電流の増加や発振出力がノイズとなって回
路に侵入するなど様々な問題が発生する。
上し、引込み時間を早くしたPLL回路の一例が特開平
7−3022072号公報に記載されている。このPL
L回路は、ロックアウト検出手段を備え、さらに入力同
期信号の検出用エッジタイミングを含む区間のみを通過
させるゲート手段を用いている。
ミング区間により、キャプチャーレンジが決定してしま
う。すなわち、そのエッジタイミング区間のウィンドウ
幅が、エッジ前後のN%範囲であれば、キャプチャーレ
ンジも最大でN%しかならず、キャプチャーレンジの幅
を拡大できないという問題がある。
3号公報に記載されているPLL回路は、PLL回路と
は別に設けたコントローラによってリードゲート信号を
生成する必要があるため、リードゲート区間を設定でき
ないフォーマットの再生信号には、クロックを抽出する
ことができない。
は、その数だけチャージポンプを用意しなければなら
ず、回路規模が増大するという欠点がある。
されているPLL回路は、記録されたディジタルデータ
自体からからクロックを抽出するセルフクロッキングの
目的に用いることは困難である。特に、記録されたデー
タの変化点が一定でない場合には、クロックを抽出する
ことができない。
ラマブル分周器の分周比を上げても、その分VCO14
03の発振周波数が上がれば、ループゲインG=Kd・
Fo・Ko/(MN)におけるKo/(MN)が変化し
ないため、PLL回路全体のループゲインを変えること
ができないという問題がある。
回路規模を増大することになり好ましくない上、分周比
を細かく設定しようとすると、分周比が大きくなりこれ
に伴いVCO1403の発振周波数も高くしなければな
らないことから、VCOの設計が困難となり、VCO1
403の消費電流の増加や発振出力がノイズとなって回
路に侵入するなど様々な問題が発生する。
記載されているPLL回路は、エッジタイミング区間を
設け再生信号がその区間のみ通過する構成では、エッジ
区間の幅よりも大きいジッタをもった信号には追従でき
ないため、記録信号を読みとることができない。このた
め、キャプチャーレンジや、位相比較器の変換利得が、
システム構成上大きな制限を受けることになる。
間の存在しないフォーマットで記録されている信号でも
ループゲインを調整し、ロックしていないときにはルー
プゲインを高くして引込みを早くし、ロックした場合は
ループゲインを低くしてノイズに対して強いPLL回路
を提供することにある。
コントローラなどにより設定する必要がないPLL回路
を提供することにある。
用いてループゲインを数種類設定できるPLL回路を提
供することにある。
た信号からクロックを抽出する場合に、VCOの最高周
波数を高くすることなく、かつキャプチャーレンジが広
いPLL回路を提供することにある。
PLL回路は、一定周波数である基準信号または信号の
変化点が時間的に一定でない再生信号と、被比較信号と
の位相差を検出し位相誤差信号を出力する位相比較器を
有するPLL回路において、前記位相比較器の出力信号
と前記被比較信号により、前記位相誤差信号の一部また
は全部を通過させるか又は遮断するかの制御を行うマス
ク手段を備えたことを特徴としている。
て図面を参照して説明する。
形態を示すブロック図である。図1において、位相比較
器101は一般的には2つの入力端子をもち、これらの
入力端子に入力する基準信号(再生信号)と被比較信号
との差に応じた位相誤差信号であるUP信号及びDOW
N信号を出力する。この位相誤差信号が0となるように
PLLループが作動するので、PLL回路がロックした
状態では基準信号と被比較信号の変化点は一致する。
較器101によって得られる位相誤差信号又はパルス信
号の立ち上がり/立ち下がりのエッジ信号と外部から与
えられる制御信号をもとにMASK信号を発生し、マス
クゲート103に出力する。
生成部102により生成されたMASK信号により制御
され、位相比較器101から出力される位相誤差信号を
マスクするか通過させるかの選択を行う。
03により通過を許可された位相比較器101の出力で
ある位相誤差信号すなわちUP信号及びDOWN信号を
所望の電流すなわちPOMP信号として出力する。
104の電流出力を平滑化して電圧又は電流として出力
する。このループフィルタ105は、一般的にはローパ
スフィルタであり、抵抗とコンデンサを用いて構成した
タイプやオペアンプを用いて構成したものなどが使用さ
れる。
出力電圧又は出力電流により発振周波数が変化する発振
器である。また、分周器107は、VCO106の出力
周波数を所望の周波数に分周する。
について、図1のブロック図及び図2に示すタイミング
チャートを参照して説明する。
号(再生信号)は、図2に示すように信号の変化点が一
定間隔で発生する基準信号Aと、信号の立ち上がりから
立ち下がり又は信号の立ち下がりから立ち上がりまでの
時間間隔を標本化間隔Tを基準にして、パルス信号の立
ち上がりから立ち下がり、又はパルス信号の立ち下がり
から立ち上がりまでの最小時間間隔を最小反転間隔Tm
inとし、パルス信号の立ち上がりから立ち下がり、又
はパルス信号の立ち下がりから立ち上がりまでの最大時
間間隔を最大反転間隔Tmaxとして、最小反転間隔T
min〜最大反転間隔Tmaxの間で一定条件を課して
生成した変化点が時間的に一定でないような基準信号B
との2つに大きく分けることができる。
でない信号は、ある規則に基づいてディジタル信号を変
換した信号であり、この変換を一般的に変調と呼ぶ。こ
の変調には、NRZ(Non Return Zer
o)、PE(Phase Encoding)、MFM
(Modified Frequency Modul
ation)、EFM(Eight to Fourt
een Modulation)など多数あるが、本実
施の形態によるPLL回路は、NRZのようなクロック
抽出が不可能な変調方法を除き、セルフクロッキング可
能な変調方式であれば全て適用できる。
データの最小データ単位であるチャネルビットの時間幅
を表し、チャネルビットを読み出すためのチャネルビッ
トクロックを本実施の形態によるPLL回路により生成
する。また、標本化間隔Tを有するチャネルビットクロ
ック(以下ビットクロックと記す)は、図1及び図2に
おいて被比較信号として表される。
基準信号と被比較信号との間で位相のズレが生じたとき
(位相の遅れ/進みは、基準信号に対して被比較信号の
位相の遅れ/進みとして定義する)、図1の位相比較器
101は基準信号Cと被比較信号の位相差を検出し、図
2に示すUP信号及びDOWN信号を出力する。
2より生成されたMASK信号が図2に示すようにデュ
ーティ50%とし、図1に示すマスクゲート103がマ
スク信号がハイレベルの期間でUP信号又はDOWN信
号をマスクし、ロウレベルの期間でUP信号又はDOW
N信号を通過させるとすると、チャージポンプ104の
出力は図2に示すPOMP信号となる。
上がり又は立ち下がりに対し、被比較信号の立ち下がり
が進んでいるため、位相比較器101は被比較信号の位
相を遅らせるためのDOWN信号をマスクゲート103
を介してチャージポンプ104に出力する。
比較信号の位相が遅れているので、位相比較器101は
被比較信号の位相を進めるためのUP信号をマスクゲー
ト103を介してチャージポンプ104に出力する。
a,U3aとDOWN信号D1a,D2a,D3aは、
MASK信号のハイレベルの期間と一致しているのでマ
スクゲート103でマスクされ、チャージポンプ104
には出力されない。
DOWN信号D1b,D2bは、MASK信号のロウレ
ベルの期間と一致しているのでマスクゲート103を通
過し、チャージポンプ104には出力される。
104の出力信号であるPOMP信号は、マスクゲート
103によってマスクされない場合のパルス信号数と較
べると1/2になり、本実施の形態によるPLL回路の
ループゲインは、マスクゲート103が全ての位相誤差
信号を通過させる場合に較べて1/2となる。
ける基準信号がコンパクトディスク(CD)などで用い
られているEFM変調方式の場合について詳細に説明す
る。
可能な変調方式であるが、CD等に記録された記録信号
の立ち上がり又は立ち下がりの変化点は、時間的に一定
していない。EFM変調方式は、8ビットからなる各記
録シンボルと呼ばれるディジタルデータを14チャネル
ビットからなるパターンに変換する。このEFM変調方
式は、ビット同期情報の抽出の容易性や、高密度記録化
及び信号の直流成分などを考慮して、標本化間隔Tを基
準に最小反転間隔Tminを3T、最大反転間隔Tma
xを11Tと規定している。
グチャート及びEFM信号に相当するCD表面に記録さ
れたピットと呼ばれる穴の位置を示す図である。EFM
変調方式では、ピットとして記録されたディジタルデー
タをピックアップからのレーザー光(図示せず)を用い
て読み出し、“0”と“1”の2値信号に変換する。E
FM信号は、規定により3T〜11T間でのデータ間隔
があり、ピットから読み出したデータからクロックを抽
出するためには、信号の立ち上がり及び立ち下がりのエ
ッジを用いる。
れば3T〜11Tの間に存在し、これらの連続したパル
スの繰り返し信号の有する周波数スペクトラム成分を用
いて連続したパルス列を生成する。
スクタイミング生成部102の回路について、図4に示
すゲートレベルの回路図で示した位相比較器101及び
マスクタイミング生成部102Aを参照して詳細に説明
する。
411は7段のシフトレジスタを構成し、1段目のフリ
ップフロップ405のデータ入力端子DにはEFM信号
が入力する。また、クロック入力端子C、反転クロック
入力端子CBにはそれぞれ被比較信号が入力されるが、
MASK信号を生成するためのエッジ遅延を行うため、
被比較信号はフリップフロップ405,407,40
9,410のクロック入力端子Cと、フリップフロップ
406,408,411の反転クロック入力端子CBと
にそれぞれ入力する。
FM再生信号とフリップフロップ405のQ出力とを入
力し、UP信号を出力する。また、エクスクルーシブO
Rゲート402は、フリップフロップ407,408の
Q出力を入力し、DOWN信号を出力する。
リップフロップ406,409のQ出力を入力し、UP
MASK信号を出力する。同様に、エクスクルーシブO
Rゲート404は、フリップフロップ409,411の
Q出力を入力し、DOWNMASK信号を出力する。こ
こで、UPMASK信号及びDOWNMASK信号は、
UP信号及びDOWN信号に対するMASK信号であ
り、それぞれ独立にUP信号及びDOWN信号の通過と
マスクの制御を行う。
クタイミング生成部102の動作について、図4と図5
に示すタイミングチャートを参照して詳細に説明する。
本化間隔Tを基準に変化し、フリップフロップ405の
データ入力端子Dに入力する。フリップフロップ405
〜411は、クロック入力Cに対して立ち上がりで動作
し、フリップフロップ405〜411のQ出力は図5に
示すような波形となる。
1は、EFM再生信号とフリップフロップ405のQ出
力とを入力とするため、エクスクルーシブORゲート4
01の出力であるUP信号は、図5に示すような波形と
なる。すなわち、ロックしている状態でのUP信号は、
EFM再生信号の変化点よりT/2のパルス幅でエクス
クルーシブORゲート401から出力される。
立ち下がりが被比較信号の立ち下がりに対して進んでい
るが、この場合のUP信号はEFM再生信号の位相が進
んだ時間幅だけパルス幅が長く出力される。すなわち、
EFM再生信号が被比較信号に対してαTだけ進んでい
るとすると、この場合のUP信号のパルス幅は、ロック
時のUP信号の幅にEFM再生信号の位相が進んだこと
によるパルス幅の増加分を加算した値となり、(1/2
+α)・Tで表される。
がりが被比較信号の立ち下がりに対して遅れている状態
を表している。この場合のUP信号はEFM再生信号の
位相が遅れた時間幅だけパルス幅が短く出力される。す
なわち、EFM再生信号が被比較信号に対してβTだけ
遅れているとすると、この場合のUP信号のパルス幅
は、ロック時のUP信号の幅にEFM再生信号の位相が
遅れたことによるパルス幅の減少分を引き算した値とな
り、(1/2−β)・Tで表される。
に、UP信号の立ち下がりから1Tだけ遅れてT/2の
パルス幅で出力されることになるが、EFM再生信号と
被比較信号(ビットクロック)に位相差が生じても、D
OWN信号のパルス幅には影響しない。すなわち、DO
WN信号のパルス幅は、ロック時及び時刻t1,t2に
おいてもT/2で固定している。
OWN信号ともパルス幅がT/2でかつ同じパルス数だ
けチャージポンプ104に入力するので、図1のループ
フィルタ105でチャージポンプ104の出力信号であ
るPOMP信号が平滑化され、VCO106の制御電圧
は変化しないため、VCO106の分周信号である被比
較信号(ビットクロック)も一定である。
(ビットクロック)よりもαTだけ進んでいる時刻t1
においては、UP信号のパルス幅が(1/2+α)・
T、DOWN信号のパルス幅がT/2であり、αTだけ
UP信号のパルス幅が大きくなる。このため、図1のル
ープフィルタ105でチャージポンプ104の出力信号
であるPOMP信号が平滑化されると、αTに起因する
ループフィルタ105の出力電圧が上昇し、VCO10
6の制御電圧も上昇するため、VCO106の発振周波
数及び分周信号である被比較信号(ビットクロック)の
周波数も高くなる。
信号(ビットクロック)よりも進んでいる場合は、被比
較信号(ビットクロック)の周波数を高くすることで位
相差を0とするようにPLL回路が動作する。
(ビットクロック)よりもβTだけ遅れているいる時刻
t2においては、UP信号のパルス幅が(1/2−β)
・T、DOWN信号のパルス幅がT/2であり、βTだ
けDOWN信号のパルス幅が大きくなる。このため、図
1のループフィルタ105でチャージポンプ104の出
力信号であるPOMP信号が平滑化されると、βTに起
因するループフィルタ105の出力電圧が下降し、VC
O106の制御電圧も下降するため、VCO106の発
振周波数及び分周信号である被比較信号(ビットクロッ
ク)の周波数も低下する。
信号(ビットクロック)よりも遅れている場合は、被比
較信号(ビットクロック)の周波数を低くすることで位
相差を0とするようにPLL回路が動作する。
したように最小反転間隔が3Tに決められている。従っ
て、3T未満の変化点から信号を再生した場合、その再
生信号は電気的なノイズや信号欠陥である可能性が高
い。
回路を反応しないように回路構成を工夫すれば安定した
被比較信号(ビットクロック)を得ることができる。そ
こで、この3T未満の変化点で発生したUP信号とDO
WN信号をマスクし、図1のチャージポンプ104に出
力しないようにすれば、VCO106の発振周波数は変
化せず、ノイズや信号欠陥による誤動作を防ぐことがで
きる。
N信号がそれぞれ独立して、ある時間幅をおいて位相比
較器101から出力されるから、UP信号及びDOWN
信号に対するMASK信号もそれぞれ独立に生成する必
要がある。
較器101から出力された後、図5のAに示すようにM
OSトランジスタの特性ばらつきに起因するマージンを
確保し、同様にUP信号が図5に示すBの幅で変動する
ことを考慮すると、次の(1)式で表されるTmask
でUP信号及びDOWN信号をマスクするのが好まし
い。
信号又はDOWN信号の幅、第3項は図5のA部分のマ
ージン、第4項は図5のB部分のマージンを表す。
1のマスクゲート103にマスクタイミング生成部10
2から出力する制御信号がUPMASK信号であり、D
OWN信号に対して図1のマスクゲート103にマスク
タイミング生成部102から出力する制御信号がDOW
NMASK信号である。図1のマスクゲート103は、
UPMASK信号及びDOWNMASK信号がハイレベ
ルでUP信号又はDOWN信号をマスクし、ロウレベル
で通過させるように構成している。
で3T未満の変化点がEFM再生信号に含まれている状
態を示している。この場合においても、時刻t3で発生
したUP信号は、Cで示すUPMASK信号によりマス
クされ図1のチャージポンプに出力されることはない。
同様に、DOWN信号は図5のDで示すDOWNMAS
K信号によりマスクされる。
LL回路のループゲインを変更せずにPLL回路を安定
に保つことができる。
4T未満をマスクするようにした場合は、当然3Tまで
のEFM再生信号の変化点に対してPLL回路は反応し
ないようになる。
間幅11Tまでの全ての変化点の割合を100%とした
場合35%〜40%とされている。これが妥当とする
と、位相比較回数が35%〜40%低下することになる
ため、PLL回路全体のループゲインGを35%〜40
%下げることができる。
示すLOCK信号を図1のマスクタイミング生成部10
2の制御信号として用い、PLL回路がロックした場合
のみMASK信号を発生させるようにすれば、PLL回
路の引込み時にはループゲインが高いままで応答速度を
速めることができ、素早く引き込むことが可能となる。
一方、引込み完了後は、MASK信号により電気的ノイ
ズや信号欠陥による誤動作を防ぎ、安定した回路動作を
実現することができる。
ング生成部102の制御信号としてLOCK信号を用い
れば、ロック状態とロックしていない状態とでPLLル
ープゲインの異なるPLL回路を実現できる。
制御信号を用いてマスクタイミング生成部102を制御
することができる。すなわち、マスクタイミング生成部
102で発生するMASK信号(UPMASK信号、D
OWNMASK信号)のパルス幅を時間幅3T〜11T
の間でプログラムにより制御したり、時間幅3T〜11
Tの間で選択できるようにすれば、マイクロコンピュー
タでPLL回路のループゲインを任意のタイミングで設
定できる。
再生信号に限らず、他の変調方式や再生信号の時間変化
点が一定した信号においても、マスク信号のパルス幅を
制御することにより、任意にPLL回路のループゲイン
を設定可能である。
制御信号を、マイクロコンピュータからの制御信号とL
OCK信号の両方を併用して用いることも可能である。
の構成やUP信号やDOWN信号の出力形式に限らず、
マスクタイミング生成部から出力されるMASK信号に
よりマスクゲートが制御され、このマスクゲートを介し
て位相比較器の位相誤差信号をチャージポンプに入力す
るような回路構成であれば、本発明の技術思想を適用し
て、PLL回路のループゲインを変更したり、あるいは
ループゲインを一定にしたままでノイズや信号欠陥など
により誤動作しないPLL回路を容易に構成することが
できる。
以外に、位相比較が行われた時に任意のパルス幅で出力
するようにしても良いし、一定の周期で発生させるよう
にしてもよい。
信号で被比較信号の2倍以上の周波数である場合は、誤
ってロックするのを避けるために、再生信号と被比較信
号のそれぞれの周波数同士を比較する周波数比較回路を
用いるのがよい。
参照して説明する。
位相比較器101をゲートレベルで表した回路図であ
り、102Bは図1に示すマスクタイミング生成部10
2をゲートレベルで表した回路図である。フリップフロ
ップ405〜408でシフトレジスタを構成し、1段目
のフリップフロップ405のデータ入力端子Dに再生信
号が入力する。
同様にエクスクルーシブORゲート401は、UP信号
を発生し、エクスクルーシブORゲート402は、DO
WN信号を発生する。
構成するフリップフロップ601は、UP信号を反転ク
ロック入力とするトグルフリップフロップであり、UP
信号に対するMASK信号であるUPMASK信号を発
生する。同様に、フリップフロップ602は、DOWN
信号を反転クロック入力としDOWNMASK信号を発
生する。
クタイミング生成部102Bの動作について、図6と図
7に示すタイミングチャートを参照して詳細に説明す
る。
に示す回路構成と同様であるので説明を省略する。ま
た、フリップフロップ601はUP信号を反転クロック
入力端子CBに入力しているため、図7に示すようにU
P信号の立ち下がりの度にハイレベルとロウレベルを繰
り返す信号となる。
N信号の立ち下がりの発生の度にハイレベルとロウレベ
ルを繰り返す信号となる。すなわち、フリップフロップ
601とフリップフロップ602の出力は、それぞれU
P信号とDOWN信号の周期の2倍の周期となるから、
これらをMASK信号として用いれば、UP信号とDO
WN信号の発生割合を1/2にすることができる。
2にすることでもあるため、第1の実施例と同様にLO
CK信号を制御信号として用いて、PLL回路がロック
した後にMASK信号を発生させるようにすれば(LO
CK信号がハイレベルでロックしたことを表す場合、図
6のReset信号を用いる)、PLL回路の引込み時
にはループゲインが高くして応答速度を早め、ロック後
にはループゲインを1/2に下げノイズに強い安定して
動作するPLL回路を実現できる。すなわち、ループゲ
インが1/2に限定されるものの、非常に少ない素子数
で回路を構成できる。
構成するトグルフリップフロップを分周器やカウンタの
回路構成に変更して、MASK信号の立ち上がり又は立
ち下がりの単位時間当たりの発生割合を1/2から1/
n(nは自然数)に変更すれば、PLL回路のループゲ
インを任意に設定することができる。
回路について図8に示すブロック図を参照して説明す
る。
路を構成するマスクタイミング生成部102とマスクゲ
ート103を用いず、1/M分周器801を介して基準
信号(再生信号)を位相比較器101に入力する回路方
式である。1/M分周器801は、一般的なプログラマ
ブル分周器やカウンタであり、入力信号である基準信号
(再生信号)をM分周して出力する。また、制御信号に
より分周比を変更したり分周機能をON/OFFしたり
することができる。
回路の動作について、図9に示すタイミングチャートを
参照して説明する。図9において、UP信号1及びDO
WN信号1は、図8に示す1/M分周器801を介さず
に位相比較器101に基準信号(再生信号)が入力した
場合に位相比較器101が出力するUP信号及びDOW
N信号である。
て動作すると、1/M分周器801を通過した基準信号
(再生信号)は、図9に示す2分周再生信号となる。位
相比較器101は、この分周再生信号と被比較信号(ビ
ットクロック)とを用いて位相比較し、UP信号2及び
DOWN信号2をチャージポンプ104に出力する。
は、UP信号1及びDOWN信号1の出現頻度の1/2
になるため、PLL回路のループゲインも1/2にな
る。従って、1/M分周器801を用いれば、第1の実
施の形態によるPLL回路で用いたMASKを用いずに
PLL回路のループゲインを1/Mにすることができ
る。
路について、図10に示すブロック図を参照して説明す
る。
LL回路を構成する位相比較器101と、チャージポン
プ104と、ループフィルタ105と、VCO106に
加えて、1/M分周器801,1004と、マスク回路
1001と、検出エッジ遅延回路1002とが追加され
ている。なお、図10の1/N分周器1003は、図1
に示す分周器107と同一機能を有する分周器である。
た再生信号の立ち上がり又は立ち下がりエッジの検出を
行い、そのパルス信号を任意の時間遅延させることでM
ASK信号を生成する。パルス信号の遅延時間やパルス
幅を設定信号により制御することにより、PLL回路の
ループゲインを所望の値に設定することができる。
路1002により生成されたMASK信号により位相比
較器101から出力される位相誤差信号をマスクする回
路である。前述したように、マスク回路をロック信号に
よりマスク動作をON/OFFすれば、ロック時とロッ
クしていないときとでループゲインの異なるPLL回路
を構成することができる。
号(基準信号)をM分周すれば、時間的に変化点の一定
でない再生信号(基準信号)や時間的に一定に変化する
再生信号(基準信号)であっても、ループゲインをきめ
細かく設定することができる。
回路のループゲインを変更した場合の角周波数とループ
ゲインとの関係を表すボード線図である。ループゲイン
が1のときを0dBとすると、ループゲインがそれぞれ
1/2,1/3,1/4に低下した場合、dBで表した
ループゲインは、それぞれ−6dB,−9dB,−12
dBに低下する。
形態から第4の実施例までの説明において、マスクゲー
ト103又はマスク回路1001とチャージポンプ10
4を別々に示したが、チャージポンプ104のソース側
又はドレイン側にMOSトランジスタあるいはアナログ
スイッチを接続することで、マスクゲート103又はマ
スク回路1001とチャージポンプ104を1つの回路
ブロックとして構成する可能である。
形態も、本実施例に示したものに限らず、2値化された
パルス信号であれば容易に本発明によるPLL回路を用
いることができる。
路は、位相比較器に入力する基準信号(再生信号)と被
比較信号により、位相比較器から出力される位相誤差信
号をマスクするためのマスク信号を生成するとともに、
被比較信号を分周器で分周することによりループゲイン
を変更する方式でないため、入力信号のフォーマットや
方式に関わらずループゲインの変更が可能である。
区間のない入力信号に対しても適用することができる。
信号をマスクするためのマスク信号のパルス幅やパルス
間隔によりループゲインを決めるため、ループゲインを
任意の値でかつ任意のタイミングで設定することができ
る。さらに、ループゲインを決める回路が簡素なため、
回路素子数が少ないという効果がある。
によりループゲインを変更する方式でないため、VCO
の発振周波数は位相比較器の入力信号である再生信号や
基準信号の周波数と同じ程度で良い。このため、VCO
の発振周波数を高くする必要がない。
信号をマスクするためのマスク期間以外の期間では、位
相誤差信号は従来のPLL回路の動作と同じであり、本
発明によるマスク信号を用いる方法は位相比較範囲に影
響を与えないため、キャプチャーレンジを広くすること
ができる。
ある。
タイミングチャートである。
ャート及びピットを示す図である。
クタイミング生成部を示す回路図である。
部の動作を説明するためのタイミングチャートである。
クタイミング生成部を示す回路図である。
部の動作を説明するためのタイミングチャートである。
る。
タイミングチャートである。
る。
ゲインとの関係を示す図である。
である。
である。
である。
部 103 マスクゲート 104,1202 チャージポンプ 105,1203,1303 ループフィルタ 106,1204,1304,1403 VCO 107,1205 分周器 401〜404 エクスクルーシブORゲート 405〜411,601,602 フリップフロップ 801,1004 1/M分周器 1001 マスク回路 1002 検出エッジ遅延回路 1003 1/N分周器 1302a 第1チャージポンプ 1302b 第2チャージポンプ 1306 ラッチ 1308 モノスティブルマルチバイブレータ 1309,1310 AND回路 1311 スイッチ 1402 ローパスフィルタ 1404 第1のプログラマブル分周器 1407 基準発振器 1408 第2のプログラマブル分周器 1409 第1の電圧制御発振器
Claims (8)
- 【請求項1】 一定周波数である基準信号または信号の
変化点が時間的に一定でない再生信号と、被比較信号と
の位相差を検出し位相誤差信号を出力する位相比較器を
有するPLL回路において、 前記位相比較器の出力信号と前記被比較信号により、前
記位相誤差信号の一部または全部を通過させるか又は遮
断するかの制御を行うマスク手段を備えたことを特徴と
するPLL回路。 - 【請求項2】 一定周波数である基準信号または信号の
変化点が時間的に一定でない再生信号と、被比較信号と
の位相差を検出し位相誤差信号を出力する位相比較器を
有するPLL回路において、 前記位相誤差信号を任意の時間遅延させた信号を用い
て、前記位相誤差信号の一部または全部を通過させるか
又は遮断するかの制御を行うマスク手段を備えたことを
特徴とするPLL回路。 - 【請求項3】 前記基準信号または前記再生信号をフリ
ップフロップを縦列接続した第1のシフトレジスタに入
力し、このシフトレジスタの出力をフリップフロップを
縦列接続した第2のシフトレジスタに入力し、前記第1
のシフトレジスタを構成する任意のフリップフロップの
出力と前記第2のシフトレジスタを構成する任意のフリ
ップフロップの出力とを入力とする第1のエクスクルー
シブORゲートの出力信号と、 前記第2のシフトレジスタを構成する任意のフリップフ
ロップの出力とこのシフトレジスタを構成する他のフリ
ップフロップの出力とを入力とする第2のエクスクルー
シブORゲートの出力信号とを用いて、 前記位相誤差信号の一部または全部を通過させるか又は
遮断するかの制御を行うことを特徴とする請求項1記載
のPLL回路。 - 【請求項4】 前記基準信号または前記再生信号をフリ
ップフロップを縦列接続した第1のシフトレジスタに入
力し、このシフトレジスタを構成するフリップフロップ
の出力と前記基準信号または前記再生信号とを入力とす
るエクスクルーシブORゲートの出力により前記位相誤
差信号を生成し、この位相誤差信号を入力し前記位相誤
差信号の一部または全部を通過させるか又は遮断するか
の制御信号を出力するトグルフリップフロップを備える
ことを特徴とする請求項1記載のPLL回路。 - 【請求項5】 前記基準信号または前記再生信号を分周
し前記位相比較器に入力する分周手段を備えた請求項3
または4記載の PLL回路。 - 【請求項6】 請求項1乃至5記載のPLL回路におい
て、前記PLL回路がロックした場合は前記位相誤差信
号の全部または一部を遮断し、前記PLL回路がロック
していない場合は前記位相誤差信号の全部または一部を
通過させる前記マスク手段を備えることを特徴とするP
LL回路。 - 【請求項7】 請求項1乃至5記載のPLL回路におい
て、前記位相誤差出力を遮断する期間を外部回路より任
意に設定できる前記マスク手段を備えることを特徴とす
るPLL回路。 - 【請求項8】 標本化間隔Tを基準にパルス信号の立ち
下がりから立ち上がりまでの最小時間間隔Tmin以上
の時間幅で記録媒体に記録された信号の変化点が時間的
に一定でない再生信号と、被比較信号との位相差を検出
し位相誤差信号を出力する位相比較器を有するPLL回
路において、 前記位相誤差信号を(Tmin−0.5・T)乃至(T
min−1.5・T)の幅で遮断するマスク手段を備え
たことを特徴とするPLL回路。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23140697A JP3179382B2 (ja) | 1997-08-27 | 1997-08-27 | Pll回路 |
TW087114020A TW421921B (en) | 1997-08-27 | 1998-08-25 | PLL circuit |
EP98116034A EP0899883B1 (en) | 1997-08-27 | 1998-08-25 | PLL circuit with masked phase error signal |
DE69815770T DE69815770T2 (de) | 1997-08-27 | 1998-08-25 | PLL-Schaltkreis mit maskiertem Phasenfehler-Signal |
US09/141,720 US6154071A (en) | 1997-08-27 | 1998-08-27 | PLL circuit |
CN98117395A CN1212522A (zh) | 1997-08-27 | 1998-08-27 | 锁相环路电路 |
KR1019980034762A KR100324189B1 (ko) | 1997-08-27 | 1998-08-27 | 위상동기루프회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23140697A JP3179382B2 (ja) | 1997-08-27 | 1997-08-27 | Pll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1173739A JPH1173739A (ja) | 1999-03-16 |
JP3179382B2 true JP3179382B2 (ja) | 2001-06-25 |
Family
ID=16923112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23140697A Expired - Fee Related JP3179382B2 (ja) | 1997-08-27 | 1997-08-27 | Pll回路 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6154071A (ja) |
EP (1) | EP0899883B1 (ja) |
JP (1) | JP3179382B2 (ja) |
KR (1) | KR100324189B1 (ja) |
CN (1) | CN1212522A (ja) |
DE (1) | DE69815770T2 (ja) |
TW (1) | TW421921B (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6356610B1 (en) * | 1998-06-23 | 2002-03-12 | Vlsi Technology, Inc. | System to avoid unstable data transfer between digital systems |
KR100318842B1 (ko) * | 1998-11-26 | 2002-04-22 | 윤종용 | 디지털위상제어루프에서의주파수검출방법 |
JP3279274B2 (ja) * | 1998-12-28 | 2002-04-30 | 日本電気株式会社 | 半導体装置 |
US6606364B1 (en) * | 1999-03-04 | 2003-08-12 | Harris Corporation | Multiple data rate bit synchronizer having phase/frequency detector gain constant proportional to PLL clock divider ratio |
FR2793091B1 (fr) * | 1999-04-30 | 2001-06-08 | France Telecom | Dispositif d'asservissement de frequence |
JP3998861B2 (ja) * | 1999-06-16 | 2007-10-31 | 株式会社小松製作所 | 排気還流装置およびその制御方法 |
JP3324647B2 (ja) | 1999-08-23 | 2002-09-17 | 日本電気株式会社 | 水平同期信号に対する位相同期ループ回路 |
JP2001127627A (ja) * | 1999-10-27 | 2001-05-11 | Nec Miyagi Ltd | Pll回路 |
US7606343B2 (en) * | 2002-02-01 | 2009-10-20 | Nxp B.V. | Phase-locked-loop with reduced clock jitter |
US6781469B2 (en) * | 2002-09-13 | 2004-08-24 | Mediatek Incorporation | Phase-locked loop having phase detector error signal reshaping and method thereof |
JP3738390B2 (ja) * | 2002-09-30 | 2006-01-25 | 富士通株式会社 | ディジタル位相同期回路 |
US7269217B2 (en) * | 2002-10-04 | 2007-09-11 | Intersil Americas Inc. | PWM controller with integrated PLL |
US6853252B2 (en) | 2002-10-04 | 2005-02-08 | Intersil Corporation | Phase-lock loop having programmable bandwidth |
JP2005182850A (ja) * | 2003-12-16 | 2005-07-07 | Hitachi Ltd | Pll回路及びそれを用いた光ディスク装置 |
US6998890B2 (en) | 2004-01-14 | 2006-02-14 | Intersil Americas Inc. | Programmable bandwidth and frequency slewing for phase-lock loop |
JP4050303B2 (ja) * | 2004-05-17 | 2008-02-20 | 三菱電機株式会社 | フェイズ・ロックド・ループ(pll)回路及びその位相同期方法及びその動作解析方法 |
JP2006050778A (ja) * | 2004-08-04 | 2006-02-16 | Sanyo Electric Co Ltd | チャージポンプ回路 |
JP4587030B2 (ja) * | 2004-09-13 | 2010-11-24 | ソニー株式会社 | 信号処理装置、信号処理方法及び信号処理プログラム |
JP2007189404A (ja) | 2006-01-12 | 2007-07-26 | Toshiba Corp | 半導体装置 |
KR100873008B1 (ko) * | 2007-06-27 | 2008-12-10 | 한국표준과학연구원 | 원자시계의 주파수 오프셋 측정장치 및 제어방법 |
US7659783B2 (en) * | 2007-07-16 | 2010-02-09 | Micrel, Inc. | System and method for phase-locked loop (PLL) for high-speed memory interface (HSMI) |
JP2009153027A (ja) * | 2007-12-21 | 2009-07-09 | Fujitsu Ltd | 伝送装置および位相同期基準周波数信号切り替え方法 |
KR100910863B1 (ko) * | 2007-12-27 | 2009-08-06 | 주식회사 하이닉스반도체 | 차지 펌핑 회로와 이를 이용한 클럭 동기화 회로 |
TWI368398B (en) * | 2008-03-05 | 2012-07-11 | Tse Hsien Yeh | Phase lock loop apparatus |
US9008254B2 (en) * | 2013-08-30 | 2015-04-14 | Realtek Semiconductor Corp. | Method and apparatus for suppressing a deterministic clock jitter |
JP6264852B2 (ja) * | 2013-11-14 | 2018-01-24 | 株式会社ソシオネクスト | タイミング調整回路および半導体集積回路装置 |
US9537492B2 (en) * | 2014-06-20 | 2017-01-03 | Analog Devices, Inc. | Sampled analog loop filter for phase locked loops |
US9397670B2 (en) * | 2014-07-02 | 2016-07-19 | Teradyne, Inc. | Edge generator-based phase locked loop reference clock generator for automated test system |
US10139449B2 (en) | 2016-01-26 | 2018-11-27 | Teradyne, Inc. | Automatic test system with focused test hardware |
CN111948629B (zh) * | 2020-07-31 | 2023-03-31 | 哈尔滨工程大学 | 一种高稳健性大多普勒单频脉冲信号检测方法 |
JP2022098601A (ja) * | 2020-12-22 | 2022-07-04 | ルネサスエレクトロニクス株式会社 | 位相同期回路 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4200845A (en) * | 1978-12-22 | 1980-04-29 | Sperry Rand Corporation | Phase comparator with dual phase detectors |
JPS60244130A (ja) * | 1984-05-18 | 1985-12-04 | Hitachi Ltd | 識別位相検出方式 |
JPS63107231A (ja) * | 1986-10-24 | 1988-05-12 | Mitsubishi Electric Corp | デジタル・フエ−ズ・ロツク・ル−プ回路 |
JPH01180118A (ja) * | 1988-01-12 | 1989-07-18 | Mitsubishi Electric Corp | ディジタルpll回路 |
JPH04162263A (ja) * | 1990-10-26 | 1992-06-05 | Canon Inc | 情報再生装置 |
JPH0537370A (ja) * | 1991-07-03 | 1993-02-12 | Hitachi Ltd | 周波数シンセサイザ |
JPH06197101A (ja) * | 1992-12-25 | 1994-07-15 | Fujitsu Ltd | 従属同期網におけるクロック再生回路 |
JPH0799446A (ja) * | 1993-03-02 | 1995-04-11 | Mitsubishi Electric Corp | Pll回路 |
JPH07302072A (ja) * | 1994-05-06 | 1995-11-14 | Hitachi Ltd | 耐ノイズ,高速引込形ディスプレイ用位相同期回路 |
DE4432755A1 (de) * | 1994-04-04 | 1995-10-05 | Hitachi Ltd | Einstellbare Bildröhren-Anzeigevorrichtung und phasensynchrone Schaltung zur Verwendung in einer Anzeigevorrichtung |
JPH09154037A (ja) * | 1995-11-28 | 1997-06-10 | Sony Corp | デジタルpll及び同期分離回路 |
-
1997
- 1997-08-27 JP JP23140697A patent/JP3179382B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-25 DE DE69815770T patent/DE69815770T2/de not_active Expired - Fee Related
- 1998-08-25 TW TW087114020A patent/TW421921B/zh not_active IP Right Cessation
- 1998-08-25 EP EP98116034A patent/EP0899883B1/en not_active Expired - Lifetime
- 1998-08-27 KR KR1019980034762A patent/KR100324189B1/ko not_active IP Right Cessation
- 1998-08-27 US US09/141,720 patent/US6154071A/en not_active Expired - Fee Related
- 1998-08-27 CN CN98117395A patent/CN1212522A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US6154071A (en) | 2000-11-28 |
JPH1173739A (ja) | 1999-03-16 |
EP0899883B1 (en) | 2003-06-25 |
DE69815770T2 (de) | 2004-08-05 |
KR19990023908A (ko) | 1999-03-25 |
EP0899883A1 (en) | 1999-03-03 |
DE69815770D1 (de) | 2003-07-31 |
CN1212522A (zh) | 1999-03-31 |
KR100324189B1 (ko) | 2002-06-22 |
TW421921B (en) | 2001-02-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3179382B2 (ja) | Pll回路 | |
JP3176331B2 (ja) | Pll回路 | |
JP2993559B2 (ja) | 位相同期回路 | |
KR100190032B1 (ko) | Efm 데이타 복원용 클럭 발생방법 및 그 방법을 수행하는 위상동기 루프 | |
EP1237158A2 (en) | Method for consecutive writing on recordable disc | |
US7065025B2 (en) | PLL circuit | |
JP2898957B1 (ja) | 位相比較回路 | |
JPH1173645A (ja) | 光ディスク装置 | |
KR910000645B1 (ko) | 디지탈정보 재생장치 | |
WO1993013591A1 (en) | Digital phase-locked loop filter | |
US5086421A (en) | Disk playing apparatus having a compensation characteristic variable with velocity information | |
EP0741931A1 (en) | Phase-locked loop, phase comparator for use in the phase-locked loop, and reproducing device including the phase-locked loop | |
US7109806B2 (en) | Device and method for detecting phase difference and PLL using the same | |
KR100545979B1 (ko) | Pll 회로 및 데이터 기록 제어 장치 | |
JP2003123403A (ja) | 記録クロック生成回路 | |
JP3931477B2 (ja) | クロック再生/識別装置 | |
JP2698455B2 (ja) | ビット同期回路 | |
JPH04162263A (ja) | 情報再生装置 | |
JP2800772B2 (ja) | クロック抽出回路 | |
JP2001094420A (ja) | 位相ロック・ループ回路 | |
JP2675096B2 (ja) | 再生信号補正方法 | |
KR100208377B1 (ko) | 디지탈 비디오 디스크 재생장치의 채널비트클럭 재생회로 | |
JPH06338790A (ja) | 同期クロック再生回路 | |
JPS609223A (ja) | 位相同期回路 | |
JPS6063703A (ja) | デ−タ弁別回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010327 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080413 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090413 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100413 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 10 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130413 Year of fee payment: 12 |
|
LAPS | Cancellation because of no payment of annual fees |