JP2788855B2 - Pll回路装置 - Google Patents
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- 230000005856 abnormality Effects 0.000 description 2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
- H03L7/145—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop the switched reference signal being derived from the controlled oscillator output signal
-
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【0001】
【産業上の利用分野】本発明はPLL(フェイズロック
ドループ)回路装置に関し、特に、伝送装置の位相同期
信号に障害が発生したとき障害発生前の位相同期出力を
生成するようにしたPLL回路装置に関するものであ
る。
ドループ)回路装置に関し、特に、伝送装置の位相同期
信号に障害が発生したとき障害発生前の位相同期出力を
生成するようにしたPLL回路装置に関するものであ
る。
【0002】
【従来の技術】従来のこの種のPLL回路装置のブロッ
ク図を図7に示す。図7において、位相同期信号である
入力クロックaは分周器6にて分周される。この分周器
6の分周比は位相比較器3における位相比較に適した周
波数になる様な分周比に予め設定されているものとす
る。
ク図を図7に示す。図7において、位相同期信号である
入力クロックaは分周器6にて分周される。この分周器
6の分周比は位相比較器3における位相比較に適した周
波数になる様な分周比に予め設定されているものとす
る。
【0003】この分周クロックはセレクタ7を介して位
相比較器3の一入力となっており、その他入力には、V
CO(電圧制御発振器)1の発振クロックbをループカ
ウンタ2で分周した分周クロックが印加されている。こ
の位相比較器3にて両分周クロックの位相差が検出さ
れ、この位相差情報がLPF(ローパスフィルタ)4及
びアンプ5を介してVCO1の制御電圧となるのであ
る。
相比較器3の一入力となっており、その他入力には、V
CO(電圧制御発振器)1の発振クロックbをループカ
ウンタ2で分周した分周クロックが印加されている。こ
の位相比較器3にて両分周クロックの位相差が検出さ
れ、この位相差情報がLPF(ローパスフィルタ)4及
びアンプ5を介してVCO1の制御電圧となるのであ
る。
【0004】以上がPLL回路と呼ばれる部分である
が、それ以外に入力クロックaの障害時(クロック断や
位相、周波数が大きくずれた場合等)に、このPLL回
路のロック状態をホールドせしめてPLLアンロックと
ならないようにするためのいわゆるホールドオーバータ
イミング保持機能が付加されている。
が、それ以外に入力クロックaの障害時(クロック断や
位相、周波数が大きくずれた場合等)に、このPLL回
路のロック状態をホールドせしめてPLLアンロックと
ならないようにするためのいわゆるホールドオーバータ
イミング保持機能が付加されている。
【0005】このホールドオーバタイミング保持回路の
構成及び機能は以下の如くである。ホールドタイミング
発生器8は分周器6の分周出力cを入力とし、この分周
出力cの位相情報d(すなわち、入力クロックaの位相
情報でもある)を抽出してスイッチ9を介してホールド
カウンタ10へ供給するものである。
構成及び機能は以下の如くである。ホールドタイミング
発生器8は分周器6の分周出力cを入力とし、この分周
出力cの位相情報d(すなわち、入力クロックaの位相
情報でもある)を抽出してスイッチ9を介してホールド
カウンタ10へ供給するものである。
【0006】ホールドカウンタ10はこの位相情報dに
基づいて初期化されつつVCO1の発振クロックbを分
周する分周カウンタであり、この分周出力fが先のセレ
クタ7の一入力となる。
基づいて初期化されつつVCO1の発振クロックbを分
周する分周カウンタであり、この分周出力fが先のセレ
クタ7の一入力となる。
【0007】通常の正常な状態にあっては、セレクタ7
は分周器6の分周クロックを選択して位相比較器3へ供
給しており、またスイッチ9はホールドタイミング発生
器8による入力クロックの位相情報dをホールドカウン
タ10へ供給している。従って、PLL回路は入力クロ
ックaに位相同期した出力クロックbを生成して出力信
号として導出するようになっている。
は分周器6の分周クロックを選択して位相比較器3へ供
給しており、またスイッチ9はホールドタイミング発生
器8による入力クロックの位相情報dをホールドカウン
タ10へ供給している。従って、PLL回路は入力クロ
ックaに位相同期した出力クロックbを生成して出力信
号として導出するようになっている。
【0008】この間、ホールドカウンタ10はホールド
タイミング発生器8により生成されている入力クロック
aの位相情報dを基に初期化されつつ出力クロックbを
カウントして分周動作を行っており、入力クロックaの
異常に対する待機状態になっている。
タイミング発生器8により生成されている入力クロック
aの位相情報dを基に初期化されつつ出力クロックbを
カウントして分周動作を行っており、入力クロックaの
異常に対する待機状態になっている。
【0009】この待機状態で、入力クロックaに異常
(クロック断や周波数ずれ位相ずれ)が生じた場合、障
害検出信号eがアクティブとなり、スイッチ9はオープ
ンとなって異常発生直前の分周動作を保持しつつ分周出
力fを生成し続ける。このとき同時に、セレクタ7はホ
ールドカウンタ10の出力fを選択して位相比較器3の
一入力とするのである。
(クロック断や周波数ずれ位相ずれ)が生じた場合、障
害検出信号eがアクティブとなり、スイッチ9はオープ
ンとなって異常発生直前の分周動作を保持しつつ分周出
力fを生成し続ける。このとき同時に、セレクタ7はホ
ールドカウンタ10の出力fを選択して位相比較器3の
一入力とするのである。
【0010】この場合、ループカウンタ2とホールドカ
ウンタ10との分周比を同一に予め設定しておくことに
より、入力クロックaの障害時にも、PLL回路のロッ
ク状態は障害前の状態に維持され、障害前と同じ出力ク
ロックbを生成することができるようになっているので
ある。
ウンタ10との分周比を同一に予め設定しておくことに
より、入力クロックaの障害時にも、PLL回路のロッ
ク状態は障害前の状態に維持され、障害前と同じ出力ク
ロックbを生成することができるようになっているので
ある。
【0011】図8(A)は図7のホールドタイミング発
生器8の具体例を示す回路図であり、(B)はその動作
タイミングチャートである。この回路は分周器6の分周
出力Cをデータ入力とするDFF81と、このQ出力g
をデータ入力とするDFF82と、この反転Q出力hと
Q出力gとを2入力とするナンドゲート83と、このゲ
ート出力iをデータ入力とするDFF84とからなる。
そして、各DFF81,82,84は動作クロックとし
てVCO1の発振クロックbが印加されており、最終段
のDFF84のQ出力dが、入力クロックaの位相情報
となる。
生器8の具体例を示す回路図であり、(B)はその動作
タイミングチャートである。この回路は分周器6の分周
出力Cをデータ入力とするDFF81と、このQ出力g
をデータ入力とするDFF82と、この反転Q出力hと
Q出力gとを2入力とするナンドゲート83と、このゲ
ート出力iをデータ入力とするDFF84とからなる。
そして、各DFF81,82,84は動作クロックとし
てVCO1の発振クロックbが印加されており、最終段
のDFF84のQ出力dが、入力クロックaの位相情報
となる。
【0012】すなわち、分周器6の分周出力C(すなわ
ち入力クロックaと等価)の立上りに位相同期したパル
スdが生成されるもので、従ってこのパルスdの発生タ
イミングが入力クロックaの位相情報を周期的に(分周
器6の分周比により定まる周期で)示していることにな
る。
ち入力クロックaと等価)の立上りに位相同期したパル
スdが生成されるもので、従ってこのパルスdの発生タ
イミングが入力クロックaの位相情報を周期的に(分周
器6の分周比により定まる周期で)示していることにな
る。
【0013】図9(A)は図1のホールドカウンタ10
の回路図であり、(B)はその動作タイミングチャート
を示している。この回路は位相情報dの発生タイミング
で初期化され、VCO1の発振クロックbをカウントす
るカウンタ構成であり、一般に市販のバイナリカウンタ
HC161を3段(101,102,103)用いて構
成したものである。尚、105〜108はアンドゲート
であり、104はDFFを示す。
の回路図であり、(B)はその動作タイミングチャート
を示している。この回路は位相情報dの発生タイミング
で初期化され、VCO1の発振クロックbをカウントす
るカウンタ構成であり、一般に市販のバイナリカウンタ
HC161を3段(101,102,103)用いて構
成したものである。尚、105〜108はアンドゲート
であり、104はDFFを示す。
【0014】この場合の分周比は、前述した如く、ルー
プカウンタ2の分周比に等しく設定されており、例えば
VCO出力クロック12.96MHzと位相比較器3に
おける位相比較周波数8KHzとの比であり、8KHz
/12.96MHz=1/1620に選定されるもの
で、アンドゲート105〜108、DFF104により
この分周比の設定が可能となっている。
プカウンタ2の分周比に等しく設定されており、例えば
VCO出力クロック12.96MHzと位相比較器3に
おける位相比較周波数8KHzとの比であり、8KHz
/12.96MHz=1/1620に選定されるもの
で、アンドゲート105〜108、DFF104により
この分周比の設定が可能となっている。
【0015】この様に、正常時における入力クロックa
の位相情報をホールドタイミング発生器8にてサンプリ
ングしてホールドカウンタ10へ供給し、ホールドカウ
ンタ10では、この入力クロックの位相情報に基づいて
VCOクロックbをPLLループカウンタ2と同一分周
比で分周する構成としておくことで、入力クロックの障
害時にも、このホールドカウンタ10による分周クロッ
クfを位相比較器3へ供給することができ、PLLのロ
ック状態を維持できることになるのである。
の位相情報をホールドタイミング発生器8にてサンプリ
ングしてホールドカウンタ10へ供給し、ホールドカウ
ンタ10では、この入力クロックの位相情報に基づいて
VCOクロックbをPLLループカウンタ2と同一分周
比で分周する構成としておくことで、入力クロックの障
害時にも、このホールドカウンタ10による分周クロッ
クfを位相比較器3へ供給することができ、PLLのロ
ック状態を維持できることになるのである。
【0016】
【発明が解決しようとする課題】この様な従来のホール
ドオーバタイミング機能を有するPLL回路装置では、
入力クロックの障害検出直前の位相情報が取込まれ、こ
の位相情報によりホールドカウンタ10が分周動作を維
持することになるために、入力クロックの長時間に亘る
劣化の場合には、劣化した入力クロックの位相情報を取
込んでしまうという問題がある。
ドオーバタイミング機能を有するPLL回路装置では、
入力クロックの障害検出直前の位相情報が取込まれ、こ
の位相情報によりホールドカウンタ10が分周動作を維
持することになるために、入力クロックの長時間に亘る
劣化の場合には、劣化した入力クロックの位相情報を取
込んでしまうという問題がある。
【0017】本発明の目的は、入力クロックの長時間に
亘る劣化の場合にも劣化前の正しい入力クロック位相情
報を保持することができるPLL回路装置を提供するこ
とである。
亘る劣化の場合にも劣化前の正しい入力クロック位相情
報を保持することができるPLL回路装置を提供するこ
とである。
【0018】
【課題を解決するための手段】本発明によれば、電圧制
御発振手段と、この発振クロックを分周する分周手段
と、この分周クロックと入力クロックとの位相比較をな
す比較手段と、この比較結果に応じて前記電圧制御発振
手段の制御電圧を生成する手段と、前記入力クロックの
位相情報を生成する手段と、前記位相情報に基くタイミ
ングで前記発振クロックを分周するカウンタ手段とを含
み、前記入力クロックの障害発生時に前記入力クロック
に代えて前記カウンタ手段による分周クロックを前記比
較手段の比較入力とするようにしたPLL回路装置であ
って、前記入力クロックの位相情報を互いに一定時間遅
延した第1〜第n(nは2以上の整数)のサンプリング
点でサンプリングして出力するサンプリング手段と、こ
れ等第1〜第nのサンプリングされた位相情報を夫々保
持する第1〜第nの位相情報保持手段と、前記入力クロ
ックの障害発生に応答して前記第1〜第nの位相情報保
持手段のうちこの障害発生時から最も古いものに保持さ
れた位相情報を選択する選択手段とを含み、この選択さ
れた位相情報に基くタイミングで前記カウンタ手段の分
周をなすようにしたことを特徴とするPLL回路装置が
得られる。
御発振手段と、この発振クロックを分周する分周手段
と、この分周クロックと入力クロックとの位相比較をな
す比較手段と、この比較結果に応じて前記電圧制御発振
手段の制御電圧を生成する手段と、前記入力クロックの
位相情報を生成する手段と、前記位相情報に基くタイミ
ングで前記発振クロックを分周するカウンタ手段とを含
み、前記入力クロックの障害発生時に前記入力クロック
に代えて前記カウンタ手段による分周クロックを前記比
較手段の比較入力とするようにしたPLL回路装置であ
って、前記入力クロックの位相情報を互いに一定時間遅
延した第1〜第n(nは2以上の整数)のサンプリング
点でサンプリングして出力するサンプリング手段と、こ
れ等第1〜第nのサンプリングされた位相情報を夫々保
持する第1〜第nの位相情報保持手段と、前記入力クロ
ックの障害発生に応答して前記第1〜第nの位相情報保
持手段のうちこの障害発生時から最も古いものに保持さ
れた位相情報を選択する選択手段とを含み、この選択さ
れた位相情報に基くタイミングで前記カウンタ手段の分
周をなすようにしたことを特徴とするPLL回路装置が
得られる。
【0019】
【作用】正常時において、入力クロックの位相情報を互
いに一定時間間隔だけ離れた第1〜第nのサンプリング
点で取込み保持しつつ所定周期でこの取込み保持動作を
繰返すようにし、入力クロック障害発生時には、これ等
第1〜第nのサンプリング点の位相情報のうち最新の位
相情報以外の一つを選択してこの選択位相情報に基づい
てホールドカウンタの初期化を行いつつVCOクロック
の分周をなすようにしたものである。
いに一定時間間隔だけ離れた第1〜第nのサンプリング
点で取込み保持しつつ所定周期でこの取込み保持動作を
繰返すようにし、入力クロック障害発生時には、これ等
第1〜第nのサンプリング点の位相情報のうち最新の位
相情報以外の一つを選択してこの選択位相情報に基づい
てホールドカウンタの初期化を行いつつVCOクロック
の分周をなすようにしたものである。
【0020】
【実施例】以下、本発明の実施例について図面を用いて
詳述する。
詳述する。
【0021】図1は本発明の実施例のブロック図であ
り、図7と同等部分は同一符号にて示している。図にお
いて図7と異なる部分についてのみ述べると、入力クロ
ックaの位相情報をサンプリング抽出するホールドタイ
ミング発生器12は、時定数発生器11から生成される
時定数信号kの周期Tだけ夫々に離れた第1〜第3のサ
ンプリング点で位相情報d1,d2,d3をサンプリン
グするものである。
り、図7と同等部分は同一符号にて示している。図にお
いて図7と異なる部分についてのみ述べると、入力クロ
ックaの位相情報をサンプリング抽出するホールドタイ
ミング発生器12は、時定数発生器11から生成される
時定数信号kの周期Tだけ夫々に離れた第1〜第3のサ
ンプリング点で位相情報d1,d2,d3をサンプリン
グするものである。
【0022】これ等3つのサンプリングされた位相情報
d1〜d3はメモリカウンタ13〜15に夫々に供給さ
れ、これ等各メモリカウンタ13〜15のカウント動作
時の初期リセットをなすリセット信号として用いられる
ことにより、各メモリカウンタ13〜15はこれ等位相
情報d1〜d3に従ってカウント動作を続ける。こうし
て、各メモリカウンタ13〜15はホールドタイミング
発生器12からサンプリングされた入力クロックaの各
サンプリング点の位相情報d1〜d3を夫々に繰返し保
持するメモリカウンタとして動作するものである。
d1〜d3はメモリカウンタ13〜15に夫々に供給さ
れ、これ等各メモリカウンタ13〜15のカウント動作
時の初期リセットをなすリセット信号として用いられる
ことにより、各メモリカウンタ13〜15はこれ等位相
情報d1〜d3に従ってカウント動作を続ける。こうし
て、各メモリカウンタ13〜15はホールドタイミング
発生器12からサンプリングされた入力クロックaの各
サンプリング点の位相情報d1〜d3を夫々に繰返し保
持するメモリカウンタとして動作するものである。
【0023】セレクタ16はこれ等3つのメモリカウン
タ13〜15のうちの1つの出力を障害検出信号eのア
クティブ化に応答して選択するものであるが、この場合
3つの出力のうち最新の位相情報ではなくそれ以外のも
の(q)が選択されホールドカウンタ10へ導出される
のである。
タ13〜15のうちの1つの出力を障害検出信号eのア
クティブ化に応答して選択するものであるが、この場合
3つの出力のうち最新の位相情報ではなくそれ以外のも
の(q)が選択されホールドカウンタ10へ導出される
のである。
【0024】図2はホールドタイミング発生器12の具
体例を示す回路図であり、図3はその動作時の各部信号
波形のタイムチャートを示している。この回路の初段は
図7のホールドタイミング発生器8(従来技術)と同一
回路であり、その出力dはDFF122,123のクロ
ック入力となり,DFF122のデータ入力には時定数
発生器11からの時定数信号kが印加されている。
体例を示す回路図であり、図3はその動作時の各部信号
波形のタイムチャートを示している。この回路の初段は
図7のホールドタイミング発生器8(従来技術)と同一
回路であり、その出力dはDFF122,123のクロ
ック入力となり,DFF122のデータ入力には時定数
発生器11からの時定数信号kが印加されている。
【0025】DFF122のQ出力lがDFF123の
データ入力となっており、その反転Q出力mとQ出力l
とがナンドゲート124へ印加されている。このゲート
出力と回路8の出力dとは2入力オアゲートへ印加さ
れ、その出力nがDFF126,127のクロック入力
となる。
データ入力となっており、その反転Q出力mとQ出力l
とがナンドゲート124へ印加されている。このゲート
出力と回路8の出力dとは2入力オアゲートへ印加さ
れ、その出力nがDFF126,127のクロック入力
となる。
【0026】DFF126のQ出力oはDFF127の
データ入力となり、このDFF127のQ出力pとQ出
力oとは2入力ナンドゲート128の入力となってい
る。このゲート出力はDFF126のデータ入力とされ
ている。そして、オアゲート125の出力nは出力オア
ゲート129〜131の各一入力となっており、オアゲ
ート129の他入力にはQ出力Oが、オアゲート130
の他入力にはナンドゲート128の出力が、オアゲート
131の他入力にはQ出力pが夫々印加されている。こ
れ等3つのオアゲート129〜131の各出力d1〜d
3が3つのサンプリング位相情報となるのである。
データ入力となり、このDFF127のQ出力pとQ出
力oとは2入力ナンドゲート128の入力となってい
る。このゲート出力はDFF126のデータ入力とされ
ている。そして、オアゲート125の出力nは出力オア
ゲート129〜131の各一入力となっており、オアゲ
ート129の他入力にはQ出力Oが、オアゲート130
の他入力にはナンドゲート128の出力が、オアゲート
131の他入力にはQ出力pが夫々印加されている。こ
れ等3つのオアゲート129〜131の各出力d1〜d
3が3つのサンプリング位相情報となるのである。
【0027】時定数発生器11からの時定数パルス(周
期Tのデューディ50%のパルス)により、入力クロッ
ク(実際には分周器6の分周クロックC)の位相情報
を、時間間隔Tだけ離れた3つのサンプリング点で夫々
サンプリングして導出するようになっており、時定数パ
ルスの周期Tを、入力クロックの劣化や障害を検出する
のに必要な時間よりも長い時間に選定しておくことによ
り、各時点における最新のもの以外の古い位相情報は入
力クロック劣化前の正しい位相情報となっていることに
なる。
期Tのデューディ50%のパルス)により、入力クロッ
ク(実際には分周器6の分周クロックC)の位相情報
を、時間間隔Tだけ離れた3つのサンプリング点で夫々
サンプリングして導出するようになっており、時定数パ
ルスの周期Tを、入力クロックの劣化や障害を検出する
のに必要な時間よりも長い時間に選定しておくことによ
り、各時点における最新のもの以外の古い位相情報は入
力クロック劣化前の正しい位相情報となっていることに
なる。
【0028】これ等3つの位相情報d1〜d3は夫々に
オアゲート129〜131にて振分けられて、メモリカ
ウンタ13〜15へ、書込まれつつセレクタ16により
択一的に導出され読出されるようになっている。
オアゲート129〜131にて振分けられて、メモリカ
ウンタ13〜15へ、書込まれつつセレクタ16により
択一的に導出され読出されるようになっている。
【0029】図4(A)はメモリカウンタ13〜15の
構成を示し、(B)はその動作時の各部信号波形を示し
ている。尚、図4ではメモリカウンタ13の例のみを示
すが、他のメモリカウンタ14,15も同一である。
構成を示し、(B)はその動作時の各部信号波形を示し
ている。尚、図4ではメモリカウンタ13の例のみを示
すが、他のメモリカウンタ14,15も同一である。
【0030】このメモリカウンタは図9に示したホール
ドカウンタ10と基本的には同一構成、同一機能を有す
るもので、バイナリカウンタ(HC161)131〜1
33と、アンドゲート135〜138、DFF134か
らなり、入力された最新のサンプリング位相情報d1に
従ってカウント動作を続けるのもであり、次に入力され
る位相情報d1の到来までは直前の位相情報d1に従っ
てカウント動作を行うことから、位相情報の保持(メモ
リ)を行っていることになる。
ドカウンタ10と基本的には同一構成、同一機能を有す
るもので、バイナリカウンタ(HC161)131〜1
33と、アンドゲート135〜138、DFF134か
らなり、入力された最新のサンプリング位相情報d1に
従ってカウント動作を続けるのもであり、次に入力され
る位相情報d1の到来までは直前の位相情報d1に従っ
てカウント動作を行うことから、位相情報の保持(メモ
リ)を行っていることになる。
【0031】図5はセレクタ16の具体例を示してお
り、図6はその動作タイミングチャートを示すものであ
る。本例では4入力1出力セレクタ回路161を用いて
おり、4入力のうち3入力にメモリカウンタ13〜15
の各出力q1〜q3を導入し、他の1入力はハイレベル
固定としている。
り、図6はその動作タイミングチャートを示すものであ
る。本例では4入力1出力セレクタ回路161を用いて
おり、4入力のうち3入力にメモリカウンタ13〜15
の各出力q1〜q3を導入し、他の1入力はハイレベル
固定としている。
【0032】そして、2ビットの選択制御信号A,Bに
は、先のホールドタイミング発生器12からの信号j,
o,pが供給されたDFF163,164の各Q出力
r,sを用いて、出力Yへの択一的導出制御を行ってい
る。
は、先のホールドタイミング発生器12からの信号j,
o,pが供給されたDFF163,164の各Q出力
r,sを用いて、出力Yへの択一的導出制御を行ってい
る。
【0033】図6(A)では基本クロックb(VCO出
力クロック)の他に、信号g,d(図8参照)も参考ま
でに示している。ホールドタイミング発生器12にて発
生されている信号j,o,pを用いて、メモリカウンタ
への書込み時に読出しが競合しない様にすると共に最新
の位相情報以外の古いものを一つ選択する様に、セレク
タ回路161の選択制御信号A,Bを生成している。
力クロック)の他に、信号g,d(図8参照)も参考ま
でに示している。ホールドタイミング発生器12にて発
生されている信号j,o,pを用いて、メモリカウンタ
への書込み時に読出しが競合しない様にすると共に最新
の位相情報以外の古いものを一つ選択する様に、セレク
タ回路161の選択制御信号A,Bを生成している。
【0034】障害時には障害検出信号eがアクティブと
なり、これがインバータ165を介してオアゲート16
2へ伝わるので、オアゲート162は閉となり、従っ
て、以降は次段のホールドカウンタ10へはそのときに
セレクタ16にて選択的に読出されていた位相情報qが
供給され続けることになる。
なり、これがインバータ165を介してオアゲート16
2へ伝わるので、オアゲート162は閉となり、従っ
て、以降は次段のホールドカウンタ10へはそのときに
セレクタ16にて選択的に読出されていた位相情報qが
供給され続けることになる。
【0035】このときの位相情報qは入力クロックaの
位相劣化等で障害検出された直前の位相情報q1〜q3
のうち、最新のものではなく古いもの(図6の例では2
T前のもの)であるから、位相劣化したものでなくより
正常時に近いものとなり、この正常に近い位相情報に従
ってホールドカウンタ10はVOCクロックbを分周し
続けるので、入力クロックに障害が生じても、このホー
ルドカウンタ10の分周出力がスイッチ7を介して位相
比較器7の一入力となって、PLL回路のロック動作は
断とならず、正常動作となるのである。
位相劣化等で障害検出された直前の位相情報q1〜q3
のうち、最新のものではなく古いもの(図6の例では2
T前のもの)であるから、位相劣化したものでなくより
正常時に近いものとなり、この正常に近い位相情報に従
ってホールドカウンタ10はVOCクロックbを分周し
続けるので、入力クロックに障害が生じても、このホー
ルドカウンタ10の分周出力がスイッチ7を介して位相
比較器7の一入力となって、PLL回路のロック動作は
断とならず、正常動作となるのである。
【0036】尚、上記においては、サンプリング点を3
つとしたが、2以上のサンプリング点であれば良いもの
である。
つとしたが、2以上のサンプリング点であれば良いもの
である。
【0037】
【発明の効果】以上述べた如く、本発明によれば、入力
クロックの位相情報を一定時間間隔だけ夫々離れた複数
サンプリング点で夫々抽出し、これ等を保持する様にし
て、障害を検知した時よりも古い位相情報を用いてホー
ルドカウンタを動作させるようにしたので、障害検出直
前の劣化した位相情報をホールドすることがなくなり、
入力クロックの障害時にもPLL回路の正常ロック状態
が維持可能になるという効果がある。
クロックの位相情報を一定時間間隔だけ夫々離れた複数
サンプリング点で夫々抽出し、これ等を保持する様にし
て、障害を検知した時よりも古い位相情報を用いてホー
ルドカウンタを動作させるようにしたので、障害検出直
前の劣化した位相情報をホールドすることがなくなり、
入力クロックの障害時にもPLL回路の正常ロック状態
が維持可能になるという効果がある。
【図1】本発明の実施例のブロック図である。
【図2】図1のホールドタイミング発生器12の具体例
回路図である。
回路図である。
【図3】図2の回路の各部動波形図である。
【図4】(A)は図1のメモリカウンタの具体例回路
図、(B)はその動作波形を示す図である。
図、(B)はその動作波形を示す図である。
【図5】図1のセレクト16の具体例を示す図である。
【図6】図5の回路の各部動作波形図である。
【図7】従来のホールオーバータイミング保持機能を有
するPLL回路装置のブロック図である。
するPLL回路装置のブロック図である。
【図8】(A)は図7のホールドタイミング発生器8の
具体例を示す図、(B)はその各部動作波形図である。
具体例を示す図、(B)はその各部動作波形図である。
【図9】(A)は図7のホールドカウンタ10の具体例
を示す図、(B)はその各部動作波形図である。
を示す図、(B)はその各部動作波形図である。
1 VOC 2 ループカウンタ 3 比較器 4 LPF 5 アンプ 6 分周器 7,16 セレクタ 10 ホールドカウンタ 11 時定数発生器 12 ホールドタイミング発生器 13〜15 メモリカウンタ
Claims (2)
- 【請求項1】 電圧制御発振手段と、この発振クロック
を分周する分周手段と、この分周クロックと入力クロッ
クとの位相比較をなす比較手段と、この比較結果に応じ
て前記電圧制御発振手段の制御電圧を生成する手段と、
前記入力クロックの位相情報を生成する手段と、前記位
相情報に基くタイミングで前記発振クロックを分周する
カウンタ手段とを含み、前記入力クロックの障害発生時
に前記入力クロックに代えて前記カウンタ手段による分
周クロックを前記比較手段の比較入力とするようにした
PLL回路装置であって、前記入力クロックの位相情報
を互いに一定時間遅延した第1〜第n(nは2以上の整
数)のサンプリング点でサンプリングして出力するサン
プリング手段と、これ等第1〜第nのサンプリングされ
た位相情報を夫々保持する第1〜第nの位相情報保持手
段と、前記入力クロックの障害発生に応答して前記第1
〜第nの位相情報保持手段のうちこの障害発生時から最
も古いものに保持された位相情報を選択する選択手段と
を含み、この選択された位相情報に基くタイミングで前
記カウンタ手段の分周をなすようにしたことを特徴とす
るPLL回路装置。 - 【請求項2】 前記サンプリング手段は、前記一定時間
遅延生成のための周期信号を生成する手段と、前記周期
信号に基き第1〜第nのサンプリング点で夫々前記入力
クロックの位相情報をサンプリングする手段とを有する
ことを特徴とする請求項1記載のPLL回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6139942A JP2788855B2 (ja) | 1994-06-22 | 1994-06-22 | Pll回路装置 |
US08/494,564 US5574757A (en) | 1994-06-22 | 1995-06-22 | Phase-locked loop circuit having a timing holdover function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6139942A JP2788855B2 (ja) | 1994-06-22 | 1994-06-22 | Pll回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH088738A JPH088738A (ja) | 1996-01-12 |
JP2788855B2 true JP2788855B2 (ja) | 1998-08-20 |
Family
ID=15257271
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6139942A Expired - Fee Related JP2788855B2 (ja) | 1994-06-22 | 1994-06-22 | Pll回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5574757A (ja) |
JP (1) | JP2788855B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2859179B2 (ja) * | 1995-09-26 | 1999-02-17 | 宮城日本電気株式会社 | 装置内システムクロック供給方式 |
JPH10215175A (ja) * | 1996-11-29 | 1998-08-11 | Sony Corp | Pll回路及び信号再生装置 |
JP2988418B2 (ja) * | 1997-03-12 | 1999-12-13 | 日本電気株式会社 | クロック同期化システム |
JP3072720B2 (ja) * | 1997-07-11 | 2000-08-07 | 日本電気株式会社 | 情報処理装置 |
JPH11220385A (ja) * | 1998-02-02 | 1999-08-10 | Mitsubishi Electric Corp | クロック信号生成回路及びデータ信号生成回路 |
JP3540589B2 (ja) * | 1998-02-02 | 2004-07-07 | 株式会社東芝 | クロック逓倍回路 |
US6111442A (en) * | 1998-03-09 | 2000-08-29 | International Business Machines Corporation | Phase-locked loop circuit with dynamic backup |
US6081905A (en) * | 1998-03-13 | 2000-06-27 | Lucent Technologies Inc. | Method and apparatus for generating a clock signal from a plurality of clock phases |
JP3279274B2 (ja) * | 1998-12-28 | 2002-04-30 | 日本電気株式会社 | 半導体装置 |
DE19937997C2 (de) * | 1999-08-11 | 2003-04-17 | Siemens Ag | Phasenregelschleife |
SE517967C2 (sv) * | 2000-03-23 | 2002-08-06 | Ericsson Telefon Ab L M | System och förfarande för klocksignalgenerering |
US7154979B2 (en) * | 2001-10-31 | 2006-12-26 | Intel Corporation | Timing recovery with variable bandwidth phase locked loop and non-linear control paths |
US7542483B1 (en) * | 2003-06-25 | 2009-06-02 | Cisco Technology, Inc. | Recoverable reference clock architecture for SONET/SDH and ethernet mixed bidirectional applications |
US10333532B2 (en) * | 2017-09-07 | 2019-06-25 | Micron Technology, Inc. | Apparatuses and methods for detecting a loop count in a delay-locked loop |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0714143B2 (ja) * | 1986-03-11 | 1995-02-15 | 日本電気株式会社 | バツフアオシレ−タ回路 |
JPH0744448B2 (ja) * | 1986-03-31 | 1995-05-15 | 株式会社東芝 | デジタル位相同期ル−プ回路 |
JPH0742157B2 (ja) * | 1986-07-03 | 1995-05-10 | 株式会社アイジー技術研究所 | 長尺陶板の連続製造装置 |
US5034967A (en) * | 1988-11-14 | 1991-07-23 | Datapoint Corporation | Metastable-free digital synchronizer with low phase error |
US5095498A (en) * | 1989-02-06 | 1992-03-10 | Motorola, Inc. | Bit synchronizer |
JPH02217018A (ja) * | 1989-02-17 | 1990-08-29 | Nec Corp | 位相同期発振器 |
JPH0661850A (ja) * | 1992-08-13 | 1994-03-04 | Nec Corp | 位相同期回路 |
JPH06104887A (ja) * | 1992-09-17 | 1994-04-15 | Fujitsu Ltd | 位相同期回路の入力クロック瞬断時の位相変動抑止方法 |
-
1994
- 1994-06-22 JP JP6139942A patent/JP2788855B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-22 US US08/494,564 patent/US5574757A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5574757A (en) | 1996-11-12 |
JPH088738A (ja) | 1996-01-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970128 |
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LAPS | Cancellation because of no payment of annual fees |