JP2007095265A - 遅延固定ループ回路 - Google Patents
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Abstract
【解決手段】ノーマルモード及びパワーダウンモードを有する同期式メモリ装置において、前記パワーダウンモードにおいて位相更新を行わず、前記パワーダウンモードから脱出する際、凍結されたロック情報によりDLLクロックを生成する遅延固定ループと、前記ノーマルモードにおいて位相更新周期の始まりと終わりを通知するクロックを生成するクロック生成部と、前記ノーマルモードにおいて前記パワーダウンモードに進む際、位相更新時間のマージンを得るために、前記位相更新周期の終わりを通知するクロックが入力された後に、前記遅延固定ループの位相更新動作をオフさせる制御手段とを備える。
【選択図】図2
Description
220 パワーダウンモード制御部
240 クロックバッファ制御部
242 信号遅延部
244 論理部
246 リセット部
Claims (13)
- ノーマルモード及びパワーダウンモードを有する同期式メモリ装置において、
前記パワーダウンモードにおいて位相更新を行わず、前記パワーダウンモードから脱出する際、凍結されたロック情報によりDLLクロックを生成する遅延固定ループと、
前記ノーマルモードにおいて位相更新周期の始まりと終わりを通知するクロックを生成するクロック生成部と、
前記ノーマルモードにおいて前記パワーダウンモードに進む際、位相更新時間のマージンを得るために、前記位相更新周期の終わりを通知するクロックが入力された後に、前記遅延固定ループの位相更新動作をオフさせる制御手段と
を備えたことを特徴とする同期式メモリ装置。 - 前記遅延固定ループが、外部クロックをバッファリングして内部クロックを生成するクロックバッファを備え、前記内部クロックに基づいて、位相更新を行うことを特徴とする請求項1に記載の同期式メモリ装置。
- 前記制御手段が、前記クロックバッファの駆動をオン・オフ制御することを特徴とする請求項2に記載の同期式メモリ装置。
- パワーダウンモードに進んだり脱出したりすることを決定する第1制御信号を生成するパワーダウンモード制御部と、
位相更新周期の始まりを通知する第1クロック及び終わりを通知する第2クロックを生成する第二クロック生成部と、
前記第1制御信号を受信し、前記第2クロックのトグルに応答して、第2制御信号を出力するクロックバッファ制御部と、
前記第2制御信号に応答し、外部クロックをバッファリングして、内部クロックを生成するクロックバッファ部と、
前記内部クロックに基づいて、位相更新を行う位相更新部と
を備えたことを特徴とする遅延固定ループ回路。 - メモリ外部から印加されるDLLリセット信号及びDLL非アクティブ信号に応答し、遅延固定ループ回路の動作を制御するリセット信号を出力するDLL制御部をさらに備えたことを特徴とする請求項4に記載の遅延固定ループ回路。
- 前記クロックバッファ制御部が、前記リセット信号によりリセットされることを特徴とする請求項5に記載の遅延固定ループ回路。
- 前記クロックバッファ制御部が、
前記第1制御信号を受信し、前記第2クロックのトグルに応答して、前記第1制御信号を一定時間遅延させた信号を出力する信号遅延部と、
前記信号遅延部の出力信号及び前記第1制御信号を受信し、前記第2制御信号を出力する論理部と、
前記リセット信号及び前記第1制御信号の反転信号を受信し、前記信号遅延部の動作を制御するリセット部と
を備えたことを特徴とする請求項5又は6に記載の遅延固定ループ回路。 - 前記信号遅延部が、
前記第1制御信号をデータ入力、第2クロックをクロック入力、前記リセット部の出力信号をリセット入力として受信するDフリップフロップを備えたことを特徴とする請求項7に記載の遅延固定ループ回路。 - 前記Dフリップフロップが、直列に接続される複数のフリップフロップからなることを特徴とする請求項8に記載の遅延固定ループ回路。
- 前記論理部が、
前記信号遅延部の出力信号及び前記第1制御信号を受信し、否定論理積して出力する第1NANDゲートと、
前記第1NANDゲートの出力を反転させ、前記第2制御信号を出力する第1インバータと、
を備えたことを特徴とする請求項7に記載の遅延固定ループ回路。 - 前記リセット部が、
前記リセット信号を反転させて出力する第2インバータと、
前記制御信号の反転信号を受信し、一定時間遅延させる遅延ラインと、
前記遅延ラインの出力を反転させて出力する第3インバータと、
前記第3インバータの出力信号及び前記第1制御信号の反転信号を受信し、否定論理積して出力する第2NANDゲートと、
前記第2インバータの出力信号及び前記第2NANDゲートの出力信号を受信し、否定論理積して、前記信号遅延部の動作を制御する内部リセット信号を出力する第3NANDゲートと、
を備えたことを特徴とする請求項7に記載の遅延固定ループ回路。 - 前記パワーダウンモード制御部が、
クロックイネーブル信号の反転信号とモードレジスタセットのパワーダウンモード情報及びプリチャージ情報を受信し、否定論理積して出力するNANDゲートと、
前記NANDゲートの出力信号を反転させ、前記第1制御信号を出力するインバータと
を備えたことを特徴とする請求項4に記載の遅延固定ループ回路。 - 前記位相更新部が、
前記内部クロック信号を受信し、位相を遅延させて出力する位相遅延部と、
前記パワーダウンモードに進む際、生成されたロック情報に応答し、デューティーサイクルを補正するデューティーサイクル補正部と、
前記位相遅延部の出力信号をメモリ内のクロック信号の遅延要素でモデリングし、フィードバッククロック信号として出力する遅延レプリカモデル部と、
前記内部クロック信号及び前記フィードバッククロック信号を受信し、両信号の位相差を検出する位相比較部と、
前記位相比較部の出力信号に応答し、位相更新モードを生成するモード生成部と、
前記モード生成部の出力信号に応答し、前記位相遅延部の位相遅延の程度を決定する遅延制御部と
を備えたことを特徴とする請求項4に記載の遅延固定ループ回路。
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