JP3273440B2 - 部分的に良好なメモリ集積回路から使用可能な部分を得るための効率的な方法 - Google Patents
部分的に良好なメモリ集積回路から使用可能な部分を得るための効率的な方法Info
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Description
【発明の詳細な説明】 技術分野 本発明は、半導体集積回路の製造および試験に関す
る。本発明は詳細には、メモリ装置内のメモリ・ビット
など機能的に同じ複数の要素を組み込んだタイプの集積
回路に関する。本発明はさらに、本発明によって製造さ
れたメモリ装置を組み込んだメモリ・モジュールに適用
することができる。本発明は、多数の機能要素を単一の
デバイス上に統合して、複数の機能要素から成るサブセ
ットが実用的な製造物を構成するように為す集積回路に
も適用できる。
る。本発明は詳細には、メモリ装置内のメモリ・ビット
など機能的に同じ複数の要素を組み込んだタイプの集積
回路に関する。本発明はさらに、本発明によって製造さ
れたメモリ装置を組み込んだメモリ・モジュールに適用
することができる。本発明は、多数の機能要素を単一の
デバイス上に統合して、複数の機能要素から成るサブセ
ットが実用的な製造物を構成するように為す集積回路に
も適用できる。
背景技術 製造工程が改善されるにつれて、集積回路のデバイス
形状が引き続き小型化しているので、単一の集積回路ダ
イ（又はチップ）上に多数の回路をアレイ状に配列する
ことができる。このような回路のうちの少なくともいく
つかがある点で欠陥を有する確率も増加している。欠陥
のあるメモリ要素と置き換えるために使用できる冗長メ
モリ要素を設け、それによってデバイス歩留まりを増加
させることが、ダイナミック・ランダム・アクセス・メ
モリ（DRAM）の設計における標準慣習になっている。冗
長要素は、デバイスのアレイの行または列またはサブア
レイに置き換わることによってある種の欠陥を修理する
ためにしか使用できない。処理する特定の欠陥に応じ
て、デバイスは、ダイ上に存在する欠陥の結果として待
機電流の増大、速度低下、動作温度範囲の縮小、供給電
圧範囲の縮小など、望ましくない特性を示すことがあ
る。他のある種の欠陥は、冗長技法だけでは有効に修理
することはできない。アレイの一部での電源グラウンド
間短絡などの欠陥では、デバイスは場合によっては、デ
バイスが試験環境で欠陥を見つけるのに必要な程度に動
作することもできなくなる。限られた既知の欠陥を有す
るメモリ装置は、欠陥によってメモリの機能部分の性能
が著しく低下するのでないかぎり、「パーシャル」、
「オーディオRAM」、「オフスペック・デバイス」とし
て販売されている。部分的に有効なデバイスの価値は、
デバイスの性能が完全に有効な標準デバイスの性能から
逸脱するにつれて著しく低下する。限られた欠陥を有す
るデバイスを使用する必要があることと、欠陥のための
このようなデバイスの性能に関連する問題は、業界にお
いて周知である。
形状が引き続き小型化しているので、単一の集積回路ダ
イ（又はチップ）上に多数の回路をアレイ状に配列する
ことができる。このような回路のうちの少なくともいく
つかがある点で欠陥を有する確率も増加している。欠陥
のあるメモリ要素と置き換えるために使用できる冗長メ
モリ要素を設け、それによってデバイス歩留まりを増加
させることが、ダイナミック・ランダム・アクセス・メ
モリ（DRAM）の設計における標準慣習になっている。冗
長要素は、デバイスのアレイの行または列またはサブア
レイに置き換わることによってある種の欠陥を修理する
ためにしか使用できない。処理する特定の欠陥に応じ
て、デバイスは、ダイ上に存在する欠陥の結果として待
機電流の増大、速度低下、動作温度範囲の縮小、供給電
圧範囲の縮小など、望ましくない特性を示すことがあ
る。他のある種の欠陥は、冗長技法だけでは有効に修理
することはできない。アレイの一部での電源グラウンド
間短絡などの欠陥では、デバイスは場合によっては、デ
バイスが試験環境で欠陥を見つけるのに必要な程度に動
作することもできなくなる。限られた既知の欠陥を有す
るメモリ装置は、欠陥によってメモリの機能部分の性能
が著しく低下するのでないかぎり、「パーシャル」、
「オーディオRAM」、「オフスペック・デバイス」とし
て販売されている。部分的に有効なデバイスの価値は、
デバイスの性能が完全に有効な標準デバイスの性能から
逸脱するにつれて著しく低下する。限られた欠陥を有す
るデバイスを使用する必要があることと、欠陥のための
このようなデバイスの性能に関連する問題は、業界にお
いて周知である。
発明の開示 本発明の一実施例は、複数のサブアレイ区画又はサブ
アレイ部であり、集積回路上の残りの回路から独立して
電気的に絶縁させることができる複数のサブアレイ部を
有する集積回路メモリ装置を開示する。集積回路の各サ
ブアレイは機能を検証すべく独立して試験され得る。こ
のようなデバイスの試験可能性が向上することによっ
て、製造上の問題を識別し解決することが非常に容易に
なる。集積回路のあるサブアレイが動作不能であること
が判明した場合、そのサブアレイを残りの回路から絶縁
し、デバイスの正常な動作に干渉しないようにすること
ができる。従来壊滅的な欠陥であったサブアレイ内の電
源・グラウンド間短絡などの欠陥が電気的に絶縁され、
残りの有効なサブアレイを修理済み装置としてか、より
容量の低いメモリ装置としてかの何れか一方として使用
することができる。動作不能要素の絶縁を含む集積回路
の修理によって、従来、冗長要素を組み込むことよって
のみ欠陥を修理する集積回路に関連するものであった。
電流ドローおよびその他の性能低下が解消される。さら
に、普通なら廃棄される部分的に良好なデバイスを利用
することによって、より集積度の高い新しいデバイスの
生産に関連する製造費が早い時期に取り戻される。たと
えば、８つのサブアレイ部を含む256メガバイトDRAM
は、従来型の冗長技法によるデバイスの修理を妨げるい
くつかの欠陥ビットを有する恐れがある。本発明の教示
によれば、欠陥のあるサブアレイを含むウェハー上のダ
イが有効なサブアレイから絶縁され、より低い容量のメ
モリ装置が、32メガビット、64メガビット、128メガビ
ットまたはその他の容量として販売できるように回復さ
れる。
アレイ部であり、集積回路上の残りの回路から独立して
電気的に絶縁させることができる複数のサブアレイ部を
有する集積回路メモリ装置を開示する。集積回路の各サ
ブアレイは機能を検証すべく独立して試験され得る。こ
のようなデバイスの試験可能性が向上することによっ
て、製造上の問題を識別し解決することが非常に容易に
なる。集積回路のあるサブアレイが動作不能であること
が判明した場合、そのサブアレイを残りの回路から絶縁
し、デバイスの正常な動作に干渉しないようにすること
ができる。従来壊滅的な欠陥であったサブアレイ内の電
源・グラウンド間短絡などの欠陥が電気的に絶縁され、
残りの有効なサブアレイを修理済み装置としてか、より
容量の低いメモリ装置としてかの何れか一方として使用
することができる。動作不能要素の絶縁を含む集積回路
の修理によって、従来、冗長要素を組み込むことよって
のみ欠陥を修理する集積回路に関連するものであった。
電流ドローおよびその他の性能低下が解消される。さら
に、普通なら廃棄される部分的に良好なデバイスを利用
することによって、より集積度の高い新しいデバイスの
生産に関連する製造費が早い時期に取り戻される。たと
えば、８つのサブアレイ部を含む256メガバイトDRAM
は、従来型の冗長技法によるデバイスの修理を妨げるい
くつかの欠陥ビットを有する恐れがある。本発明の教示
によれば、欠陥のあるサブアレイを含むウェハー上のダ
イが有効なサブアレイから絶縁され、より低い容量のメ
モリ装置が、32メガビット、64メガビット、128メガビ
ットまたはその他の容量として販売できるように回復さ
れる。
このようなより容量のより低いメモリ装置は、このよ
うなデバイスを利用するように特定的に設計されたメモ
リ・モジュールの生産に有用である。たとえば、普通な
ら64メガビットDRAM世代の２つの４メガビットx18DRAM
を用いて設計される４メガビットx36SIMMモジュール
が、それぞれ４メガビットx12DRAMの３つのDRAMなど、
１つまたは複数のDRAMが本発明によって製造された３つ
のDRAMを用いて設計される。この場合、３つのDRAMはそ
れぞれ、64メガビット世代のものであるが、それぞれ、
46メガビットの有効なメモリ・セルしか有さない。本明
細書で説明するタイプのメモリ装置は、マルチチップ・
モジュール内、シングルインライン・パッケージ内、マ
ザーボード上などで使用することもできる。この技法が
DRAM、スタティック・ランダム・アクセス・メモリ（SR
AM）、読取り専用メモリ（ROM、PROM、EPROM、EEPROM、
FLASHなど）などのメモリ装置に限らないことに留意さ
れたい。たとえば、64ピン・プログラム可能論理アレイ
は、ここに開示された発明を利用し、ダイ上の欠陥のあ
る回路を絶縁することによって28ピン論理装置、または
32ピン論理装置、または48ピン論理装置として部分的に
良好なダイを販売することができる。他の例として、マ
イクロプロセッサは通常、RAMやROMなどの要素のアレイ
と集積されたいくつかの離散機能単位とを有するダイの
ある部分を有する。本発明の教示によって修理されたマ
イクロプロセッサは、オンボードRAMまたはROMのより少
ないマイクロプロセッサ、または集積構成のより少ない
マイクロプロセッサとして販売することができる。他の
例として、演算回路、タイマ、メモリ・コントローラな
ど独立の機能を実行する複数の回路を含む特定用途向け
集積回路（ASIC）が挙げられる。欠陥のある回路を絶縁
し、完全に有効なデバイスの可能な機能のサブセットを
有する有効なデバイスを得ることが可能である。欠陥の
ある回路の絶縁は、レーザ・ヒューズ、または電気ヒュ
ーズ、またはその他の非揮発性データ記憶要素、または
制御信号のプログラミングを使用することによって行う
ことができる。電気ヒューズは、通常は導電し、プログ
ラムによって開く回路と、アンチヒューズなど、通常は
開いており、プログラムによって閉じる回路とを含む。
うなデバイスを利用するように特定的に設計されたメモ
リ・モジュールの生産に有用である。たとえば、普通な
ら64メガビットDRAM世代の２つの４メガビットx18DRAM
を用いて設計される４メガビットx36SIMMモジュール
が、それぞれ４メガビットx12DRAMの３つのDRAMなど、
１つまたは複数のDRAMが本発明によって製造された３つ
のDRAMを用いて設計される。この場合、３つのDRAMはそ
れぞれ、64メガビット世代のものであるが、それぞれ、
46メガビットの有効なメモリ・セルしか有さない。本明
細書で説明するタイプのメモリ装置は、マルチチップ・
モジュール内、シングルインライン・パッケージ内、マ
ザーボード上などで使用することもできる。この技法が
DRAM、スタティック・ランダム・アクセス・メモリ（SR
AM）、読取り専用メモリ（ROM、PROM、EPROM、EEPROM、
FLASHなど）などのメモリ装置に限らないことに留意さ
れたい。たとえば、64ピン・プログラム可能論理アレイ
は、ここに開示された発明を利用し、ダイ上の欠陥のあ
る回路を絶縁することによって28ピン論理装置、または
32ピン論理装置、または48ピン論理装置として部分的に
良好なダイを販売することができる。他の例として、マ
イクロプロセッサは通常、RAMやROMなどの要素のアレイ
と集積されたいくつかの離散機能単位とを有するダイの
ある部分を有する。本発明の教示によって修理されたマ
イクロプロセッサは、オンボードRAMまたはROMのより少
ないマイクロプロセッサ、または集積構成のより少ない
マイクロプロセッサとして販売することができる。他の
例として、演算回路、タイマ、メモリ・コントローラな
ど独立の機能を実行する複数の回路を含む特定用途向け
集積回路（ASIC）が挙げられる。欠陥のある回路を絶縁
し、完全に有効なデバイスの可能な機能のサブセットを
有する有効なデバイスを得ることが可能である。欠陥の
ある回路の絶縁は、レーザ・ヒューズ、または電気ヒュ
ーズ、またはその他の非揮発性データ記憶要素、または
制御信号のプログラミングを使用することによって行う
ことができる。電気ヒューズは、通常は導電し、プログ
ラムによって開く回路と、アンチヒューズなど、通常は
開いており、プログラムによって閉じる回路とを含む。
本発明の１つの利点は、従来は壊滅的な欠陥であった
ものが存在するにもかかわらず試験し修理することがで
きる集積回路を提供することである。本発明の他の利点
は、欠陥のある要素が存在することによる望ましくない
電気特性を示すことがない集積回路を提供することであ
る。本発明の他の利点は、より多くのタイプのデバイス
欠陥が修理できるので集積回路装置の歩留まりが増加す
ることである。本発明の他の利点は、大型の冗長要素ア
レイを含める要件をなくすことによってより小さな寸法
の集積回路を提供し、販売可能なデバイスの許容可能な
製造歩留まりを達成することである。
ものが存在するにもかかわらず試験し修理することがで
きる集積回路を提供することである。本発明の他の利点
は、欠陥のある要素が存在することによる望ましくない
電気特性を示すことがない集積回路を提供することであ
る。本発明の他の利点は、より多くのタイプのデバイス
欠陥が修理できるので集積回路装置の歩留まりが増加す
ることである。本発明の他の利点は、大型の冗長要素ア
レイを含める要件をなくすことによってより小さな寸法
の集積回路を提供し、販売可能なデバイスの許容可能な
製造歩留まりを達成することである。
本発明の特徴ならびにその他の目的および利点は、添
付の請求の範囲、特定の実施例の詳細な説明、添付の図
面を参照することによって最も良く理解されよう。
付の請求の範囲、特定の実施例の詳細な説明、添付の図
面を参照することによって最も良く理解されよう。
図面の簡単な説明 第１図は、本発明の一実施例によるメモリ装置の電気
的概略図である。
的概略図である。
第２図は、本発明の他の実施例によるメモリ装置の電
気的概略図である。
気的概略図である。
第３図は、本発明の他の実施例による集積回路の電気
的概略図である。
的概略図である。
第４図は、第１図乃至第３図の電力絶縁装置の電気的
概略図である。
概略図である。
第５図は、第１図乃至第３図の電力絶縁装置の代替実
施例の電気的概略図である。
施例の電気的概略図である。
第６図は、本発明の一実施例によるメモリ・モジュー
ルの電気的概略図である。
ルの電気的概略図である。
第７図は、本発明の一実施例による初期設定回路の電
気的概略図である。
気的概略図である。
発明を実施例するための最良の形態 本発明の一実施例では、ダイナミック・ランダク・ア
クセス・メモリ（DRAM）が作製される。DRAMメモリ・ア
レイは、それぞれ、DRAM上の他の回路から電気的に絶縁
できる一次電力信号および一次制御信号を有する、複数
のサブアレイとして区画される。DRAMは、欠陥のあるサ
ブアレイを識別するために必要な各メモリ・サブアレイ
を個別にイネーブルしディスエーブルするために使用さ
れる試験回路も有する。DRAMは、欠陥のあるサブアレイ
の電気的絶縁を少なくともDRAMのエンド・ユーザに対し
て永久的なものにするプログラム可能な要素も有する。
DRAMは、製造された後、試験され機能を検証される。デ
バイスが機能しない場合、個別のメモリ・サブアレイま
たはサブアレイ群を残りのDRAM回路から電気的に絶縁す
ることができる。さらに試験を行い、１つまたは複数の
メモリ・サブアレイが欠陥を有することを発見し、この
欠陥がDRAMの全体的な非機能性に至ることを発見するこ
とができる。DRAMはその場合、既知の欠陥のあるサブア
レイとそれに関連する回路を絶縁するようにプログラム
される。DRAMデータ経路はまた、所望のデバイス構成に
従ってプログラムされる。他の軽微なアレイ欠陥は、冗
長メモリ要素を使用することによって修理することがで
きる。この結果得られるDRAMは、サブアレイ分割の細分
性と欠陥のあるサブアレイの数に応じていくつかの可能
なメモリ容量のうちの１つになる。DRAMの構成は、欠陥
のあるサブアレイの数およびDRAMの最終的な用途に応じ
て変更することができる。たとえば、８本の入出力デー
タ線（32メガビットx8）と８つのサブアレイとを含む25
6メガビットDRAMでは、欠陥のある各サブアレイごとに
入出力をドロップすることができる。残りの有効なサブ
アレイは、内部でDRAM上の適当な入出力回路に経路指定
され、32メガビットx5DRAMや、32メガビットx6DRAMや、
32メガビットx7DRAMなど、１ワード当たりビット数のよ
り少ない等しい数のデータ・ワードを含むDRAMが構成さ
れる。行アドレスまたは列アドレスをなくし、４メガビ
ットx8DRAMや、８メガビットx8DRAM、16メガビットx8DR
AMなど、全データ幅の、より少ない数のデータ・ワード
を含むDRAMを構成することもできる。
クセス・メモリ（DRAM）が作製される。DRAMメモリ・ア
レイは、それぞれ、DRAM上の他の回路から電気的に絶縁
できる一次電力信号および一次制御信号を有する、複数
のサブアレイとして区画される。DRAMは、欠陥のあるサ
ブアレイを識別するために必要な各メモリ・サブアレイ
を個別にイネーブルしディスエーブルするために使用さ
れる試験回路も有する。DRAMは、欠陥のあるサブアレイ
の電気的絶縁を少なくともDRAMのエンド・ユーザに対し
て永久的なものにするプログラム可能な要素も有する。
DRAMは、製造された後、試験され機能を検証される。デ
バイスが機能しない場合、個別のメモリ・サブアレイま
たはサブアレイ群を残りのDRAM回路から電気的に絶縁す
ることができる。さらに試験を行い、１つまたは複数の
メモリ・サブアレイが欠陥を有することを発見し、この
欠陥がDRAMの全体的な非機能性に至ることを発見するこ
とができる。DRAMはその場合、既知の欠陥のあるサブア
レイとそれに関連する回路を絶縁するようにプログラム
される。DRAMデータ経路はまた、所望のデバイス構成に
従ってプログラムされる。他の軽微なアレイ欠陥は、冗
長メモリ要素を使用することによって修理することがで
きる。この結果得られるDRAMは、サブアレイ分割の細分
性と欠陥のあるサブアレイの数に応じていくつかの可能
なメモリ容量のうちの１つになる。DRAMの構成は、欠陥
のあるサブアレイの数およびDRAMの最終的な用途に応じ
て変更することができる。たとえば、８本の入出力デー
タ線（32メガビットx8）と８つのサブアレイとを含む25
6メガビットDRAMでは、欠陥のある各サブアレイごとに
入出力をドロップすることができる。残りの有効なサブ
アレイは、内部でDRAM上の適当な入出力回路に経路指定
され、32メガビットx5DRAMや、32メガビットx6DRAMや、
32メガビットx7DRAMなど、１ワード当たりビット数のよ
り少ない等しい数のデータ・ワードを含むDRAMが構成さ
れる。行アドレスまたは列アドレスをなくし、４メガビ
ットx8DRAMや、８メガビットx8DRAM、16メガビットx8DR
AMなど、全データ幅の、より少ない数のデータ・ワード
を含むDRAMを構成することもできる。
第１図は、本発明によって設計された256メガビットD
RAMを概略的に表したものである。このDRAMは、グロー
バル信号VCC50、DVC2 52、GND60、VCCP62に選択的に結
合された８つのメモリ・サブアレイ10を有する。DVC2と
は、VCCの約半分の電位を有する電圧源であり、蓄電池
のコンデンサ・プレートをバイアスさせるために使用さ
れることが多い。VCCPは、VCCよりも１しきい値電圧だ
け大きな電圧源であり、ワード線ドライバ用の電圧源と
して使用されることが多い。結合は、各サブアレイ10ご
とに１つ当ての８つの絶縁回路70を介して行われる。制
御回路110は、標準DRAMタイミング、インタフェース信
号、制御信号を生成するだけでなく、８つの試験信号12
2および８つの修理信号124も生成する。試験信号および
修理信号はそれぞれ、８つのORゲート126のそれぞれと
組み合わされ、サブアレイ10に対応する各絶縁回路70ご
との「DIABLE＊」アクティブ（活性状態）・ロー絶縁制
御信号128を生成する。デバイスの電流ドローを監視
し、デバイスの電力投入時に、デバイスによって過電流
が引き出された場合にすべてのサブアレイを絶縁する回
路を含むことが望ましい。次いで試験モードでは、サブ
アレイが個別にイネーブルされ、どれに欠陥があるかが
判定される。他のオプションは、試験中に、すべてのサ
ブアレイを絶縁させ、試験信号を使用することによって
個別のサブアレイをイネーブルできるようにする信号を
入力するために使用できる、試験パッドをデバイス上に
含めることである。
RAMを概略的に表したものである。このDRAMは、グロー
バル信号VCC50、DVC2 52、GND60、VCCP62に選択的に結
合された８つのメモリ・サブアレイ10を有する。DVC2と
は、VCCの約半分の電位を有する電圧源であり、蓄電池
のコンデンサ・プレートをバイアスさせるために使用さ
れることが多い。VCCPは、VCCよりも１しきい値電圧だ
け大きな電圧源であり、ワード線ドライバ用の電圧源と
して使用されることが多い。結合は、各サブアレイ10ご
とに１つ当ての８つの絶縁回路70を介して行われる。制
御回路110は、標準DRAMタイミング、インタフェース信
号、制御信号を生成するだけでなく、８つの試験信号12
2および８つの修理信号124も生成する。試験信号および
修理信号はそれぞれ、８つのORゲート126のそれぞれと
組み合わされ、サブアレイ10に対応する各絶縁回路70ご
との「DIABLE＊」アクティブ（活性状態）・ロー絶縁制
御信号128を生成する。デバイスの電流ドローを監視
し、デバイスの電力投入時に、デバイスによって過電流
が引き出された場合にすべてのサブアレイを絶縁する回
路を含むことが望ましい。次いで試験モードでは、サブ
アレイが個別にイネーブルされ、どれに欠陥があるかが
判定される。他のオプションは、試験中に、すべてのサ
ブアレイを絶縁させ、試験信号を使用することによって
個別のサブアレイをイネーブルできるようにする信号を
入力するために使用できる、試験パッドをデバイス上に
含めることである。
DRAMを制御し、DRAM装置ADDRESS信号132、DATA信号13
4、CONTROL信号136から試験モード信号を生成する方法
は、当技術分野において周知である。REPAIR信号124の
生成は、レーザ・ヒューズ、または電気的にプログラム
可能なヒューズ、またはFLASHメモリ・レジスタなどの
非揮発性メモリ位置に記憶されたデータを使用すること
によって行うことができる。
4、CONTROL信号136から試験モード信号を生成する方法
は、当技術分野において周知である。REPAIR信号124の
生成は、レーザ・ヒューズ、または電気的にプログラム
可能なヒューズ、またはFLASHメモリ・レジスタなどの
非揮発性メモリ位置に記憶されたデータを使用すること
によって行うことができる。
これらの方法によって適当な修理信号を生成する方法
は、本発明の説明の助けで当業者によって実施すること
ができる。試験または修理時に個別のサブアレイ10を絶
縁することができ、グローバル・ソース信号50乃至62か
ら絶縁されたときの各サブアレイ10ごとのVCC、DVC2、G
ND、VCCPのローカル・ソースに対応するローカル信号15
0、152、160、162のそれぞれ８つは、集積回路基板電位
170に結合される。DRAMのサブアレイは、修理信号を生
成する方法に応じて、集積回路を実装する前と後のどち
らかに、試験または修理のために絶縁することができ
る。レーザ・ヒューズを使用して修理信号を生成する場
合、集積回路を実装した後にサブアレイを絶縁すること
はできないことがある。レーザ・ヒューズと、電気ヒュ
ーズなど他の技法との組合せを使用する場合、絶縁ぬよ
る修理は、実装の前と後のどちらか、あるいは修理済み
実装装置の試験時に他のデバイス欠陥が明らかになった
場合には実装の前と後の両方に行うことができる。第１
図の概略図は、各サブアレイがDATAバス134の単一の入
出力データ線に対応するDRAMを表す。このアーキテクチ
ャによって、サブアレイを絶縁することによって修理を
行い、入出力データ線をなくすことができる。欠陥のあ
る各サブアレイごとに、入出力データ線がドロップさ
れ、残りの入出力データ線は有効なサブアレイにマップ
される。通常、データ線は、欠陥のある各サブアレイご
とに最上位データ線から最下位データ線への順序にドロ
ップされる。たとえば、普通なら８本の入出力データ線
のうちの６番目の入出力データ線に結合されるサブアレ
イを、欠陥のために絶縁する場合、８番目のデータ線が
ドロップされ、６番目のデータ線は７番目のサブアレイ
と多重化され、７番目のデータ線は８番目のサブアレイ
と多重化される。単に６番目のデータ線を８番目のサブ
アレイと多重化することもできる。これによって、どの
サブアレイが絶縁されるかにかかわらず、所与のデータ
幅のすべてのデバイスに対して一貫したデバイス・ピン
配列が可能になる。
は、本発明の説明の助けで当業者によって実施すること
ができる。試験または修理時に個別のサブアレイ10を絶
縁することができ、グローバル・ソース信号50乃至62か
ら絶縁されたときの各サブアレイ10ごとのVCC、DVC2、G
ND、VCCPのローカル・ソースに対応するローカル信号15
0、152、160、162のそれぞれ８つは、集積回路基板電位
170に結合される。DRAMのサブアレイは、修理信号を生
成する方法に応じて、集積回路を実装する前と後のどち
らかに、試験または修理のために絶縁することができ
る。レーザ・ヒューズを使用して修理信号を生成する場
合、集積回路を実装した後にサブアレイを絶縁すること
はできないことがある。レーザ・ヒューズと、電気ヒュ
ーズなど他の技法との組合せを使用する場合、絶縁ぬよ
る修理は、実装の前と後のどちらか、あるいは修理済み
実装装置の試験時に他のデバイス欠陥が明らかになった
場合には実装の前と後の両方に行うことができる。第１
図の概略図は、各サブアレイがDATAバス134の単一の入
出力データ線に対応するDRAMを表す。このアーキテクチ
ャによって、サブアレイを絶縁することによって修理を
行い、入出力データ線をなくすことができる。欠陥のあ
る各サブアレイごとに、入出力データ線がドロップさ
れ、残りの入出力データ線は有効なサブアレイにマップ
される。通常、データ線は、欠陥のある各サブアレイご
とに最上位データ線から最下位データ線への順序にドロ
ップされる。たとえば、普通なら８本の入出力データ線
のうちの６番目の入出力データ線に結合されるサブアレ
イを、欠陥のために絶縁する場合、８番目のデータ線が
ドロップされ、６番目のデータ線は７番目のサブアレイ
と多重化され、７番目のデータ線は８番目のサブアレイ
と多重化される。単に６番目のデータ線を８番目のサブ
アレイと多重化することもできる。これによって、どの
サブアレイが絶縁されるかにかかわらず、所与のデータ
幅のすべてのデバイスに対して一貫したデバイス・ピン
配列が可能になる。
データ・マップ回路180は、「DISABLE＊」信号128の
制御下にありデータ入出力線を適当なサブアレイ10に再
経路指定する入出力データ経路マルチプレクサからな
る。データ線を多重化する方法は、当技術分野で良く知
られており、本明細書で特に説明しない。
制御下にありデータ入出力線を適当なサブアレイ10に再
経路指定する入出力データ経路マルチプレクサからな
る。データ線を多重化する方法は、当技術分野で良く知
られており、本明細書で特に説明しない。
第２図は、やはり本発明によって設計された64メガビ
ットDRAMを概略的に表したものである。このDRAMは、グ
ローバル信号VCC50、DVC2 52、GND60、VCCP62に選択的
に結合された８つのメモリ・サブアレイ10を有する。結
合は、各サブアレイ10ごとに１つの８つの絶縁回路70を
介して行われる。制御回路110は、標準DRAMタイミン
グ、インタフェース信号、制御信号を生成するだけでな
く、８つの試験信号122、８つのレーザ・ヒューズ修理
信号124や、８つの電気ヒューズ修理信号140の何れも生
成する。試験信号および修理信号はそれぞれ、８つのOR
ゲート126のそれぞれと組み合わされ、サブアレイ10に
対応する各絶縁回路70ごとの「DIABLE＊」アクティブ
（活性状態）・ロー絶縁制御信号128を生成する。論理
機能126を表す３入力ORゲートが示されている。しか
し、ディジタル信号を論理的に組み合わせる他の多数の
方法が、当技術分野において知られている。第２図のDR
AMは、各サブアレイがDATAバス134の複数の入出力デー
タ線に結合されるDRAMを表す。このアーキテクチャによ
って、サブアレイを絶縁することによって修理を行い、
アドレス線をなくすことができる。欠陥のあるサブアレ
イが見つかると、半分のサブアレイがグローバル信号50
乃至62から電気的に絶縁され、アドレス・デコーダ182
内で１本のアドレス線がディスエーブルされる。この特
定の設計では、最上位行アドレスがディスエーブルされ
る。これによって、完全に有効な64メガビットDRAMと同
じデータ幅の32メガビットDRAMが与えられる。これは、
最小限の設計変更で現行のDRAM設計に適用できる本発明
の簡略化実施例である。追加アドレス復号修正を使用
し、より少なくあるいはより多くのメモリ・サブアレイ
を絶縁することによって、32メガビット以外のメモリ容
量のデバイスを得ることができる。たとえば、64メガビ
ットDRAM上の８つのサブアレイのうちで単一のサブアレ
イのみに欠陥がある場合、56メガビットDRAMとして構成
できるようにDRAMを設計することが可能である。欠陥の
あるサブアレイに対応するアドレス範囲は、必要に応じ
て最高アドレス範囲になるように再マップされる。この
場合、すべてのアドレス線が使用されるが、アドレス空
間の上位８メガビットはそのデバイスの有効なアドレス
として認識されず、あるいはデバイスの有効な領域に再
マップされる。８メガビット・アドレス範囲をマスクす
ることは、アドレス・デコーダのプログラミングと、DR
AMの外部のアドレス復号／マスク機能とのどちらかを通
じて行うことができる。
ットDRAMを概略的に表したものである。このDRAMは、グ
ローバル信号VCC50、DVC2 52、GND60、VCCP62に選択的
に結合された８つのメモリ・サブアレイ10を有する。結
合は、各サブアレイ10ごとに１つの８つの絶縁回路70を
介して行われる。制御回路110は、標準DRAMタイミン
グ、インタフェース信号、制御信号を生成するだけでな
く、８つの試験信号122、８つのレーザ・ヒューズ修理
信号124や、８つの電気ヒューズ修理信号140の何れも生
成する。試験信号および修理信号はそれぞれ、８つのOR
ゲート126のそれぞれと組み合わされ、サブアレイ10に
対応する各絶縁回路70ごとの「DIABLE＊」アクティブ
（活性状態）・ロー絶縁制御信号128を生成する。論理
機能126を表す３入力ORゲートが示されている。しか
し、ディジタル信号を論理的に組み合わせる他の多数の
方法が、当技術分野において知られている。第２図のDR
AMは、各サブアレイがDATAバス134の複数の入出力デー
タ線に結合されるDRAMを表す。このアーキテクチャによ
って、サブアレイを絶縁することによって修理を行い、
アドレス線をなくすことができる。欠陥のあるサブアレ
イが見つかると、半分のサブアレイがグローバル信号50
乃至62から電気的に絶縁され、アドレス・デコーダ182
内で１本のアドレス線がディスエーブルされる。この特
定の設計では、最上位行アドレスがディスエーブルされ
る。これによって、完全に有効な64メガビットDRAMと同
じデータ幅の32メガビットDRAMが与えられる。これは、
最小限の設計変更で現行のDRAM設計に適用できる本発明
の簡略化実施例である。追加アドレス復号修正を使用
し、より少なくあるいはより多くのメモリ・サブアレイ
を絶縁することによって、32メガビット以外のメモリ容
量のデバイスを得ることができる。たとえば、64メガビ
ットDRAM上の８つのサブアレイのうちで単一のサブアレ
イのみに欠陥がある場合、56メガビットDRAMとして構成
できるようにDRAMを設計することが可能である。欠陥の
あるサブアレイに対応するアドレス範囲は、必要に応じ
て最高アドレス範囲になるように再マップされる。この
場合、すべてのアドレス線が使用されるが、アドレス空
間の上位８メガビットはそのデバイスの有効なアドレス
として認識されず、あるいはデバイスの有効な領域に再
マップされる。８メガビット・アドレス範囲をマスクす
ることは、アドレス・デコーダのプログラミングと、DR
AMの外部のアドレス復号／マスク機能とのどちらかを通
じて行うことができる。
次に、第３図を参照すると、集積回路は、機能的に同
じでも、あるいは同じでなくてもよい複数の機能要素1
2、20、30、40と共に表されている。絶縁装置70、80、9
0、100を通じてこれら機能要素にVCC50およびGND60が接
続される。試験・制御・インタフェース回路110は、信
号バス120を介して機能要素との間で制御信号およびデ
ータ信号をやり取りする。製造後、デバイスは試験モー
ドにされる。デバイスを試験モードにする方法は、当技
術分野において良く知られており、本明細書では特に説
明しない。試験モードが実施され、信号バス120を介し
た110からの制御信号を介して、グローバル供給信号VCC
50およびGND60から１つ、またはいくつか、またはすべ
ての機能要素12乃至40が電気的に絶縁される。各機能要
素12乃至40を個別に絶縁する機能によって、制御・イン
タフェース回路110を容易に試験すると共に、機能要素1
2乃至40の内の欠陥のある要素からの干渉なしに各機能
要素12乃至40を試験することができる。欠陥のあること
が判明した回路は、可能なら冗長要素を使用して修理さ
れる。冗長要素は、存在する場合、機能ブロック12乃至
40内に配置することも、あるいはデバイス上のその他の
位置に配置することもできる。試験および修理後に、残
りの欠陥のある機能要素をプログラムによってグローバ
ル供給信号から絶縁することができる。次いで、使用可
能な機能に従ってデバイスを販売することができる。グ
ローバル供給信号VCCおよびGNDだけでなく、その他の供
給源、基準信号、制御信号など他の信号を絶縁すること
もできる。特に制御信号は、単に制御信号ドライバへの
供給信号を絶縁することによって絶縁することができ
る。さらに、ローカル絶縁ノードをグローバル供給信
号、またはグローバル基準信号、またはグローバル制御
信号から絶縁するときは、これらのローカル・ノードを
基板電位などの基準電位に結合することが望ましい。
じでも、あるいは同じでなくてもよい複数の機能要素1
2、20、30、40と共に表されている。絶縁装置70、80、9
0、100を通じてこれら機能要素にVCC50およびGND60が接
続される。試験・制御・インタフェース回路110は、信
号バス120を介して機能要素との間で制御信号およびデ
ータ信号をやり取りする。製造後、デバイスは試験モー
ドにされる。デバイスを試験モードにする方法は、当技
術分野において良く知られており、本明細書では特に説
明しない。試験モードが実施され、信号バス120を介し
た110からの制御信号を介して、グローバル供給信号VCC
50およびGND60から１つ、またはいくつか、またはすべ
ての機能要素12乃至40が電気的に絶縁される。各機能要
素12乃至40を個別に絶縁する機能によって、制御・イン
タフェース回路110を容易に試験すると共に、機能要素1
2乃至40の内の欠陥のある要素からの干渉なしに各機能
要素12乃至40を試験することができる。欠陥のあること
が判明した回路は、可能なら冗長要素を使用して修理さ
れる。冗長要素は、存在する場合、機能ブロック12乃至
40内に配置することも、あるいはデバイス上のその他の
位置に配置することもできる。試験および修理後に、残
りの欠陥のある機能要素をプログラムによってグローバ
ル供給信号から絶縁することができる。次いで、使用可
能な機能に従ってデバイスを販売することができる。グ
ローバル供給信号VCCおよびGNDだけでなく、その他の供
給源、基準信号、制御信号など他の信号を絶縁すること
もできる。特に制御信号は、単に制御信号ドライバへの
供給信号を絶縁することによって絶縁することができ
る。さらに、ローカル絶縁ノードをグローバル供給信
号、またはグローバル基準信号、またはグローバル制御
信号から絶縁するときは、これらのローカル・ノードを
基板電位などの基準電位に結合することが望ましい。
第４図は、第１図、第２図、第３図に示した要素70乃
至100の絶縁機能を実行するために使用できるタイプの
単一の絶縁回路の一実施例を示す。第３図の要素12乃至
40などの機能要素から絶縁すべき各信号ごとにそのよう
な１つの回路が必要である。第４図で、トランジスタ44
0をノード410とノード420との間で非導電状態にする論
理ロー・レベルがディスエーブル信号ノード430上に存
在することによって、グローバル信号410がローカル信
号420から結合解除される。また、ディスエーブル・ノ
ード430が論理ロー・レベルであるとき、インバータ450
は、トランジスタ460に基準電位470とローカル・ノード
420との間で導電させる。トランジスタ440のデバイス寸
法は、トランジスタ440が導電し、ローカル・ノードが
有効な回路要素に電流を供給しているときに通過させる
必要がある電流の量に依存する。したがって、そのよう
な各デバイス440は、特定のグローバル・ノード410およ
びローカル・ノード420の特性に応じて異なるデバイス
寸法を有することができる。ディスエーブル信号430に
関連付けられる論理レベルが、ローカル・ノードがグロ
ーバル・ノードから絶縁されていないときにグローバル
・ノードの所望の電位をトランジスタ440を通過させる
のに十分なレベルでなければならないことにも留意され
たい。ｎチャネル・トランジスタの場合、ディスエーブ
ル信号の最小ハイ・レベルは通常、通過させるべきグロ
ーバル信号のレベルよりも１しきい値電圧だけ高い。
至100の絶縁機能を実行するために使用できるタイプの
単一の絶縁回路の一実施例を示す。第３図の要素12乃至
40などの機能要素から絶縁すべき各信号ごとにそのよう
な１つの回路が必要である。第４図で、トランジスタ44
0をノード410とノード420との間で非導電状態にする論
理ロー・レベルがディスエーブル信号ノード430上に存
在することによって、グローバル信号410がローカル信
号420から結合解除される。また、ディスエーブル・ノ
ード430が論理ロー・レベルであるとき、インバータ450
は、トランジスタ460に基準電位470とローカル・ノード
420との間で導電させる。トランジスタ440のデバイス寸
法は、トランジスタ440が導電し、ローカル・ノードが
有効な回路要素に電流を供給しているときに通過させる
必要がある電流の量に依存する。したがって、そのよう
な各デバイス440は、特定のグローバル・ノード410およ
びローカル・ノード420の特性に応じて異なるデバイス
寸法を有することができる。ディスエーブル信号430に
関連付けられる論理レベルが、ローカル・ノードがグロ
ーバル・ノードから絶縁されていないときにグローバル
・ノードの所望の電位をトランジスタ440を通過させる
のに十分なレベルでなければならないことにも留意され
たい。ｎチャネル・トランジスタの場合、ディスエーブ
ル信号の最小ハイ・レベルは通常、通過させるべきグロ
ーバル信号のレベルよりも１しきい値電圧だけ高い。
第５図は、第１図、第２図、第３図に示した要素70乃
至100の絶縁機能を実行するために使用できるタイプの
単一の絶縁回路の他の実施例を示す。第３図の要素12乃
至40などの機能要素から絶縁すべき各信号ごとにそのよ
うな１つの回路が必要である。第５図で、トランジスタ
540をノード510とノード520との間で非導電状態にする
論理ハイ・レベルがディスエーブル信号ノード530上に
存在することによって、グローバル信号510がローカル
信号520から結合解除される。また、ディスエーブル・
ノード530が論理ハイ・レベルであるとき、トランジス
タ560は、デバイス基板電位570とローカル・ノード520
との間で導電する。絶縁ローカル・ノードを基板電位に
結合することによって、製造上の欠陥によって生じる電
流経路のような、ローカル・ノードと基板との間の電流
経路が電流を引き出すことはなくなる。ｐチャネル絶縁
トランジスタ540の場合、通過すべきグローバル・ノー
ドが論理ローであるときには注意しなければならない。
この場合、ディスエーブル信号論理レベルは、ディスエ
ーブル信号のロー・レベルが、通過させるべきグローバ
ル信号のレベルよりも低いしきい値電圧レベルになるよ
うなディスエーブル信号論理レベルを選択すべきであ
る。
至100の絶縁機能を実行するために使用できるタイプの
単一の絶縁回路の他の実施例を示す。第３図の要素12乃
至40などの機能要素から絶縁すべき各信号ごとにそのよ
うな１つの回路が必要である。第５図で、トランジスタ
540をノード510とノード520との間で非導電状態にする
論理ハイ・レベルがディスエーブル信号ノード530上に
存在することによって、グローバル信号510がローカル
信号520から結合解除される。また、ディスエーブル・
ノード530が論理ハイ・レベルであるとき、トランジス
タ560は、デバイス基板電位570とローカル・ノード520
との間で導電する。絶縁ローカル・ノードを基板電位に
結合することによって、製造上の欠陥によって生じる電
流経路のような、ローカル・ノードと基板との間の電流
経路が電流を引き出すことはなくなる。ｐチャネル絶縁
トランジスタ540の場合、通過すべきグローバル・ノー
ドが論理ローであるときには注意しなければならない。
この場合、ディスエーブル信号論理レベルは、ディスエ
ーブル信号のロー・レベルが、通過させるべきグローバ
ル信号のレベルよりも低いしきい値電圧レベルになるよ
うなディスエーブル信号論理レベルを選択すべきであ
る。
通常、第４図および第５図に示したような絶縁回路の
組合せが使用される。たとえば、VCCを通過させるには
ｐチャネル絶縁装置が望ましく、それに対してGNDを通
過させるにはｎチャネル絶縁装置が好ましい。このよう
な場合、ディスエーブル信号は、VCCからGNDへの通常の
論理スイングを有することができる。グローバル信号が
部品の動作時にVCCとGNDとの間で変動できる場合、ｎチ
ャネル絶縁装置とｐチャネル絶縁装置の両方を並行して
使用し、ディスエーブル信号の互いに逆の極によってデ
バイス・ゲートが駆動されるようにすることが望まし
い。
組合せが使用される。たとえば、VCCを通過させるには
ｐチャネル絶縁装置が望ましく、それに対してGNDを通
過させるにはｎチャネル絶縁装置が好ましい。このよう
な場合、ディスエーブル信号は、VCCからGNDへの通常の
論理スイングを有することができる。グローバル信号が
部品の動作時にVCCとGNDとの間で変動できる場合、ｎチ
ャネル絶縁装置とｐチャネル絶縁装置の両方を並行して
使用し、ディスエーブル信号の互いに逆の極によってデ
バイス・ゲートが駆動されるようにすることが望まし
い。
第６図は、本発明の教示によって設計されたメモリ・
モジュールの例を示す。この場合、メモリ・モジュール
は４メガワードx36ビット・シングル・インライン・メ
モリ・モジュール（SIMM）610である。SIMMは、４メガx
4として構成された16メガビットDRAM世代の最大６つのD
RAM620と、４メガx2として構成された64メガビット世代
の１つのDRAM630とからなる。４メガx12DRAMは、DRAM63
0上の残りの回路から電気的に絶縁された、欠陥のある
１つまたは２つの４メガx2メモリ要素アレイを含む。DR
AM630が欠陥のある単一の４メガx2アレイしか有さない
が、特定のメモリ・モジュールで４メガx12のデバイス
構成を使用することが望ましい場合、欠陥のあるアレイ
を絶縁するだけでなく、未使用データ入出力線をメモリ
・モジュール上で終端させることが望ましい。より低出
力の４メガx12装置を構成するには、メモリ装置上の第
２の４メガx2アレイを、完全に有効であっても絶縁する
ことが好ましい。16メガビットDRAM620には、コネクタ6
40上の24個のデータ入出力ピンが接続される。残りの12
本のデータ線はDRAM630に接続される。このSIMMモジュ
ールは、９つの4Mx4DRAMを使用する従来型の設計のSIMM
モジュールに勝る多数の利点を有する。利点には、電力
消費量の低減、構成要素の数の削減による信頼性および
製造歩留まりの増大、普通なら無効な64メガビットDRAM
となったDRAMを使用し販売することによる収益の増大が
含まれる。前述の４メガx36SIMMモジュールは、本発明
により当業者によって設計できるメモリ・モジュールの
多数の可能な構成およびタイプを表したものに過ぎな
い。
モジュールの例を示す。この場合、メモリ・モジュール
は４メガワードx36ビット・シングル・インライン・メ
モリ・モジュール（SIMM）610である。SIMMは、４メガx
4として構成された16メガビットDRAM世代の最大６つのD
RAM620と、４メガx2として構成された64メガビット世代
の１つのDRAM630とからなる。４メガx12DRAMは、DRAM63
0上の残りの回路から電気的に絶縁された、欠陥のある
１つまたは２つの４メガx2メモリ要素アレイを含む。DR
AM630が欠陥のある単一の４メガx2アレイしか有さない
が、特定のメモリ・モジュールで４メガx12のデバイス
構成を使用することが望ましい場合、欠陥のあるアレイ
を絶縁するだけでなく、未使用データ入出力線をメモリ
・モジュール上で終端させることが望ましい。より低出
力の４メガx12装置を構成するには、メモリ装置上の第
２の４メガx2アレイを、完全に有効であっても絶縁する
ことが好ましい。16メガビットDRAM620には、コネクタ6
40上の24個のデータ入出力ピンが接続される。残りの12
本のデータ線はDRAM630に接続される。このSIMMモジュ
ールは、９つの4Mx4DRAMを使用する従来型の設計のSIMM
モジュールに勝る多数の利点を有する。利点には、電力
消費量の低減、構成要素の数の削減による信頼性および
製造歩留まりの増大、普通なら無効な64メガビットDRAM
となったDRAMを使用し販売することによる収益の増大が
含まれる。前述の４メガx36SIMMモジュールは、本発明
により当業者によって設計できるメモリ・モジュールの
多数の可能な構成およびタイプを表したものに過ぎな
い。
第７図は、本発明の一部として使用されたときに、集
積回路への電力投入時に過電流を引き出す欠陥のある回
路要素を自動的に絶縁できるようにする初期設定回路を
示す。過電流を引き出す回路要素を自動的に絶縁するこ
とによって、デバイスが損傷しないうちにデバイスを修
理することができる。電力検出回路710は、グローバル
供給信号730が所望の電位に達したときに電源オン信号7
20を生成するために使用される。比較器740は、グロー
バル供給信号730の電位をローカル供給信号750と比較す
るために使用される。回路要素770が過電流を引き出し
ていないかぎり、絶縁装置760が730と750を結合する
際、ローカル供給信号750はグローバル供給信号730とほ
ぼ同じ電位のものになる。回路要素770が過電流を引き
出した場合、絶縁装置760の抵抗率によって、ローカル
供給信号750の電位が降下し、比較器740が信号780上で
ハイレベルを出力する。電源オン信号720は、論理ゲー
ト790内で信号780と共にゲートされ、そのため比較は、
ローカル供給電位が有効レベルに達するのに十分な時間
にわたって電源がオンにされないかぎりイネーブルされ
ない。信号800と信号810が共にインアクティブ（非活性
状態）・ハイである場合、論理ゲート790からの信号820
はゲート830および840を通過し、絶縁信号850をローに
し、それによって絶縁装置760はグローバル供給信号を
ローカル供給信号から結合解除する。信号810がハイで
あるかぎり、絶縁信号800を使用して、比較器の出力に
かかわらずに信号850を強制的にローにすることができ
る。信号800は、試験モードから生成することも、ある
いは修理または試験のために回路要素770を絶縁するた
めにプログラム可能な信号源から生成することもでき
る。試験信号810を使用して、アクティブ（活動状態）
・ハイ・ディスエーブル信号860にかかわらずに、絶縁
装置76にグローバル供給信号をローカル供給信号に結合
させることができる。信号810は、デバイスを試験して
過電流ドローの原因を判定するうえで有用である。代替
実施例では、絶縁装置760用に複数の絶縁要素を使用す
ることができる。チップの電力投入時に、より抵抗の高
い絶縁装置がイネーブルされ、供給電圧730が回路770へ
送られる。抵抗装置を横切る電圧降下が所定の許容範囲
内である場合、より抵抗の低い第２の絶縁装置もイネー
ブルされ、供給電圧730が回路770へ送られる。この方法
は、回路770の電流ドローのより感度の高い測定を可能
にする。抵抗要素を横切る電圧降下が受け入れられるレ
ベルよりも高い場合、低抵抗装置がイネーブルされず、
任意選択で抵抗装置のディスエーブルすることができ
る。抵抗装置が、欠陥のある回路770に十分な電流を送
らない場合、抵抗装置のディスエーブルする必要はな
く、場合によっては、ディスエーブルできるように設計
する必要もない。この場合、単純な抵抗器が充分であ
る。
積回路への電力投入時に過電流を引き出す欠陥のある回
路要素を自動的に絶縁できるようにする初期設定回路を
示す。過電流を引き出す回路要素を自動的に絶縁するこ
とによって、デバイスが損傷しないうちにデバイスを修
理することができる。電力検出回路710は、グローバル
供給信号730が所望の電位に達したときに電源オン信号7
20を生成するために使用される。比較器740は、グロー
バル供給信号730の電位をローカル供給信号750と比較す
るために使用される。回路要素770が過電流を引き出し
ていないかぎり、絶縁装置760が730と750を結合する
際、ローカル供給信号750はグローバル供給信号730とほ
ぼ同じ電位のものになる。回路要素770が過電流を引き
出した場合、絶縁装置760の抵抗率によって、ローカル
供給信号750の電位が降下し、比較器740が信号780上で
ハイレベルを出力する。電源オン信号720は、論理ゲー
ト790内で信号780と共にゲートされ、そのため比較は、
ローカル供給電位が有効レベルに達するのに十分な時間
にわたって電源がオンにされないかぎりイネーブルされ
ない。信号800と信号810が共にインアクティブ（非活性
状態）・ハイである場合、論理ゲート790からの信号820
はゲート830および840を通過し、絶縁信号850をローに
し、それによって絶縁装置760はグローバル供給信号を
ローカル供給信号から結合解除する。信号810がハイで
あるかぎり、絶縁信号800を使用して、比較器の出力に
かかわらずに信号850を強制的にローにすることができ
る。信号800は、試験モードから生成することも、ある
いは修理または試験のために回路要素770を絶縁するた
めにプログラム可能な信号源から生成することもでき
る。試験信号810を使用して、アクティブ（活動状態）
・ハイ・ディスエーブル信号860にかかわらずに、絶縁
装置76にグローバル供給信号をローカル供給信号に結合
させることができる。信号810は、デバイスを試験して
過電流ドローの原因を判定するうえで有用である。代替
実施例では、絶縁装置760用に複数の絶縁要素を使用す
ることができる。チップの電力投入時に、より抵抗の高
い絶縁装置がイネーブルされ、供給電圧730が回路770へ
送られる。抵抗装置を横切る電圧降下が所定の許容範囲
内である場合、より抵抗の低い第２の絶縁装置もイネー
ブルされ、供給電圧730が回路770へ送られる。この方法
は、回路770の電流ドローのより感度の高い測定を可能
にする。抵抗要素を横切る電圧降下が受け入れられるレ
ベルよりも高い場合、低抵抗装置がイネーブルされず、
任意選択で抵抗装置のディスエーブルすることができ
る。抵抗装置が、欠陥のある回路770に十分な電流を送
らない場合、抵抗装置のディスエーブルする必要はな
く、場合によっては、ディスエーブルできるように設計
する必要もない。この場合、単純な抵抗器が充分であ
る。
本発明を特定の実施例に関連して説明したが、他の変
形例が可能であり、当業者には明らかであろう。したが
って、本発明は、例示した特定の特徴および要素に限定
されない。本発明の範囲は、添付の請求の範囲によって
定義され、等価物の原則に従うものである。
形例が可能であり、当業者には明らかであろう。したが
って、本発明は、例示した特定の特徴および要素に限定
されない。本発明の範囲は、添付の請求の範囲によって
定義され、等価物の原則に従うものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キース、ブレント アメリカ合衆国 83704 アイダホ、ボ イス、ノース・ソーグラス・プレイス 3849 (72)発明者 オング、エイドリアン・イー アメリカ合衆国 95164−0932 カリフ ォルニア、サン・ジョゼ、ピー・オー・ ボックス 640932 (56)参考文献 特開 昭63−117400（ＪＰ，Ａ) 特開 昭63−217821（ＪＰ，Ａ) 特開 昭62−269252（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G06F 11/22 G11C 29/00
Claims (26)
- 【請求項１】集積回路メモリ装置であって、 複数のメモリ回路要素（10）と、 グローバル供給ノードから前記複数のメモリ回路要素へ
電流を流すことを可能とする結合装置（70）と、 前記結合装置の各々に接続され、前記グローバル供給ノ
ードを前記複数のメモリ回路要素の内の少なくとも１つ
から個々別々に結合解除するプログラミング回路（11
0）であり、前記複数のメモリ回路要素の内の結合解除
された１つと前記グローバル供給ノードとの間の電流の
流れが防止され、前記集積回路メモリ装置の機能容量が
低減されることから成るプログラミング回路（110）
と、 前記複数のメモリ回路要素の内の１つが所定レベル以上
の電流を引き出すことを検出すると共に、前記結合装置
の内の１つを起動解除して、前記多数のメモリ回路要素
の内の１つを前記グローバル供給ノードから結合解除す
ることから成る検出回路（740）と、 前記グローバル供給ノードに結合された前記複数のメモ
リ回路要素に集積回路装置データ出力を結合し、前記メ
モリ回路要素の前記少なくとも１つが前記グローバル供
給ノードから結合解除されたときに一貫した集積回路装
置ピン配列が維持されるように為すデータ・マップ回路
（180）と、 を備えることを特徴とする集積回路装置。 - 【請求項２】前記メモリ回路要素の各々に対するローカ
ル供給ノードであり、前記結合装置が前記グローバル供
給ノードと当該ローカル供給ノードとの間にあることか
ら成るローカル供給ノードと、 前記プログラミング手段が前記ローカル供給ノードを前
記グローバル供給ノードから結合解除したことに応答し
て、前記ローカル供給ノードを基準電位に結合するロー
カル結合装置と、を更に備える、請求項１に記載の集積
回路。 - 【請求項３】試験モード中に、前記回路要素を前記グロ
ーバル供給ノードから個別に結合解除する試験手段を更
に備える、請求項１に記載の集積回路。 - 【請求項４】前記プログラミング手段が、レーザ・ヒュ
ーズを備える、請求項１に記載の集積回路。 - 【請求項５】前記回路要素が、それぞれが複数のメモリ
要素から成る複数のアレイである、請求項１に記載の集
積回路。 - 【請求項６】前記結合手段が、前記グローバル供給ノー
ドと前記回路要素の内の１つとの間にトランジスタを有
し、前記トランジスタが作動された際、当該トランジス
タを通じて前記グローバル供給ノードと前記回路要素と
の間で電流が流れることが許容される、請求項１に記載
の集積回路。 - 【請求項７】前記プログラミング手段が、非揮発性デー
タ記憶要素を備える、請求項１に記載の集積回路。 - 【請求項８】前記非揮発性記憶要素が、電気的にプログ
ラム可能なヒューズである、請求項７に記載の集積回
路。 - 【請求項９】半導体集積回路メモリ装置であって、 それぞれが複数のメモリ要素から成る複数のサブアレイ
（10）と、 前記サブアレイの内の少なくとも１つを供給電位から電
気的に絶縁する絶縁装置（70）と、 試験手順中に、前記サブアレイの内の少なくとも１つを
前記供給電位から一時的に絶縁する試験回路（116）
と、 前記絶縁装置の内の少なくとも１つを作動させ、前記サ
ブアレイの内の少なくとも１つを前記供給電位から電気
的に絶縁するプログラミング回路（112、114）と、 前記複数のサブアレイの内の１つが所定レベル以上の電
流を引き出すことを検出すると共に、前記絶縁装置の内
の１つを起動して、前記複数のサブアレイの内の１つを
前記グローバル供給ノードから絶縁することから成る検
出回路（740）と、 前記供給電位に結合された前記複数のサブアレイに集積
回路装置データ出力を結合し、前記複数のサブアレイの
内の少なくとも１つが前記供給電位から絶縁されたとき
に一貫したメモリ装置ピン配列が維持されるように為す
データ・マップ回路（180）と、 を備えるメモリ装置。 - 【請求項１０】前記複数のサブアレイの内の１つに対応
する前記メモリ装置のアドレス範囲をディスエーブルす
る回路を更に備える、請求項９に記載のメモリ装置。 - 【請求項１１】前記複数のサブアレイの１つに対応する
アドレス範囲を再マッピングして、それが前記複数のサ
ブアレイの内の他のものに対応するように為す回路を更
に備える、請求項９に記載のメモリ装置。 - 【請求項１２】前記複数のサブアレイの内の欠陥のある
１つのサブアレイから制御信号を電気的に絶縁して、前
記欠陥のあるサブアレイにおける欠陥が前記制御信号に
影響しないように為す装置を更に備える、請求項９に記
載のメモリ装置。 - 【請求項１３】メモリ装置を試験する方法であって、 試験モード中において複数のメモリ要素を供給電圧ノー
ドから結合解除する段階と、 前記複数のメモリ要素の各々を前記供給電圧ノードと選
択的に結合する段階と、 前記複数のメモリ要素の内の１つが所定レベル以上の電
流を引き出すことを内部的に検出する段階と、 前記所定レベル以上の電流を引き出す前記複数のメモリ
要素の内の検出された１つから前記供給電圧ノードを結
合解除する段階と、 を含む方法。 - 【請求項１４】前記複数のメモリ要素の内の結合解除さ
れた１つのアドレス範囲をディスエーブルする段階を更
に含む、請求項13に記載の方法。 - 【請求項１５】前記複数のメモリ要素の内の結合解除さ
れた１つに対応する前記アドレス範囲を再マッピングし
て、前記アドレス範囲が前記複数のメモリ要素の内の他
のものと対応するように為す段階を更に含む、請求項14
に記載の方法。 - 【請求項１６】前記複数のメモリ要素の内の前記結合解
除された１つから制御信号を電気的に絶縁して、前記複
数のメモリ要素の内の前記結合解除された１つにおける
欠陥が前記制御信号に影響しないように為す段階を更に
含む、請求項13に記載の方法。 - 【請求項１７】メモリ・モジュールであって、 少なくとも１つが複数のメモリ・アレイを含んでいる複
数のメモリ装置を備え、該少なくも１つのメモリ装置
が、 前記メモリ・アレイの内の１つと電位供給ノードとの間
に結合された絶縁回路と、 初期化回路であり、 メモリ要素が所定レベル以上の電流を引き出す際に過剰
電流の前記絶縁回路の介しての流れを検出する電流検出
回路と、 前記メモリ装置の電位供給ノードにおける電圧電位の存
在を検出して、電源投入信号を出力する電力検出回路
と、 前記電力検出回路が前記電源投入信号を出力した後の前
記電流検出回路の前記過剰電流の検出に応答して、前記
絶縁回路を起動できる絶縁制御回路と、 を含む初期化回路と、 を備えるメモリ・モジュール。 - 【請求項１８】前記メモリ装置における複数のメモリ要
素から成るアレイに対応するデータ経路をディスエーブ
ルする手段を更に備える、請求項17に記載のメモリ・モ
ジュール。 - 【請求項１９】前記メモリ装置における複数のメモリ要
素から成るアレイに対応するアドレス箇所の範囲をディ
スエーブルする手段を更に備える、請求項17に記載のメ
モリ・モジュール。 - 【請求項２０】データ・ピンと接続されたメモリ要素グ
ループを再マッピングして、該メモリ要素グループが他
のデータ・ピンに接続されるように為す手段を更に備え
る、請求項17に記載のメモリ・モジュール。 - 【請求項２１】メモリ要素グループを交替アドレス範囲
で再マッピングする手段を更に備える、請求項17に記載
のメモリ・モジュール。 - 【請求項２２】欠陥あるメモリ要素グループに対応する
アドレス箇所の範囲をマスクする手段を更に備える、請
求項17に記載のメモリ・モジュール。 - 【請求項２３】前記少なくとも１つのメモリ装置が、機
能するメモリ要素と、欠陥あるメモリ要素とを更に含
み、前記欠陥あるメモリ要素が、前記機能するメモリ要
素から電気的に絶縁されている、請求項17に記載のメモ
リ・モジュール。 - 【請求項２４】前記少なくとも１つのメモリ装置が、前
記欠陥あるメモリ要素に対応するデータ経路をディスエ
ーブルするようにプログラムされている、請求項23に記
載のメモリ・モジュール。 - 【請求項２５】前記少なくとも１つのメモリ装置が、前
記欠陥あるメモリ要素に対応するアドレス範囲をディス
エーブルするようにプログラムされている、請求項23に
記載のメモリ・モジュール。 - 【請求項２６】多数のメモリ回路要素を有すると共に、
それら多数のメモリ回路要素の内の１つと電位供給ノー
ドとの間の絶縁回路を有する集積回路装置に対する初期
化回路であって、 前記絶縁回路を介する過剰電流の流れを検出する電流検
出回路と、 前記集積回路における前記電位供給ノードの電圧電位の
存在を検出して、電源投入信号を出力する電力検出回路
と、 前記電力検出回路の前記電力投入信号の出力後に、前記
電流検出回路の前記過剰電流の流れの検出に応答して、
前記絶縁回路を起動できる絶縁制御回路と、 前記電流検知回路が、前記電位供給ノードと前記メモリ
回路要素のローカル供給ノードとの間の電圧差を比較し
て、そのローカル供給ノードに対する過剰負荷を検出す
べく、電圧比較器を含んでいることと、 前記絶縁制御回路によって前記絶縁回路の起動を妨げる
電源投入絶縁ディスエーブル回路と、 前記絶縁回路が、前記欠陥あるメモリ要素に対応するア
ドレス範囲をディスエーブルすることが更にできること
と、 を備える初期化回路。
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