JPH07153296A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH07153296A
JPH07153296A JP5296501A JP29650193A JPH07153296A JP H07153296 A JPH07153296 A JP H07153296A JP 5296501 A JP5296501 A JP 5296501A JP 29650193 A JP29650193 A JP 29650193A JP H07153296 A JPH07153296 A JP H07153296A
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JP
Japan
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memory cell
input
data
defective memory
area
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JP5296501A
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Seiichi Hannai
誠一 半内
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NEC Corp
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
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    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【目的】不良メモリセルがどの領域に存在しても、使用
者側での接続換えや複数種の実装用基板の準備を不要に
し、かつ製造者側での選別・検査プログラム等を単純化
する。 【構成】メモリセルアレイ１に不良メモリセルが存在す
るとき、不良メモリセルが存在する領域に対するデータ
の書込み及び読出しの経路（ＤＢ１ａ〜ＤＢ４ａのうち
の１つ）を複数の入出力バッファ回路４−１〜４−４か
ら切離し、かつ不良メモリセルが存在する領域以外の領
域に対するデータの書込み及び読出しの経路を特定の入
出力バッファ回路４−１〜４−３に順次対応させて切換
え接続する接続切換回路５を設ける。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に複数ビットのデータを並列に入出力する複数の入出
力回路を有する半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置のメモリ容量が増大する
と、メモリセルアレイ中に欠陥をもつメモリセル（以
下、不良メモリセルという）も存在するようになり、こ
の半導体記憶装置を救済して製造歩留りを向上させるた
め、メモリ容量６４Ｋビット世代の頃から、冗長メモリ
セルを備えて置いて不良メモリセルと置換する冗長機能
を備えるようになってきた。
【０００３】また、半導体記憶装置は、各種システムに
組込まれて使用される場合が多く、これらシステムにお
けるデータ構成に適合させるため、４ビット，８ビッ
ト，１６ビット，３２ビット等のデータを並列に入出力
する構成（以下、データ入出力構成という）のものが準
備されることが多い。
【０００４】図４（ａ），（ｂ）はそれぞれデータ入出
力構成４ビット、冗長機能付の従来の半導体記憶装置の
一例を示すブロック図及びその予備行選択回路の一例を
示す回路図である。
【０００５】この半導体記憶装置は、複数のメモリセル
をマトリクス状に配置し選択されたメモリセルへのデー
タの書込み記憶、選択されたメモリセルの記憶データの
読出しを行うメモリセルアレイ１と、このメモリセルア
レイ１のメモリセルを行アドレス信号ＡＤｒに従って行
単位で選択する行選択回路２と、データ入出力端子ＩＯ
１〜ＩＯ４を介して外部回路との間で４ビットのデータ
を並列に入出力する入出力バッファ回路４−１〜４−４
と、データバスＤＢ１〜ＤＢ４を介して、メモリセルア
レイ１の選択された行の所定の列のメモリセルを列アド
レス信号ＡＤｃに従って選択して入出力バッファ回路４
−１〜４−４からの書込み用のデータを選択されたメモ
リセルに供給し選択されたメモリセルから読出されたデ
ータを入出力バッファ回路４−１〜４−４に伝達する列
選択回路３と、メモリセルアレイ１中に不良メモリセル
が存在するとき、その不良メモリセルを含む行または列
と置換される予備メモリセル行６，予備メモリセル列７
と、これら予備メモリセル行６，予備メモリセル列７へ
の置換を制御する予備行選択回路８，予備列選択回路９
とを有する構成となっている。
【０００６】また、予備行選択回路８は、プリチャージ
制御信号Φｐに従って予備行選択節点Ｎｓをプリチャー
ジするＰチャネル型のトランジスタＱｐと、行アドレス
信号ＡＤｒ（ビット構成：Ａ０，Ａ１，〜，Ａｍ）及び
その反転信号ＡＤｒ＊（ビット構成：Ａ０＊，Ａ１＊，
〜，Ａｍ＊）をそれぞれ対応してゲートに受けソースを
共に接地電位点と接続するＮチャネル型のトランジスタ
Ｑ０ａ，Ｑ１ａ，〜，Ｑｍａ，Ｑ０ｂ，Ｑ１ｂ，〜，Ｑ
ｍｂと、これらトランジスタのドレインと予備行選択節
点Ｎｓとの間にそれぞれ対応して設けられたヒューズＦ
Ｒ０ａ，ＦＲ１ａ，〜，ＦＲｍａ，ＦＲ０ｂ，ＦＲ１
ｂ，〜，ＦＲｍｂとを備えた構成となっている（例え
ば、特公昭６３−１０５２０参照）。なお、予備列選択
回路９も同様に構成される。
【０００７】次に、この半導体記憶装置の主に冗長機能
の動作について説明する。
【０００８】まず、メモリセルアレイ１内に製造上の欠
陥により、例えば１ビットあるいは１行の不良メモリセ
ルが存在し、その不良メモリセルが半導体記憶装置のウ
ェハテスト時に検出された場合、その行を不活性にし、
その行の選択信号（行アドレス信号）で予備行選択回路
８の予備行選択節点Ｎｓを選択レベルにして接続された
予備メモリセル行６に置換する。具体的には、不良メモ
リセルの存在する行と対応する行アドレス信号ＡＤｒの
ビット（Ａ０，Ａ１，〜，Ａｍ）の“１”のレベルと対
応するヒューズ（ＦＲ０ａ，ＦＲ１ａ，〜，ＦＲｍａ）
と、その反転信号（ＡＤｒ＊）のビット（Ａ０＊，Ａ１
＊，〜，Ａｍ＊）の“１”のレベルと対応するヒューズ
（ＦＲ０ｂ，ＦＲ１ｂ，〜，ＦＲｍｂ）とをレーザ光等
で切断する。このようにプログラムされた予備行選択回
路８は、不良メモリセルの存在する行と対応する行アド
レス信号ＡＤｒが入力されたとき、行アドレス信号ＡＤ
ｒ及びその反転信号（ＡＤｒ＊）の“１”レベルのビッ
トと対応するヒューズは全て切断されているので、予備
行選択節点Ｎｓはプリチャージレベル、すなわち選択レ
ベルを保持し、予備メモリセル行６が選択される。
【０００９】それ以外の行と対応する行アドレス信号Ａ
Ｄｒでは、“１”レベルのビットと対応するヒューズの
中に少なくとも１つは必ず非切断状態のヒューズが存在
し、予備行選択節点Ｎｓは接地電位レベルの非選択レベ
ルとなる。
【００１０】以上のように、冗長機能を備えた半導体記
憶装置は、冗長機能を用いてメモリセルアレイ１におけ
る製造上の欠陥による不良メモリセルを置換によって救
済することが可能であるが、不良メモリセルが半導体記
憶装置の備えている予備メモリセル行，予備メモリセル
列で置換可能な数を越えて救済できなくなると、救済不
可として半導体記憶装置は不良となってしまう。
【００１１】しかし、不良の半導体記憶装置といって
も、そのほとんどは部分的には良品として見ることがで
き、その部分的な良品部分のみを使用することが行わ
れ、例えば、本来なら１６ＭビットＤＲＡＭとして販売
されるものを、１２ＭビットＤＲＡＭとして商品化して
いる（当然、コストも安くなる）。
【００１２】入出力回路が一つしかない半導体記憶装置
では、不良メモリセルが存在するアドレスをマスクする
必要があるため、複数の不良メモリセルがランダムに存
在する場合には、その不良メモリセルのアドレスをマス
クするのが非常に困難となる。しかし、複数の入出力回
路を備えた半導体装置においては、複数の不良メモリセ
ルが存在する領域と対応する入出力回路をマスクするだ
げで容易に使用可能となる。
【００１３】例えば、図４に示された半導体記憶装置の
メモリセルアレイ１中に、製造上の欠陥等によって複数
の不良メモリセルが発生し、冗長機能を用いて不良メモ
リセルが存在する行又は列を予備メモリセル行，予備メ
モリセル列と置換して救済したにもかかわらず不良メモ
リセルが残った場合には、残った不良メモリセルが存在
する領域と対応する入出力回路｛例えば入出力バッファ
回路４−３，データ入出力端子ＩＯ３系統）をマスク
し、それ以外の入出力回路（入出力バッファ回路４−
１，４−２，４−４，データ入出力端子ＩＯ１，ＩＯ
２，ＩＯ４）のみを使用する商品とする。
【００１４】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、メモリセルアレイ１中に複数の不良メモリセ
ルが存在しこれらを冗長機能により救済した後でも不良
メモリセルが存在する場合には、その不良メモリセルが
存在する領域と対応する入出力回路（例えば、４−３，
ＩＯ３）をマスクし、それ以外の入出力回路（４−１，
ＩＯ１／４−２，ＩＯ２／４−４，ＩＯ４）を使用し、
その分メモリ容量の小さい（本来の３／４）半導体記憶
装置とするため、不良メモリセルが存在する領域によっ
て使用可能な入出力回路が変化し、この半導体記憶装置
を使用するシステム側で、使用可能な入出力回路の接続
換えや複数種の実装用基板（プリント配線板等）を準備
する必要があり、また、製造者側では、上記変化に耐え
るような選別・検査プログラム等を準備する必要があ
り、その分使用者側，製造者側に負担がかかるという問
題点があった。
【００１５】本発明の目的は、使用者側での接続換えや
複数種の実装用基板の準備が不要となり、かつ製造者側
での選別・検査プログラム等が単純化されて両者の負担
を軽減することができる半導体記憶装置を提供すること
にある。
【００１６】
【課題を解決するための手段】本発明の半導体記憶装置
は、外部回路との間で複数ビットのデータを並列に入出
力する複数の入出力回路と、これら複数の入出力回路か
らのデータをそれぞれ対応する領域に書込み、かつ読出
した複数ビットのデータを対応する前記入出力回路へ供
給するメモリセルアレイ部とを有する半導体記憶装置に
おいて、前記メモリセルアレイ部に不良のメモリセルが
存在するとき、前記複数の入出力回路それぞれと対応す
る前記メモリセルアレイ部の前記不良のメモリセルが存
在する領域へのデータの書込み及びこの領域からのデー
タの読出しの経路を前記複数の入出力回路から切離し、
かつ前記不良のメモリセルが存在する領域以外の領域へ
のデータの書込み及びこれら領域からのデータの読出し
の経路を前記複数の入出力回路のうちの所定の入出力回
路に順次対応させて切換え接続する接続切換手段を設け
て構成される。また、接続切換手段の、不良のメモリセ
ルが存在する領域へのデータの書込み及びこの領域から
のデータの読出しの経路の複数の入出力回路からの切離
し、並びに前記不良のメモリセルが存在する領域以外の
領域へのデータの書込み及びこれら領域からのデータの
読出しの経路の対応する入出力回路への接続の切換え
を、前記複数の入出力回路とメモリセルアレイとの間に
それぞれヒューズ素子を備えて形成された複数の経路の
うちの所定のヒューズ素子を切断することにより行うよ
うにして構成される。
【００１７】また、接続切換手段の、不良のメモリセル
が存在する領域へのデータの書込み及びこの領域からの
データの読出しの経路の複数の入出力回路からの切離
し、並びに前記不良のメモリセルが存在する領域以外の
領域へのデータの書込み及びこれら領域からのデータの
読出しの経路の対応する入出力回路への接続の切換え
を、前記複数の入出力回路とメモリセルアレイとの間に
それぞれスイッチ素子を備えて形成された複数の経路の
各スイッチ素子を対応するスイッチ制御信号によりオ
ン，オフすることにより行うようにして構成される。
【００１８】また、接続切換手段により接続切換え後に
使用しなくなった入出力回路の入出力端のレベルを、非
活性状態のレベルに固定するようにして構成される。
【００１９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００２０】図１は本発明の第１の実施例を示す回路図
である。
【００２１】この実施例が図４（ａ）に示された従来の
半導体記憶装置と相違する点は、列選択回路３と入出力
バッファ回路４−１〜４−４との間に、これらを接続す
るデータバスＤＢ１〜ＤＢ４それぞれの中間を切離して
列選択回路３側をＤＢ１ａ〜ＤＢ４ａ、入出力バッファ
回路４−１〜４−４側をＤＢ１ｂ〜ＤＢ４ｂとし、デー
タバスＤＢ１ａ，ＤＢ１ｂ間、データバスＤＢ２ａ，Ｄ
Ｂ２ｂ間、データバスＤＢ３ａ，ＤＢ３ｂ間、データバ
スＤＢ２ａ，ＤＢ１ｂ間、データバスＤＢ３ａ，ＤＢ２
ｂ間及びデータバスＤＢ４ａ，ＤＢ３ｂ間をそれぞれ接
続するヒューズＦ１１，Ｆ２２，Ｆ３３，Ｆ２１，Ｆ３
２，Ｆ４３と、データバスＤＢ４ａ，ＤＢ４ｂ間を制御
信号に従って接続，非接続とするトランスファゲートＴ
Ｇ４ａと、データバスＤＢ４ｂと接地電位点との間を制
御信号に従ってトランスファゲートＴＧ４ａとは逆に接
続，非接続とするトランスファゲートＴＧ４ｂと、電源
電位Ｖｃｃ点と接地電位点との間に順次直列接続されこ
の直列接続点から上記制御信号を発生する抵抗Ｒ４及び
ヒューズＦ４と、抵抗Ｒ４及びヒューズＦ４で発生した
制御信号をトランスファゲートＴＧ４ａ，ＴＧ４ｂに伝
達するインバータＩＶ４ａ，ＩＶ４ｂとを備え、メモリ
セルアレイ１に不良のメモリセルが存在するとき、ヒュ
ーズＦ１１，Ｆ２２，Ｆ３３，Ｆ２１，Ｆ３２，Ｆ４
３，Ｆ４のうちの所定のヒューズを切断して、メモリセ
ルアレイ１の不良メモリセルが存在する領域へのデータ
の書込み及びこの領域からのデータの読出しの経路を入
出力バッファ回路４−１〜４−４から切離し、かつ不良
メモリセルが存在する領域以外の領域へのデータの書込
み及びこれら領域からの読出しの経路を入出力回路４−
１〜４−４のうちの入出力回路４−１〜４−３に順次対
応させて切換え接続する接続切換回路５を設けた点にあ
る。なお、図１には予備メモリセル行６等の冗長機能に
関連する部分は省略されている。
【００２２】次に、この実施例の主として接続切換え動
作について説明する。図２（ａ），（ｂ）はそれぞれこ
の実施例の接続切換え動作を説明するための切換え前後
のデータ入出力端子の使用可否を示す図及び接続切換え
動作のためのヒューズ切断情報を示す図である。
【００２３】図２（ａ）の破線内は、接続切換え前の状
態を示し、×印は、このデータ入出力端子と対応するメ
モリセルアレイ１の領域内に不良メモリセルが存在し、
その系統に対するデータの書込み，読出しができない状
態を示す（○印は書込み，読出し可）。
【００２４】このような４つの状態を、接続切換回路５
によって図２（ａ）の右側の１つの状態に統一する。こ
のように、１つの状態に統一するにはどのようにヒュー
ズを切断すればよいかを示した図が図２（ｂ）である。
例えば、ＩＯ１の系統に不良メモリセルが存在する場合
には、ヒューズＦ１１，Ｆ２２，Ｆ３３，Ｆ４を切断す
ればよい。こうすることにより、ＩＯ１と対応するメモ
リセルアレイ１の領域に対する書込み，読出しの経路
（データバスＤＢ１ａ）が入出力回路４−１〜４−４か
ら切離され、その他の経路（データバスＤＢ２ａ，ＤＢ
３ａ，ＤＢ４ａ）は順次入出力バッファ回路４−１，４
−２，４−３と接続され、入出力バッファ回路４−４は
トランスファゲートＴＧ４ａによりデータバスＤＢ４ａ
と切離されかつデータバスＤＢ４ｂがトランスファゲー
トＴＧ４ｂにより接地電位に固定され使用不能となる
（ただし、ヒューズＦ４の抵抗値は抵抗Ｒ４の抵抗値に
対し十分小さく設定されている）。
【００２５】また、メモリセルアレイ１中に不良メモリ
セルが存在しない場合には、ヒューズＦ２１，Ｆ３２，
Ｆ４３のみを切断することにより、データバスＤＢ１
ａ，ＤＢ１ｂ間、ＤＢ２ａ，ＤＢ２ｂ間、ＤＢ３ａ，Ｄ
Ｂ３ｂ間、及びＤＢ４ａ，ＤＢ４ｂ間がそれぞれ接続状
態となり、かつＤＢ４ｂと接地電位点とは切離され、入
出力バッファ回路４−１〜４−４とメモリセルアレイ１
の各領域とが１対１で対応し４系統のデータの書込み、
読出しが可能となる。
【００２６】このようにして、不良メモリセルが存在し
ない場合には４系統の入出力回路（入出力バッファ回
路，データ入出力端子等）がそのまま使用されて本来の
メモリ容量をもつ半導体記憶装置として使用でき、不良
メモリセルが存在する場合には、その不良メモリセルが
どの領域に存在しても、特定の入出力回路のみを使用す
ることができ、従って使用者側での接続換えや複数種の
実装用基板の準備が不要となり、かつ製造者側での選別
・検査プログラム等を単純化することができる。
【００２７】図３は本発明の第２の実施例の接続切換回
路の回路図である。
【００２８】この実施例は、第１の実施例におけるヒュ
ーズＦ１１，Ｆ２２，Ｆ３３，Ｆ２１，Ｆ３２，Ｆ４３
をそれぞれ対応するトランスファゲートＴＧ１１，ＴＧ
２２，ＴＧ３３，ＴＧ２１，ＴＧ３２，ＴＧ４３に置き
換え、これらトランスファゲートを、抵抗Ｒ１〜Ｒ３
と、対応するヒューズＦ１〜Ｆ３との直列接続回路で発
生する制御信号によりオン，オフ制御し、かつ、論理ゲ
ートＧ１，Ｇ２及びインバータＩＶ５，ＩＶ６により、
不良メモリセルが存在する領域と対応する系統のヒュー
ズのみを切断するだけで接続の切換えができるようにし
たものである。ただし、ヒューズＦ４は、第１の実施例
と同様に入出力バッファ回路４−４を使用不能とする機
能も有している。従って、この機能を有効とするため、
ヒューズＦ１〜Ｆ３を切断するときはヒューズＦ４も切
断する（Ｆ４切断のときはＦ４のみ）。また、不良メモ
リセルが存在しない場合には、ヒューズの切断は不要と
なる。
【００２９】従ってこの実施例には、不良メモリセルが
存在しない場合はもちろん、不良メモリセルが存在する
場合でも、データの書込み，読出しの経路の接続切換え
作業が極めて単純化されるという利点がある。
【００３０】これら実施例においては、４系統の入出力
回路を有する半導体記憶装置において、１系統の入出力
回路を使用しないようにした例について説明したが、さ
らに入出力回路の系統数が多くなり、また不良の（使用
しない）入出力回路の系統数が増加しても、同様に本発
明を適用することができる。また、ヒューズの切断は、
レーザ光で行ってもよいし、電気的に行ってもよい。更
に、トランスファゲートのオン，オフを制御する制御信
号を、ヒューズＦ１〜Ｆ４等の代りに、書換え可能な内
蔵ＲＯＭによって発生することもできる。
【００３１】
【発明の効果】以上説明したように本発明は、メモリセ
ルアレイ部に不良メモリセルが存在するとき、不良メモ
リセルが存在する領域に対するデータの書込み及び読出
しの経路を複数の入出力回路から切離し、かつ不良メモ
リセルが存在する領域以外の領域に対するデータの書込
み及び読出しの経路を複数の入出力回路のうちの特定の
入出力回路に順次対応させて切換え接続する接続切換手
段を設けた構成とすることにより、不良メモリセルがど
の領域に存在しても、上記の特定の入力回路のみを使用
することができるので、使用者側での接続換えや複数種
の実装用基板の準備が不要となり、かつ製造者側での選
別・検査プログラム等が単純化され、両者の負担を軽減
することができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の接続換え動作を説明す
るための切換え前後のデータ入出力端子の使用可否を示
す図及びヒューズ切断情報を示す図である。
【図３】本発明の第２の実施例の接続切換回路の回路図
である。
【図４】従来の半導体記憶装置の一例を示すブロック図
及びその予備行選択回路の一例を示す回路図である。
【符号の説明】
１ メモリセルアレイ ２ 行選択回路 ３ 列選択回路 ４−１〜４−４ 入出力バッファ回路 ５，５ａ 接続切換回路 ６ 予備メモリセル行 ７ 予備メモリセル列 ８ 予備行選択回路 ９ 予備列選択回路 ＤＢ１〜ＤＢ４，ＤＢ１〜ＤＢ４ａ，ＤＢ１ｂ〜ＤＢ４
ｂ データバス Ｆ１〜Ｆ４，Ｆ１１，Ｆ２１，Ｆ２２，Ｆ３２，Ｆ３
３，Ｆ４３，ＦＲ０ａ，ＦＲ０ｂ，ＦＲ１ａ，ＦＲ１
ｂ，〜ＦＲｍａ，ＦＲｍｂ ヒューズ ＩＯ１〜ＩＯ４ データ入出力端子 Ｑ０ａ，Ｑ０ｂ，Ｑ１ａ，Ｑ１ｂ，〜，Ｑｍａ，Ｑｍ
ｂ，Ｑｐ トランジスタ ＴＧ４ａ，ＴＧ４ｂ，ＴＧ１１，ＴＧ２１，ＴＧ２２，
ＴＧ３２，ＴＧ３３，ＴＧ４３ トランスファゲート

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 外部回路との間で複数ビットのデータを
    並列に入出力する複数の入出力回路と、これら複数の入
    出力回路からのデータをそれぞれ対応する領域に書込
    み、かつ読出した複数ビットのデータを対応する前記入
    出力回路へ供給するメモリセルアレイ部とを有する半導
    体記憶装置において、前記メモリセルアレイ部に不良の
    メモリセルが存在するとき、前記複数の入出力回路それ
    ぞれと対応する前記メモリセルアレイ部の前記不良のメ
    モリセルが存在する領域へのデータの書込み及びこの領
    域からのデータの読出しの経路を前記複数の入出力回路
    から切離し、かつ前記不良のメモリセルが存在する領域
    以外の領域へのデータの書込み及びこれら領域からのデ
    ータの読出しの経路を前記複数の入出力回路のうちの所
    定の入出力回路に順次対応させて切換え接続する接続切
    換手段を設けたことを特徴とする半導体記憶装置。
  2. 【請求項２】 接続切換手段の、不良のメモリセルが存
    在する領域へのデータの書込み及びこの領域からのデー
    タの読出しの経路の複数の入出力回路からの切離し、並
    びに前記不良のメモリセルが存在する領域以外の領域へ
    のデータの書込み及びこれら領域からのデータの読出し
    の経路の対応する入出力回路への接続の切換えを、前記
    複数の入出力回路とメモリセルアレイとの間にそれぞれ
    ヒューズ素子を備えて形成された複数の経路のうちの所
    定のヒューズ素子を切断することにより行うようにした
    請求項１記載の半導体記憶装置。
  3. 【請求項３】 接続切換手段の、不良のメモリセルが存
    在する領域へのデータの書込み及びこの領域からのデー
    タの読出しの経路の複数の入出力回路からの切離し、並
    びに前記不良のメモリセルが存在する領域以外の領域へ
    のデータの書込み及びこれら領域からのデータの読出し
    の経路の対応する入出力回路への接続の切換えを、前記
    複数の入出力回路とメモリセルアレイとの間にそれぞれ
    スイッチ素子を備えて形成された複数の経路の各スイッ
    チ素子を対応するスイッチ制御信号によりオン，オフす
    ることにより行うようにした請求項１記載の半導体記憶
    装置。
  4. 【請求項４】 スイッチ素子がトランスファゲート回路
    により形成され、スイッチ制御信号のアクティブレベ
    ル，インアクティブレベルがヒューズ素子の切断，非切
    断により決定される回路とした請求項３記載の半導体記
    憶装置。
  5. 【請求項５】 接続切換手段により接続切換え後に使用
    しなくなった入出力回路の入出力端のレベルを、非活性
    状態のレベルに固定するようにした請求項１記載の半導
    体記憶装置。
JP5296501A 1993-11-26 1993-11-26 半導体記憶装置 Pending JPH07153296A (ja)

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DE69416267T DE69416267T2 (de) 1993-11-26 1994-11-22 Halbleiter-Speicheranordnung mit Schieberschaltung, welche zwischen Datenbuslinien und Pufferschaltungen verbunden ist, zur Umsetzung von Verbindungen dazwischen
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