JPH05291258A - 配線修正方法 - Google Patents
配線修正方法Info
- Publication number
- JPH05291258A JPH05291258A JP11313892A JP11313892A JPH05291258A JP H05291258 A JPH05291258 A JP H05291258A JP 11313892 A JP11313892 A JP 11313892A JP 11313892 A JP11313892 A JP 11313892A JP H05291258 A JPH05291258 A JP H05291258A
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- JP
- Japan
- Prior art keywords
- wiring
- wafer
- defect
- memory
- thin film
- Prior art date
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Abstract
(57)【要約】
【目的】 本発明の目的は、半導体集積回路の配線修正
を、容易に、しかも短時間で行い得る技術を提供するこ
とにある。 【構成】 ウェーハプロービングテストにより、半導体
集積回路の診断情報を収集し、配線不良がある場合に、
当該不良を修正するための配線パターン３４を薄膜３５
に形成し、それをウェーハ３１に貼合せることにより、
上記配線不良を修正する。
を、容易に、しかも短時間で行い得る技術を提供するこ
とにある。 【構成】 ウェーハプロービングテストにより、半導体
集積回路の診断情報を収集し、配線不良がある場合に、
当該不良を修正するための配線パターン３４を薄膜３５
に形成し、それをウェーハ３１に貼合せることにより、
上記配線不良を修正する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の不良
救済技術、さらには不良配線を修正することによって不
良を救済するための技術に関し、例えば、ウェーハスケ
ールメモリに適用して有効な技術に関する。
救済技術、さらには不良配線を修正することによって不
良を救済するための技術に関し、例えば、ウェーハスケ
ールメモリに適用して有効な技術に関する。
【０００２】
【従来の技術】半導体集積回路は、その回路素子の微細
化が進む中で高集積化の一途を辿っており、それに従っ
て配線の不所望な短絡や断線などに起因してその歩留ま
りは低下する傾向にある。このような不良を含む半導体
集積回路は、冗長構成を用いて救済される。例えば半導
体記憶装置では、ヒューズによって構成される冗長救済
回路が設けられ、それが熔断されるか否かによって機能
選択が可能とされている。また、不良の数や分布状態に
よっては救済することのできない不良ビットが残ってし
まうことがり、そのようなメモリはパーシャル品として
利用される。
化が進む中で高集積化の一途を辿っており、それに従っ
て配線の不所望な短絡や断線などに起因してその歩留ま
りは低下する傾向にある。このような不良を含む半導体
集積回路は、冗長構成を用いて救済される。例えば半導
体記憶装置では、ヒューズによって構成される冗長救済
回路が設けられ、それが熔断されるか否かによって機能
選択が可能とされている。また、不良の数や分布状態に
よっては救済することのできない不良ビットが残ってし
まうことがり、そのようなメモリはパーシャル品として
利用される。
【０００３】尚、半導体記憶装置の欠陥救済について記
載されたものの例としては特願昭６２−１８３１５９号
がある。
載されたものの例としては特願昭６２−１８３１５９号
がある。
【０００４】
【発明が解決しようとする課題】欠陥救済を、容易に、
しかも短時間で行うことは、半導体集積回路の製造コス
ト低下を図る上で極めて重要とされるが、従来の欠陥救
済について本発明者が検討したところ、個々の半導体チ
ップ形成領域毎に配線修正を行うのは、時間がかかり、
また、一つのウェーハ上に複数個のメモリブロックを形
成して成るウェーハスケールメモリなどにおいては、従
来の冗長救済技術では救済困難であることが見いだされ
た。
しかも短時間で行うことは、半導体集積回路の製造コス
ト低下を図る上で極めて重要とされるが、従来の欠陥救
済について本発明者が検討したところ、個々の半導体チ
ップ形成領域毎に配線修正を行うのは、時間がかかり、
また、一つのウェーハ上に複数個のメモリブロックを形
成して成るウェーハスケールメモリなどにおいては、従
来の冗長救済技術では救済困難であることが見いだされ
た。
【０００５】本発明の目的は、半導体集積回路の配線修
正を、容易に、しかも短時間で行い得る技術を提供する
ことにある。
正を、容易に、しかも短時間で行い得る技術を提供する
ことにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、ウェーハプロービングテストに
より、配線不良を検出するステップと、この配線不良情
報に基づいて、当該配線不良を修正するための配線パタ
ーンを薄膜に形成するステップと、この薄膜をウェーハ
に貼張り付けることによってウェーハの配線不良を修正
するものである。このとき、上記配線不良を、ウェーハ
における機能モジュール単位で修正することができ、ま
た、上記配線不良を、ウェーハにおける半導体チップ形
成領域単位で修正することができる。
より、配線不良を検出するステップと、この配線不良情
報に基づいて、当該配線不良を修正するための配線パタ
ーンを薄膜に形成するステップと、この薄膜をウェーハ
に貼張り付けることによってウェーハの配線不良を修正
するものである。このとき、上記配線不良を、ウェーハ
における機能モジュール単位で修正することができ、ま
た、上記配線不良を、ウェーハにおける半導体チップ形
成領域単位で修正することができる。
【０００９】
【作用】上記した手段によれば、配線不良情報に基づい
て、当該配線不良を修正するための配線パターンを薄膜
に形成し、それをウェーハに貼張り付けることは、不良
救済の容易化と、それに要する時間短縮とを達成する。
て、当該配線不良を修正するための配線パターンを薄膜
に形成し、それをウェーハに貼張り付けることは、不良
救済の容易化と、それに要する時間短縮とを達成する。
【００１０】
【実施例】図３には本発明の一実施例方法が適用される
ウェーハスケールメモリが示される。
ウェーハスケールメモリが示される。
【００１１】同図に示されるウェーハスケールメモリ１
は、公知の半導体集積回路製造技術によってシリコン基
板のような１個の半導体基板に形成される。ウェーハス
ケールメモリ１には、横にｉ個、縦にｉ個のメモリブロ
ックＭＢ11〜ＭＢｉｉが形成されている。上記それぞれ
のメモリブロックＭＢ11〜ＭＢｉｉは相互に同一の構成
を有し、例えばＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）によって構成される。
は、公知の半導体集積回路製造技術によってシリコン基
板のような１個の半導体基板に形成される。ウェーハス
ケールメモリ１には、横にｉ個、縦にｉ個のメモリブロ
ックＭＢ11〜ＭＢｉｉが形成されている。上記それぞれ
のメモリブロックＭＢ11〜ＭＢｉｉは相互に同一の構成
を有し、例えばＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）によって構成される。
【００１２】図４には一つのメモリブロックＭＢ11の構
成が代表的に示される。このメモリブロックＭＢ11は、
図示しないダイナミック型メモリセルをマトリクス配置
したメモリセルアレイ２を有し、ダイナミック型メモリ
セルの選択端子は行毎にワード線３に結合される。ま
た、ダイナミック型メモリセルのデータ入出力端子は列
毎にビット線４に結合され、ビット線４は、カラム選択
回路５を介して共通データ線６に共通接続される。
成が代表的に示される。このメモリブロックＭＢ11は、
図示しないダイナミック型メモリセルをマトリクス配置
したメモリセルアレイ２を有し、ダイナミック型メモリ
セルの選択端子は行毎にワード線３に結合される。ま
た、ダイナミック型メモリセルのデータ入出力端子は列
毎にビット線４に結合され、ビット線４は、カラム選択
回路５を介して共通データ線６に共通接続される。
【００１３】上記ワード線３はロウアドレスデコーダ及
びワードドライバ７の出力端子に結合され、このロウア
ドレスデコーダ及びワードドライバ７はロウアドレスバ
ッファ及びアドレスラッチ回路８の出力アドレス信号に
呼応する１本のワード線を選択レベルに駆動する。
びワードドライバ７の出力端子に結合され、このロウア
ドレスデコーダ及びワードドライバ７はロウアドレスバ
ッファ及びアドレスラッチ回路８の出力アドレス信号に
呼応する１本のワード線を選択レベルに駆動する。
【００１４】上記カラム選択回路５はそれぞれのビット
線対に１対１対応される選択スイッチ素子を含み、それ
ら選択スイッチ素子の選択端子はカラムアドレスデコー
ダ９の出力端子に結合される。カラムアドレスデコーダ
９は、カラムアドレスバッファ及びアドレスラッチ回路
１０の出力アドレス信号に呼応する選択スイッチ素子を
オン状態に制御して、この選択スイッチ素子に結合され
るビット線を共通データ線６に導通にする。
線対に１対１対応される選択スイッチ素子を含み、それ
ら選択スイッチ素子の選択端子はカラムアドレスデコー
ダ９の出力端子に結合される。カラムアドレスデコーダ
９は、カラムアドレスバッファ及びアドレスラッチ回路
１０の出力アドレス信号に呼応する選択スイッチ素子を
オン状態に制御して、この選択スイッチ素子に結合され
るビット線を共通データ線６に導通にする。
【００１５】上記ロウアドレスバッファ及びアドレスラ
ッチ回路８にはアドレスマルチプレクサ１１を介してロ
ウアドレス信号ＡＤＲＳｒが供給され、また、カラムア
ドレスバッファ及びアドレスラッチ回路１０にはアドレ
スマルチプレクサ１１を介してカラムアドレス信号ＡＤ
ＲＳｃが供給される。上記アドレスマルチプレクサ１１
は、外部から供給されるロウアドレスストローブ信号Ｒ
ＡＳ1＊（＊はローアクティブまたは信号反転を示す）
がローレベルにネゲートされるタイミングに同期してロ
ウアドレス信号ＡＤＲＳｒをロウアドレスバッファ及び
アドレスラッチ回路８に与え、また、外部から供給され
るカラムアドレスストローブ信号ＣＡＳ1＊がローレベ
ルにネゲートされるタイミングに同期してカラムアドレ
ス信号ＡＤＲＳｃをカラムアドレスバッファ及びアドレ
スラッチ回路１０に与える。
ッチ回路８にはアドレスマルチプレクサ１１を介してロ
ウアドレス信号ＡＤＲＳｒが供給され、また、カラムア
ドレスバッファ及びアドレスラッチ回路１０にはアドレ
スマルチプレクサ１１を介してカラムアドレス信号ＡＤ
ＲＳｃが供給される。上記アドレスマルチプレクサ１１
は、外部から供給されるロウアドレスストローブ信号Ｒ
ＡＳ1＊（＊はローアクティブまたは信号反転を示す）
がローレベルにネゲートされるタイミングに同期してロ
ウアドレス信号ＡＤＲＳｒをロウアドレスバッファ及び
アドレスラッチ回路８に与え、また、外部から供給され
るカラムアドレスストローブ信号ＣＡＳ1＊がローレベ
ルにネゲートされるタイミングに同期してカラムアドレ
ス信号ＡＤＲＳｃをカラムアドレスバッファ及びアドレ
スラッチ回路１０に与える。
【００１６】ロウアドレスストローブ信号ＲＡＳ1＊及
びカラムアドレスストローブ信号ＣＡＳ1＊などの制御
信号はタイミングジェネレータ１２に供給され、このタ
イミングジェネレータ１２から出力される各種内部制御
信号１３に基づいてアドレスマルチプレクサ１１による
アドレス信号の取り込み制御などが行われる。上記ロウ
アドレスストローブ信号ＲＡＳ1＊は、メモリブロック
ＭＢ11の動作を選択するための選択信号とみなされ、そ
れがアサートされることによりメモリブロックＭＢ11の
各種内部回路が活性化されて動作可能な状態に制御され
る。特に上記共通データ線６に結合された入出力回路１
４は、カラムアドレスストローブ信号ＣＡＳ1＊がアサ
ートされることに基づいてデータの入出力動作が可能に
制御されるようになっている。尚、図示はしないが、タ
イミングジェネレータ１２にはリード・ライト動作を指
示するための制御信号も供給される。
びカラムアドレスストローブ信号ＣＡＳ1＊などの制御
信号はタイミングジェネレータ１２に供給され、このタ
イミングジェネレータ１２から出力される各種内部制御
信号１３に基づいてアドレスマルチプレクサ１１による
アドレス信号の取り込み制御などが行われる。上記ロウ
アドレスストローブ信号ＲＡＳ1＊は、メモリブロック
ＭＢ11の動作を選択するための選択信号とみなされ、そ
れがアサートされることによりメモリブロックＭＢ11の
各種内部回路が活性化されて動作可能な状態に制御され
る。特に上記共通データ線６に結合された入出力回路１
４は、カラムアドレスストローブ信号ＣＡＳ1＊がアサ
ートされることに基づいてデータの入出力動作が可能に
制御されるようになっている。尚、図示はしないが、タ
イミングジェネレータ１２にはリード・ライト動作を指
示するための制御信号も供給される。
【００１７】図４に示されるように構成されたメモリブ
ロックＭＢ11〜ＭＢｉｉには、外部から時分割で与えら
れるアドレス信号ＡＤＲＳｒ，ＡＤＲＳｃが内部アドレ
スバス１５を介して共通に供給される。また、メモリブ
ロックＭＢ11〜ＭＢｉｉの入出力回路１４は内部データ
バス１６に共通接続され、データ入出力バッファ１７を
介して外部とインタフェース可能にされている。
ロックＭＢ11〜ＭＢｉｉには、外部から時分割で与えら
れるアドレス信号ＡＤＲＳｒ，ＡＤＲＳｃが内部アドレ
スバス１５を介して共通に供給される。また、メモリブ
ロックＭＢ11〜ＭＢｉｉの入出力回路１４は内部データ
バス１６に共通接続され、データ入出力バッファ１７を
介して外部とインタフェース可能にされている。
【００１８】図３において２０はＲＡＳジェネレータ、
２１はＣＡＳジェネレータである。ＲＡＳジェネレータ
２０は同一行のメモリブロックに共通のロウアドレスス
トローブ信号ＲＡＳ1＊〜ＲＡＳｉ＊を形成し、また、
ＣＡＳジェネレータ２１は同一列のメモリブロックに共
通のカラムアドレスストローブ信号ＣＡＳ1＊〜ＣＡＳ
ｉ＊を形成する。
２１はＣＡＳジェネレータである。ＲＡＳジェネレータ
２０は同一行のメモリブロックに共通のロウアドレスス
トローブ信号ＲＡＳ1＊〜ＲＡＳｉ＊を形成し、また、
ＣＡＳジェネレータ２１は同一列のメモリブロックに共
通のカラムアドレスストローブ信号ＣＡＳ1＊〜ＣＡＳ
ｉ＊を形成する。
【００１９】上記ＲＡＳジェネレート２０及びＣＡＳジ
ェネレータ２１にはクロックＣＬＫを計数するカウンタ
２２のカウント出力ＣＯＵＮＴが与えられると共に、選
択制御信号ＳＸ，ＳＹが与えられる。カウンタ２２のカ
ウントアップ値は少なくともｉ以上とされる。選択制御
信号ＳＸ，ＳＹはメモリブロックＭＢ11〜ＭＢｉｉの中
から所望のメモリブロックを選択指示するための信号と
みなされる。
ェネレータ２１にはクロックＣＬＫを計数するカウンタ
２２のカウント出力ＣＯＵＮＴが与えられると共に、選
択制御信号ＳＸ，ＳＹが与えられる。カウンタ２２のカ
ウントアップ値は少なくともｉ以上とされる。選択制御
信号ＳＸ，ＳＹはメモリブロックＭＢ11〜ＭＢｉｉの中
から所望のメモリブロックを選択指示するための信号と
みなされる。
【００２０】カウンタ２２は、特に制限されないが、選
択制御信号ＳＸ，ＳＹが共にローレベルからハイレベル
に変化されることに呼応して計数動作をリセットして１
から計数動作を開始し、選択制御信号ＳＹがハイレベル
にされているときに他方の選択制御信号ＳＸがハイレベ
ルからローレベルに変化される場合にも計数動作をリセ
ットして１から計数動作を開始する。
択制御信号ＳＸ，ＳＹが共にローレベルからハイレベル
に変化されることに呼応して計数動作をリセットして１
から計数動作を開始し、選択制御信号ＳＹがハイレベル
にされているときに他方の選択制御信号ＳＸがハイレベ
ルからローレベルに変化される場合にも計数動作をリセ
ットして１から計数動作を開始する。
【００２１】ＲＡＳジェネレータ２０は、選択制御信号
ＳＸがハイレベルからローレベルに変化されるタイミン
グに呼応してカウント出力ＣＯＵＮＴをラッチしてデコ
ードすることにより、そのカウント出力ＣＯＵＮＴの値
に応じた一つのロウアドレスストローブ信号をアサート
する。アサートされたロウアドレスストローブ信号は選
択制御信号ＳＸがローレベルからハイレベルに変化され
るタイミングに呼応してネゲートされる。
ＳＸがハイレベルからローレベルに変化されるタイミン
グに呼応してカウント出力ＣＯＵＮＴをラッチしてデコ
ードすることにより、そのカウント出力ＣＯＵＮＴの値
に応じた一つのロウアドレスストローブ信号をアサート
する。アサートされたロウアドレスストローブ信号は選
択制御信号ＳＸがローレベルからハイレベルに変化され
るタイミングに呼応してネゲートされる。
【００２２】ＣＡＳジェネレータ２１は、選択制御信号
ＳＹがハイレベルからローレベルに変化されるタイミン
グに呼応してカウント出力ＣＯＵＮＴをラッチしてデコ
ードすることにより、そのカウント出力ＣＯＵＮＴの値
に応じた一つのカラムアドレスストローブ信号をアサー
トする。アサートされたカラムアドレスストローブ信号
は選択制御信号ＳＹがローレベルからハイレベルに変化
されるタイミングに呼応してネゲートされる。
ＳＹがハイレベルからローレベルに変化されるタイミン
グに呼応してカウント出力ＣＯＵＮＴをラッチしてデコ
ードすることにより、そのカウント出力ＣＯＵＮＴの値
に応じた一つのカラムアドレスストローブ信号をアサー
トする。アサートされたカラムアドレスストローブ信号
は選択制御信号ＳＹがローレベルからハイレベルに変化
されるタイミングに呼応してネゲートされる。
【００２３】図１には上記のように構成されたウェーハ
スケールメモリ１の配線不良修正の流れが示される。
スケールメモリ１の配線不良修正の流れが示される。
【００２４】先ず、ウェーハプロービングテストによ
り、ウェーハスケールメモリ１の動作診断が行われ、そ
のときの診断情報が収集される（ステップ４１）。ウェ
ーハスケールメモリ１の良品のデータは既に得られてお
り、それと、上記ステップ４１で得られた情報を比較す
ることにより、配線不良があるか否かが判断され（ステ
ップ４２）、配線不良がある（ＹＥＳ）と判断された場
合には、配線短絡箇所などが必要に応じて切放され（ス
テップ４３）、配線不良を修正するための配線パターン
が薄膜に形成される（ステップ４４）。そしてそのよう
に配線パターンが形成された薄膜が、ウェーハに貼合さ
れることによって配線修正が行われる（ステップ４
５）。
り、ウェーハスケールメモリ１の動作診断が行われ、そ
のときの診断情報が収集される（ステップ４１）。ウェ
ーハスケールメモリ１の良品のデータは既に得られてお
り、それと、上記ステップ４１で得られた情報を比較す
ることにより、配線不良があるか否かが判断され（ステ
ップ４２）、配線不良がある（ＹＥＳ）と判断された場
合には、配線短絡箇所などが必要に応じて切放され（ス
テップ４３）、配線不良を修正するための配線パターン
が薄膜に形成される（ステップ４４）。そしてそのよう
に配線パターンが形成された薄膜が、ウェーハに貼合さ
れることによって配線修正が行われる（ステップ４
５）。
【００２５】図１には、配線不良を修正するための配線
パターンが形成された薄膜の貼合せの様子が示される。
パターンが形成された薄膜の貼合せの様子が示される。
【００２６】図１において、３１は配線不良箇所を含む
ウェーハであり、このウェーハ３１に、上記ウェーハス
ケールメモリ１が形成される。そのようなウェーハ３１
に、配線不良を修正するための配線パターン３４が形成
された薄膜３５が貼合され、それによって、配線不良を
修正するための配線が、ウェーハにおける機能モジュー
ル単位で行われる。
ウェーハであり、このウェーハ３１に、上記ウェーハス
ケールメモリ１が形成される。そのようなウェーハ３１
に、配線不良を修正するための配線パターン３４が形成
された薄膜３５が貼合され、それによって、配線不良を
修正するための配線が、ウェーハにおける機能モジュー
ル単位で行われる。
【００２７】上記の配線不良の終了後に、再び動作試験
が行われ（ステップ４６）、そこで正常動作が確認され
たなら、組立て工程に移行され、ダイシングやパッケー
ジングが行われる。
が行われ（ステップ４６）、そこで正常動作が確認され
たなら、組立て工程に移行され、ダイシングやパッケー
ジングが行われる。
【００２８】尚、上記ステップ４２の判別において、不
良が認められなかった場合には、上記の配線修正は不要
であるから、そのまま組立工程に移行される。
良が認められなかった場合には、上記の配線修正は不要
であるから、そのまま組立工程に移行される。
【００２９】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００３０】（１）ウェーハプロービングテストにより
診断情報が収集され、その情報に基づいて配線不良があ
るか否かが判断され、配線不良がある場合に、配線短絡
箇所などが必要に応じて切放され、配線不良を修正する
ための配線パターン３４が薄膜３５に形成され、そのよ
うな薄膜３５が、ウェーハ３１に貼合されることによ
り、ウェーハ単位の配線不良を簡単に修正することがで
きる。
診断情報が収集され、その情報に基づいて配線不良があ
るか否かが判断され、配線不良がある場合に、配線短絡
箇所などが必要に応じて切放され、配線不良を修正する
ための配線パターン３４が薄膜３５に形成され、そのよ
うな薄膜３５が、ウェーハ３１に貼合されることによ
り、ウェーハ単位の配線不良を簡単に修正することがで
きる。
【００３１】（２）上記（１）の作用効果は、特に、一
つのウェーハ上に複数個のメモリブロックを形成して成
るウェーハスケールメモリにおいて、顕著である。
つのウェーハ上に複数個のメモリブロックを形成して成
るウェーハスケールメモリにおいて、顕著である。
【００３２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３３】例えば、上記実施例では、一つのウェーハ
上に複数個のメモリブロックを形成して成るウェーハス
ケールメモリの配線救済について説明したが、本発明は
それに限定されるものではなく、一つのウェーハ上に複
数の半導体チップ形成領域が形成され、ダイシングによ
りそれらチップが切出される場合にも、そのようなチッ
プ形成領域単位で配線修正を行うことができる。
上に複数個のメモリブロックを形成して成るウェーハス
ケールメモリの配線救済について説明したが、本発明は
それに限定されるものではなく、一つのウェーハ上に複
数の半導体チップ形成領域が形成され、ダイシングによ
りそれらチップが切出される場合にも、そのようなチッ
プ形成領域単位で配線修正を行うことができる。
【００３４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるウェー
ハスケールメモリに適用した場合について説明したが、
本発明はそれに限定されるものではなく、データ処理装
置など各種半導体集積回路の配線救済に適用することが
できる。
なされた発明をその背景となった利用分野であるウェー
ハスケールメモリに適用した場合について説明したが、
本発明はそれに限定されるものではなく、データ処理装
置など各種半導体集積回路の配線救済に適用することが
できる。
【００３５】本発明は、少なくともウェーハに半導体集
積回路が形成されることを条件に適用することができ
る。
積回路が形成されることを条件に適用することができ
る。
【００３６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３７】すなわち、配線不良情報に基づいて、当該
配線不良を修正するための配線パターンを薄膜に形成
し、それをウェーハに貼張り付けることにより、不良救
済を容易に行うことができ、また、配線修正に要する時
間を短縮することができる。
配線不良を修正するための配線パターンを薄膜に形成
し、それをウェーハに貼張り付けることにより、不良救
済を容易に行うことができ、また、配線修正に要する時
間を短縮することができる。
【図１】本発明の一実施例である配線修正の様子が示さ
れる斜視図である。
れる斜視図である。
【図２】本発明の一実施例である配線修正の流れが示さ
れるフローチャートである。
れるフローチャートである。
【図３】本発明の一実施例方法が適用されるウェーハス
ケールメモリの構成ブロック図である。
ケールメモリの構成ブロック図である。
【図４】上記ウェーハスケールメモリの主要部の構成ブ
ロック図である。
ロック図である。
１ ウェーハスケールメモリ ＭＢ11〜ＭＢｉｉ メモリブロック ２ メモリセルアレイ ５ カラム選択回路 ７ ロウアドレスデコーダ及びワードドライバ ８ ロウアドレリスバッファ及びアドレスラッチ回路 ９ カラムアドレスデコーダ １０ カラムアドレスバッファ及びアドレスラッチ回路 ＡＤＲＳｒ ロウアドレス信号 ＡＤＲＳｃ カラムアドレス信号 ２０ ＲＡＳジェネレータ ２１ ＣＡＳジェネレータ ２２ カウンタ ＲＡＳ1＊〜ＲＡＳｉ＊ ロウアドレスストローブ信号 ＣＡＳ1＊〜ＣＡＳｉ＊ カラムアドレスストローブ信
号 ＳＸ，ＳＹ 選択制御信号 ＣＬＫ クロック ３１ ウェーハ ３４ 配線パターン ３５ 薄膜
号 ＳＸ，ＳＹ 選択制御信号 ＣＬＫ クロック ３１ ウェーハ ３４ 配線パターン ３５ 薄膜
Claims (3)
- 【請求項１】 ウェーハプロービングテストにより、半
導体集積回路の配線不良を検出するステップと、この配
線不良情報に基づいて、当該配線不良を修正するための
配線パターンを薄膜に形成するステップと、この薄膜を
ウェーハに貼張り付けることによってウェーハの上記配
線不良を修正するようにした配線修正方法。 - 【請求項２】 上記配線不良を、ウェーハにおける機能
モジュール単位で修正するようにした請求項１記載の配
線修正方法。 - 【請求項３】 上記配線不良を、ウェーハにおける半導
体チップ形成領域単位で修正するようにした請求項１記
載の配線修正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11313892A JPH05291258A (ja) | 1992-04-06 | 1992-04-06 | 配線修正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11313892A JPH05291258A (ja) | 1992-04-06 | 1992-04-06 | 配線修正方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291258A true JPH05291258A (ja) | 1993-11-05 |
Family
ID=14604529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11313892A Withdrawn JPH05291258A (ja) | 1992-04-06 | 1992-04-06 | 配線修正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006062913B4 (de) * | 2005-08-26 | 2017-04-06 | Mitsubishi Denki K.K. | Halbleitervorrichtung |
-
1992
- 1992-04-06 JP JP11313892A patent/JPH05291258A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006062913B4 (de) * | 2005-08-26 | 2017-04-06 | Mitsubishi Denki K.K. | Halbleitervorrichtung |
| DE102006062990B3 (de) | 2005-08-26 | 2018-10-11 | Mitsubishi Denki Kabushiki Kaisha | Verfahren zur Herstellung einer Halbleitervorrichtung, welche ein nichtflüchtiger Speicher ist, und Halbleitervorrichtung, welche ein nichtflüchtiger Speicher ist |
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Legal Events
| Date | Code | Title | Description |
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