JPH05291258A - 配線修正方法 - Google Patents
配線修正方法Info
- Publication number
- JPH05291258A JPH05291258A JP11313892A JP11313892A JPH05291258A JP H05291258 A JPH05291258 A JP H05291258A JP 11313892 A JP11313892 A JP 11313892A JP 11313892 A JP11313892 A JP 11313892A JP H05291258 A JPH05291258 A JP H05291258A
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- JP
- Japan
- Prior art keywords
- wiring
- wafer
- defect
- memory
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、半導体集積回路の配線修正
を、容易に、しかも短時間で行い得る技術を提供するこ
とにある。 【構成】 ウェーハプロービングテストにより、半導体
集積回路の診断情報を収集し、配線不良がある場合に、
当該不良を修正するための配線パターン34を薄膜35
に形成し、それをウェーハ31に貼合せることにより、
上記配線不良を修正する。
を、容易に、しかも短時間で行い得る技術を提供するこ
とにある。 【構成】 ウェーハプロービングテストにより、半導体
集積回路の診断情報を収集し、配線不良がある場合に、
当該不良を修正するための配線パターン34を薄膜35
に形成し、それをウェーハ31に貼合せることにより、
上記配線不良を修正する。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路の不良
救済技術、さらには不良配線を修正することによって不
良を救済するための技術に関し、例えば、ウェーハスケ
ールメモリに適用して有効な技術に関する。
救済技術、さらには不良配線を修正することによって不
良を救済するための技術に関し、例えば、ウェーハスケ
ールメモリに適用して有効な技術に関する。
【0002】
【従来の技術】半導体集積回路は、その回路素子の微細
化が進む中で高集積化の一途を辿っており、それに従っ
て配線の不所望な短絡や断線などに起因してその歩留ま
りは低下する傾向にある。このような不良を含む半導体
集積回路は、冗長構成を用いて救済される。例えば半導
体記憶装置では、ヒューズによって構成される冗長救済
回路が設けられ、それが熔断されるか否かによって機能
選択が可能とされている。また、不良の数や分布状態に
よっては救済することのできない不良ビットが残ってし
まうことがり、そのようなメモリはパーシャル品として
利用される。
化が進む中で高集積化の一途を辿っており、それに従っ
て配線の不所望な短絡や断線などに起因してその歩留ま
りは低下する傾向にある。このような不良を含む半導体
集積回路は、冗長構成を用いて救済される。例えば半導
体記憶装置では、ヒューズによって構成される冗長救済
回路が設けられ、それが熔断されるか否かによって機能
選択が可能とされている。また、不良の数や分布状態に
よっては救済することのできない不良ビットが残ってし
まうことがり、そのようなメモリはパーシャル品として
利用される。
【0003】尚、半導体記憶装置の欠陥救済について記
載されたものの例としては特願昭62−183159号
がある。
載されたものの例としては特願昭62−183159号
がある。
【0004】
【発明が解決しようとする課題】欠陥救済を、容易に、
しかも短時間で行うことは、半導体集積回路の製造コス
ト低下を図る上で極めて重要とされるが、従来の欠陥救
済について本発明者が検討したところ、個々の半導体チ
ップ形成領域毎に配線修正を行うのは、時間がかかり、
また、一つのウェーハ上に複数個のメモリブロックを形
成して成るウェーハスケールメモリなどにおいては、従
来の冗長救済技術では救済困難であることが見いだされ
た。
しかも短時間で行うことは、半導体集積回路の製造コス
ト低下を図る上で極めて重要とされるが、従来の欠陥救
済について本発明者が検討したところ、個々の半導体チ
ップ形成領域毎に配線修正を行うのは、時間がかかり、
また、一つのウェーハ上に複数個のメモリブロックを形
成して成るウェーハスケールメモリなどにおいては、従
来の冗長救済技術では救済困難であることが見いだされ
た。
【0005】本発明の目的は、半導体集積回路の配線修
正を、容易に、しかも短時間で行い得る技術を提供する
ことにある。
正を、容易に、しかも短時間で行い得る技術を提供する
ことにある。
【0006】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0007】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0008】すなわち、ウェーハプロービングテストに
より、配線不良を検出するステップと、この配線不良情
報に基づいて、当該配線不良を修正するための配線パタ
ーンを薄膜に形成するステップと、この薄膜をウェーハ
に貼張り付けることによってウェーハの配線不良を修正
するものである。このとき、上記配線不良を、ウェーハ
における機能モジュール単位で修正することができ、ま
た、上記配線不良を、ウェーハにおける半導体チップ形
成領域単位で修正することができる。
より、配線不良を検出するステップと、この配線不良情
報に基づいて、当該配線不良を修正するための配線パタ
ーンを薄膜に形成するステップと、この薄膜をウェーハ
に貼張り付けることによってウェーハの配線不良を修正
するものである。このとき、上記配線不良を、ウェーハ
における機能モジュール単位で修正することができ、ま
た、上記配線不良を、ウェーハにおける半導体チップ形
成領域単位で修正することができる。
【0009】
【作用】上記した手段によれば、配線不良情報に基づい
て、当該配線不良を修正するための配線パターンを薄膜
に形成し、それをウェーハに貼張り付けることは、不良
救済の容易化と、それに要する時間短縮とを達成する。
て、当該配線不良を修正するための配線パターンを薄膜
に形成し、それをウェーハに貼張り付けることは、不良
救済の容易化と、それに要する時間短縮とを達成する。
【0010】
【実施例】図3には本発明の一実施例方法が適用される
ウェーハスケールメモリが示される。
ウェーハスケールメモリが示される。
【0011】同図に示されるウェーハスケールメモリ1
は、公知の半導体集積回路製造技術によってシリコン基
板のような1個の半導体基板に形成される。ウェーハス
ケールメモリ1には、横にi個、縦にi個のメモリブロ
ックMB11〜MBiiが形成されている。上記それぞれ
のメモリブロックMB11〜MBiiは相互に同一の構成
を有し、例えばDRAM(ダイナミック・ランダム・ア
クセス・メモリ)によって構成される。
は、公知の半導体集積回路製造技術によってシリコン基
板のような1個の半導体基板に形成される。ウェーハス
ケールメモリ1には、横にi個、縦にi個のメモリブロ
ックMB11〜MBiiが形成されている。上記それぞれ
のメモリブロックMB11〜MBiiは相互に同一の構成
を有し、例えばDRAM(ダイナミック・ランダム・ア
クセス・メモリ)によって構成される。
【0012】図4には一つのメモリブロックMB11の構
成が代表的に示される。このメモリブロックMB11は、
図示しないダイナミック型メモリセルをマトリクス配置
したメモリセルアレイ2を有し、ダイナミック型メモリ
セルの選択端子は行毎にワード線3に結合される。ま
た、ダイナミック型メモリセルのデータ入出力端子は列
毎にビット線4に結合され、ビット線4は、カラム選択
回路5を介して共通データ線6に共通接続される。
成が代表的に示される。このメモリブロックMB11は、
図示しないダイナミック型メモリセルをマトリクス配置
したメモリセルアレイ2を有し、ダイナミック型メモリ
セルの選択端子は行毎にワード線3に結合される。ま
た、ダイナミック型メモリセルのデータ入出力端子は列
毎にビット線4に結合され、ビット線4は、カラム選択
回路5を介して共通データ線6に共通接続される。
【0013】上記ワード線3はロウアドレスデコーダ及
びワードドライバ7の出力端子に結合され、このロウア
ドレスデコーダ及びワードドライバ7はロウアドレスバ
ッファ及びアドレスラッチ回路8の出力アドレス信号に
呼応する1本のワード線を選択レベルに駆動する。
びワードドライバ7の出力端子に結合され、このロウア
ドレスデコーダ及びワードドライバ7はロウアドレスバ
ッファ及びアドレスラッチ回路8の出力アドレス信号に
呼応する1本のワード線を選択レベルに駆動する。
【0014】上記カラム選択回路5はそれぞれのビット
線対に1対1対応される選択スイッチ素子を含み、それ
ら選択スイッチ素子の選択端子はカラムアドレスデコー
ダ9の出力端子に結合される。カラムアドレスデコーダ
9は、カラムアドレスバッファ及びアドレスラッチ回路
10の出力アドレス信号に呼応する選択スイッチ素子を
オン状態に制御して、この選択スイッチ素子に結合され
るビット線を共通データ線6に導通にする。
線対に1対1対応される選択スイッチ素子を含み、それ
ら選択スイッチ素子の選択端子はカラムアドレスデコー
ダ9の出力端子に結合される。カラムアドレスデコーダ
9は、カラムアドレスバッファ及びアドレスラッチ回路
10の出力アドレス信号に呼応する選択スイッチ素子を
オン状態に制御して、この選択スイッチ素子に結合され
るビット線を共通データ線6に導通にする。
【0015】上記ロウアドレスバッファ及びアドレスラ
ッチ回路8にはアドレスマルチプレクサ11を介してロ
ウアドレス信号ADRSrが供給され、また、カラムア
ドレスバッファ及びアドレスラッチ回路10にはアドレ
スマルチプレクサ11を介してカラムアドレス信号AD
RScが供給される。上記アドレスマルチプレクサ11
は、外部から供給されるロウアドレスストローブ信号R
AS1*(*はローアクティブまたは信号反転を示す)
がローレベルにネゲートされるタイミングに同期してロ
ウアドレス信号ADRSrをロウアドレスバッファ及び
アドレスラッチ回路8に与え、また、外部から供給され
るカラムアドレスストローブ信号CAS1*がローレベ
ルにネゲートされるタイミングに同期してカラムアドレ
ス信号ADRScをカラムアドレスバッファ及びアドレ
スラッチ回路10に与える。
ッチ回路8にはアドレスマルチプレクサ11を介してロ
ウアドレス信号ADRSrが供給され、また、カラムア
ドレスバッファ及びアドレスラッチ回路10にはアドレ
スマルチプレクサ11を介してカラムアドレス信号AD
RScが供給される。上記アドレスマルチプレクサ11
は、外部から供給されるロウアドレスストローブ信号R
AS1*(*はローアクティブまたは信号反転を示す)
がローレベルにネゲートされるタイミングに同期してロ
ウアドレス信号ADRSrをロウアドレスバッファ及び
アドレスラッチ回路8に与え、また、外部から供給され
るカラムアドレスストローブ信号CAS1*がローレベ
ルにネゲートされるタイミングに同期してカラムアドレ
ス信号ADRScをカラムアドレスバッファ及びアドレ
スラッチ回路10に与える。
【0016】ロウアドレスストローブ信号RAS1*及
びカラムアドレスストローブ信号CAS1*などの制御
信号はタイミングジェネレータ12に供給され、このタ
イミングジェネレータ12から出力される各種内部制御
信号13に基づいてアドレスマルチプレクサ11による
アドレス信号の取り込み制御などが行われる。上記ロウ
アドレスストローブ信号RAS1*は、メモリブロック
MB11の動作を選択するための選択信号とみなされ、そ
れがアサートされることによりメモリブロックMB11の
各種内部回路が活性化されて動作可能な状態に制御され
る。特に上記共通データ線6に結合された入出力回路1
4は、カラムアドレスストローブ信号CAS1*がアサ
ートされることに基づいてデータの入出力動作が可能に
制御されるようになっている。尚、図示はしないが、タ
イミングジェネレータ12にはリード・ライト動作を指
示するための制御信号も供給される。
びカラムアドレスストローブ信号CAS1*などの制御
信号はタイミングジェネレータ12に供給され、このタ
イミングジェネレータ12から出力される各種内部制御
信号13に基づいてアドレスマルチプレクサ11による
アドレス信号の取り込み制御などが行われる。上記ロウ
アドレスストローブ信号RAS1*は、メモリブロック
MB11の動作を選択するための選択信号とみなされ、そ
れがアサートされることによりメモリブロックMB11の
各種内部回路が活性化されて動作可能な状態に制御され
る。特に上記共通データ線6に結合された入出力回路1
4は、カラムアドレスストローブ信号CAS1*がアサ
ートされることに基づいてデータの入出力動作が可能に
制御されるようになっている。尚、図示はしないが、タ
イミングジェネレータ12にはリード・ライト動作を指
示するための制御信号も供給される。
【0017】図4に示されるように構成されたメモリブ
ロックMB11〜MBiiには、外部から時分割で与えら
れるアドレス信号ADRSr,ADRScが内部アドレ
スバス15を介して共通に供給される。また、メモリブ
ロックMB11〜MBiiの入出力回路14は内部データ
バス16に共通接続され、データ入出力バッファ17を
介して外部とインタフェース可能にされている。
ロックMB11〜MBiiには、外部から時分割で与えら
れるアドレス信号ADRSr,ADRScが内部アドレ
スバス15を介して共通に供給される。また、メモリブ
ロックMB11〜MBiiの入出力回路14は内部データ
バス16に共通接続され、データ入出力バッファ17を
介して外部とインタフェース可能にされている。
【0018】図3において20はRASジェネレータ、
21はCASジェネレータである。RASジェネレータ
20は同一行のメモリブロックに共通のロウアドレスス
トローブ信号RAS1*〜RASi*を形成し、また、
CASジェネレータ21は同一列のメモリブロックに共
通のカラムアドレスストローブ信号CAS1*〜CAS
i*を形成する。
21はCASジェネレータである。RASジェネレータ
20は同一行のメモリブロックに共通のロウアドレスス
トローブ信号RAS1*〜RASi*を形成し、また、
CASジェネレータ21は同一列のメモリブロックに共
通のカラムアドレスストローブ信号CAS1*〜CAS
i*を形成する。
【0019】上記RASジェネレート20及びCASジ
ェネレータ21にはクロックCLKを計数するカウンタ
22のカウント出力COUNTが与えられると共に、選
択制御信号SX,SYが与えられる。カウンタ22のカ
ウントアップ値は少なくともi以上とされる。選択制御
信号SX,SYはメモリブロックMB11〜MBiiの中
から所望のメモリブロックを選択指示するための信号と
みなされる。
ェネレータ21にはクロックCLKを計数するカウンタ
22のカウント出力COUNTが与えられると共に、選
択制御信号SX,SYが与えられる。カウンタ22のカ
ウントアップ値は少なくともi以上とされる。選択制御
信号SX,SYはメモリブロックMB11〜MBiiの中
から所望のメモリブロックを選択指示するための信号と
みなされる。
【0020】カウンタ22は、特に制限されないが、選
択制御信号SX,SYが共にローレベルからハイレベル
に変化されることに呼応して計数動作をリセットして1
から計数動作を開始し、選択制御信号SYがハイレベル
にされているときに他方の選択制御信号SXがハイレベ
ルからローレベルに変化される場合にも計数動作をリセ
ットして1から計数動作を開始する。
択制御信号SX,SYが共にローレベルからハイレベル
に変化されることに呼応して計数動作をリセットして1
から計数動作を開始し、選択制御信号SYがハイレベル
にされているときに他方の選択制御信号SXがハイレベ
ルからローレベルに変化される場合にも計数動作をリセ
ットして1から計数動作を開始する。
【0021】RASジェネレータ20は、選択制御信号
SXがハイレベルからローレベルに変化されるタイミン
グに呼応してカウント出力COUNTをラッチしてデコ
ードすることにより、そのカウント出力COUNTの値
に応じた一つのロウアドレスストローブ信号をアサート
する。アサートされたロウアドレスストローブ信号は選
択制御信号SXがローレベルからハイレベルに変化され
るタイミングに呼応してネゲートされる。
SXがハイレベルからローレベルに変化されるタイミン
グに呼応してカウント出力COUNTをラッチしてデコ
ードすることにより、そのカウント出力COUNTの値
に応じた一つのロウアドレスストローブ信号をアサート
する。アサートされたロウアドレスストローブ信号は選
択制御信号SXがローレベルからハイレベルに変化され
るタイミングに呼応してネゲートされる。
【0022】CASジェネレータ21は、選択制御信号
SYがハイレベルからローレベルに変化されるタイミン
グに呼応してカウント出力COUNTをラッチしてデコ
ードすることにより、そのカウント出力COUNTの値
に応じた一つのカラムアドレスストローブ信号をアサー
トする。アサートされたカラムアドレスストローブ信号
は選択制御信号SYがローレベルからハイレベルに変化
されるタイミングに呼応してネゲートされる。
SYがハイレベルからローレベルに変化されるタイミン
グに呼応してカウント出力COUNTをラッチしてデコ
ードすることにより、そのカウント出力COUNTの値
に応じた一つのカラムアドレスストローブ信号をアサー
トする。アサートされたカラムアドレスストローブ信号
は選択制御信号SYがローレベルからハイレベルに変化
されるタイミングに呼応してネゲートされる。
【0023】図1には上記のように構成されたウェーハ
スケールメモリ1の配線不良修正の流れが示される。
スケールメモリ1の配線不良修正の流れが示される。
【0024】先ず、ウェーハプロービングテストによ
り、ウェーハスケールメモリ1の動作診断が行われ、そ
のときの診断情報が収集される(ステップ41)。ウェ
ーハスケールメモリ1の良品のデータは既に得られてお
り、それと、上記ステップ41で得られた情報を比較す
ることにより、配線不良があるか否かが判断され(ステ
ップ42)、配線不良がある(YES)と判断された場
合には、配線短絡箇所などが必要に応じて切放され(ス
テップ43)、配線不良を修正するための配線パターン
が薄膜に形成される(ステップ44)。そしてそのよう
に配線パターンが形成された薄膜が、ウェーハに貼合さ
れることによって配線修正が行われる(ステップ4
5)。
り、ウェーハスケールメモリ1の動作診断が行われ、そ
のときの診断情報が収集される(ステップ41)。ウェ
ーハスケールメモリ1の良品のデータは既に得られてお
り、それと、上記ステップ41で得られた情報を比較す
ることにより、配線不良があるか否かが判断され(ステ
ップ42)、配線不良がある(YES)と判断された場
合には、配線短絡箇所などが必要に応じて切放され(ス
テップ43)、配線不良を修正するための配線パターン
が薄膜に形成される(ステップ44)。そしてそのよう
に配線パターンが形成された薄膜が、ウェーハに貼合さ
れることによって配線修正が行われる(ステップ4
5)。
【0025】図1には、配線不良を修正するための配線
パターンが形成された薄膜の貼合せの様子が示される。
パターンが形成された薄膜の貼合せの様子が示される。
【0026】図1において、31は配線不良箇所を含む
ウェーハであり、このウェーハ31に、上記ウェーハス
ケールメモリ1が形成される。そのようなウェーハ31
に、配線不良を修正するための配線パターン34が形成
された薄膜35が貼合され、それによって、配線不良を
修正するための配線が、ウェーハにおける機能モジュー
ル単位で行われる。
ウェーハであり、このウェーハ31に、上記ウェーハス
ケールメモリ1が形成される。そのようなウェーハ31
に、配線不良を修正するための配線パターン34が形成
された薄膜35が貼合され、それによって、配線不良を
修正するための配線が、ウェーハにおける機能モジュー
ル単位で行われる。
【0027】上記の配線不良の終了後に、再び動作試験
が行われ(ステップ46)、そこで正常動作が確認され
たなら、組立て工程に移行され、ダイシングやパッケー
ジングが行われる。
が行われ(ステップ46)、そこで正常動作が確認され
たなら、組立て工程に移行され、ダイシングやパッケー
ジングが行われる。
【0028】尚、上記ステップ42の判別において、不
良が認められなかった場合には、上記の配線修正は不要
であるから、そのまま組立工程に移行される。
良が認められなかった場合には、上記の配線修正は不要
であるから、そのまま組立工程に移行される。
【0029】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【0030】(1)ウェーハプロービングテストにより
診断情報が収集され、その情報に基づいて配線不良があ
るか否かが判断され、配線不良がある場合に、配線短絡
箇所などが必要に応じて切放され、配線不良を修正する
ための配線パターン34が薄膜35に形成され、そのよ
うな薄膜35が、ウェーハ31に貼合されることによ
り、ウェーハ単位の配線不良を簡単に修正することがで
きる。
診断情報が収集され、その情報に基づいて配線不良があ
るか否かが判断され、配線不良がある場合に、配線短絡
箇所などが必要に応じて切放され、配線不良を修正する
ための配線パターン34が薄膜35に形成され、そのよ
うな薄膜35が、ウェーハ31に貼合されることによ
り、ウェーハ単位の配線不良を簡単に修正することがで
きる。
【0031】(2)上記(1)の作用効果は、特に、一
つのウェーハ上に複数個のメモリブロックを形成して成
るウェーハスケールメモリにおいて、顕著である。
つのウェーハ上に複数個のメモリブロックを形成して成
るウェーハスケールメモリにおいて、顕著である。
【0032】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【0033】例えば、上記実施例では、一つのウェーハ
上に複数個のメモリブロックを形成して成るウェーハス
ケールメモリの配線救済について説明したが、本発明は
それに限定されるものではなく、一つのウェーハ上に複
数の半導体チップ形成領域が形成され、ダイシングによ
りそれらチップが切出される場合にも、そのようなチッ
プ形成領域単位で配線修正を行うことができる。
上に複数個のメモリブロックを形成して成るウェーハス
ケールメモリの配線救済について説明したが、本発明は
それに限定されるものではなく、一つのウェーハ上に複
数の半導体チップ形成領域が形成され、ダイシングによ
りそれらチップが切出される場合にも、そのようなチッ
プ形成領域単位で配線修正を行うことができる。
【0034】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるウェー
ハスケールメモリに適用した場合について説明したが、
本発明はそれに限定されるものではなく、データ処理装
置など各種半導体集積回路の配線救済に適用することが
できる。
なされた発明をその背景となった利用分野であるウェー
ハスケールメモリに適用した場合について説明したが、
本発明はそれに限定されるものではなく、データ処理装
置など各種半導体集積回路の配線救済に適用することが
できる。
【0035】本発明は、少なくともウェーハに半導体集
積回路が形成されることを条件に適用することができ
る。
積回路が形成されることを条件に適用することができ
る。
【0036】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0037】すなわち、配線不良情報に基づいて、当該
配線不良を修正するための配線パターンを薄膜に形成
し、それをウェーハに貼張り付けることにより、不良救
済を容易に行うことができ、また、配線修正に要する時
間を短縮することができる。
配線不良を修正するための配線パターンを薄膜に形成
し、それをウェーハに貼張り付けることにより、不良救
済を容易に行うことができ、また、配線修正に要する時
間を短縮することができる。
【図1】本発明の一実施例である配線修正の様子が示さ
れる斜視図である。
れる斜視図である。
【図2】本発明の一実施例である配線修正の流れが示さ
れるフローチャートである。
れるフローチャートである。
【図3】本発明の一実施例方法が適用されるウェーハス
ケールメモリの構成ブロック図である。
ケールメモリの構成ブロック図である。
【図4】上記ウェーハスケールメモリの主要部の構成ブ
ロック図である。
ロック図である。
1 ウェーハスケールメモリ MB11〜MBii メモリブロック 2 メモリセルアレイ 5 カラム選択回路 7 ロウアドレスデコーダ及びワードドライバ 8 ロウアドレリスバッファ及びアドレスラッチ回路 9 カラムアドレスデコーダ 10 カラムアドレスバッファ及びアドレスラッチ回路 ADRSr ロウアドレス信号 ADRSc カラムアドレス信号 20 RASジェネレータ 21 CASジェネレータ 22 カウンタ RAS1*〜RASi* ロウアドレスストローブ信号 CAS1*〜CASi* カラムアドレスストローブ信
号 SX,SY 選択制御信号 CLK クロック 31 ウェーハ 34 配線パターン 35 薄膜
号 SX,SY 選択制御信号 CLK クロック 31 ウェーハ 34 配線パターン 35 薄膜
Claims (3)
- 【請求項1】 ウェーハプロービングテストにより、半
導体集積回路の配線不良を検出するステップと、この配
線不良情報に基づいて、当該配線不良を修正するための
配線パターンを薄膜に形成するステップと、この薄膜を
ウェーハに貼張り付けることによってウェーハの上記配
線不良を修正するようにした配線修正方法。 - 【請求項2】 上記配線不良を、ウェーハにおける機能
モジュール単位で修正するようにした請求項1記載の配
線修正方法。 - 【請求項3】 上記配線不良を、ウェーハにおける半導
体チップ形成領域単位で修正するようにした請求項1記
載の配線修正方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11313892A JPH05291258A (ja) | 1992-04-06 | 1992-04-06 | 配線修正方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11313892A JPH05291258A (ja) | 1992-04-06 | 1992-04-06 | 配線修正方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05291258A true JPH05291258A (ja) | 1993-11-05 |
Family
ID=14604529
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11313892A Withdrawn JPH05291258A (ja) | 1992-04-06 | 1992-04-06 | 配線修正方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05291258A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102006062913B4 (de) * | 2005-08-26 | 2017-04-06 | Mitsubishi Denki K.K. | Halbleitervorrichtung |
-
1992
- 1992-04-06 JP JP11313892A patent/JPH05291258A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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DE102006062913B4 (de) * | 2005-08-26 | 2017-04-06 | Mitsubishi Denki K.K. | Halbleitervorrichtung |
DE102006062990B3 (de) | 2005-08-26 | 2018-10-11 | Mitsubishi Denki Kabushiki Kaisha | Verfahren zur Herstellung einer Halbleitervorrichtung, welche ein nichtflüchtiger Speicher ist, und Halbleitervorrichtung, welche ein nichtflüchtiger Speicher ist |
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