JPS6080200A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6080200A JPS6080200A JP58186926A JP18692683A JPS6080200A JP S6080200 A JPS6080200 A JP S6080200A JP 58186926 A JP58186926 A JP 58186926A JP 18692683 A JP18692683 A JP 18692683A JP S6080200 A JPS6080200 A JP S6080200A
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- JP
- Japan
- Prior art keywords
- fuse
- memory cell
- address
- bit pattern
- rom
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体メモリ装置1%に冗長メモリセルを備え
た半導体メモリ装置に関する。
た半導体メモリ装置に関する。
技術の背景
近年、半導体メモリ装置は飛躍的に集積度を増している
。例えば256kbitメモリも実用段階に入りつつあ
る。このような高集積化された半導体メモリ装置(以下
単にメモリとも略称する)では欠陥メモリセルを含む確
率も同時に高くなる。
。例えば256kbitメモリも実用段階に入りつつあ
る。このような高集積化された半導体メモリ装置(以下
単にメモリとも略称する)では欠陥メモリセルを含む確
率も同時に高くなる。
そこで数個以内の欠陥があるときには、メモリテップを
廃棄せず、その中に予め準備された冗長メモリセルによ
って欠陥メモリセルを代替することが行われている。使
用に際しては、アドレス比較回路により当該欠陥メモリ
セルがアドレス指定されたことを検知したとき、前記冗
長メモリセルへ −飛ぶようにする。ここに、アドレス
比較回路は通常の外部アドレス入力とヒユーズROM
(readonly memory )の出力とを比較
して両者の一致を検出する。該ヒユーズROMは前記欠
陥メモリセルのアドレスを固定的に保持するものである
。
廃棄せず、その中に予め準備された冗長メモリセルによ
って欠陥メモリセルを代替することが行われている。使
用に際しては、アドレス比較回路により当該欠陥メモリ
セルがアドレス指定されたことを検知したとき、前記冗
長メモリセルへ −飛ぶようにする。ここに、アドレス
比較回路は通常の外部アドレス入力とヒユーズROM
(readonly memory )の出力とを比較
して両者の一致を検出する。該ヒユーズROMは前記欠
陥メモリセルのアドレスを固定的に保持するものである
。
本発明は、このようなヒユーズROMについて主として
言及するものである。
言及するものである。
従来技術と問題点
第1図は半導体メモリ装置内に設けられるヒユーズRO
Mの従来構成例を示す回路図である。本図において、1
2−0.32−1 ・ 12−nはそれぞれピッ) B
、、 B、・・・BrLに対応するヒユーズであり、ビ
ットB、について溶断された状態を示し。
Mの従来構成例を示す回路図である。本図において、1
2−0.32−1 ・ 12−nはそれぞれピッ) B
、、 B、・・・BrLに対応するヒユーズであり、ビ
ットB、について溶断された状態を示し。
これら全体でヒユーズROMをなす。このようにして形
成されたヒユーズItOMは、欠陥メモリセルのアドレ
スを表わしている。そこで、さらに後の工程では該RO
Mから一定のアドレスビット出力を取り出す所要の配線
を施しく図示せず)、既述のアドレス比較回路に導く。
成されたヒユーズItOMは、欠陥メモリセルのアドレ
スを表わしている。そこで、さらに後の工程では該RO
Mから一定のアドレスビット出力を取り出す所要の配線
を施しく図示せず)、既述のアドレス比較回路に導く。
本発明の課題は、ヒユーズ12−0〜12−ルを如何に
、欠陥メモリセルのアドレスに従って溶断するかにある
。この第1図に示す従来のヒユーズROMでは、まず、
各ヒユーズ対応で溶断用バッド11−0.11−1・・
・11−ルを設け、溶断したいヒユーズにつながるパッ
ド(11−Q・・・11−几のいずれカリに対し選択的
に溶断するに十分な高電圧を印加する。この溶断作業は
パッケージ前のウェーハ状のメモリテップについてなさ
れ、従って。
、欠陥メモリセルのアドレスに従って溶断するかにある
。この第1図に示す従来のヒユーズROMでは、まず、
各ヒユーズ対応で溶断用バッド11−0.11−1・・
・11−ルを設け、溶断したいヒユーズにつながるパッ
ド(11−Q・・・11−几のいずれカリに対し選択的
に溶断するに十分な高電圧を印加する。この溶断作業は
パッケージ前のウェーハ状のメモリテップについてなさ
れ、従って。
上記パッド11−0・・・11−71は、パッケージさ
れた後においてダε−パッドとなる。ところが、これら
ダミーパッドはそれぞれの所要面積Sが大である上に、
全体として(′7L+1)Sという面積を必要とする。
れた後においてダε−パッドとなる。ところが、これら
ダミーパッドはそれぞれの所要面積Sが大である上に、
全体として(′7L+1)Sという面積を必要とする。
これは明°らかにメモリの高集積化に反し1問題である
。
。
発明の目的
上記問題に鑑み本発明は、所要面積の少ないヒユーズR
OMを備えた半導体メモリ装置を提供することを目的と
するものである。
OMを備えた半導体メモリ装置を提供することを目的と
するものである。
発明の構成
上記目的を達成するために本発明は、谷ヒユーズの一端
にそれぞれ直列接続されるトランジスタと、各該ヒユー
ズの他端に共通に接続する単一の溶断用バッドとを備え
、メモリに本来的な通常の複数のアドレス入力パッドが
対応する前記トランジスタのグー9トにも接続されるよ
うにしたことを特徴とするものである。
にそれぞれ直列接続されるトランジスタと、各該ヒユー
ズの他端に共通に接続する単一の溶断用バッドとを備え
、メモリに本来的な通常の複数のアドレス入力パッドが
対応する前記トランジスタのグー9トにも接続されるよ
うにしたことを特徴とするものである。
発明の実施例
以下図面に従って本発明を説明する。
第2図は半導体メモリ装置内に設けられる1本発明に基
づくヒユーズROMの基本構成例を示す回路図である。
づくヒユーズROMの基本構成例を示す回路図である。
本図において、12−0・・・124は既述のヒユーズ
であり、ヒユーズ12−1等は後に溶断されるものとす
る。各ヒユーズの一端にはそれぞれ直列にトランジスタ
22−0.22−1・・・22−n−が接続される。谷
ヒユーズの他端は共通に単一の溶断用パッド21に接続
される。さらに各トランジスタ22−0・・・22−f
Lの各ゲートは対応するアドレス入力パッド23−0.
23−L・・・23−ルに接続δれる。これらアドレス
人力バッド23−0゜23〜1・・・23−ルには、メ
モリセルアレイ内の所定のメモリセルを指定するアドレ
スA。、A4・・・ATLが印加される。このメモリの
指定のため9通常のメモリ使用時においてこれらアドレ
スはデコーダDECへ入力される。
であり、ヒユーズ12−1等は後に溶断されるものとす
る。各ヒユーズの一端にはそれぞれ直列にトランジスタ
22−0.22−1・・・22−n−が接続される。谷
ヒユーズの他端は共通に単一の溶断用パッド21に接続
される。さらに各トランジスタ22−0・・・22−f
Lの各ゲートは対応するアドレス入力パッド23−0.
23−L・・・23−ルに接続δれる。これらアドレス
人力バッド23−0゜23〜1・・・23−ルには、メ
モリセルアレイ内の所定のメモリセルを指定するアドレ
スA。、A4・・・ATLが印加される。このメモリの
指定のため9通常のメモリ使用時においてこれらアドレ
スはデコーダDECへ入力される。
一方、メモリの製造段階では、欠陥メモリセルに相当す
るアドレス(Ao・・・ATL)をアドレス人力バッド
23−0.23−1・・・23−fL に与え、そのア
ドレスと同一のビットパターンをもって、トランジスタ
22−0.22−1・・・22−ルをオン又はオフ状態
にする。ここで、溶断用バッド21に高電圧を加えると
、オン状態のトランジスタにつながるヒユーズのみが前
記ビットパターンをもって溶断され、ヒユーズROM2
0が形成される。
るアドレス(Ao・・・ATL)をアドレス人力バッド
23−0.23−1・・・23−fL に与え、そのア
ドレスと同一のビットパターンをもって、トランジスタ
22−0.22−1・・・22−ルをオン又はオフ状態
にする。ここで、溶断用バッド21に高電圧を加えると
、オン状態のトランジスタにつながるヒユーズのみが前
記ビットパターンをもって溶断され、ヒユーズROM2
0が形成される。
第2図のヒユーズROMと第1図のヒユーズROMを比
べると、溶断用バッド21に要する而びに各パッド11
−0・・・1l−rL(第1図)の面積である。ここに
メモリの集積度tま大幅に増大する。
べると、溶断用バッド21に要する而びに各パッド11
−0・・・1l−rL(第1図)の面積である。ここに
メモリの集積度tま大幅に増大する。
この理由は、第1図に示したアドレス対応の複数のパッ
ド(it−o ・1t−rL) 1. iつのパッド2
1に置き換えたからである。このように単一のパッド2
LKすることができたのは1本来的な通常のアドレス入
力パッド23−0・・・23−ルを利用して、これらに
それぞれつながるゲートを備え大。
ド(it−o ・1t−rL) 1. iつのパッド2
1に置き換えたからである。このように単一のパッド2
LKすることができたのは1本来的な通常のアドレス入
力パッド23−0・・・23−ルを利用して、これらに
それぞれつながるゲートを備え大。
アドレス対応のトランジスタ22−0.22−1・・・
22−ルを設りたからである。この場合、トランジスタ
22−0・・・22−ルの形成に要する面積と。
22−ルを設りたからである。この場合、トランジスタ
22−0・・・22−ルの形成に要する面積と。
各ゲートと各アドレス人力パッドの配線に要する面積と
が余分に必要となるが、パッド面積を(rL+1)Sか
らSへと激減させたことに比べれば。
が余分に必要となるが、パッド面積を(rL+1)Sか
らSへと激減させたことに比べれば。
殆ど問題にならない面積増である。
第3図は第2図に示したヒユーズROMの位置づけを説
明するためのメモリ構成の全体図である。
明するためのメモリ構成の全体図である。
本図において、31はメモリセルアレイ(MCA)であ
り、その中に欠陥メモリセルを代替する冗長メモリセル
も含む。通常のメモリセルを選択するのがロウ・デコー
ダ(RDEC)32−Rおよびコラム・デコーダ(CD
EC)32−Cであり、冗長メモリセルを選択するのが
ロウ側冗長セルドライバ33−Rおよびデコーダ34−
Rと、コラム側冗長セルドライバ:33−Cおよびデコ
ーダ34−Cである。
り、その中に欠陥メモリセルを代替する冗長メモリセル
も含む。通常のメモリセルを選択するのがロウ・デコー
ダ(RDEC)32−Rおよびコラム・デコーダ(CD
EC)32−Cであり、冗長メモリセルを選択するのが
ロウ側冗長セルドライバ33−Rおよびデコーダ34−
Rと、コラム側冗長セルドライバ:33−Cおよびデコ
ーダ34−Cである。
、これらデコーダ32−1ζ、32−C,34−R,3
4−Cの駆動はアドレスAi(第2図に示したA。・・
・Anの任意の1つを表わす)に基づきなされ、第2図
に示したアドレス入力パッド23−0・・・z3−yz
(任意の1つである23−iのみ示す)に入力される。
4−Cの駆動はアドレスAi(第2図に示したA。・・
・Anの任意の1つを表わす)に基づきなされ、第2図
に示したアドレス入力パッド23−0・・・z3−yz
(任意の1つである23−iのみ示す)に入力される。
なお、ロウ系の駆動とコラム系の駆動とはRAS(ro
w address 5trobe )信号とCAS
(columnaddress atro、be)信号
とにより、相互にタイミングをずらして択−交互的にな
される。外部アドレスAiは、アドレスバッファ(AD
B)35により、相補的な内部アドレスA′、およびA
i となる。
w address 5trobe )信号とCAS
(columnaddress atro、be)信号
とにより、相互にタイミングをずらして択−交互的にな
される。外部アドレスAiは、アドレスバッファ(AD
B)35により、相補的な内部アドレスA′、およびA
i となる。
これらアドレスA’i Aiはデコーダ32−R。
32−Cのみならず、既述のアドレス比較回路(ロウ側
の36−Rおよびコラム側の36−C) にも供給され
る。回路36−Rおよび36−Cの各第1比較入力には
1本発明で言及するヒユーズROM37−R(ロウ側)
および37−C(コラム側) (いずれも第2図の20
に相当)からの出力が印加される。ただし図では冗長ア
ドレス出力の任意の1つ(a7−R,a7−0) Lか
描いていない。
の36−Rおよびコラム側の36−C) にも供給され
る。回路36−Rおよび36−Cの各第1比較入力には
1本発明で言及するヒユーズROM37−R(ロウ側)
および37−C(コラム側) (いずれも第2図の20
に相当)からの出力が印加される。ただし図では冗長ア
ドレス出力の任意の1つ(a7−R,a7−0) Lか
描いていない。
外部から与えしれたアドレスとヒユーズROMのアドレ
スとが一致したとき、ロウ側スイッチ38−Rおよびコ
ラム側スイッチ38−Cを冗長側に切替えて、それぞれ
ワードドライバ出力WDおよびコラムイネーブルクロッ
クCEを、デコーダ34−Rおよび34−Cに与え、冗
長メモリセルをアクセスする。
スとが一致したとき、ロウ側スイッチ38−Rおよびコ
ラム側スイッチ38−Cを冗長側に切替えて、それぞれ
ワードドライバ出力WDおよびコラムイネーブルクロッ
クCEを、デコーダ34−Rおよび34−Cに与え、冗
長メモリセルをアクセスする。
第4図は本発明に係るヒューズルOMの詳細な一例を部
分的に示す回路図であり、第5図は第4図の回路の動作
説明に用いる波形図である。第4図は第2図における1
ビット分の系(L番目のビット)のみしか描いていない
が、他のビット系も全てこルと同じ構成である。又、第
4図中のトランジスタz2−i (第2図中の任意の1
つのトランジスタ) + 溶Ivr用パッド21.冗長
アドレス出力aL 内部アドレ−” A’z ヒユーズ
1z−i (第2図中の任意の1つのヒユーズ)につい
ては、既に第2図又は第3図で説明したとおりである。
分的に示す回路図であり、第5図は第4図の回路の動作
説明に用いる波形図である。第4図は第2図における1
ビット分の系(L番目のビット)のみしか描いていない
が、他のビット系も全てこルと同じ構成である。又、第
4図中のトランジスタz2−i (第2図中の任意の1
つのトランジスタ) + 溶Ivr用パッド21.冗長
アドレス出力aL 内部アドレ−” A’z ヒユーズ
1z−i (第2図中の任意の1つのヒユーズ)につい
ては、既に第2図又は第3図で説明したとおりである。
ロウ系のヒーーズを溶断するか否か、コラム系のヒーー
ズを溶断するか否かは、第5図の(1)および<2)K
示すRAS信号およびCAS信号のタイミングで定めら
れる。どちらの系であっても動作は同じである。ヒユー
ズ1z−iを溶断するか否かは、内部アドレスA’iC
第5図の(8)うの論理で定まる。”Hllなら、トラ
ンジスタ41がオン、トランジスタ22−iがオフとな
ってヒユーズ12−iはそのままである。従って逆にL
゛なら、ヒユーズ12−Lは醪堕きれる。
ズを溶断するか否かは、第5図の(1)および<2)K
示すRAS信号およびCAS信号のタイミングで定めら
れる。どちらの系であっても動作は同じである。ヒユー
ズ1z−iを溶断するか否かは、内部アドレスA’iC
第5図の(8)うの論理で定まる。”Hllなら、トラ
ンジスタ41がオン、トランジスタ22−iがオフとな
ってヒユーズ12−iはそのままである。従って逆にL
゛なら、ヒユーズ12−Lは醪堕きれる。
動作は筐ずCO倍信号′H”(第5図の(4))とする
ことから始まる。これによりトランジスタ42がオンと
なり、トランジスタ42′を経由して、はぼV。0がキ
ャパシタ43に充電される。その後補助溶断パッド44
に9例えば7〜10■の電圧を加える。ここにブートス
トラップ分効果により。
ことから始まる。これによりトランジスタ42がオンと
なり、トランジスタ42′を経由して、はぼV。0がキ
ャパシタ43に充電される。その後補助溶断パッド44
に9例えば7〜10■の電圧を加える。ここにブートス
トラップ分効果により。
オンとなっているトランジスタ45を通じて、ノードN
を10数Vに引上げる。10数Vの引上げが終えたのち
、AD倍信号第5図の(5))を加えてトランジスタ4
6をオンにし、トランジスタ45のゲート電位を引き下
げて、該トランジスタ45をオフにする。オフにしてお
かないと、後にアドレスNiによってトランジスタ41
がオンに7z+たとき、パッド43 (7〜IOVがか
かつている)からトランジスタ45全通して直流大電流
−t!x流れてし1うのである。なお、ノードNにto
@Vという高電圧を加えるのは、トランジスタ22−1
が十分ターンオンできるようにするためであり。
を10数Vに引上げる。10数Vの引上げが終えたのち
、AD倍信号第5図の(5))を加えてトランジスタ4
6をオンにし、トランジスタ45のゲート電位を引き下
げて、該トランジスタ45をオフにする。オフにしてお
かないと、後にアドレスNiによってトランジスタ41
がオンに7z+たとき、パッド43 (7〜IOVがか
かつている)からトランジスタ45全通して直流大電流
−t!x流れてし1うのである。なお、ノードNにto
@Vという高電圧を加えるのは、トランジスタ22−1
が十分ターンオンできるようにするためであり。
もし、アドレスA’1(TTTj/ベルである)を直接
トランジスタ22−iのゲートに印加したとすると、ト
ランジスタ22−iを十分にターンオンできず、ヒユー
ズ溶断に失敗するおそれがあるからである。
トランジスタ22−iのゲートに印加したとすると、ト
ランジスタ22−iを十分にターンオンできず、ヒユー
ズ溶断に失敗するおそれがあるからである。
前記CO信号とAD傷信号、外部アドレスAiの変化(
第7図の(7))に前後して現われr ALがアドレス
バッファ(第3図の35)を通して内部アドレスAI、
(第5図の(8))となる。ここでA′2が°“L”
であるとすると、トランジスタ22−2はオンとなり、
溶断用バッド21からの高電圧HV(第5図)(6)’
) r例えば14v、がヒz−ス12− Lに印加享れ
、大電流が流れてこれを溶断する。
第7図の(7))に前後して現われr ALがアドレス
バッファ(第3図の35)を通して内部アドレスAI、
(第5図の(8))となる。ここでA′2が°“L”
であるとすると、トランジスタ22−2はオンとなり、
溶断用バッド21からの高電圧HV(第5図)(6)’
) r例えば14v、がヒz−ス12− Lに印加享れ
、大電流が流れてこれを溶断する。
A′、が”■工”“であると、ノードNの電位は低下し
。
。
トランジスタ22−iをオフとするからそのような大電
流は流れず、ヒユーズ1z−iはその筐まである。
流は流れず、ヒユーズ1z−iはその筐まである。
メモリの通常動作時においては、溶断されていないヒユ
ーズにつながるトランジスタには電源Vooが与えられ
ており、アドレス比較回路(36−R,36−C)に論
理″′H゛の信号を与え、残りのアドレスは全て論理″
L”である。このH″。
ーズにつながるトランジスタには電源Vooが与えられ
ており、アドレス比較回路(36−R,36−C)に論
理″′H゛の信号を与え、残りのアドレスは全て論理″
L”である。このH″。
”L″のビットパターンが、外部アドレスのビットパタ
ーンと一致したとき、すなわち欠陥メモリセルをアクセ
スしたとき、冗長メモリセルへ飛ぶ。
ーンと一致したとき、すなわち欠陥メモリセルをアクセ
スしたとき、冗長メモリセルへ飛ぶ。
発明の詳細
な説明したように本発明によれば、メモリチップの中に
占めるヒユーズROMのサイズを従来よりも大幅に縮小
した半導体メモリ装置が実現される。
占めるヒユーズROMのサイズを従来よりも大幅に縮小
した半導体メモリ装置が実現される。
第1図は半導体メモリ装置内に設けられるヒユーズRO
Mの従来構成例を示す回路図、第2図は半導体メモリ装
置内に設けられる2本発明に基づくヒ二−ズROMの基
本構成例を示す回路図、第3図は第2図に示したヒュニ
ズROMの位置づけを説明するためのメモリ構成の全体
図、第4図は本発明に係るヒユーズ・ROMの詳fIl
lな一例を部分的に示す回路図、第5図は第4図の回路
の動作説明に用いる波形図である。 12−0. 12−1 ・124−・・ ヒユーズ。 20・・・ヒユーズROM、 21・・・溶断用バッド
。 22−0.22−1−−−22−n、−・トランジスタ
。 23−0.23−1 ・・2ニー14・・・アドレス人
力パッド。 31・・・メモリセルアレイ。 37−R,37−C・・・ヒューズROM0特許出願人 富士通株式会社 特許出願代理人 弁理士 育 木 朗 弁理士西舘和之 弁理士 内 1)幸 男 弁理士 山 口 昭 之 第1図 第2図 、。 Δo At An
Mの従来構成例を示す回路図、第2図は半導体メモリ装
置内に設けられる2本発明に基づくヒ二−ズROMの基
本構成例を示す回路図、第3図は第2図に示したヒュニ
ズROMの位置づけを説明するためのメモリ構成の全体
図、第4図は本発明に係るヒユーズ・ROMの詳fIl
lな一例を部分的に示す回路図、第5図は第4図の回路
の動作説明に用いる波形図である。 12−0. 12−1 ・124−・・ ヒユーズ。 20・・・ヒユーズROM、 21・・・溶断用バッド
。 22−0.22−1−−−22−n、−・トランジスタ
。 23−0.23−1 ・・2ニー14・・・アドレス人
力パッド。 31・・・メモリセルアレイ。 37−R,37−C・・・ヒューズROM0特許出願人 富士通株式会社 特許出願代理人 弁理士 育 木 朗 弁理士西舘和之 弁理士 内 1)幸 男 弁理士 山 口 昭 之 第1図 第2図 、。 Δo At An
Claims (1)
- 【特許請求の範囲】 1、 メモリセルアレイと、該メモリセルアレイ内の欠
陥メモリセルを代替する冗長メモリセルと。 該メモリセルアレイ内の所定のメモリセルを指定するア
ドレスを受信する複数のアドレス入力パッドと、前記欠
陥メモリセルに相当する前記アドレスと同一のビットパ
ターンを備えたヒーーズRO,Mと、を有し、該ヒユー
ズROM内のビットパターンと同一の前記アドレスが受
信されたときは前記冗長メモリセルをアクセスするよう
にした構成を有し、前記ヒユーズIζOMが、溶断によ
って前記ビットパターンを形成する複数のヒユーズと、
各該ヒユーズの一端にそれぞれ直列接続されるトランジ
スタと、各該ヒユーズの他端に共通に接続される単一の
溶断用パッドとからなり、各該トランジスタのゲートは
対応する前記アドレス入力パッドに接続もれることをI
l+f徴とする半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58186926A JPS6080200A (ja) | 1983-10-07 | 1983-10-07 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58186926A JPS6080200A (ja) | 1983-10-07 | 1983-10-07 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6080200A true JPS6080200A (ja) | 1985-05-08 |
JPH0326479B2 JPH0326479B2 (ja) | 1991-04-10 |
Family
ID=16197124
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58186926A Granted JPS6080200A (ja) | 1983-10-07 | 1983-10-07 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6080200A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62138400U (ja) * | 1986-02-19 | 1987-09-01 | ||
JPS62138399U (ja) * | 1986-02-19 | 1987-09-01 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5744296A (en) * | 1980-08-29 | 1982-03-12 | Fujitsu Ltd | Storage device |
-
1983
- 1983-10-07 JP JP58186926A patent/JPS6080200A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5744296A (en) * | 1980-08-29 | 1982-03-12 | Fujitsu Ltd | Storage device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62138400U (ja) * | 1986-02-19 | 1987-09-01 | ||
JPS62138399U (ja) * | 1986-02-19 | 1987-09-01 |
Also Published As
Publication number | Publication date |
---|---|
JPH0326479B2 (ja) | 1991-04-10 |
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