JPS6080200A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6080200A JPS6080200A JP58186926A JP18692683A JPS6080200A JP S6080200 A JPS6080200 A JP S6080200A JP 58186926 A JP58186926 A JP 58186926A JP 18692683 A JP18692683 A JP 18692683A JP S6080200 A JPS6080200 A JP S6080200A
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- Japan
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- fuse
- memory cell
- address
- bit pattern
- rom
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体メモリ装置１％に冗長メモリセルを備え
た半導体メモリ装置に関する。
た半導体メモリ装置に関する。
技術の背景
近年、半導体メモリ装置は飛躍的に集積度を増している
。例えば２５６ｋｂｉｔメモリも実用段階に入りつつあ
る。このような高集積化された半導体メモリ装置（以下
単にメモリとも略称する）では欠陥メモリセルを含む確
率も同時に高くなる。
。例えば２５６ｋｂｉｔメモリも実用段階に入りつつあ
る。このような高集積化された半導体メモリ装置（以下
単にメモリとも略称する）では欠陥メモリセルを含む確
率も同時に高くなる。
そこで数個以内の欠陥があるときには、メモリテップを
廃棄せず、その中に予め準備された冗長メモリセルによ
って欠陥メモリセルを代替することが行われている。使
用に際しては、アドレス比較回路により当該欠陥メモリ
セルがアドレス指定されたことを検知したとき、前記冗
長メモリセルへ −飛ぶようにする。ここに、アドレス
比較回路は通常の外部アドレス入力とヒユーズＲＯＭ
（ｒｅａｄｏｎｌｙ ｍｅｍｏｒｙ ）の出力とを比較
して両者の一致を検出する。該ヒユーズＲＯＭは前記欠
陥メモリセルのアドレスを固定的に保持するものである
。
廃棄せず、その中に予め準備された冗長メモリセルによ
って欠陥メモリセルを代替することが行われている。使
用に際しては、アドレス比較回路により当該欠陥メモリ
セルがアドレス指定されたことを検知したとき、前記冗
長メモリセルへ −飛ぶようにする。ここに、アドレス
比較回路は通常の外部アドレス入力とヒユーズＲＯＭ
（ｒｅａｄｏｎｌｙ ｍｅｍｏｒｙ ）の出力とを比較
して両者の一致を検出する。該ヒユーズＲＯＭは前記欠
陥メモリセルのアドレスを固定的に保持するものである
。
本発明は、このようなヒユーズＲＯＭについて主として
言及するものである。
言及するものである。
従来技術と問題点
第１図は半導体メモリ装置内に設けられるヒユーズＲＯ
Ｍの従来構成例を示す回路図である。本図において、１
２−０．３２−１ ・ １２−ｎはそれぞれピッ） Ｂ
、、 Ｂ、・・・ＢｒＬに対応するヒユーズであり、ビ
ットＢ、について溶断された状態を示し。
Ｍの従来構成例を示す回路図である。本図において、１
２−０．３２−１ ・ １２−ｎはそれぞれピッ） Ｂ
、、 Ｂ、・・・ＢｒＬに対応するヒユーズであり、ビ
ットＢ、について溶断された状態を示し。
これら全体でヒユーズＲＯＭをなす。このようにして形
成されたヒユーズＩｔＯＭは、欠陥メモリセルのアドレ
スを表わしている。そこで、さらに後の工程では該ＲＯ
Ｍから一定のアドレスビット出力を取り出す所要の配線
を施しく図示せず）、既述のアドレス比較回路に導く。
成されたヒユーズＩｔＯＭは、欠陥メモリセルのアドレ
スを表わしている。そこで、さらに後の工程では該ＲＯ
Ｍから一定のアドレスビット出力を取り出す所要の配線
を施しく図示せず）、既述のアドレス比較回路に導く。
本発明の課題は、ヒユーズ１２−０〜１２−ルを如何に
、欠陥メモリセルのアドレスに従って溶断するかにある
。この第１図に示す従来のヒユーズＲＯＭでは、まず、
各ヒユーズ対応で溶断用バッド１１−０．１１−１・・
・１１−ルを設け、溶断したいヒユーズにつながるパッ
ド（１１−Ｑ・・・１１−几のいずれカリに対し選択的
に溶断するに十分な高電圧を印加する。この溶断作業は
パッケージ前のウェーハ状のメモリテップについてなさ
れ、従って。
、欠陥メモリセルのアドレスに従って溶断するかにある
。この第１図に示す従来のヒユーズＲＯＭでは、まず、
各ヒユーズ対応で溶断用バッド１１−０．１１−１・・
・１１−ルを設け、溶断したいヒユーズにつながるパッ
ド（１１−Ｑ・・・１１−几のいずれカリに対し選択的
に溶断するに十分な高電圧を印加する。この溶断作業は
パッケージ前のウェーハ状のメモリテップについてなさ
れ、従って。
上記パッド１１−０・・・１１−７１は、パッケージさ
れた後においてダε−パッドとなる。ところが、これら
ダミーパッドはそれぞれの所要面積Ｓが大である上に、
全体として（′７Ｌ＋１）Ｓという面積を必要とする。
れた後においてダε−パッドとなる。ところが、これら
ダミーパッドはそれぞれの所要面積Ｓが大である上に、
全体として（′７Ｌ＋１）Ｓという面積を必要とする。
これは明°らかにメモリの高集積化に反し１問題である
。
。
発明の目的
上記問題に鑑み本発明は、所要面積の少ないヒユーズＲ
ＯＭを備えた半導体メモリ装置を提供することを目的と
するものである。
ＯＭを備えた半導体メモリ装置を提供することを目的と
するものである。
発明の構成
上記目的を達成するために本発明は、谷ヒユーズの一端
にそれぞれ直列接続されるトランジスタと、各該ヒユー
ズの他端に共通に接続する単一の溶断用バッドとを備え
、メモリに本来的な通常の複数のアドレス入力パッドが
対応する前記トランジスタのグー９トにも接続されるよ
うにしたことを特徴とするものである。
にそれぞれ直列接続されるトランジスタと、各該ヒユー
ズの他端に共通に接続する単一の溶断用バッドとを備え
、メモリに本来的な通常の複数のアドレス入力パッドが
対応する前記トランジスタのグー９トにも接続されるよ
うにしたことを特徴とするものである。
発明の実施例
以下図面に従って本発明を説明する。
第２図は半導体メモリ装置内に設けられる１本発明に基
づくヒユーズＲＯＭの基本構成例を示す回路図である。
づくヒユーズＲＯＭの基本構成例を示す回路図である。
本図において、１２−０・・・１２４は既述のヒユーズ
であり、ヒユーズ１２−１等は後に溶断されるものとす
る。各ヒユーズの一端にはそれぞれ直列にトランジスタ
２２−０．２２−１・・・２２−ｎ−が接続される。谷
ヒユーズの他端は共通に単一の溶断用パッド２１に接続
される。さらに各トランジスタ２２−０・・・２２−ｆ
Ｌの各ゲートは対応するアドレス入力パッド２３−０．
２３−Ｌ・・・２３−ルに接続δれる。これらアドレス
人力バッド２３−０゜２３〜１・・・２３−ルには、メ
モリセルアレイ内の所定のメモリセルを指定するアドレ
スＡ。、Ａ４・・・ＡＴＬが印加される。このメモリの
指定のため９通常のメモリ使用時においてこれらアドレ
スはデコーダＤＥＣへ入力される。
であり、ヒユーズ１２−１等は後に溶断されるものとす
る。各ヒユーズの一端にはそれぞれ直列にトランジスタ
２２−０．２２−１・・・２２−ｎ−が接続される。谷
ヒユーズの他端は共通に単一の溶断用パッド２１に接続
される。さらに各トランジスタ２２−０・・・２２−ｆ
Ｌの各ゲートは対応するアドレス入力パッド２３−０．
２３−Ｌ・・・２３−ルに接続δれる。これらアドレス
人力バッド２３−０゜２３〜１・・・２３−ルには、メ
モリセルアレイ内の所定のメモリセルを指定するアドレ
スＡ。、Ａ４・・・ＡＴＬが印加される。このメモリの
指定のため９通常のメモリ使用時においてこれらアドレ
スはデコーダＤＥＣへ入力される。
一方、メモリの製造段階では、欠陥メモリセルに相当す
るアドレス（Ａｏ・・・ＡＴＬ）をアドレス人力バッド
２３−０．２３−１・・・２３−ｆＬ に与え、そのア
ドレスと同一のビットパターンをもって、トランジスタ
２２−０．２２−１・・・２２−ルをオン又はオフ状態
にする。ここで、溶断用バッド２１に高電圧を加えると
、オン状態のトランジスタにつながるヒユーズのみが前
記ビットパターンをもって溶断され、ヒユーズＲＯＭ２
０が形成される。
るアドレス（Ａｏ・・・ＡＴＬ）をアドレス人力バッド
２３−０．２３−１・・・２３−ｆＬ に与え、そのア
ドレスと同一のビットパターンをもって、トランジスタ
２２−０．２２−１・・・２２−ルをオン又はオフ状態
にする。ここで、溶断用バッド２１に高電圧を加えると
、オン状態のトランジスタにつながるヒユーズのみが前
記ビットパターンをもって溶断され、ヒユーズＲＯＭ２
０が形成される。
第２図のヒユーズＲＯＭと第１図のヒユーズＲＯＭを比
べると、溶断用バッド２１に要する而びに各パッド１１
−０・・・１ｌ−ｒＬ（第１図）の面積である。ここに
メモリの集積度ｔま大幅に増大する。
べると、溶断用バッド２１に要する而びに各パッド１１
−０・・・１ｌ−ｒＬ（第１図）の面積である。ここに
メモリの集積度ｔま大幅に増大する。
この理由は、第１図に示したアドレス対応の複数のパッ
ド（ｉｔ−ｏ ・１ｔ−ｒＬ） １． ｉつのパッド２
１に置き換えたからである。このように単一のパッド２
ＬＫすることができたのは１本来的な通常のアドレス入
力パッド２３−０・・・２３−ルを利用して、これらに
それぞれつながるゲートを備え大。
ド（ｉｔ−ｏ ・１ｔ−ｒＬ） １． ｉつのパッド２
１に置き換えたからである。このように単一のパッド２
ＬＫすることができたのは１本来的な通常のアドレス入
力パッド２３−０・・・２３−ルを利用して、これらに
それぞれつながるゲートを備え大。
アドレス対応のトランジスタ２２−０．２２−１・・・
２２−ルを設りたからである。この場合、トランジスタ
２２−０・・・２２−ルの形成に要する面積と。
２２−ルを設りたからである。この場合、トランジスタ
２２−０・・・２２−ルの形成に要する面積と。
各ゲートと各アドレス人力パッドの配線に要する面積と
が余分に必要となるが、パッド面積を（ｒＬ＋１）Ｓか
らＳへと激減させたことに比べれば。
が余分に必要となるが、パッド面積を（ｒＬ＋１）Ｓか
らＳへと激減させたことに比べれば。
殆ど問題にならない面積増である。
第３図は第２図に示したヒユーズＲＯＭの位置づけを説
明するためのメモリ構成の全体図である。
明するためのメモリ構成の全体図である。
本図において、３１はメモリセルアレイ（ＭＣＡ）であ
り、その中に欠陥メモリセルを代替する冗長メモリセル
も含む。通常のメモリセルを選択するのがロウ・デコー
ダ（ＲＤＥＣ）３２−Ｒおよびコラム・デコーダ（ＣＤ
ＥＣ）３２−Ｃであり、冗長メモリセルを選択するのが
ロウ側冗長セルドライバ３３−Ｒおよびデコーダ３４−
Ｒと、コラム側冗長セルドライバ：３３−Ｃおよびデコ
ーダ３４−Ｃである。
り、その中に欠陥メモリセルを代替する冗長メモリセル
も含む。通常のメモリセルを選択するのがロウ・デコー
ダ（ＲＤＥＣ）３２−Ｒおよびコラム・デコーダ（ＣＤ
ＥＣ）３２−Ｃであり、冗長メモリセルを選択するのが
ロウ側冗長セルドライバ３３−Ｒおよびデコーダ３４−
Ｒと、コラム側冗長セルドライバ：３３−Ｃおよびデコ
ーダ３４−Ｃである。
、これらデコーダ３２−１ζ、３２−Ｃ，３４−Ｒ，３
４−Ｃの駆動はアドレスＡｉ（第２図に示したＡ。・・
・Ａｎの任意の１つを表わす）に基づきなされ、第２図
に示したアドレス入力パッド２３−０・・・ｚ３−ｙｚ
（任意の１つである２３−ｉのみ示す）に入力される。
４−Ｃの駆動はアドレスＡｉ（第２図に示したＡ。・・
・Ａｎの任意の１つを表わす）に基づきなされ、第２図
に示したアドレス入力パッド２３−０・・・ｚ３−ｙｚ
（任意の１つである２３−ｉのみ示す）に入力される。
なお、ロウ系の駆動とコラム系の駆動とはＲＡＳ（ｒｏ
ｗ ａｄｄｒｅｓｓ ５ｔｒｏｂｅ ）信号とＣＡＳ
（ｃｏｌｕｍｎａｄｄｒｅｓｓ ａｔｒｏ、ｂｅ）信号
とにより、相互にタイミングをずらして択−交互的にな
される。外部アドレスＡｉは、アドレスバッファ（ＡＤ
Ｂ）３５により、相補的な内部アドレスＡ′、およびＡ
ｉ となる。
ｗ ａｄｄｒｅｓｓ ５ｔｒｏｂｅ ）信号とＣＡＳ
（ｃｏｌｕｍｎａｄｄｒｅｓｓ ａｔｒｏ、ｂｅ）信号
とにより、相互にタイミングをずらして択−交互的にな
される。外部アドレスＡｉは、アドレスバッファ（ＡＤ
Ｂ）３５により、相補的な内部アドレスＡ′、およびＡ
ｉ となる。
これらアドレスＡ’ｉ Ａｉはデコーダ３２−Ｒ。
３２−Ｃのみならず、既述のアドレス比較回路（ロウ側
の３６−Ｒおよびコラム側の３６−Ｃ） にも供給され
る。回路３６−Ｒおよび３６−Ｃの各第１比較入力には
１本発明で言及するヒユーズＲＯＭ３７−Ｒ（ロウ側）
および３７−Ｃ（コラム側） （いずれも第２図の２０
に相当）からの出力が印加される。ただし図では冗長ア
ドレス出力の任意の１つ（ａ７−Ｒ，ａ７−０） Ｌか
描いていない。
の３６−Ｒおよびコラム側の３６−Ｃ） にも供給され
る。回路３６−Ｒおよび３６−Ｃの各第１比較入力には
１本発明で言及するヒユーズＲＯＭ３７−Ｒ（ロウ側）
および３７−Ｃ（コラム側） （いずれも第２図の２０
に相当）からの出力が印加される。ただし図では冗長ア
ドレス出力の任意の１つ（ａ７−Ｒ，ａ７−０） Ｌか
描いていない。
外部から与えしれたアドレスとヒユーズＲＯＭのアドレ
スとが一致したとき、ロウ側スイッチ３８−Ｒおよびコ
ラム側スイッチ３８−Ｃを冗長側に切替えて、それぞれ
ワードドライバ出力ＷＤおよびコラムイネーブルクロッ
クＣＥを、デコーダ３４−Ｒおよび３４−Ｃに与え、冗
長メモリセルをアクセスする。
スとが一致したとき、ロウ側スイッチ３８−Ｒおよびコ
ラム側スイッチ３８−Ｃを冗長側に切替えて、それぞれ
ワードドライバ出力ＷＤおよびコラムイネーブルクロッ
クＣＥを、デコーダ３４−Ｒおよび３４−Ｃに与え、冗
長メモリセルをアクセスする。
第４図は本発明に係るヒューズルＯＭの詳細な一例を部
分的に示す回路図であり、第５図は第４図の回路の動作
説明に用いる波形図である。第４図は第２図における１
ビット分の系（Ｌ番目のビット）のみしか描いていない
が、他のビット系も全てこルと同じ構成である。又、第
４図中のトランジスタｚ２−ｉ （第２図中の任意の１
つのトランジスタ） ＋ 溶Ｉｖｒ用パッド２１．冗長
アドレス出力ａＬ 内部アドレ−” Ａ’ｚ ヒユーズ
１ｚ−ｉ （第２図中の任意の１つのヒユーズ）につい
ては、既に第２図又は第３図で説明したとおりである。
分的に示す回路図であり、第５図は第４図の回路の動作
説明に用いる波形図である。第４図は第２図における１
ビット分の系（Ｌ番目のビット）のみしか描いていない
が、他のビット系も全てこルと同じ構成である。又、第
４図中のトランジスタｚ２−ｉ （第２図中の任意の１
つのトランジスタ） ＋ 溶Ｉｖｒ用パッド２１．冗長
アドレス出力ａＬ 内部アドレ−” Ａ’ｚ ヒユーズ
１ｚ−ｉ （第２図中の任意の１つのヒユーズ）につい
ては、既に第２図又は第３図で説明したとおりである。
ロウ系のヒーーズを溶断するか否か、コラム系のヒーー
ズを溶断するか否かは、第５図の（１）および＜２）Ｋ
示すＲＡＳ信号およびＣＡＳ信号のタイミングで定めら
れる。どちらの系であっても動作は同じである。ヒユー
ズ１ｚ−ｉを溶断するか否かは、内部アドレスＡ’ｉＣ
第５図の（８）うの論理で定まる。”Ｈｌｌなら、トラ
ンジスタ４１がオン、トランジスタ２２−ｉがオフとな
ってヒユーズ１２−ｉはそのままである。従って逆にＬ
゛なら、ヒユーズ１２−Ｌは醪堕きれる。
ズを溶断するか否かは、第５図の（１）および＜２）Ｋ
示すＲＡＳ信号およびＣＡＳ信号のタイミングで定めら
れる。どちらの系であっても動作は同じである。ヒユー
ズ１ｚ−ｉを溶断するか否かは、内部アドレスＡ’ｉＣ
第５図の（８）うの論理で定まる。”Ｈｌｌなら、トラ
ンジスタ４１がオン、トランジスタ２２−ｉがオフとな
ってヒユーズ１２−ｉはそのままである。従って逆にＬ
゛なら、ヒユーズ１２−Ｌは醪堕きれる。
動作は筐ずＣＯ倍信号′Ｈ”（第５図の（４））とする
ことから始まる。これによりトランジスタ４２がオンと
なり、トランジスタ４２′を経由して、はぼＶ。０がキ
ャパシタ４３に充電される。その後補助溶断パッド４４
に９例えば７〜１０■の電圧を加える。ここにブートス
トラップ分効果により。
ことから始まる。これによりトランジスタ４２がオンと
なり、トランジスタ４２′を経由して、はぼＶ。０がキ
ャパシタ４３に充電される。その後補助溶断パッド４４
に９例えば７〜１０■の電圧を加える。ここにブートス
トラップ分効果により。
オンとなっているトランジスタ４５を通じて、ノードＮ
を１０数Ｖに引上げる。１０数Ｖの引上げが終えたのち
、ＡＤ倍信号第５図の（５））を加えてトランジスタ４
６をオンにし、トランジスタ４５のゲート電位を引き下
げて、該トランジスタ４５をオフにする。オフにしてお
かないと、後にアドレスＮｉによってトランジスタ４１
がオンに７ｚ＋たとき、パッド４３ （７〜ＩＯＶがか
かつている）からトランジスタ４５全通して直流大電流
−ｔ！ｘ流れてし１うのである。なお、ノードＮにｔｏ
＠Ｖという高電圧を加えるのは、トランジスタ２２−１
が十分ターンオンできるようにするためであり。
を１０数Ｖに引上げる。１０数Ｖの引上げが終えたのち
、ＡＤ倍信号第５図の（５））を加えてトランジスタ４
６をオンにし、トランジスタ４５のゲート電位を引き下
げて、該トランジスタ４５をオフにする。オフにしてお
かないと、後にアドレスＮｉによってトランジスタ４１
がオンに７ｚ＋たとき、パッド４３ （７〜ＩＯＶがか
かつている）からトランジスタ４５全通して直流大電流
−ｔ！ｘ流れてし１うのである。なお、ノードＮにｔｏ
＠Ｖという高電圧を加えるのは、トランジスタ２２−１
が十分ターンオンできるようにするためであり。
もし、アドレスＡ’１（ＴＴＴｊ／ベルである）を直接
トランジスタ２２−ｉのゲートに印加したとすると、ト
ランジスタ２２−ｉを十分にターンオンできず、ヒユー
ズ溶断に失敗するおそれがあるからである。
トランジスタ２２−ｉのゲートに印加したとすると、ト
ランジスタ２２−ｉを十分にターンオンできず、ヒユー
ズ溶断に失敗するおそれがあるからである。
前記ＣＯ信号とＡＤ傷信号、外部アドレスＡｉの変化（
第７図の（７））に前後して現われｒ ＡＬがアドレス
バッファ（第３図の３５）を通して内部アドレスＡＩ、
（第５図の（８））となる。ここでＡ′２が°“Ｌ”
であるとすると、トランジスタ２２−２はオンとなり、
溶断用バッド２１からの高電圧ＨＶ（第５図）（６）’
） ｒ例えば１４ｖ、がヒｚ−ス１２− Ｌに印加享れ
、大電流が流れてこれを溶断する。
第７図の（７））に前後して現われｒ ＡＬがアドレス
バッファ（第３図の３５）を通して内部アドレスＡＩ、
（第５図の（８））となる。ここでＡ′２が°“Ｌ”
であるとすると、トランジスタ２２−２はオンとなり、
溶断用バッド２１からの高電圧ＨＶ（第５図）（６）’
） ｒ例えば１４ｖ、がヒｚ−ス１２− Ｌに印加享れ
、大電流が流れてこれを溶断する。
Ａ′、が”■工”“であると、ノードＮの電位は低下し
。
。
トランジスタ２２−ｉをオフとするからそのような大電
流は流れず、ヒユーズ１ｚ−ｉはその筐まである。
流は流れず、ヒユーズ１ｚ−ｉはその筐まである。
メモリの通常動作時においては、溶断されていないヒユ
ーズにつながるトランジスタには電源Ｖｏｏが与えられ
ており、アドレス比較回路（３６−Ｒ，３６−Ｃ）に論
理″′Ｈ゛の信号を与え、残りのアドレスは全て論理″
Ｌ”である。このＨ″。
ーズにつながるトランジスタには電源Ｖｏｏが与えられ
ており、アドレス比較回路（３６−Ｒ，３６−Ｃ）に論
理″′Ｈ゛の信号を与え、残りのアドレスは全て論理″
Ｌ”である。このＨ″。
”Ｌ″のビットパターンが、外部アドレスのビットパタ
ーンと一致したとき、すなわち欠陥メモリセルをアクセ
スしたとき、冗長メモリセルへ飛ぶ。
ーンと一致したとき、すなわち欠陥メモリセルをアクセ
スしたとき、冗長メモリセルへ飛ぶ。
発明の詳細
な説明したように本発明によれば、メモリチップの中に
占めるヒユーズＲＯＭのサイズを従来よりも大幅に縮小
した半導体メモリ装置が実現される。
占めるヒユーズＲＯＭのサイズを従来よりも大幅に縮小
した半導体メモリ装置が実現される。
第１図は半導体メモリ装置内に設けられるヒユーズＲＯ
Ｍの従来構成例を示す回路図、第２図は半導体メモリ装
置内に設けられる２本発明に基づくヒ二−ズＲＯＭの基
本構成例を示す回路図、第３図は第２図に示したヒュニ
ズＲＯＭの位置づけを説明するためのメモリ構成の全体
図、第４図は本発明に係るヒユーズ・ＲＯＭの詳ｆＩｌ
ｌな一例を部分的に示す回路図、第５図は第４図の回路
の動作説明に用いる波形図である。 １２−０． １２−１ ・１２４−・・ ヒユーズ。 ２０・・・ヒユーズＲＯＭ、 ２１・・・溶断用バッド
。 ２２−０．２２−１−−−２２−ｎ、−・トランジスタ
。 ２３−０．２３−１ ・・２ニー１４・・・アドレス人
力パッド。 ３１・・・メモリセルアレイ。 ３７−Ｒ，３７−Ｃ・・・ヒューズＲＯＭ０特許出願人 富士通株式会社 特許出願代理人 弁理士 育 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図 、。 Δｏ Ａｔ Ａｎ
Ｍの従来構成例を示す回路図、第２図は半導体メモリ装
置内に設けられる２本発明に基づくヒ二−ズＲＯＭの基
本構成例を示す回路図、第３図は第２図に示したヒュニ
ズＲＯＭの位置づけを説明するためのメモリ構成の全体
図、第４図は本発明に係るヒユーズ・ＲＯＭの詳ｆＩｌ
ｌな一例を部分的に示す回路図、第５図は第４図の回路
の動作説明に用いる波形図である。 １２−０． １２−１ ・１２４−・・ ヒユーズ。 ２０・・・ヒユーズＲＯＭ、 ２１・・・溶断用バッド
。 ２２−０．２２−１−−−２２−ｎ、−・トランジスタ
。 ２３−０．２３−１ ・・２ニー１４・・・アドレス人
力パッド。 ３１・・・メモリセルアレイ。 ３７−Ｒ，３７−Ｃ・・・ヒューズＲＯＭ０特許出願人 富士通株式会社 特許出願代理人 弁理士 育 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図 、。 Δｏ Ａｔ Ａｎ
Claims (1)
- 【特許請求の範囲】 １、 メモリセルアレイと、該メモリセルアレイ内の欠
陥メモリセルを代替する冗長メモリセルと。 該メモリセルアレイ内の所定のメモリセルを指定するア
ドレスを受信する複数のアドレス入力パッドと、前記欠
陥メモリセルに相当する前記アドレスと同一のビットパ
ターンを備えたヒーーズＲＯ，Ｍと、を有し、該ヒユー
ズＲＯＭ内のビットパターンと同一の前記アドレスが受
信されたときは前記冗長メモリセルをアクセスするよう
にした構成を有し、前記ヒユーズＩζＯＭが、溶断によ
って前記ビットパターンを形成する複数のヒユーズと、
各該ヒユーズの一端にそれぞれ直列接続されるトランジ
スタと、各該ヒユーズの他端に共通に接続される単一の
溶断用パッドとからなり、各該トランジスタのゲートは
対応する前記アドレス入力パッドに接続もれることをＩ
ｌ＋ｆ徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186926A JPS6080200A (ja) | 1983-10-07 | 1983-10-07 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186926A JPS6080200A (ja) | 1983-10-07 | 1983-10-07 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6080200A true JPS6080200A (ja) | 1985-05-08 |
| JPH0326479B2 JPH0326479B2 (ja) | 1991-04-10 |
Family
ID=16197124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186926A Granted JPS6080200A (ja) | 1983-10-07 | 1983-10-07 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080200A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62138400U (ja) * | 1986-02-19 | 1987-09-01 | ||
| JPS62138399U (ja) * | 1986-02-19 | 1987-09-01 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5744296A (en) * | 1980-08-29 | 1982-03-12 | Fujitsu Ltd | Storage device |
-
1983
- 1983-10-07 JP JP58186926A patent/JPS6080200A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5744296A (en) * | 1980-08-29 | 1982-03-12 | Fujitsu Ltd | Storage device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62138400U (ja) * | 1986-02-19 | 1987-09-01 | ||
| JPS62138399U (ja) * | 1986-02-19 | 1987-09-01 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0326479B2 (ja) | 1991-04-10 |
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