JPH11297092A

JPH11297092A - 欠陥素子に代わって正常に機能する素子を使用するｄｒａｍアレイ及びその方法

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Publication number: JPH11297092A
Application number: JP10364326A
Authority: JP
Inventors: Harold S Crafts; エスクラフツハロルド
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 1997-12-23
Filing date: 1998-12-22
Publication date: 1999-10-29
Also published as: US5907511A

Abstract

(57)【要約】（修正有）【課題】電気的に、ＳＬＩＣのＤＲＡＭ部分に代替素
子を形成し、それにより、従来のレーザ・プログラム代
替素子形成技術、および他の物理的代替素子形成技術の
実行に伴う有意なコストおよび問題を回避する。【解決手段】ＤＲＡＭアレイの対応する欠陥素子に代
わって、正常に機能する素子として冗長素子の中の選択
したものを電気的に接続するために、複数の冗長な正常
な機能の素子と、バスからの信号に応答する代替回路を
含む、ＩＣ、ＡＳＩＣまたはＳＬＩＣに埋め込まれたＤ
ＲＡＭアレイ。前記冗長素子は、複数のビット・ブロッ
クおよび複数の語線グループを含む。前記代替回路は、
前記バスを通して送られるデータ信号、およびアドレス
信号に応答するために、前記ビット・ブロックおよび語
線デコーダの中の選択したものを電気的に接続する制御
可能な選択装置を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、概して、特殊用途
向ＩＣ（ＡＳＩＣ）、混合信号ＡＳＩＣまたはシステム
・レベル集積回路（ＳＬＩＣ）のような集積回路（Ｉ
Ｃ）に埋め込まれるダイナミックＲＡＭ（ＤＲＡＭ）に
関し、特に、物理的技術によってではなく、電気的技術
により代替素子を実現することにより歩留まりが改善さ
れたＩＣ用の新規改良埋め込み型ＤＲＡＭに関する。一
般的にいって、代替素子の改善は、各ＡＳＩＣまたはＩ
Ｃの製造コストの低減にも関係がある。＜関連発明への相互参照＞本発明は、本出願と同時に出
願され、本発明の譲受人に譲渡された、米国特許出願
（９６−１１０）および（９７−１４２）記載の、「埋
め込み型ＤＲＡＭ用の再プログラム可能なアドレス選択
装置」および「埋め込み型ＤＲＡＭ用の再プログラム可
能なアドレス・プロセス」という名称の発明に関連す
る。前記同時出願の開示は、引用によって本明細書の記
載に援用する。

【０００２】

【従来の技術、及び、発明が解決しようとする課題】Ｄ
ＲＡＭは、電子計算に使用するための情報を保持し、供
給するメモリ素子であり、マイクロコントローラ、マイ
クロプロセッサ、論理アレイ等のような論理素子であ
る。ＡＳＩＣまたはＳＬＩＣは、マイクロコントロー
ラ、マイクロプロセッサ、論理ゲート、レジスタ、アン
プ等のような種々の電子構成部品の組み合わせを含む単
一のＩＣである。前記電子構成部品のすべては、特定の
用途向けの特定の機能を実現するために、選択され、接
続され、集積される。ＳＬＩＣの例としては、コンピュ
ータ・メモリ・ディスク・ドライブ、グラフィックス・
コントローラ、ＬＡＮスイッチ、内燃機関用の燃料噴射
装置制御システム、全地球位置把握システム、および、
とりわけ消費者製品の種々様々な制御装置等がある。Ｓ
ＬＩＣは、非常に安い有効コストで、非常に多くの機能
を作り出すことができるので、大量生産で生産された製
品に適している。前記タイプのＳＬＩＣは、単一のチッ
プ、すなわち、ＩＣから完全な機能を得ることができる
ので、「チップ上のシステム」と呼ばれることもある。

【０００３】ＤＲＡＭが、ＳＬＩＣの一部として、内蔵
されるようになったのは最近のことである。以前、ＳＬ
ＩＣが機能するのにメモリを必要とした時代、個々のメ
モリまたはＤＲＡＭチップは、プリント基板上に設置さ
れた。ＳＬＩＣにＤＲＡＭを埋め込むと、個々のメモリ
・チップの追加コストを必要としなくなる。ＳＬＩＣそ
れ自身が小容量のメモリしか必要としない場合には、個
々のＤＲＡＭチップのコストがゼロになるという魅力が
ある。何故なら、個々のＤＲＡＭチップは比較的高価
で、メモリ・サイズがかなり大きいからである。

【０００４】通常の半導体製造プロセスの場合は、完全
な機能のチップを製造するには、前記プロセス中、正確
に制御しなければならない変数の数が多く、製造プロセ
スが複雑であるため、ほとんど何時でも、いくつかの不
良チップができる。最初に目標としたチップの数に対す
る完全な機能のチップの数の割合いは、「歩留まり」と
呼ばれる。歩留まりが高い場合には、正常に機能するチ
ップ当たりの有効コストは安くなる。何故なら、チップ
当たりのコストは、歩留まりに反比例するからである。
半導体製造ビジネスは高い競合性を持っているので、各
機能チップのコストをできるだけ安くするには、ぜひと
も歩留まりをできるだけ高くする必要がある。

【０００５】埋め込み型ＤＲＡＭを含むＳＬＩＣの製造
は、埋め込み型ＤＲＡＭを含まないＳＬＩＣの製造と比
較すると、欠陥を生じるリスクが高く、歩留まりが低く
なるリスクも高い。ＤＲＡＭ内部には、その内部に、数
十、数百または数千の同じ構成部品が狭い間隔で配列さ
れていて、その結果、素子の「密度」が非常に高くな
る。密度が高いと、必然的に製造中に欠陥が生じる可能
性が増大する。それ故、ＳＬＩＣにＤＲＡＭを埋め込め
ば、当然、歩留まりが低下するリスクが生じ、製造した
正常に機能するＳＬＩＣの実効コストは高くなる。

【０００６】ＳＬＩＣの埋め込み型ＤＲＡＭ部分は、普
通、通常のＳＬＩＣの全体のサイズの比較的小さな部分
である。そうでない場合には、ＳＬＩＣと組み合わせて
個々のＤＲＡＭチップを使用すれば、コスト・パーフォ
ーマンスはさらによくなる。それ故、ＳＬＩＣの欠陥Ｄ
ＲＡＭによる欠陥の悪影響は、通常、正常に機能するＳ
ＬＩＣのサイズおよびコストへの貢献度より遥かに大き
い。ＳＬＩＣへのＤＲＡＭの埋め込みが、普及せず、商
業ベースで行われないのは、他にも理由があるのだろう
が、おそらく上記の理由によるものであろうと思われ
る。

【０００７】反対に、市販のＤＲＡＭチップは、ＤＲＡ
Ｍに対する独特な製造要件を満たすために、特に開発さ
れた特殊なＤＲＡＭ製造プロセスで製造される。これら
ＤＲＡＭプロセスは、密度を改善し、歩留まりを向上さ
せるために長年にわたって発展してきた。しかし、上記
の特殊なＤＲＡＭプロセスは、埋め込み型ＤＲＡＭを含
むＳＬＩＣの製造の際に使用する場合、特に魅力のある
ものではない。何故なら、ＳＬＩＣのＤＲＡＭでない他
の多くの構成部品は、上記の特殊ＤＲＡＭ製造プロセス
を必要としないか、その利点によりよい結果が得られる
というものではないからである。それ故、前記特殊ＤＲ
ＡＭ製造プロセスは、通常、不必要であり、残りのＳＬ
ＩＣに適用した場合、高価なものになる可能性がある。
前記ＤＲＡＭ製造プロセスを、ＳＬＩＣの残りの素子に
うまく適用できたにしても、ＳＬＩＣの全体のサイズに
対する埋め込み型ＤＲＡＭの相対的なサイズの貢献度は
あるかもしれないが、多くの場合、特殊ＤＲＡＭ製造プ
ロセスを使用しても、あまりメリットはない。さらに、
ノイズのようなＳＬＩＣのＤＲＡＭでない構成部品から
のいくつかの影響があるので、前記特殊ＤＲＡＭ製造プ
ロセスに対応するには最適でないＤＲＡＭ回路設計を必
要とする場合がある。

【０００８】通常は、半導体チップを製造する際の前記
欠陥問題を解決するために、冗長素子を内蔵させる。製
造後の試験で欠陥素子が検出された場合には、欠陥冗長
素子はバイパスされ、そに代わって冗長素子の中の一つ
が使用される。このようにして、前記素子は救済され、
正常に機能する。

【０００９】前記チップに形成された導体を破壊または
蒸発させるために、レーザを使用することにより、通
常、代替素子が形成され、欠陥構成部品が物理的に切り
離され、正常に機能する冗長構成部品がそに代わって使
用される。しかし、レーザ・プログラム代替素子形成技
術は、ＳＬＩＣ用の埋め込み型ＤＲＡＭのサイズに対す
る貢献度が、比較的低い場合には、コスト・パーフォー
マンスが悪い。レーザおよび試験装置のコストはかなり
高く、チップ上のＤＲＡＭ導体および構成部品の微細な
パターンにレーザをプログラムし、適用するのに必要な
時間およびコストもかなり高い。ＤＲＡＭでない構成部
品の割合が比較的高い場合には、ＳＬＩＣを試験し、Ｓ
ＬＩＣ自身の正しい機能を確保するために、標準ＳＬＩ
Ｃ試験環境を維持しなければならない。レーザ・プログ
ラム代替素子形成のコストが、標準ＳＬＩＣ試験プロセ
スに加わると、その結果、試験手順が標準的なものでな
くなり、おそらく製造コストが、全ＳＬＩＣプロセスを
コスト・パーフォーマンスが引き合わない程度にまで高
くなる恐れがある。

【００１０】前記問題は、種々の異なるＳＬＩＣに対す
る埋め込み型ＤＲＡＭの異なる要件により、さらに複雑
なものになる。通常、ＳＬＩＣ製造の場合、異なるＳＬ
ＩＣで必要とされる種々様々な異なる回路のために、Ｓ
ＬＩＣ製造の際に一緒に組み込むことができる標準構成
部品設計は、ある程度の「ライブラリ」を持っている。
前記標準設計は、例えば、論理ゲートの複数のアレイ、
複数のマイクロプロセッサ、複数のＤＲＡＭ等を含む。
ＳＬＩＣ製造市場での競争のコストの有効性は、その度
毎に異なるＳＬＩＣで使用されている各構成部品と、標
準ライブラリ設計を特に再設計しないでも、ＳＬＩＣを
生成する際に、一緒に組み込むことができるかどうかに
よって違ってくる。一般的にいって、異なる標準設計の
組み込みを成功させるには、異なる顧客の要件を満たす
ために、チップ上で標準構成部品を物理的に再配置でき
ることが必要である。ＤＲＡＭを再配置すると、代替素
子形成を行うために、レーザをプログラムするのが難し
くなる。何故なら、ＤＲＡＭの異なる位置および量を異
なるＳＬＩＣ上に内蔵するには、レーザを制御するため
に、個々の異なるプログラムが必要になるからである。

【００１１】さらに、標準設計の貢献度および組み合わ
せが異なるので、ＳＬＩＣの試験が複雑になってくる。
何故なら、異なるＳＬＩＣにおいては、構成部品を異な
るパターンおよび関係で組み合わせることができても、
各構成部品を特に試験するための方法を考案しなければ
ならないからである。異なる各ＳＬＩＣに対する、独自
の試験プログラムを開発するとなると、またＳＬＩＣの
全コストが増大する恐れがある。

【００１２】上記すべての理由により、また他の理由も
加わって、埋め込み型ＤＲＡＭを持つＳＬＩＣを含め
て、異なるタイプおよび構成のＳＬＩＣに対して、標準
製造および試験プロセスを使用することが重要である。
前記標準プロセスを使用することにより、コストを減ら
すことができる。上記および他の問題を解決するため
の、本発明が開発された。

【００１３】

【課題を解決するための手段】本発明の重要な改良点
は、ＳＬＩＣが通常必要とする以上に、コストを掛け
ず、また複雑にしないで、標準製造および試験プロセス
をＬＩＣの製造に使用することができるような方法で
の、ＳＬＩＣへのＤＲＡＭの埋め込みに関する。本発明
の他の重要な改良点は、物理的にではなく、電気的に、
ＳＬＩＣのＤＲＡＭ部分に代替素子を形成し、それによ
り、従来のレーザ・プログラム代替素子形成技術、およ
び他の物理的代替素子形成技術の実行に伴う有意なコス
トおよび問題を回避することである。もう一つの改良点
は、チップを実際に使用した後でなければ発見できな
い、隠れた欠陥を克服するために、半導体の製造プロセ
スの一部として行われる代替素子以上の固有の電子代替
素子をＤＲＡＭで形成することに関する。さらに他の改
良点は、欠陥のある構成部品を除去し、正常に機能する
構成部品と交換するために、ＤＲＡＭメモリ・アレイの
セグメントの冗長ビット・ブロックおよび語線グループ
を電子的に選択することに関する。

【００１４】上記および他の改良は、好適には、ＳＬＩ
Ｃであることが好ましいＩＣに埋め込まれたＤＲＡＭア
レイで実行される。前記ＩＣは、ＤＲＡＭに接続してい
るバスを含み、このバスによりＤＲＡＭアレイとの信号
の通信が行われる。ＤＲＡＭアレイは、複数の冗長機能
素子を含む。ＤＲＡＭアレイの代替回路は、ＤＲＡＭア
レイの対応する欠陥素子に対する、正常に機能する代替
素子としての、複数の冗長素子の中から選択したいくつ
かのものに、電気的に接続するために、前記バスからの
信号に応答する。欠陥素子およびすべての選択しなかっ
た冗長素子は、ＤＲＡＭアレイにおいて、動作から電気
的に切り離される。

【００１５】前記冗長素子は、ビット・ブロックと語線
グループを備えることが好ましい。前記代替回路は、前
記バスを通して送られるデータ信号およびアドレス信号
に応答するために、ビット・ブロックおよび語線グルー
プの中から選択したものを電気的に接続するための制御
可能な選択装置を含む。ビット線デコーダは各ビット・
ブロックに関連し、前記ビット線デコーダは、ビット線
アドレス信号に応答する。前記制御可能な選択装置は、
バスに、前記ビット線デコーダにより識別されたビット
線を接続する。語線デコーダは、前記語線アドレス信号
を受信し、語線選択信号を送るためにバスに接続してい
る。前記制御可能な選択装置は、前記語線アドレス信号
により識別される語線の選択されたグループを作動す
る。前記制御可能な選択装置により形成された、前記電
気的接続を維持するための好適な方法として、レジスタ
・コントローラが、バス制御信号に応答し、冗長素子を
電気的に接続するために代替信号を供給する。正しく機
能しているかどうかをチェックするためのＤＲＡＭアレ
イの素子の試験により、欠陥素子が識別され、代替冗長
素子が代わって使用される。試験情報を入手すると、代
替が行われる。好適には、正しく機能しているかどうか
をチェックするための試験は、ＤＲＡＭアレイに電力が
供給される度に行うことが好ましい。

【００１６】本発明の他の改良点は、好適には、ＳＬＩ
Ｃであることが好ましい、ＩＣに埋め込まれたＤＲＡＭ
アレイの欠陥素子に代わって、複数の冗長機能素子の中
から選択したいくつかのものを使用するという方法によ
り実行される。前記方法は、前記複数の冗長素子の中か
ら選択したいくつかのものを、ＤＲＡＭアレイで、ＤＲ
ＡＭアレイの対応する欠陥素子の代わりの、正常に機能
する素子として作動するように、電気的に切り替えるス
テップと；ＤＲＡＭアレイで、前記欠陥素子およびすべ
ての選択しなかった冗長素子の動作をストップするよう
に、電気的に切り替えるステップと；前記電気的切り替
えを制御するために、ＩＣのバスにより代替信号を送る
ステップとを含む。

【００１７】好適には、前記代替信号をレジスタに記憶
し、前記冗長素子の中の交換され、動作をストップされ
る選択したいくつかのものが、前記レジスタの信号に応
じて確立されることが好ましい。前記方法は、また好適
には、ＤＲＡＭアレイの冗長構成部品を試験するための
試験プログラムの実行と；前記試験プログラムの結果に
基づいて、正常な機能の構成部品と欠陥構成部品との判
別と；前記試験プログラムの結果に基づいて、どの冗長
素子を電気的切り替えて動作をストップさせるのかの決
定とを含むことが好ましい。

【００１８】ＤＲＡＭ代替素子は、本発明の電気的な切
り替えにより形成されるので、標準ＳＬＩＣ製造手順を
使用することができる。何故なら、代替素子形成の切り
替えは、ＳＬＩＣの他の構成部品と同じ方法で製造され
たＤＲＡＭ回路構成部品により行われるからである。前
記の電気的に形成された代替素子により、レーザ・プロ
グラム代替素子形成技術および他の物理的代替素子形成
技術のを使用しなくてもすむし、それに伴うコストおよ
び問題を回避することができる。さらに、標準ＳＬＩＣ
試験手順は、ＤＲＡＭを含むＳＬＩＣを試験するだけで
すむ。

【００１９】以下に要約する添付の図面、本発明の好適
な実施形態の下記の詳細な説明および添付の特許請求の
範囲を参照すれば、本発明およびその範囲をよりよく理
解することができるだろう。

【００２０】

【発明の実施の形態】図１の本発明を内蔵する、システ
ム・レベル集積回路（ＳＬＩＣ）２０の全体図は、例示
としてのものであって、正確な縮尺図でもなく、各部の
大きさも正確な比率になっていない。本発明を除けば、
前記ＳＬＩＣ２０は従来のＳＬＩＣである。前記ＳＬＩ
Ｃ２０は、ダイまたはチップ２２の上に、一体型ユニッ
トとして形成される。パッド２４は、チップ２２の外部
に形成され、前記チップ２２が、標準ＩＣパッケージ
（図示せず）に収容されると、このパッドにより外部電
気導体（図示せず）に接続する。前記パッド２４は、内
部導体により、ＳＬＩＣ２０の種々の機能構成部品と接
続している。ＳＬＩＣ２０の前記機能構成部品は、ＳＬ
ＩＣにより異なるが、全体的にいって、前記構成部品
は、プロセッサ２６、読み出し専用メモリ（ＲＯＭ）２
８、論理アレイ３０、および他の周知のデジタルまたは
アナログ構成部品としてのレジスタ３２を含む。

【００２１】本発明を内蔵する埋め込み型ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）アレイは、
ＳＬＩＣ２０または他のＩＣに含まれている。前記埋め
込み型ＤＲＡＭアレイ３４は、複数の個々のＤＲＡＭセ
グメント３６により形成され、前記ＤＲＡＭセグメント
は、チップ２２上でバス３８を形成している電気導体に
より相互に接続している。前記バス３８は、また前記プ
ロセッサ２６を含む、前記ＳＬＩＣの他の多くの構成部
品にも接続している。バス３８は、相互にほぼ平行に位
置していて、それを通して、種々の構成部品２６、２
８、３０、３２および３６等の間で、制御、アドレスお
よびデータ信号が送られる複数の個々の導体を持つ標準
構成ものである。一般的にいって、チップ２２上の特定
のＳＬＩＣ構成部品の数、タイプおよびレイアウトまた
は位置は、異なる各ＳＬＩＣにより違っている。

【００２２】前記アレイ３４の埋め込み型ＤＲＡＭの量
は、個々のＤＲＡＭセグメント３６の数の反復により一
般的に決まる。ＳＬＩＣの製造を容易にするために、前
記ＤＲＡＭセグメント３６は、例えば、８ビット語の形
に配置された６４キロビットのような特定のメモリ・サ
イズの個々の一体型ユニットとして設計される。図１に
は、四つの個々のＤＲＡＭセグメント３６を示したが、
当然、ある種のＳＬＩＣは１〜４メガビットのメモリを
必要とし、そのため、同じ６４キロビットのＤＲＡＭセ
グメント３６を、少なくとも１６〜６４必要とし、それ
らセグメントをチップ２２上で相互に接続しなければな
らない。もちろん、これらＤＲＡＭセグメント３６の位
置またはレイアウトは、通常、ＳＬＩＣチップ毎に異な
る。何故なら、異なる各ＳＬＩＣチップのレイアウトが
異なるからである。それ故、本発明の利点の一つは、各
ＤＲＡＭセグメント３６を、個々のユニットとして、ま
たＳＬＩＣチップ上のその位置または場所とはほぼ無関
係な方法で、容易にコピー、再構成および試験すること
ができることである。前記の二つの特許出願に、試験お
よび再構成についてのより詳細な説明が記載されてい
る。

【００２３】図２は、各埋め込み型ＤＲＡＭセグメント
３６のより詳細な図面である。各ＤＲＡＭセグメント３
６は、複数のビット・ブロック４０により形成される。
各ビット・ブロック４０は、水平な横列および垂直な縦
列の形に配列された、個々のＤＲＡＭセル（図示せず）
のマトリックス状の構成の従来のＤＲＡＭ構造を持つ。
前記ビット・ブロックの特定の横列の個々のＤＲＡＭセ
ルは、語線により従来の方法で、ビット・ブロック４０
において内部で相互に接続している。外部の語線導体４
２は、ＤＲＡＭセグメント３６の、すべてのビット・ブ
ロック４０の対応する語線を接続している。各ビット・
ブロック４０の、垂直な縦列の個々のＤＲＡＭセルは、
ビット線により、従来の方法で、内部で相互に接続して
いる。外部ビット線導体４４は、外部構成部品へ、ビッ
ト・ブロック４０の対応する内部ビット線に接続してい
る。

【００２４】各ビット・ブロック４０の各ＤＲＡＭセル
は、「ビット」と呼ばれる高いまたは低い電気的信号の
形の保持情報を収容するためのものである。前記ビット
信号情報は、特定のセルに高いまたは低い信号を送るこ
とにより、各セル内に記憶、すなわち、「書き込まれ
る」。前記情報は、前記セルにアクセスし、前記セルに
より保持されている前記信号の高いまたは低い状態を感
知することにより、前記セルから取り出される、すなわ
ち、「読み出される」。ビット・ブロック４０の個々の
セルは、語線４２およびビット線４４により送られる信
号によりアクセスされる。一本の語線および一本のビッ
ト線を一意に選択することによって、前記選択した語線
とビット線との交点に位置する、一つのＤＲＡＭセル
が、書き込みまたは読み出しのために作動される。各ブ
ロックの一本のビット線を選択することによって、その
選択したすべてのビット・ブロックのビットにより、一
「語」が形成される。その語の中のビットの幅および数
は、作動されたビット・ブロック４０の数により決定さ
れる。

【００２５】従来の語線デコーダ４６およびビット線デ
コーダ４８は、それぞれ、アドレス・バス５０を形成し
ているバス３８の導体のグループに接続している。前記
語線デコーダ４６およびビット線デコーダ４８は、前記
アドレス・バス５０により供給される予め定めたアドレ
ス信号に応答するように物理的に構成されている。しか
し、「再プログラム可能なアドレス選択装置」という名
称の前記特許出願は、形成された物理的アドレスに代わ
って、新しい論理アドレスを使用する技術を記載してい
る。前記アドレス信号により、前記デコーダ４８および
４６は、これらデコーダ４６および４８により解読され
た前記アドレス信号に対応するビット線導体４４および
語線導体４２の特定の一つのグループまたは複数のグル
ープに電力を供給する。前記電力の供給を受けた語線導
体４２およびビット線導体４４は、前記電力の供給を受
けた語線導体およびビット線導体の交点に位置する、ビ
ット・ブロック４０のメモリ・セルを作動させる。前記
作動メモリ・セルにより、情報を、前記ビット線導体４
４を通して、前記メモリ・セルから読み出すことがで
き、前記メモリ・セルに書き込むことができる。語およ
びビットアドレス信号の一つの組み合わせに応じて、各
ビット・ブロック４０からまたは各ビット・ブロック４
０へビット信号が一つだけ送られる。

【００２６】すべてのビット・ブロック４０の語線４２
は、一緒に接続しているので、前記語線デコーダ４６
は、ＤＲＡＭセグメント３６のすべてのビット・ブロッ
ク４０の対応するすべての語線に電力を供給する。一
方、前記ビット線デコーダ４８は、その関連するビット
・ブロックの個々の縦列を選択する。選択した数のビッ
ト線デコーダ４８は、同じアドレスに応答するので、そ
の結果、情報のいくつかの語が同時に表示される。例え
ば、語は８、１６、３２または６４ビットを持つことが
できる。さらに、各サイクル中、プロセッサ２６（図
１）が処理した情報の全部の幅、すなわち、量を入手す
るために、一つのＤＲＡＭセグメント３６からの語を他
のＤＲＡＭセグメントからの語と結合することができ
る。

【００２７】各ＤＲＡＭセグメント３６は、語を形成す
るために必要な、その予め定めた数のビットの情報を供
給しなければならない。ＤＲＡＭセグメント３６が、必
要な数のビットの情報を供給するには、余りの多くの欠
陥ビット・ブロック４０または語線４２を持っている場
合には、前記ＤＲＡＭセグメント３６は欠陥セグメント
になる。製造プロセスによる欠陥により、信頼できる方
法で、前記メモリ・セルからデータを読み出し、このメ
モリ・セルにデータを書き込むことができない場合に
は、ビット・ブロックは機能しない。そのため、各ＤＲ
ＡＭセグメント３６は、一つまたはそれ以上の欠陥ビッ
ト・ブロック４０を除去し、代わって正常に機能するビ
ット・ブロックを使用できるように、またそれにより、
正常に機能するＤＲＡＭセグメント３６を得るために、
冗長構成部品として、一つまたはそれ以上の余分なビッ
ト・ブロック４０を含む。図２の実施形態の場合には、
ＤＲＡＭセグメント３６が正常に機能するために、Ｎビ
ットのブロックが必要である場合の、二つの余分なビッ
ト・ブロック４０（Ｎ＋１およびＮ＋２）を含む。さら
に、各ＤＲＡＭセグメント３６は、欠陥語線を除去し、
そに代わって正常に機能する語線を使用するために、冗
長構成部品として、一つまたはそれ以上の語線グループ
を含む。欠陥ビット・ブロック、欠陥ビット線および欠
陥語線グループに代わって正常に機能するものを使用す
ることができるので、正常に機能するＤＲＡＭセグメン
ト３６を入手する機会が増大する。

【００２８】本発明の再プログラム可能なビット・ブロ
ック選択装置５４、および再プログラム可能な語線選択
装置６４により、欠陥ビット・ブロックおよび欠陥語線
グループに代わって、正常に機能する冗長ビット・ブロ
ックおよび語線を使用することができる。前記再プログ
ラム可能なビット・ブロック選択装置５４、および前記
再プログラム可能な語線選択装置６４は、制御信号に応
じて、電気的に動作する代替回路の例示としての部分で
あり、この場合、レーザ・プログラム代替素子形成のよ
うなより高価でより難しい物理的手順ではなく、電気的
手順により冗長素子を代わって使用することができる。

【００２９】再プログラム可能なビット・ブロック選択
装置５４は、ビット線デコーダ４８から延びる導体５２
に接続している。ビット線デコーダ４８は、ビット線導
体４４の中の一本を導体５２に接続している。前記再プ
ログラム可能なビット・ブロック選択装置５４は、導体
５６により、データ・バスを構成している前記バス３８
の導体の一つのグループ５８に接続している。メモリ・
セルからの信号は、従来のセンス・アンプ（図示せず）
により増幅された後で、再プログラム可能なビット・ブ
ロック選択装置５４を通り、ＤＲＡＭセグメント３６の
「読み出し」動作中に、導体５６およびデータ・バス・
コネクタ５８上に送られる。同様に、データ・バス導体
５８からの信号は、導体５６を通って、再プログラム可
能なビット・ブロック選択装置５４、また「書き込み」
動作中に、ビット線デコーダ４８により選択されたビッ
ト線４４の中の一つに接続している導体５２に送られ
る。図２にはデータ・バスが一本しか図示していない
が、データ・バス導体５８は、個々のデータ・イン・バ
スおよびデータ・アウト・バスを形成することができ
る。三状態アンプ（図示せず）が、データ・アウト・バ
スの各導体５６の間に通常接続されるが、前記二つの用
途のところで記載したように各導体５６およびデータ・
イン・バスとの間に接続することもできる。

【００３０】一般的にいって、各ビット・ブロック選択
装置５４は、ＤＲＡＭセグメント３６から欠陥ビット・
ブロック４０を除去し、そに代わって正常に機能するビ
ット・ブロックを使用するために、（図２に概略示すよ
うに）三位置スイッチとして機能する。前記スイッチの
位置およびその位置にある場合のビット・ブロック選択
装置５４の接続は、レジスタ・コントローラ６２からの
導体６０上に送られた代替制御信号により行われる。例
えば、図２は、ビット・ブロック３に欠陥があり、その
ため、ＤＲＡＭセグメント３６で動作しないように切り
離されている状態を示す。図２に示すように、左から数
えて、第一および第二のビット・ブロック選択装置５４
は、ビット・ブロック１および２をデータ・バス５８に
接続するが、第三のビット・ブロック選択装置５４は、
ビット・ブロック４をデータ・バス５８に接続する。そ
のため、ビット・ブロック３は除外される。同様に、
（図２に示すように）、最後または一番右のビット・ブ
ロック選択装置５４は、（図に示すように）、一番右の
ビット・ブロックＮ＋２を接続し、ＤＲＡＭセグメント
３６の一つの追加ビット・ブロック４０に欠陥があるこ
とを示す。

【００３１】各ビット・ブロック選択装置５４に、三位
置接続スイッチを使用することによる利点は、三つのビ
ット・ブロックの中に一つを、選択することができると
いうことである。もちろん、前記ビット・ブロック選択
装置５４が、欠陥ビット・ブロック４０を選択的に除去
すると、すべての以降のビット・ブロック選択装置５４
に対する使用可能な選択の数は一つだけ少なくなる。先
行するビット・ブロック、直接関連ビット・ブロック、
または後続のビット・ブロックの選択は、レジスタ・コ
ントローラ６２により導体６０に送られる代替制御信号
により行われる。

【００３２】語線グループに対して代替素子を形成する
類似の能力は、再プログラム可能な語線選択装置６４に
より実現される。再プログラム可能な語線選択装置６４
は、語線デコーダ４６により形成された語線アドレスに
応答し、それにより、欠陥語線および語線グループから
の語線信号を、選択した正常に機能する冗長語線および
語線構成部品に送るために、ビット・ブロック４０の選
択した語線グループに接続している。語線選択装置６４
は、また好適には、（図３に概略示すように）三位置ス
イッチとして機能し、再プログラム可能なな語線選択装
置６４での、スイッチの位置および接続を確立するため
に、レジスタ・コントローラ６２から、導体６６に供給
された代替制御信号に応じて機能することが好ましい。

【００３３】図３は、語線デコーダ４６、および再プロ
グラム可能な語線選択装置６４のより詳細な図面であ
る。語線デコーダ４６は、アドレス・バス導体５０に接
続していて、これら導体５０に供給される特定の語線ア
ドレス信号に応答する。その対応する語線アドレス信号
に応じて、各語線デコーダ４６は、語線選択信号を、６
８を通してその関連の再プログラム可能な語線選択装置
６４に供給する。すでに、語線選択装置６４は、レジス
タ・コントローラ６２から供給された代替制御信号６６
に応じて、その三位置スイッチを通して接続状態を確立
している（図２参照）。語線選択信号は、６８および語
線選択装置６４を通して導かれ、導体７０により選択さ
れたカッド・ライン選択装置７２に送られる。語線選択
信号を受信するカッド・ライン選択装置７２は、スイッ
チ選択装置６４の三位置スイッチの位置または接続によ
り確立される。

【００３４】例えば、（図に示すように）、上部の再プ
ログラム可能な語線選択装置６４は、その直接関連の
（図に示すように）上部カッド・ライン選択装置７２に
より確立された接続を持つ。それ故、（図に示すよう
に）上部の語線デコーダ４６からのカッド選択信号は、
語線選択装置６４を通して、導体７０により、直接関連
カッド選択装置７２に送られる。しかし、（図に示すよ
うな）中央語線デコーダ４６は、（図に示すように）中
央の語線選択装置６４を通して、（図に示すように）一
番下のカッド選択装置７２に送られる。何故なら、（図
に示す）中央の語線選択装置６４により形成された接続
位置は、語線選択信号を、直接関連の（図に示す）中央
カッド選択装置から一番下のカッド選択装置へと変更す
る。それ故、中央のカッド選択装置７２は、導体７０を
通して語線選択信号を受信せず、中央のカッド選択装置
７２に接続している語線４２は、ＤＲＡＭセグメント３
６（図２）で使用されなくなり、下部のカッド選択装置
７２に接続している語線４２が代わって使用される。上
記のような交換は、中央カッド選択装置７２に接続して
いる語線に関連する語線４２および語線構成部品に欠陥
がある場合に行われる。

【００３５】カッド選択装置７２は、従来のもので、ア
ドレス・バス導体５０’を通して供給されたカッド選択
信号に応じて、四つの語線４２の中の一本を選択するよ
うに機能する。５０’上の信号は、本質的には、アドレ
ス・バス５０からの下位アドレス信号である。各カッド
選択装置は、前記カッド・アドレス信号５０’に応答
し、そのカッド・アドレス信号により識別された語線４
２の中の一本を選択する。それ故、カッド選択装置７２
は、語線選択信号を、導体７０から選択した語線４２に
に送る。カッド選択装置７２は、また通常、語線デコー
ダ４６により供給された信号の利得を高めるためのアン
プを含み、それにより選択された語線４２のすべての構
成部品に確実に、電力を供給し、作動させる。図に示す
ように、複数の（四つの）語線が各カッド選択装置７２
に接続しているグループを形成しているが、一本の語線
でもグループを形成することができる。語線グループが
一つである場合には、前記選択装置７２は使用されな
い。何故なら、語線デコーダ４６により語線選択が行わ
れるからである。一般的にいって、カッド選択装置７２
は、語線の一つのグループを接続し、アドレスすること
ができる一つのグループの語線選択装置の一例である。

【００３６】再プログラム可能なビット・ブロック選択
装置５４、および再プログラム可能な語線選択装置６４
の両方を実行する回路は、本質的には同じものである。
図４は、再プログラム可能なビット・ブロックまたは語
線選択装置５４／６４の一実施形態である。前記選択装
置５４／６４は、直列シフト・レジスタを形成するため
に、直列に接続している三つの従来フリップ・フロップ
８０を含む。導体６０／６６上の代替制御信号は、前記
フリップ・フロップ８０に直列またはシーケンシャル
に、クロックまたはシフトされる直列信号である。前記
フリップ・フロップ（８０）へシフトされる、信号のハ
イおよびローの数値のシーケンスは、レジスタ・コント
ローラ６２（図２）から供給される。ＤＲＡＭセグメン
ト３６（図２）の、すべてのの語線選択装置６４および
ビット・ブロック選択装置５４の、すべてのフリップ・
フロップ８０は、これと同じ方法で、一本の導体６０／
６６を通してロードされる。一本の導体６０／６６を使
用することにより、ＳＬＩＣ２０（図１）上の貴重なス
ペースを節約することができる。別の方法としては、す
べてのフリップ・フロップ８０を、個々の制御導体のバ
ス状の集合体により、制御レジスタ６２（図２）に平行
に接続することができる。

【００３７】すべての選択装置５４／５６の、すべての
フリップ・フロップを、必要な数値でロードした場合、
前記フリップ・フロップ８０はセットされ、その結果、
Ｄフリップ・フロップ・ターミナル８２、およびＤでな
いフリップ・フロップ・ターミナル８４上の出力信号
が、それぞれ、供給される。前記フリップ・フロップの
出力信号は、一組の相補トランスファ・ゲート・トラン
ジスタ８６にバイアスを掛ける。相補のために組になっ
ているトランスファ・ゲート・トランジスタ８６の一方
だけが、各選択装置５４／６４で導通状態にバイアスさ
れる。トランスファ・ゲート・トランジスタ８６の、他
の相補状態にある二組は、非導通状態にバイアスされ
る。導通状態にあるトランスファ・ゲート・トランジス
タ８６は、導体５２／７０の一方を、導体５６／６８に
接続する。他の２本の導体５２／７０は、非導通状態に
あるトランスファ・ゲート・トランジスタ８６に接続さ
れ、そのため、導体５６／６８から切り離される。前記
フリップ・フロップ８０にロードされる、６０／６６上
のハイ信号およびロー信号の正しいシーケンスを選択す
ることによって、選択装置５４／６４からの導体５２／
７０の必要なほうが選択され、その導体５２／７０に接
続している冗長ＤＲＡＭ構成部品が、作動するかまたは
動作可能状態になる。

【００３８】図５は、従来のフリップ・フロップ８０を
二つしか必要としない、再プログラム可能な選択装置５
４／６４のもう一つの例である。前記選択装置５４／６
４の、図５の実施形態のフリップ・フロップ８０は、三
つのＮＡＮＤゲート８８に接続している、ＤおよびＤで
ない出力ターミナル８２および８４を持つ。前記ＮＡＮ
Ｄゲート８８は、二つのフリップ・フロップ８０からの
四つの信号に応答し、導通状態にするために三つのトラ
ンスファ・ゲート・トランジスタの組８６の中の一つだ
けを選択する。一方、他の二つのトランスファ・ゲート
・トランジスタの組８６は、非導通状態へバイアスされ
る。

【００３９】図４および図５の再プログラム可能なビッ
ト・ブロック、および語線選択装置５４／６４は、冗長
構成部品接続に対する代替を、三つから二つに減らすこ
とにより簡単にすることができる。使用可能な代替素子
形成の量は少なくなるが、代替素子形成を実行するのに
必要なフリップ・フロップの最小数も、二つから一つに
減少する。代替素子形成を実行するのに使用されるフリ
ップ・フロップの数を少なくすると、使用するスペース
の大きさも少なくなる。

【００４０】例えば、８ビット・ブロックまたは１６ビ
ット・ブロックに代わって、３２ビット・ブロックを使
用するというように、ビット・ブロック４０（図２）の
数を増大することによって冗長ロジックの大きさをさら
に小さくすることができる。ビット・ブロック４０の数
を増大すると、各ビット・ブロック４０のビット線４４
の数が減少し、そのため、冗長メモリ・セルおよび必要
な支持回路の数が減少する。例えば、０．５ミクロン・
プロセスの場合には、６４キロのメモリ・セグメントの
占める面積は、２平方ミリ以下になる。製造プロセスの
欠陥密度が、１平方センチ当たり欠陥が一つというよう
な程度の場合には、個々のＤＲＡＭセグメントの歩留ま
りは、９５〜９８％程度でなければならない。６４のＤ
ＲＡＭセグメント３６のＤＲＡＭアレイが必要な場合に
は（この例の場合には、４メガバイト）、歩留まりを８
０〜９０％の範囲に改善するには、代替素子形成が依然
として必要である。前記再プログラム可能なアドレス選
択装置の特許出願に記載されているように、ビット・ブ
ロック代替素子形成をＤＲＡＭセグメントの代替素子形
成と結び付ける場合、ビット・ブロック代替素子形成
は、比較的大きなＤＲＡＭアレイで、前記歩留まりを達
成するのに適当なものでなければならない。個々の語線
グループおよびビット・ブロックの歩留まりは、満足す
べき結果を得るのに、一つの冗長語線グループまたはビ
ット・ブロックだけを必要とするような、十分高いもの
でなければならない。

【００４１】フリップ・フロップ８０に制御信号を供給
するのに必要な導体の程度および複雑さも、フリップ・
フロップを選択装置５４／６４の接続を制御する代替信
号で直列にロードすることができる機能により少なくす
ることができる。一本の導体６０／６６を使用すること
により、ＳＬＩＣチップ上の貴重なスペースを節約する
ことができる。

【００４２】再プログラム可能な選択装置５４／６４
で、直列シフト・レジスタを使用する代わって、データ
・バス５８（図２）からビット・ブロック選択装置６４
をプログラムするための、データ、およびアドレス・バ
ス５０（図２）から語線選択装置６４をプログラムする
ためのデータを入手するという方法をとることができ
る。前記データは、前記二つの出願のより詳細に記載し
てある通り、その物理的アドレスによりＤＲＡＭセグメ
ント３６が選択された後で、メモリ・サイクル中にバス
に書き込まれる。

【００４３】前記レジスタ・フリップ・フロップ８０
（図４および図５）に代わって、フラッシュ・メモリま
たは不揮発性のメモリを使用することができる。このよ
うな方法で、不揮発性メモリを使用することにより、Ｓ
ＬＩＣに最初に電力が供給される度に、６０／６６のと
ころで制御信号を送る必要がなくなる。何故なら、不揮
発性メモリは、プログラムされた信号レベルを保持する
からである。もちろん、ＳＬＩＣ用の半導体製造プロセ
スは、その全体のアプリケーション・プロセスの一部と
して、フラッシュまたは他の不揮発性素子およびに対す
る製造プロセスを使用できるものでなければならない。

【００４４】図２に示すようにレジスタ・コントローラ
６２により供給される代替制御信号６０および６６は、
バス３８び制御信号導体９０を通して供給された制御信
号を入手する。制御信号バス９０を通して供給された信
号は、プロセッサ（２６）（図１）により供給され、前
記制御信号は、ＤＲＡＭアレイの機能構成部品を決定す
るための試験の後で入手される。前記試験は、製造後、
製造試験プログラムを行ってから行うことができるし、
または従来の内臓自己試験（ＢＩＳＴ）を行った結果と
して、ＳＬＩＣの使用を開始した後で行うことができ
る。前記特許出願に、前記試験手順がより詳細に記載さ
れている。

【００４５】前記内蔵自己試験の場合には、ＳＬＩＣ２
０（図１）のプロセッサ２６およびＲＯＭ２８は、欠陥
構成部品を発見するために、ＢＩＳＴソフトウェア機能
を実行する。前記ＢＩＳＴの結果に基づいて、前記プロ
セッサは制御信号を受け取り、この制御信号は、制御信
号バス９０を通して、レジスタ・コントローラ６２に送
られ、再プログラム可能なビット・ブロックおよび語線
選択装置５４／６４を、ＤＲＡＭセグメント３６の一部
として正常に機能するビット・ブロック４０および語線
および語線構成部品に接続させる。欠陥ビット・ブロッ
ク４０、語線および語線構成部品は動作から外される。

【００４６】もしあった場合、ビット・ブロック４０お
よび語線４２および語線構成部品のどれに、欠陥がある
のかを最初に発見するために、制御信号６０および６６
は、試験対象のすべてのビット・ブロック４０および語
線４２および語線構成部品を接続するために、最初に、
再プログラム可能な選択装置５４および６４を設定す
る。その後、ＢＩＳＴまたは初期製造欠陥試験が行われ
る。その後、ＢＩＳＴ試験プロトコルにより、この最初
のアドレスを使用して、ビット・ブロックおよび語線構
成部品が試験される。前記試験から得られた情報によ
り、欠陥のあるビット・ブロックおよび語線構成部品が
識別される。前記欠陥ビット・ブロックおよび語線構成
部品情報に基づいて、ＢＩＳＴ機能が、欠陥のある構成
部品を識別し、欠陥構成部品に代わって冗長な正常に機
能する構成部品を使用するためのデータを作成する。そ
の後、ＢＩＳＴ機能は、各ビット・ブロックおよび語選
択装置５４／６４（図４および図５）の各フリップ・フ
ロップ８０へ、導体６０／６６を通して、直列にシフト
される一連の代替制御信号を書き込む。前記フリップ・
フロップ８０から、８２および８４を通して送られる信
号は、データ・バス７８（図２）に、正常な機能のビッ
ト・ブロック４０だけを接続するために、トランスファ
・ゲート・トランジスタ８６を通して接続を行う。その
後、今実行した代替素子形成により、正常に機能するＤ
ＲＡＭセグメントが、形成されたかどうかを判断するた
めに、他のＢＩＳＴ試験が行われる。そうでない場合に
は、ＢＩＳＴ試験が反復して行われ、すべての残りの欠
陥構成部品に関する追加情報が作成され、その後、その
情報は、正常に機能するＤＲＡＭセグメント３６を形成
する目的で、ビット・ブロック選択装置５４および語線
選択装置６４を再プログラムするために使用される。

【００４７】再プログラム可能なビット・ブロック選択
装置５４を使用することにより、欠陥ビット・ブロック
４０を除去し、再プログラム可能な語線選択装置６４を
使用することにより、欠陥語線構成部品を除去する機能
を持っているので、ＤＲＡＭセグメント３６の正常な機
能の構成部品を保持する最高の機能を持つことができ
る。ＤＲＡＭセグメント３６から欠陥ビット・ブロック
４０を除去する決定、およびＤＲＡＭセグメント３６か
ら欠陥語線構成部品を除去する決定は、検出した欠陥の
範囲および位置に基づいて行われる。もちろん、欠陥の
範囲および位置が、代替素子形成により修復できない場
合には、そのＤＲＡＭセグメントは救済不能であり、動
作から切り離される。欠陥ＤＲＡＭセグメントをＳＬＩ
Ｃの動作から除去する方法については、上記の「再プロ
グラム可能なアドレス選択装置」という名称の特許出願
により詳細に記載されている。

【００４８】再プログラム可能なビット・ブロックおよ
び語線選択装置５４／６４から得ることができる他の改
善は、潜在的欠陥による動作不良を防止する継続的代替
素子形成を提供する機能である。通常、レーザ・プログ
ラム代替素子形成技術は、ＳＬＩＣ製造直後に行われた
試験に基づいて、ＳＬＩＣから欠陥構成部品を除去する
ために使用される。その後、代替素子が形成されると、
ＳＬＩＣは正常に機能する素子と見なされる。しかし、
この方法では、ＳＬＩＣの使用を開始した後になってか
ら始めて、表面に現れてくる欠陥による、潜在的欠陥素
子の問題を解決することはできない。使用が開始された
場合、以降に発生した欠陥をユーザに知らせるために、
最初に、電力がＳＬＩＣにが供給される度に、ＢＩＳＴ
試験を行うことができるが、使用開始後ある期間が経過
した後にならなければ発生しない潜在的欠陥構成部品を
交換するための技術は開発されていない。しかし、再プ
ログラム可能な選択装置５４／６４を使用することによ
って、潜在的欠陥構成部品に代わって、正常に機能する
冗長ビット・ブロック、語線およびＤＲＡＭセグメント
を使用するために、欠陥ビット・ブロック、語線および
ＤＲＡＭセグメントを再プログラムする機能を本発明に
より何時でも使用することができる。前記機能は、ＳＬ
ＩＣ製造後、何時でも、ソフトウェアの制御下で使用す
ることができる。

【００４９】さらに、前記再プログラミングは電気的に
行われるので、ＳＬＩＣ製造の一部として、代替素子を
形成するのに高価なレーザ・プログラム代替素子形成技
術を使用する必要がない。代替素子形成は、上記のよう
に機能を再プログラミングすることにより、ＳＬＩＣ動
作ソフトウェアおよび欠陥試験ソフトウェアの制御の下
で自動的に行われる。その結果、埋め込み型ＤＲＡＭを
含むＳＬＩＣの製造の際に一つの利点が得られる。何故
なら、種々の数のビット・ブロック、語線およびＤＲＡ
Ｍセグメント、および異なるＳＬＩＣチップ上のその種
々に変化する位置に対して、金と時間のかかるレーザ装
置のプログラミングを行う必要がないからである。前記
可変条件の下で、代替素子を形成するためにレーザのプ
ログラミングを行うのはかなり難しく、レーザ・プログ
ラム代替素子形成技術が必要とする費用により、ＳＬＩ
Ｃのコストが採算ベースを割るくらいまで高くなる恐れ
がある。ビット・ブロック、語線グループおよびＤＲＡ
Ｍセグメントのアドレス応答性を電気的に再プログラミ
ングする自動的で、比較的簡単な方法は、有意の利点を
持ち、標準試験技術、特にＳＬＩＣでの埋め込み型ＤＲ
ＡＭの製造方法をそのまま使用することができる。

【００５０】本発明の好適な実施形態およびその改良点
および利点について説明してきた。上記説明は、単に例
示としてのものに過ぎず、本発明を制限するものではな
い。本発明の範囲は下記の特許請求の範囲の範囲により
定義されるもので、必ずしも、前記好適な実施形態の詳
細な説明により定義されるものではない。

【図面の簡単な説明】

【図１】その内部で本発明を実行した埋め込み型ＤＲＡ
Ｍアレイを含む、通常のＳＬＩＣを示す、必ずしも正確
な縮尺ではない全体のレイアウトである。

【図２】図１の埋め込み型ＤＲＡＭアレイの一つのセグ
メントのブロック図である。

【図３】図２の再プログラム可能な語線デコーダおよび
語線選択装置の分解ブロック図である。

【図４】図２の再プログラム可能なビット・ブロック選
択装置または図３の再プログラム可能な語線選択装置の
一実施形態の略図である。

【図５】図４の選択回路の他の実施形態の略図である。

Claims

【特許請求の範囲】

【請求項１】ＤＲＡＭアレイと信号の通信をする、Ｄ
ＲＡＭアレイに接続しているバスを含む埋め込み型ＤＲ
ＡＭアレイであって、複数の冗長な正常な機能の素子と、ＤＲＡＭアレイの対応する欠陥素子に対する正常に機能
する素子としての、前記冗長素子の中から選択したいく
つかのものを電気的に接続するため、前記ＤＲＡＭアレ
イで、前記欠陥素子とすべての選択しなかった冗長素子
を電気的に切り離すためのバスからの信号に応答する代
替回路と、を有することを特徴とする欠陥素子に代わっ
て正常に機能する素子を使用するＤＲＡＭアレイ。
【請求項２】冗長代替回路が、欠陥素子の代わりとし
て、接続対象の選択した各冗長素子を示す代替説明信号
を供給するために、前記バスにより送られてくるバス制
御信号に応答するレジスタと、前記バスと通信を行うために選択した各素子を接続し、
各欠陥素子および選択しなかった素子をバスとの通信か
ら切り離すために、各冗長素子に接続していて、前記代
替制御信号に応答する制御可能な選択装置と、を有することを特徴とする請求項１に記載の欠陥素子に
代わって正常に機能する素子を使用するＤＲＡＭアレ
イ。
【請求項３】前記制御可能な選択装置が、少なくとも
二つの素子に接続し、前記制御可能な選択装置が、前記
バスと通信するために、前記冗長素子の中の一つと接続
し、前記代替制御信号に応じて前記バスとの通信から他
の冗長素子を切り離す請求項２に記載の欠陥素子に代わ
って正常に機能する素子を使用するＤＲＡＭアレイ。
【請求項４】前記制御可能な選択装置が、少なくとも
三つの冗長素子に接続し、前記制御可能な選択装置が、
前記バスと通信するために、前記三つの冗長素子の中の
一つと接続し、前記代替制御信号に応じて前記バスとの
通信から他の二つの冗長素子を切り離す請求項２に記載
の欠陥素子に代わって正常に機能する素子を使用するＤ
ＲＡＭアレイ。
【請求項５】各制御可能な選択装置が、一台のレジス
タを含み、前記すべての制御可能な選択装置のレジスタ
が、直列に接続していて、前記代替制御信号が、前記制
御可能な選択装置の直列に接続しているレジスタに直列
にシフトされる直列信号である請求項２に記載の欠陥素
子に代わって正常に機能する素子を使用するＤＲＡＭア
レイ。
【請求項６】前記冗長素子が、複数のビット・ブロッ
クを備え、予め定めた数のビット・ブロックが、正常に
機能するＤＲＡＭアレイにとって必要な予め定めた数の
ビット・ブロックより、少なくとも一つ大きく、各ビッ
ト・ブロックが複数のビット線を備え、前記制御可能な選択装置が、前記バスへデータを書き込
み、前記バスからデータを読み出すために、前記ビット
・ブロックの中の選択したいくつかのビット・ブロック
を前記バスに接続する一台のビット・ブロック選択装置
を備える請求項１に記載の欠陥素子に代わって正常に機
能する素子を使用するＤＲＡＭアレイ。
【請求項７】ビット線アドレス信号に応答するため
に、前記バスに接続している、各ビット・ブロックに関
連する一台のビット線デコーダを備え、前記ビット線選
択装置が、選択したビット・ブロックのビット線デコー
ダを前記バスに接続する請求項６に記載の欠陥素子に代
わって正常に機能する素子を使用するＤＲＡＭアレイ。
【請求項８】各ビット・ブロックが、各セルが一本の
ビット線および一本の語線に接続している状態で、マト
リックスとの形に配置された複数のビット線、複数の語
線および複数のメモリ・セルを備え、前記制御可能な選択装置が、また各ビット・ブロックの
前記語線の選択したいくつかの語線をバス語線アドレス
信号に応じて機能するように接続する語線選択装置を備
える請求項７に記載の欠陥素子に代わって正常に機能す
る素子を使用するＤＲＡＭアレイ。
【請求項９】すべてのビット・ブロックの対応する語
線が相互に接続していて、さらに、前記バス語線アドレス信号を受信し、予め定め
た語線アドレス信号に応じて語線選択信号を送るため
に、前記バスに接続している一台の語線デコーダを備
え、前記語線選択装置が、前記語線選択信号を受信し、前記
ビット・ブロックのすべての選択したおよび接続した語
線に、同時に前記語線選択信号を送るために、前記語線
デコーダに接続している請求項８に記載の欠陥素子に代
わって正常に機能する素子を使用するＤＲＡＭアレイ。
【請求項１０】語線の予め定めたグループおよび前記
語線選択装置に接続しているグループ語線選択装置を備
え、前記グループ語線選択装置が、さらに、前記グルー
プ語線選択装置が接続している、前記語線のグループの
中のいくつかのものを示す語線アドレス信号を受信する
ために前記バスに接続していて、前記語線選択装置が、前記グループ語線選択装置に、前
記語線選択信号を送り、前記グループ語線選択装置が、前記グループ語線選択装
置に送られた前記語線アドレス信号に対応する語線のグ
ループの語線の中の選択したいくつかの語線に、前記語
線選択信号を送る請求項９に記載の欠陥素子に代わって
正常に機能する素子を使用するＤＲＡＭアレイ。
【請求項１１】前記冗長素子が語線を備え、前記制御
可能な選択装置が、バス・アドレス信号に応じて機能す
るように、前記語線の選択したいくつかのものを接続し
ている一台の語線選択装置を備える請求項１に記載の欠
陥素子に代わって正常に機能する素子を使用するＤＲＡ
Ｍアレイ。
【請求項１２】前記バス・アドレス信号を受信し、予
め定めた語線アドレス信号に応じて語線選択信号を送る
ために前記バスに接続している一台の語線デコーダを備
え、前記語線選択装置が、前記語線選択信号を受信し、前記
選択した語線に前記語線選択信号を送るために前記語線
デコーダに接続している請求項１１に記載の欠陥素子に
代わって正常に機能する素子を使用するＤＲＡＭアレ
イ。
【請求項１３】語線の予め定めたグループおよび前記
語線選択装置に接続しているグループ語線選択装置を備
え、前記グループ語線選択装置が、さらに、前記グルー
プ語線選択装置が接続している前記語線のグループの中
のいくつかのものを示す語線アドレス信号を受信するた
めに前記バスに接続していて、前記語線選択装置が、前記グループ語線選択装置に、前
記語線選択信号を送り、前記語線選択装置が、前記グループ語線選択装置に送ら
れた前記語線アドレス信号に対応する語線のグループの
語線の中の選択したいくつかのものに前記語線選択信号
を送る請求項１２に記載の欠陥素子に代わって正常に機
能する素子を使用するＤＲＡＭアレイ。
【請求項１４】前記グループ語線選択装置が、四つの
語線の中の一つのグループに接続していて、前記四つの
接続している語線の中の選択した一つの語線に前記語線
選択信号を送る請求項１３に記載の欠陥素子に代わって
正常に機能する素子を使用するＤＲＡＭアレイ。
【請求項１５】前記ＤＲＡＭアレイが複数のビット・
ブロックを備え、各ビット・ブロックが、各セルが一本のビット線および
一本の語線に接続している状態で、マトリックスとの形
に配置された複数のビット線、複数の語線および複数の
メモリ・セルを備え、前記すべてのビット・ブロックの前記対応する語線が、
相互に接続していて、前記グループ語線選択装置が、すべての前記ビット・ブ
ロックの対応する語線デコーダの前記選択した語線に、
同時に前記語線選択信号を送る請求項１３に記載の欠陥
素子に代わって正常に機能する素子を使用するＤＲＡＭ
アレイ。
【請求項１６】前記ＤＲＡＭアレイが、同様に、前記
バスに接続しているプロセッサを含むＩＣの一部であ
り、前記プロセッサが、前記ＤＲＡＭアレイの冗長構成部品
を試験するために、前記バスに信号を送り、前記試験の
結果に基づいて、正常な機能の構成部品および欠陥構成
部品を決定し、前記正常な機能の構成部品および欠陥構
成部品の決定に基づいて、代替回路に前記バス上の信号
を送る請求項１に記載の欠陥素子に代わって正常に機能
する素子を使用するＤＲＡＭアレイ。
【請求項１７】プロセッサが、電力が、最初に、前記
ＤＲＡＭアレイに供給される度に、前記正常な機能の構
成部品、および欠陥構成部品を決定するプログラムを実
行する請求項１６に記載の欠陥素子に代わって正常に機
能する素子を使用するＤＲＡＭアレイ。
【請求項１８】前記ＩＣがＳＬＩＣである請求項１６
に記載の欠陥素子に代わって正常に機能する素子を使用
するＤＲＡＭアレイ。
【請求項１９】ＳＬＩＣに埋め込まれたＤＲＡＭアレ
イであって、それを通してアドレス信号、制御信号およびデータ信号
が送られる複数の導体を持つバスと、各ビット・ブロックが、複数のビット線および複数の語
線を持ち、ビット線および語線の数が、正常な機能のＤ
ＲＡＭアレイが必要とするビット線および語線および数
より多い、予め定めた複数のビット・ブロックと、すべての語線またはビット線より少ない選択した語線ま
たはビット線を前記バスからのアドレス信号に応答する
ためのバスに接続し、選択したもの以外の語線またはビ
ット線の語線またはビット線が、アドレス信号に応答す
るのを防止するために、前記バスに接続していて、制御
信号に応答する選択装置回路と、を有することを特徴とする欠陥素子に代わって正常に機
能する素子を使用するＤＲＡＭアレイ。
【請求項２０】前記予め定めた複数のビット・ブロッ
クの数が、正常に機能するＤＲＡＭアレイに対して必要
な、ビット・ブロックの予め定めた数より少なくとも一
つ多く、前記選択装置回路が、ビット線アドレス信号に応じて前
記バスとデータ信号を通信し、他のビット・ブロック
が、ビット線アドレス信号に応じて前記バスとデータ信
号を通信するのを防止するために、前記ビット・ブロッ
クの中の選択したビット・ブロックを前記バスに接続す
る一台のビット・ブロック選択装置と、を有することを
特徴とする請求項１９に記載の欠陥素子に代わって正常
に機能する素子を使用するＤＲＡＭアレイ。
【請求項２１】各ビット・ブロックが、予め定めた複
数の語線グループを含み、予め定めた複数ののビット線
の語線グループの数が、正常に機能するＤＲＡＭアレイ
にとって必要な語線グループの数より、少なくとも一つ
多く、各グループが少なくとも一つの語線を持ち、前記選択装置回路が、前記バス上に供給された語線アド
レス信号に応答し、他の語線グループを前記バスから切
り離し、他の語線が前記バス上の語線アドレス信号に応
答するのを防止するために、語線グループの中の選択し
たものを前記バスに接続する一台の語線選択装置を含む
請求項１９に記載の欠陥素子に代わって正常に機能する
素子を使用するＤＲＡＭアレイ。
【請求項２２】前記バス上の前記語線アドレス信号に
応答するための一本の語線デコーダと、前記ビット・ブロックに接続していて、語線の一つのグ
ループを構成し、前記バスからの語線アドレス信号に応
答するグループ語線選択装置とを備え、前記語線選択装置が、前記語線デコーダと前記グループ
語線選択装置との間に接続している請求項２１に記載の
欠陥素子に代わって正常に機能する素子を使用するＤＲ
ＡＭアレイ。
【請求項２３】前記ＤＲＡＭアレイと信号の通信をす
る前記ＤＲＡＭアレイに接続しているバスを含む、前記
ＤＲＡＭアレイと信号の通信をする前記ＤＲＡＭアレイ
に接続しているバスを含む、ＩＣに埋め込まれているＤ
ＲＡＭアレイで、前記ＤＲＡＭアレイの対応する欠陥素子に代わって、正
常に機能する素子として、複数の冗長素子の中の選択し
たものを動作状態に電気的に切り替えるステップと、前記ＤＲＡＭアレイにおいて、欠陥素子および選択しな
かった冗長素子を非動作状態に電気的に切り替えるステ
ップと、前記電気的切り替えを制御するために、前記バスを通し
て代替信号を送るステップと、を有することを特徴とす
る欠陥素子に代わって正常に機能する素子を使用する方
法。
【請求項２４】請求項２３に記載の方法において、さ
らに、複数のレジスタに代替信号を記憶するステップと、前記冗長素子の中の選択したものを動作状態に維持し、
冗長複数のレジスタに記憶された前記代替信号に応じ
て、前記欠陥素子および選択しなかった冗長素子を非動
作状態に維持するステップと、を有することを特徴とす
る請求項２３に記載の欠陥素子に代わって正常に機能す
る素子を使用する方法。
【請求項２５】前記冗長素子が、複数のビット・ブロ
ックを備え、前記予め定めた数のビット・ブロックが、
正常に機能するＤＲＡＭアレイにとって必要な、予め定
めた数のビット・ブロックより少なくとも一つ多く、各
ビット・ブロックが複数のビット線を含む方法であっ
て、さらに、前記方法が、前記ビット線を通して、前記バス
へデータ信号を書き込み、また前記バスからデータ信号
を読み出すために、前記ビット・ブロックの選択したも
のを電気的に切り替えるステップを含む請求項２３に記
載の欠陥素子に代わって正常に機能する素子を使用する
方法。
【請求項２６】前記冗長素子が、複数の語線グループ
を含み、前記方法が、更に、各ビット・ブロックの前記
語線グループの中から選択したものが、バス語線アドレ
ス信号に応じて機能するように電気的に切り替えるステ
ップを含む請求項２３に記載の欠陥素子に代わって正常
に機能する素子を使用する方法。
【請求項２７】語線グループの中の予め定めたグルー
プが、バス語線アドレス信号に応じて機能するように電
気的に切り替えられるステップを含む請求項２６に記載
の欠陥素子に代わって正常に機能する素子を使用する方
法。
【請求項２８】請求項２３に記載の方法において、さ
らに、前記ＤＲＡＭアレイの前記冗長構成部品を試験するため
の試験プログラムを実行するステップと、前記試験プログラムの結果に基づいて、前記正常な機能
の構成部品および欠陥構成部品とを決定するステップ
と、前記試験プログラムの結果に基づいて、前記冗長素子の
どれを動作状態および非動作状態に電気的に切り替える
のかを決定するステップと、を有することを特徴とする
請求項２３に記載の欠陥素子に代わって正常に機能する
素子を使用する方法。
【請求項２９】前記ＤＲＡＭアレイに電力が最初に供
給される度に、前記試験プログラムを実行するステップ
を含む請求項２８に記載の欠陥素子に代わって正常に機
能する素子を使用する方法。
【請求項３０】前記ＩＣがＳＬＩＣである請求項２８
に記載の欠陥素子に代わって正常に機能する素子を使用
する方法。